KR100940261B1 - Method of erasing NAND flash memory device - Google Patents

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Abstract

낸드 플래시 메모리소자의 소거방법은, 블록 단위의 소거가 이루어진 낸드 플래시 메모리소자의 셀 어레이에 대해 포스트 프로그램을 수행하는 단계와, 포스트 프로그램이 이루어진 셀 어레이에 대해 포스트 프로그램 검증을 수행하는 단계와, 포스트 프로그램 검증 결과 페일이 발생한 셀 스트링만을 선별적으로 포스트 프로그램시키는 단계를 포함한다.A method of erasing a NAND flash memory device includes performing a post program on a cell array of a NAND flash memory device in which block-by-block erasure is performed, performing a post program verification on a cell array on which a post program is performed, and Selectively post-programming only the cell strings in which the program verification result has failed.

낸드 플래시, 소거, 포스트 프로그램, 간섭현상 NAND Flash, Erasing, Post Program, Interference

Description

낸드 플래시 메모리소자의 소거방법{Method of erasing NAND flash memory device}Method of erasing NAND flash memory device {Method of erasing NAND flash memory device}

도 1은 낸드 플래시 메모리소자의 소거동작 이후의 셀 트랜지스터들의 문턱전압 분포를 나타내 보인 그래프이다.1 is a graph illustrating threshold voltage distributions of cell transistors after an erase operation of a NAND flash memory device.

도 2는 소거된 셀 트랜지스터들의 간섭 현상에 의한 문턱전압 분포의 변화를 나타내 보인 그래프이다.2 is a graph illustrating a change in threshold voltage distribution due to interference of erased cell transistors.

도 3은 낸드 플래시 메모리소자의 셀 어레이 및 페이지버퍼를 나타내 보인 도면이다.3 is a diagram illustrating a cell array and a page buffer of a NAND flash memory device.

도 4는 본 발명에 따른 낸드 플래시 메모리소자의 소거방법을 설명하기 위하여 나타내 보인 플로챠트이다.4 is a flowchart illustrating a method of erasing a NAND flash memory device according to the present invention.

도 5는 본 발명에 따른 낸드 플래시 메모리소자의 소거방법에 의한 셀 문턱전압 분포의 변화를 나타내 보인 그래프이다.5 is a graph illustrating a change in cell threshold voltage distribution by an erase method of a NAND flash memory device according to the present invention.

도 6 및 도 7은 멀티레벨셀 구조의 경우 본 발명에 따른 낸드 플래시 메모리소자의 소거방법에 따른 문턱전압 분포의 변화를 나타내 보인 도면들이다.6 and 7 illustrate changes in threshold voltage distributions according to an erase method of a NAND flash memory device according to an exemplary embodiment of the present invention.

도 8은 비트라인 실딩기술을 적용한 낸드 플래시 메모리소자의 셀 어레이 및 페이지버퍼를 나타내 보인 도면이다.8 illustrates a cell array and a page buffer of a NAND flash memory device to which a bit line shielding technology is applied.

본 발명은 플래시 메모리소자의 동작방법에 관한 것으로서, 특히 포스트 프로그램을 이용한 낸드 플래시 메모리소자의 소거방법에 관한 것이다.The present invention relates to a method of operating a flash memory device, and more particularly, to a method of erasing a NAND flash memory device using a post program.

플래시 메모리소자는 불휘발성 메모리소자가 채용되는 여러 전자 응용분야에서 폭넓게 사용되고 있다. 일반적으로 플래시 메모리소자는 하나의 트랜지스터 셀을 사용하며, 이는 높은 메모리 밀도, 높은 신뢰성 및 저 전력 소모를 제공한다. 일반적으로 플래시 메모리소자는, 휴대용 컴퓨터, 개인 디지털 어시스턴트(PDA), 디지털 카메라 및 휴대용 전화 등에 이용되고 있다. 이 외에도 프로그램 코드, 기본 입/출력 시스템(BIOS)와 같은 시스템 데이터, 그리고 그 밖의 펌웨어도 플래시 메모리소자 내에 저장될 수 있다. 플래시 메모리소자 중에서 특히 낸드(NAND) 플래시 메모리소자는 비교적 낮은 비용으로도 높은 메모리 밀도를 얻을 수 있다는 점에서 최근 그 사용범위가 점점 더 넓어지고 있는 추세이다. 통상적으로 낸드 플래시 메모리소자의 소거동작은 블록(block) 단위로 이루어지고, 프로그램동작 및 읽기동작은 페이지(page) 단위로 이루어진다.Flash memory devices are widely used in many electronic applications in which nonvolatile memory devices are employed. Generally, flash memory devices use one transistor cell, which provides high memory density, high reliability, and low power consumption. Generally, flash memory devices are used in portable computers, personal digital assistants (PDAs), digital cameras, portable telephones, and the like. In addition, program code, system data such as basic input / output systems (BIOS), and other firmware may also be stored in flash memory devices. Among flash memory devices, especially NAND flash memory devices have been recently used in a wider range in that high memory density can be obtained at relatively low cost. In general, an erase operation of a NAND flash memory device is performed in units of blocks, and a program operation and a read operation are performed in units of pages.

도 1은 낸드 플래시 메모리소자의 소거동작 이후의 셀 트랜지스터들의 문턱전압 분포를 나타내 보인 그래프이다. 도 1에 나타낸 바와 같이, 낸드 플래시 메모리소자를 구성하는 셀 트랜지스터들에 대해 블록 단위로 소거동작을 수행하게 되면, 셀 트랜지스터들의 문턱전압이 네가티브(negative)한 범위 내에서 일정한 분포를 갖게 된다. 집적도가 증가함에 따라 셀의 게이트, 소자분리막, 게이트절연막 등 의 불균일로 인하여 소거된 셀 트랜지스터들의 문턱전압 분포는 넓게 퍼지는 브로드(broad)한 형태를 나타내게 된다. 그러나 소거된 셀 트랜지스터들의 문턱전압이 네가티브 값을 가지므로, 일단 브로드한 문턱전압 분포가 형성되고 나면 그 보정이 용이하지 않게 된다. 이와 같이 브로드한 문턱전압 분포는, 간섭(interference) 현상에 의해 프로그램되는 셀의 문턱전압에도 영향을 미친다.1 is a graph illustrating threshold voltage distributions of cell transistors after an erase operation of a NAND flash memory device. As shown in FIG. 1, when the erase operation is performed in block units with respect to the cell transistors constituting the NAND flash memory device, the threshold voltages of the cell transistors have a constant distribution within a negative range. As the degree of integration increases, the threshold voltage distribution of the erased cell transistors due to non-uniformity of the gate, device isolation film, gate insulating film, etc. of the cell becomes broad. However, since the threshold voltages of the erased cell transistors have negative values, the correction is not easy once the broad threshold voltage distribution is formed. The broad threshold voltage distribution in this manner also affects the threshold voltage of the cell programmed by the interference phenomenon.

도 2는 소거된 셀 트랜지스터들의 간섭 현상에 의한 문턱전압 분포의 변화를 나타내 보인 그래프이다. 도 2에 나타낸 바와 같이, 소거된 문턱전압 분포(210)는, 주변 셀 트랜지스터를 프로그램하는 과정에서의 간섭 현상에 의해, 전체적으로 문턱전압값이 증가하여 오른쪽으로 이동되는 문턱전압 분포(220)를 나타내게 된다. 경우에 따라서는 브로드한 정도가 더욱 더 심해진다. 프로그램되는 셀 트랜지스터의 문턱전압값과 소거된 셀 트랜지스터의 문턱전압값의 차이가 클수록 간섭 현상은 더욱 더 심하게 나타난다.2 is a graph illustrating a change in threshold voltage distribution due to interference of erased cell transistors. As shown in FIG. 2, the erased threshold voltage distribution 210 represents the threshold voltage distribution 220 which is moved to the right by increasing the threshold voltage as a whole due to an interference phenomenon during the programming of the neighboring cell transistors. do. In some cases, the degree of broadening becomes even worse. As the difference between the threshold voltage of the programmed cell transistor and the threshold voltage of the erased cell transistor increases, the interference phenomenon becomes more severe.

따라서 이와 같은 간섭 현상을 억제하기 위해서는 소거된 셀 트랜지스터들의 문턱전압 편차를 최소화할 필요가 있는데, 이는 소거된 셀 트랜지스터들의 문턱전압 분포를 최대한 좁게 형성할 필요가 있다는 의미이다. 이 외에도 소거된 셀 트랜지스터들의 문턱전압을 지나치게 낮출 경우, 읽기/쓰기를 반복하여 수행하는 사이클링(cycling) 후의 셀 트랜지스터의 터널절연막 열화로 인하여 문턱전압 변동이 심하게 발생하므로, 소거된 셀 트랜지스터의 문턱전압의 크기 또한 적절하게 조절할 필요가 있다.Therefore, in order to suppress such interference, it is necessary to minimize the threshold voltage variation of the erased cell transistors, which means that the threshold voltage distribution of the erased cell transistors needs to be as narrow as possible. In addition, if the threshold voltage of the erased cell transistors is too low, the threshold voltage fluctuates severely due to deterioration of the tunnel insulation layer of the cell transistor after cycling, which is repeatedly performed by reading / writing, and thus the threshold voltage of the erased cell transistors. Also needs to be adjusted appropriately.

본 발명이 이루고자 하는 기술적 과제는, 소거된 셀 트랜지스터들의 문턱전압 분포를 개선하여 간섭 현상의 발생을 억제하고, 소거된 상태에서의 문턱전압의 크기를 적절하게 조절하여 사이클링에 의한 문턱전압의 변동을 최대한 억제할 수 있도록 하는 낸드 플래시 메모리소자의 소거방법을 제공하는 것이다.The technical problem to be achieved by the present invention is to improve the threshold voltage distribution of the erased cell transistors to suppress the occurrence of interference phenomenon, and to properly adjust the magnitude of the threshold voltage in the erased state to control the variation of the threshold voltage due to cycling. The present invention provides a method of erasing a NAND flash memory device that can be suppressed as much as possible.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 낸드 플래시 메모리소자의 소거방법은, 블록 단위의 소거가 이루어진 낸드 플래시 메모리소자의 셀 어레이에 연결된 페이지버퍼를 리셋시키는 단계; 상기 셀 어레이에 대해 포스트 프로그램을 수행하는 단계; 상기 포스트 프로그램이 이루어진 셀 어레이에 대해 포스트 프로그램 검증을 수행하는 단계; 및 상기 포스트 프로그램 검증 결과 페일이 발생한 셀 스트링만을 선별적으로 포스트 프로그램시키는 단계를 포함한다.In order to achieve the above technical problem, a method of erasing a NAND flash memory device according to the present invention includes: resetting a page buffer connected to a cell array of a NAND flash memory device in which block-by-block erasure is performed; Performing a post program on the cell array; Performing post program verification on a cell array in which the post program is made; And selectively post-programming only a cell string in which a fail has occurred as a result of the post program verification.

상기 페일이 발생한 셀 스트링만을 선별적으로 포스트 프로그램시키는 단계는, 상기 페일이 발생한 셀 스트링에 연결된 페이지버퍼의 리셋값을 변동시키고, 페이지버퍼의 리셋값이 변동된 셀 스트링에 대해서만 포스트 프로그램시켜 수행할 수 있다.The selective post-programming of only the failed cell string may be performed by changing a reset value of a page buffer connected to the failed cell string and post-programming only a cell string in which the reset value of the page buffer is changed. Can be.

삭제delete

상기 낸드 플래시 메모리소자는 멀티레벨셀 구조일 수 있다.The NAND flash memory device may have a multilevel cell structure.

상기 멀티레벨셀 구조의 소거 상태의 문턱전압 분포와 프로그램 상태의 문턱전압 분포를 구별하는 읽기전압을 증가시키는 단계를 더 포함할 수 있다.The method may further include increasing a read voltage that distinguishes the threshold voltage distribution of the erase state of the multilevel cell structure from the threshold voltage distribution of the program state.

상기 셀 스트링은 이븐 비트라인에 연결되는 제1 셀 스트링 및 오드 비트라인에 연결되는 제2 셀 스트링을 포함하고, 상기 이븐 비트라인 및 오드 비트라인은 하나의 페이지버퍼에 연결되도록 할 수 있다.The cell string may include a first cell string connected to an even bit line and a second cell string connected to an odd bit line, and the even bit line and the odd bit line may be connected to one page buffer.

상기 페이지버퍼는, 상기 이븐 비트라인 및 오드 비트라인을 선택하고 바이어스를 인가하는 비트라인 선택회로부와, 상위 비트의 데이터를 래치하는 메인레지스터 회로부와, 그리고 하위 비트의 데이터를 래치하는 캐시레지스터 회로부를 구비하고, 상기 포스트 프로그램 및 포스트 프로그램 검증이 이루어지는 동안 상기 메인레지스터 회로부와 상기 캐시레지스터 회로부를 전기적으로 분리시키는 것이 바람직하다.The page buffer may include a bit line selection circuit part for selecting the even bit line and an odd bit line and applying a bias, a main register circuit part for latching data of upper bits, and a cache register circuit part for latching data of lower bits. And the main register circuit portion and the cache register circuit portion electrically separated from each other during the post program and post program verification.

상기 메인레지스터 회로부와 상기 캐시레지스터 회로부의 전기적 분리는 상기 메인레지스터 회로부 및 상기 캐시레지스터 회로부 사이에 트랜지스터를 배치하고, 상기 상기 포스트 프로그램 및 포스트 프로그램 검증이 이루어지는 동안 상기 트랜지스터를 턴오프시켜 수행할 수 있다.Electrical separation of the main register circuit portion and the cache register circuit portion may be performed by disposing a transistor between the main register circuit portion and the cache register circuit portion and turning off the transistor during the post program and post program verification. .

이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 3은 낸드 플래시 메모리소자의 셀 어레이 및 페이지버퍼를 나타내 보인 도면이다. 도 3에 나타낸 바와 같이, 낸드 플래시 메모리소자의 셀 어레이는 제1 셀 스트링(310) 및 제2 셀 스트링(320)을 포함한다. 비록 도면에는 2개의 셀 스트 링만을 나타내었지만, 이는 설명의 간단을 위한 예시적인 것으로서 실질적으로는 보다 많은 복수개의 셀 스트링들을 포함한다. 제1 셀 스트링(310)은 제1 비트라인(BL1)과 공통소스라인(CSL) 사이에 배치된다. 제2 셀 스트링(320)은 제2 비트라인(BL2)과 공통소스라인(CSL) 사이에 배치된다. 제1 비트라인(310)은 제1 페이지버퍼(PB1)(330)에 연결된다. 제2 비트라인(320)은 제2 페이지버퍼(PB2)(340)에 연결된다. 제1 셀 스트링(310) 및 제2 셀 스트링(320)은 동일한 구조로 이루어지는데, 공통 드레인/소스영역으로 직렬 연결되는 드레인선택트랜지스터(311/321), 복수개의 셀트랜지스터(313/323)들 및 소스선택트랜지스터(312/322)를 포함한다. 드레인선택트랜지스터(311/321)의 게이트는 드레인선택라인(DSL)에 연결되고, 셀트랜지스터(313/323)의 게이트는 워드라인(WL)에 연결되며, 그리고 소스선택트랜지스터(312/322)의 게이트는 소스선택라인(SSL)에 연결된다.3 is a diagram illustrating a cell array and a page buffer of a NAND flash memory device. As shown in FIG. 3, the cell array of the NAND flash memory device includes a first cell string 310 and a second cell string 320. Although only two cell strings are shown in the figures, this is for illustrative simplicity and includes substantially more cell strings. The first cell string 310 is disposed between the first bit line BL1 and the common source line CSL. The second cell string 320 is disposed between the second bit line BL2 and the common source line CSL. The first bit line 310 is connected to the first page buffer PB1 330. The second bit line 320 is connected to the second page buffer PB2 340. The first cell string 310 and the second cell string 320 have the same structure, and include a drain selection transistor 311/321 and a plurality of cell transistors 313/323 connected in series to a common drain / source region. And source select transistors 312/322. The gate of the drain select transistor 311/321 is connected to the drain select line DSL, the gate of the cell transistor 313/323 is connected to the word line WL, and the source select transistor 312/322 of the The gate is connected to the source select line SSL.

도 4는 본 발명에 따른 낸드 플래시 메모리소자의 소거방법을 설명하기 위하여 나타내 보인 플로챠트이다. 도 4를 도 3과 함께 참조하면, 먼저 소거명령이 입력되면 블록(block) 단위의 소거동작이 수행된다(단계 410). 이 소거동작은 셀트랜지스터들(313, 323)의 워드라인(WL)에 0V를 인가하고, 벌크(bulk)에 소거전압을 인가함으로써 이루어진다. 증분스텝펄스소거(ISPE; Incremental Step Pulse Erase) 방식을 사용하는 경우, 소거전압으로서 낮은 바이어스의 시작바이어스를 사용한다. 다음에 소거 검증(erase verification)을 수행한다(단계 420). 소거 검증은, 블록 내의 모든 셀트랜지스터들(313, 323)이 소거되었는지의 여부, 즉 네가티브 문턱전압 분포를 나타내는지의 여부를 검증하는 것이다. 다음에 소거 검증이 패스(pass) 되었는지를 판단한다(단계 430). 이 판단에서 소거 검증이 패스된 경우, 즉 모든 셀트랜지스터들이 소거된 상태임을 확인할 수 있는 경우에는 포스트 프로그램 단계로 넘어간다. 반면에 소거 검증이 패스되지 못하고 페일(fail)이 발생한 경우, 즉 적어도 어느 하나 이상의 셀트랜지스터가 소거된 상태가 아닐 경우에는 스텝바이어스(ㅿV)만큼 증가된 바이어스의 소거전압을 사용하여 다시 단계 410의 소거동작을 수행한다.4 is a flowchart illustrating a method of erasing a NAND flash memory device according to the present invention. Referring to FIG. 4 together with FIG. 3, when an erase command is first input, an erase operation in block units is performed (step 410). The erase operation is performed by applying 0 V to the word line WL of the cell transistors 313 and 323 and applying an erase voltage to the bulk. When using Incremental Step Pulse Erase (ISPE), a low bias start bias is used as the erase voltage. Next, erase verification is performed (step 420). The erase verification is to verify whether all cell transistors 313 and 323 in the block have been erased, i.e. exhibit a negative threshold voltage distribution. Next, it is determined whether erase verification has passed (step 430). If the erase verification passes in this determination, i.e., it can be confirmed that all the cell transistors are in the erased state, the process goes to the post program stage. On the other hand, if the erase verification does not pass and a fail occurs, that is, at least one cell transistor is not in the erased state, the erase voltage of the bias increased by the step bias (바이어스 V) is used again. Perform the erase operation.

상기 단계 430의 판단에서 소거 검증이 패스된 경우에는, 포스트 프로그램을 수행한다(단계 440). 구체적으로, 먼저 제1 비트라인(BL1)에 연결된 제1 페이지버퍼(PB1)(330) 및 제2 비트라인에 연결된 제2 페이지버퍼(PB2)(340)를 "0"으로 리셋시킨다. 이는 포스트 프로그램을 수행한 후에 추가적으로 포스트 프로그램을 수행하여야 할 셀 스트링과 포스트 프로그램을 중단할 셀 스트링을 구별하기 위한 것이다. 다음에 모든 셀트랜지스터들(313, 323)의 워드라인(WL)에 일정 크기의 바이어스를 인가하여 셀트랜지스터들(313, 323)의 문턱전압을 증가시키는 포스트 프로그램을 수행한다(단계 440). 다음에 포스트 프로그램 검증을 수행한다(단계 450). 포스트 프로그램 검증은, 셀트랜지스터들(313, 323)의 워드라인(WL)에 0V를 인가하여 셀트랜지스터들(313, 323)이 여전히 소거된 상태인지 아닌지를 확인함으로써 수행될 수 있다.If erase verification passes in step 430, the post program is performed (step 440). Specifically, first, the first page buffer PB1 330 connected to the first bit line BL1 and the second page buffer PB2 340 connected to the second bit line are reset to "0". This is to distinguish between the cell string to which the post program is additionally performed and the cell string to stop the post program after executing the post program. Next, a post program is applied to increase the threshold voltages of the cell transistors 313 and 323 by applying a predetermined magnitude bias to the word line WL of all the cell transistors 313 and 323 (step 440). Post program verification is then performed (step 450). Post program verification may be performed by applying 0V to the word line WL of the cell transistors 313 and 323 to see if the cell transistors 313 and 323 are still erased.

다음에 포스트 프로그램 검증이 패스되었는지를 판단한다(단계 460). 이 판단에서 포스트 프로그램 검증이 패스되지 못한 경우, 즉 페일이 발생한 경우에는 페일난 셀스트링만 선택한다(단계 470). 이는 페이지버퍼의 세팅값을 변경함으로써 수행될 수 있다. 예컨대 페일난 셀스트링의 경우 대응하는 페이지버퍼의 값이 "0"으로 유지되도록 한다. 반면에 패스되어 더 이상의 포스트 프로그램이 불필요한 셀스트링의 경우 대응하는 페이지버퍼의 값을 "1"로 변경시킨다. 이와 같은 방법에 의해, 포스트 프로그램이 추가적으로 필요한 셀스트링과, 포스트 프로그램이 추가적으로 불필요한 셀스트링이 구별된다.It is then determined whether post program verification has passed (step 460). If the post program verification fails in this determination, i.e., a fail occurs, only the failed cell string is selected (step 470). This can be done by changing the settings of the page buffer. For example, in case of a fail-nan cell string, the value of the corresponding page buffer is maintained at "0". On the other hand, if the cell string is passed and unnecessary for the post program, the value of the corresponding page buffer is changed to "1". In this manner, a cell string for which a post program is additionally required and a cell string for which a post program is additionally required are distinguished.

이와 같이 페이지버퍼 내의 세팅값이 "0"을 유지하고 있는 셀스트링에 대해서만 단계 440의 포스트 프로그램을 수행한다. 그리고 다시 단계 450의 포스트 프로그램 검증을 수행하고, 단계 460의 포스트 프로그램 검증에 대한 패스 여부를 판단한다. 여기서 다시 포스트 프로그램 검증에서 페일이 발생하게 되면, 해당하는 셀스트링에 연결된 페이지버퍼를 제외한 나머지 패스된 셀스트링에 연결된 페이지버퍼의 값을 "1"로 변경시킨다. 이와 같은 과정은 모든 셀스트링에 대해 포스트 프로그램 검증이 패스될 때까지 반복적으로 수행된다.In this manner, the post program of step 440 is executed only for the cell string in which the setting value in the page buffer is maintained at " 0 ". In step 450, the post program verification is performed, and it is determined whether or not the post program verification of the step 460 passes. If a fail occurs in the post program verification again, the value of the page buffer connected to the passed cell string is changed to "1" except for the page buffer connected to the corresponding cell string. This process is repeated for all cellstrings until post program verification passes.

도 5는 본 발명에 따른 낸드 플래시 메모리소자의 소거방법에 의한 셀 문턱전압 분포의 변화를 나타내 보인 그래프이다. 도 5에 나타낸 바와 같이, 페이지 단위로 일괄적으로 포스트 프로그램을 수행하는 경우, 도면에서 "510"으로 나타낸 바와 같이 브로드한 문턱전압 분포를 나타낸다. 반면에 본원발명에서와 같이, 페이지 단위로 포스트 프로그램을 수행한 후 검증 단계에서 페일난 셀스트링에 대해서만 추가적으로 포스트 프로그램을 수행하는 경우, 도면에서 "520"으로 나타낸 바와 같이 문턱전압 편차가 작아진 문턱전압 분포를 얻을 수 있다. 이와 같이 문턱전압 편차가 작아짐에 따라 사이클링 특성 및 간섭 현상의 발생을 억제할 수 있다.5 is a graph illustrating a change in cell threshold voltage distribution by an erase method of a NAND flash memory device according to the present invention. As shown in FIG. 5, when the post program is collectively executed in units of pages, as shown in FIG. 5, a broad threshold voltage distribution is shown. On the other hand, as in the present invention, if the post program is executed only for the fail-nan cell string in the verifying step after performing the post program in units of pages, the threshold voltage deviation is reduced as indicated by "520" in the figure. Voltage distribution can be obtained. As described above, as the threshold voltage deviation decreases, the occurrence of cycling characteristics and interference phenomenon can be suppressed.

도 6 및 도 7은 멀티레벨셀 구조의 경우 본 발명에 따른 낸드 플래시 메모리소자의 소거방법에 따른 문턱전압 분포의 변화를 나타내 보인 도면들이다. 먼저 도 6에 나타낸 바와 같이, 멀티레벨셀(MLC; Multi-Level Cell) 구조의 낸드 플래시 메모리소자는 프로그램된 셀트랜지스터의 문턱전압 분포가 복수개 존재하게 된다. 2비트(bit) 멀티레벨셀의 경우, 소거된 상태의 제1 문턱전압 분포(610)와, 프로그램된 상태의 제2, 제3, 제4 문턱전압 분포(620, 630, 640)가 서로 구별되도록 배치된다. 제1 문턱전압 분포(610)와 제2 문턱전압 분포(620)는 제1 읽기전압(R1)에 의해 구별된다. 제2 문턱전압 분포(620)와 제3 문턱전압 분포(630)는 제2 읽기전압(R2)에 의해 구별된다. 제3 문턱전압 분포(630)와 제4 문턱전압 분포(640)는 제3 읽기전압(R3)에 의해 구별된다. 어떠한 문턱전압 분포를 갖고 있더라도, 블록 단위의 소거동작이 수행되고 나면 블록 내의 모든 셀트랜지스터들의 문턱전압은 제1 문턱전압 분포(610) 내의 값을 갖게 된다.6 and 7 illustrate changes in threshold voltage distributions according to an erase method of a NAND flash memory device according to an exemplary embodiment of the present invention. First, as shown in FIG. 6, NAND flash memory devices having a multi-level cell (MLC) structure have a plurality of threshold voltage distributions of programmed cell transistors. In the case of a 2-bit multilevel cell, the first threshold voltage distribution 610 of the erased state and the second, third and fourth threshold voltage distributions 620, 630, and 640 of the programmed state are distinguished from each other. It is arranged to be. The first threshold voltage distribution 610 and the second threshold voltage distribution 620 are distinguished by the first read voltage R1. The second threshold voltage distribution 620 and the third threshold voltage distribution 630 are distinguished by the second read voltage R2. The third threshold voltage distribution 630 and the fourth threshold voltage distribution 640 are distinguished by the third read voltage R3. Regardless of the threshold voltage distribution, once the block-by-block erase operation is performed, the threshold voltages of all the cell transistors in the block have a value in the first threshold voltage distribution 610.

도 7에 나타낸 바와 같이, 본 발명에 따른 소거방법을 적용하게 되면, 소거된 셀 트랜지스터들의 문턱전압 분포(611)는 일반적인 소거방법을 적용한 경우의 문턱전압 분포(도 6의 610)보다 좁은 폭을 갖고, 또한 문턱전압의 최대값이 제1 읽기전압(R1)에 이르게 된다. 따라서 이 경우 제1 읽기전압(R1)에 의해 제1 문턱전압 분포(611)와 프로그램된 제2 문턱전압 분포(620)의 구별이 불명확해지므로, 제1 읽기전압(R1)의 크기를 증가시켜 증가된 제1 읽기전압(R1')을 사용하여 구별하며, 경우에 따라서는 나머지 제2 및 제3 읽기전압(R2, R3)도 적절하게 그 크기를 변화시킬 수도 있다.As shown in FIG. 7, when the erase method according to the present invention is applied, the threshold voltage distribution 611 of the erased cell transistors has a narrower width than that of the threshold voltage distribution 610 of FIG. 6 when the general erase method is applied. In addition, the maximum value of the threshold voltage reaches the first read voltage R1. Therefore, in this case, since the distinction between the first threshold voltage distribution 611 and the programmed second threshold voltage distribution 620 is unclear by the first read voltage R1, the magnitude of the first read voltage R1 is increased. An increased first read voltage R1 'is used to discriminate, and in some cases, the remaining second and third read voltages R2 and R3 may be appropriately changed in size.

도 8은 비트라인 실딩기술을 적용한 낸드 플래시 메모리소자의 셀 어레이 및 페이지버퍼를 나타내 보인 도면이다. 도 8을 참조하면, 비트라인 실딩(shielding)기술을 적용하기 위하여, 하나의 비트라인을 이븐(even) 비트라인(BLe) 및 오드(odd) 비트라인(BLo)으로 나누고, 셀트랜지스터들은 이븐 비트라인(BLe) 및 오드 비트라인(BLo)에 교대로 배치시킨다. 이븐 비트라인(BLe) 및 오드 비트라인(BLo)는 하나의 페이지버퍼(800)에 연결된다. 페이지버퍼(800)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)을 선택하고 바이어스를 인가하기 위한 비트라인 선택회로부(810)와, 2비트 데이터 중 상위 데이터인 MSB 데이터에 대한 래치동작을 수행하는 메인레지스터(main register) 회로부(820)와, 그리고 2비트 데이터 중 하위 데이터인 LSB 데이터에 대한 래치동작을 수행하는 캐시레지스터(cache register) 회로부(830)를 포함한다. 비트라인 선택회로부(810), 메인레지스터 회로부(820) 및 캐시레지스터 회로부(830)는 감지노드(SO)에 의해 상호 연결된다.8 illustrates a cell array and a page buffer of a NAND flash memory device to which a bit line shielding technology is applied. Referring to FIG. 8, in order to apply a bit line shielding technique, one bit line is divided into an even bit line (BLe) and an odd bit line (BLo), and the cell transistors are even bits. Arranged alternately on the line BLe and the odd bit line BLo. The even bit line BLe and the odd bit line BLO are connected to one page buffer 800. The page buffer 800 performs a latch operation on the bit line selection circuit unit 810 for selecting the even bit line BL and the odd bit line BLo and applying a bias, and the MSB data, which is the upper data of the 2-bit data. The main register circuit unit 820 performs a latch register, and a cache register circuit unit 830 performs a latch operation on LSB data, which is the lower data of the 2-bit data. The bit line selection circuit unit 810, the main register circuit unit 820, and the cache register circuit unit 830 are connected to each other by a sensing node SO.

이와 같은 낸드 플래시 메모리소자에 대해 본 발명에 따른 소거방법을 적용할 경우, 포스트 프로그램시 이븐 비트라인(BLe)이 선택되는 경우 오드 비트라인(BLo)은 접지시켜서 실딩기능을 수행하도록 하여야 한다. 반대로 오드 비트라인(BLo)이 선택되는 경우 이븐 비트라인(BLe)은 접지시켜서 실딩기능을 수행하도록 하여야 한다. 또한 포스트 프로그램 검증 결과, 이븐 비트라인(BLe)에 연결된 셀스트링에 대하여 추가 포스트 프로그램이 필요한지에 대한 정보는 메인레지스터 회로부(820)에 저장되도록 하고, 오드 비트라인(BLo)에 연결된 셀스트링에 대하여 추가 포스트 프로그램이 필요한지에 대한 정보는 캐시레지스터 회로부(830)에 저장되도 록 한다. 이때 메인레지스터 회로부(820)에 저장된 정보와 캐시레지스터 회로부(830)에 저장된 정보를 구별하기 위하여, 메인레지스터 회로부(820)와 캐시레지스터 회로부(830) 사이에는 트랜지스터(840)가 배치된다. 이 트랜지스터는 POSTVFY 제어신호에 의해 제어된다. 즉 낸드 플래시 메모리소자가 정상적인 동작을 수행할 때는 트랜지스터(840)를 턴온시켜 메인레지스터 회로부(820)와 캐시레지스터 회로부(830) 사이의 데이터 전송이 이루어지도록 한다. 반면에 본 발명에 따른 포스트 프로그램 및 포스트 프로그램 검증을 수행하는 동안에는 트랜지스터(840)를 턴오프시켜 메인레지스터 회로부(820)와 캐시레지스터 회로부(830)를 전기적으로 분리시킨다.When the erase method according to the present invention is applied to such a NAND flash memory device, when the even bit line BLe is selected during post programming, the odd bit line BLO should be grounded to perform a shielding function. On the contrary, when the odd bit line BLO is selected, the even bit line BLe should be grounded to perform the shielding function. Also, as a result of the post program verification, information on whether an additional post program is required for the cell string connected to the even bit line BLe is stored in the main register circuit 820, and for the cell string connected to the odd bit line BLO. Information on whether an additional post program is required is to be stored in the cache register circuitry 830. In this case, in order to distinguish between the information stored in the main register circuit unit 820 and the information stored in the cache register circuit unit 830, a transistor 840 is disposed between the main register circuit unit 820 and the cache register circuit unit 830. This transistor is controlled by the POSTVFY control signal. That is, when the NAND flash memory device performs a normal operation, the transistor 840 is turned on to perform data transfer between the main register circuit unit 820 and the cache register circuit unit 830. On the other hand, during the post program and post program verification according to the present invention, the transistor 840 is turned off to electrically separate the main register circuit portion 820 and the cache register circuit portion 830.

지금까지 설명한 바와 같이, 본 발명에 따른 낸드 플래시 메모리소자의 소거방법에 따르면, 포스트 프로그램 및 포스트 프로그램 검증을 수행하는 과정에서, 검증 결과 패스된 셀스트링에 대해서는 포스트 프로그램을 추가적으로 수행하지 않고, 페일된 셀스트링에 대해서만 선별하여 포스트 프로그램을 추가적으로 진행함으로써, 소거동작이 모두 완료된 후의 소거 문턱전압 분포의 편차가 감소하여 프로그램시 발생할 수 있는 간섭 현상이 억제된다는 이점이 제공된다. 또한 소거 문턱전압 분포가 전체적으로 증가함으로 사이클링 특성도 또한 향상된다는 이점도 제공된다.As described above, according to the erasing method of the NAND flash memory device according to the present invention, in the process of performing post program and post program verification, the cell string passed as a result of the verification is additionally failed to be performed without performing a post program. By additionally performing the post program by selecting only the cell strings, the deviation of the erase threshold voltage distribution after all the erase operations are completed is reduced, thereby providing an advantage of suppressing interference phenomena that may occur during programming. The overall increase in the erase threshold voltage distribution also provides the benefit of improved cycling characteristics.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상 의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Do.

Claims (8)

블록 단위의 소거가 이루어진 낸드 플래시 메모리소자의 셀 어레이에 연결된 페이지버퍼를 리셋시키는 단계;Resetting a page buffer connected to the cell array of the NAND flash memory device in which block erase is performed; 상기 셀 어레이에 대해 포스트 프로그램을 수행하는 단계;Performing a post program on the cell array; 상기 포스트 프로그램이 이루어진 셀 어레이에 대해 포스트 프로그램 검증을 수행하는 단계; 및Performing post program verification on a cell array in which the post program is made; And 상기 포스트 프로그램 검증 결과 페일이 발생한 셀 스트링만을 선별적으로 포스트 프로그램시키는 단계를 포함하는 낸드 플래시 메모리소자의 소거방법.And selectively post-programming only the cell strings in which the fail of the post-program verification result has occurred. 삭제delete 제1항에 있어서,The method of claim 1, 상기 페일이 발생한 셀 스트링만을 선별적으로 포스트 프로그램시키는 단계는, 상기 페일이 발생한 셀 스트링에 연결된 페이지버퍼의 리셋값을 변동시키고, 페이지버퍼의 리셋값이 변동된 셀 스트링에 대해서만 포스트 프로그램시켜 수행하는 낸드 플래시 메모리소자의 소거방법.The selective post-programming of only the failed cell string may be performed by varying the reset value of the page buffer connected to the failed cell string and post-programming only the cell string in which the reset value of the page buffer is changed. Erasing method of NAND flash memory device. 제1항에 있어서,The method of claim 1, 상기 낸드 플래시 메모리소자는 멀티레벨셀 구조인 낸드 플래시 메모리소자의 소거방법.And the NAND flash memory device has a multilevel cell structure. 제4항에서, 상기 멀티레벨셀 구조의 소거 상태의 문턱전압 분포와 프로그램 상태의 문턱전압 분포를 구별하는 읽기전압을 증가시키는 단계를 더 포함하는 낸드 플래시 메모리소자의 소거방법.The method of claim 4, further comprising increasing a read voltage that distinguishes the threshold voltage distribution of the erase state of the multilevel cell structure from the threshold voltage distribution of a program state. 제1항에 있어서,The method of claim 1, 상기 셀 스트링은 이븐 비트라인에 연결되는 제1 셀 스트링 및 오드 비트라인에 연결되는 제2 셀 스트링을 포함하고, 상기 이븐 비트라인 및 오드 비트라인은 하나의 페이지버퍼에 연결되도록 하는 낸드 플래시 메모리소자의 소거방법.The cell string includes a first cell string connected to an even bit line and a second cell string connected to an odd bit line, wherein the even bit line and the odd bit line are connected to one page buffer. Method of elimination. 제6항에 있어서,The method of claim 6, 상기 페이지버퍼는, 상기 이븐 비트라인 및 오드 비트라인을 선택하고 바이어스를 인가하는 비트라인 선택회로부와, 상위 비트의 데이터를 래치하는 메인레지스터 회로부와, 그리고 하위 비트의 데이터를 래치하는 캐시레지스터 회로부를 구비하고, 상기 포스트 프로그램 및 포스트 프로그램 검증이 이루어지는 동안 상기 메인레지스터 회로부와 상기 캐시레지스터 회로부를 전기적으로 분리시키는 낸드 플래시 메모리소자의 소거방법.The page buffer may include a bit line selection circuit part for selecting the even bit line and an odd bit line and applying a bias, a main register circuit part for latching data of upper bits, and a cache register circuit part for latching data of lower bits. And electrically disconnecting the main register circuit portion from the cache register circuit portion during the post program and post program verification. 제7항에 있어서,The method of claim 7, wherein 상기 메인레지스터 회로부와 상기 캐시레지스터 회로부의 전기적 분리는 상기 메인레지스터 회로부 및 상기 캐시레지스터 회로부 사이에 트랜지스터를 배치하고, 상기 포스트 프로그램 및 포스트 프로그램 검증이 이루어지는 동안 상기 트랜지스터를 턴오프시켜 수행하는 낸드 플래시 메모리소자의 소거방법.Electrical separation of the main register circuit portion and the cache register circuit portion is performed by disposing a transistor between the main register circuit portion and the cache register circuit portion and turning off the transistor during the post program and post program verification. Method of erasing device.
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