KR100938068B1 - 통신 시스템에서 신호 수신 장치 및 방법 - Google Patents

통신 시스템에서 신호 수신 장치 및 방법 Download PDF

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Abstract

통신 시스템의 신호 수신 장치에서 신호를 수신하는 방법에 있어서, 1개의 입력기와 dc-1개의 지연 노드들은 각각 1개의 입력 메시지를 입력하는 제1과정과, 비교부는 상기 dc-1개의 지연 노드들에 입력된 입력 메시지들의 크기를 비교하여 그 크기가 최소인 입력 메시지를 출력 메시지로 출력하는 제2과정과, 상기 비교부에서 출력 메시지가 출력된 후, 소정 제어에 따라 상기 1개의 입력기와 상기 dc-1개의 지연 노드들에 입력된 입력 메시지들을 순환 이동하여 상기 제1과정과 제2과정을 수행하는 제3과정과, 상기 제3과정을 dc-1번 반복하는 과정을 포함한다.
LDPC, 복호기, 지연 라인, 비교기

Description

통신 시스템에서 신호 수신 장치 및 방법{APPARATUS AND METHOD FOR RECEIVING SIGNAL IN A COMMUNICATION SYSTEM}
도 1은 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 송신 장치의 구조를 도시한 도면.
상기 도 2는 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 수신 장치의 구조를 도시한 도면.
도 3은 일반적인 LDPC 복호기의 임의의 검사 노드에서 메시지 전달 동작을 도시한 도면.
도 4는 일반적인 LDPC 복호기의 내부 구조를 도시한 도면.
도 5는 본 발명의 실시 예에 따른 LDPC 부호의 임의의 검사 노드에서 지연 라인과 비교기를 사용한 검사 노드 연산기를 개략적으로 도시한 도면.
본 발명은 통신 시스템에 관한 것으로서, 특히 통신 시스템에서 신호를 수신하는 장치 및 방법에 관한 것이다.
차세대 통신 시스템은 패킷 서비스 통신 시스템(packet service communication system) 형태로 발전되어 왔으며, 패킷 서비스 통신 시스템은 버스트(burst)한 패킷 데이터(packet data)를 다수의 이동 단말기(MS : Mobile Station)들로 송신하는 시스템으로서, 대용량 데이터 송신에 적합하도록 설계되어 왔다. 또한 차세대 통신 시스템에서는 채널 부호(channel code)로서 터보 부호(turbo code)와 함께 고속 데이터 송신 시에 그 성능 이득이 우수한 것으로 알려져 있으며, 송신 채널에서 발생하는 잡음에 의한 오류를 효과적으로 정정하여 데이터 송신의 신뢰도를 높일 수 있는 장점을 가지는 저밀도 패리티 검사(LDPC : Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 사용하는 것을 적극적으로 고려하고 있다. 상기 LDPC 부호 사용을 적극적으로 고려하고 있는 차세대 통신 시스템으로는 IEEE(Institute of Electrical and Electronics Engineers) 802.16e 통신 시스템 및 IEEE 802.11n 통신 시스템 등이 있다.
그러면 여기서 도 1을 참조하여 LDPC 부호를 사용하는 일반적인 통신 시스템의 신호 송신 장치 구조에 대해서 설명하기로 한다.
도 1은 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 송신 장치의 구조를 도시한 도면이다.
상기 도 1을 참조하면, 먼저 상기 신호 송신 장치는 부호화기(encoder)(111)와, 변조기(modulator)(113)와, 송신기(115)를 포함한다. 먼저, 상기 신호 송신 장치에서 송신하고자 하는 정보 데이터, 즉 정보 벡터(information vector)(
Figure 112007009169938-pat00001
)가 발생되면, 상기 정보 벡터(
Figure 112007009169938-pat00002
)는 상기 부호화기(111)로 전달된다. 상기 부호화기(111)는 상기 정보 벡터(
Figure 112007009169938-pat00003
)를 미리 설정되어 있는 부호화 방식으로 부호화하여 부호어 벡터(codeword vector)(
Figure 112007009169938-pat00004
), 즉 LDPC 부호어로 생성한 후 상기 변조기(113)로 출력한다. 여기서, 상기 부호화 방식은 LDPC 부호화 방식이 되는 것이다. 상기 변조기(113)는 상기 부호어 벡터(
Figure 112007009169938-pat00005
)를 미리 설정되어 있는 변조 방식으로 변조하여 변조 벡터(
Figure 112007009169938-pat00006
)으로 생성하여 상기 송신기(115)로 출력한다. 상기 송신기(115)는 상기 변조기(113)에서 출력한 변조 벡터(
Figure 112007009169938-pat00007
)를 입력하여 송신 신호 처리한 후 안테나를 통해 신호 수신 장치로 송신한다.
다음으로 도 2를 참조하여 LDPC 부호를 사용하는 일반적인 통신 시스템의 신호 수신 장치 구조에 대해서 설명하기로 한다.
상기 도 2는 LDPC 부호를 사용하는 일반적인 통신 시스템에서 신호 수신 장치의 구조를 도시한 도면이다.
상기 도 2를 참조하면, 상기 신호 수신 장치는 수신기(211)와, 복조기(de-modulator)(213)와, 복호기(decoder)(215)를 포함한다. 먼저, 신호 송신 장치에서 송신한 신호는 상기 신호 수신 장치의 안테나를 통해 수신되고, 상기 안테나를 통해 수신된 신호는 상기 수신기(211)로 전달된다. 상기 수신기(211)는 상기 수신 신호를 수신 신호 처리한 후 그 수신 신호 처리된 수신 벡터(
Figure 112008052607811-pat00008
)를 상기 복조기(213)로 출력한다. 상기 복조기(213)는 상기 수신기(211)에서 출력한 수신 벡터(
Figure 112008052607811-pat00009
)를 입력하여 상기 신호 송신 장치의 변조기(113)에서 적용한 변조 방식에 상응하는 복조 방식으로 복조한 후 그 복조한 복조 벡터(
Figure 112008052607811-pat00010
)를 상기 복호기(215)로 출력한다. 상기 복호기(215)는 상기 복조기(213)에서 출력한 복조 벡터(
Figure 112008052607811-pat00011
)를 입력하여 상기 신호 송신 장치의 부호화기(111)에서 적용한 부호화 방식에 상응하는 복호 방식으로 복호한 후 그 복호한 신호를 최종적으로 복원된 정보 벡터(
Figure 112008052607811-pat00012
)로 출력한다. 여기서, 상기 복호 방식, 즉 LDPC 복호 방식으로 합곱(sum-product) 알고리즘(algorithm)에 또는 최소합(min-sum) 알고리즘에 기반한 반복 복호(iterative decoding) 알고리즘이 널리 사용되며, 상기 합곱 알고리즘 및 최소합 알고리즘에 대해서는 하기에서 구체적으로 설명할 것이므로 그 상세한 설명을 생략하기로 한다.
한편, 상기 LDPC 부호는 대부분의 엘리먼트(element)들이 0의 값을 가지며, 상기 0의 값을 가지는 엘리먼트들 이외의 극히 소수의 엘리먼트들이 0이 아닌(non-zero), 일 예로 1의 값을 가지는 패리티 검사 행렬(parity check matrix)에 의해 정의되는 부호이다. 상기 LDPC 부호는 이분(bipartite, 이하 'bipartite'라 칭하기로 한다) 그래프로 표현할 수 있으며, 상기 bipartite 그래프는 변수 노드(variable node)들과, 검사 노드(check node)들과, 상기 변수 노드들과 검사 노드들을 연결하는 에지(edge)들로 표현되는 그래프이다.
또한, 상기 LDPC 부호는 상기 bipartite 그래프 상에서 합곱(sum-product) 알고리즘(algorithm)에 기반한 반복 복호(iterative decoding) 알고리즘을 사용하여 복호할 수 있다. 여기서, 상기 합곱 알고리즘은 메시지 전달 알고리즘(message passing algorithm)의 일종이며, 상기 메시지 전달 알고리즘이라 함은 상기 bipartite 그래프 상에서 에지를 통해 메시지들을 교환하고, 상기 변수 노드들 혹은 검사 노드들로 입력되는 메시지들로부터 출력 메시지를 계산하여 업데이트하는 알고리즘을 나타낸다. 따라서 상기 LDPC 부호를 복호하기 위한 복호기는 상기 메시지 전달 알고리즘에 기반한 반복 복호 알고리즘을 사용하기 때문에 상기 터보 부호의 복호기에 비해 낮은 복잡도를 가질 뿐만 아니라 병렬 처리 복호기로 구현하는 것이 용이하다.
다음으로 도 3을 참조하여 일반적인 LDPC 복호 방식을 사용하는 복호기(이하, 'LDPC 복호기'라 칭하기로 한다)의 임의의 검사 노드에서 메시지 전달 동작에 대해서 설명하기로 한다.
도 3은 일반적인 LDPC 복호기의 임의의 검사 노드에서 메시지 전달 동작을 도시한 도면이다.
상기 도 3에는 검사 노드 m(300)와 상기 검사 노드 m(300)에 연결되는 다수의 변수 노드들(310, 320, 330, 340)을 포함한다. 또한, 도시되어 있는 Tn',m은 변수 노드 n'(310)에서 상기 검사 노드 m(300)으로 전달되는 메시지를 나타내며, En,m은 상기 검사 노드 m(300)에서 변수 노드 n(330)으로 전달되는 메시지를 나타낸다. 여기서, 상기 검사 노드 m(300)에 연결되어 있는 모든 변수 노드들의 집합을 N(m)이라고 정의한다. 또한 N(m)에서 변수 노드 n(330)을 제외한 집합을 N(m)＼n이라고 정의하기로 한다. 이 때, 합곱(sum-product) 알고리즘에 기반한 메시지 갱신 규칙은 하기 수학식 1과 같이 나타낼 수 있다.
Figure 112007009169938-pat00013
Figure 112007009169938-pat00014
상기 수학식 1에서, Sign(En,m)은 메시지 En,m의 부호(sign)를 나타내고,
Figure 112008052607811-pat00015
은 메시지 En,m의 크기(magnitude)를 나타내며, 함수
Figure 112008052607811-pat00016
는 하기 수학식 2와 같이 나타낼 수 있다.
Figure 112007009169938-pat00017
또한 최소합(min-sum) 알고리즘에서의 메시지 갱신 규칙은 하기 수학식 3과 같이 나타낼 수 있다.
Figure 112007009169938-pat00018
Figure 112007009169938-pat00019
상기 수학식 3에서 nO는 하기 수학식 4와 같이 나타낼 수 있다.
Figure 112007009169938-pat00021
한편, 각 노드의 입출력 메시지가 상기 수학식 1, 수학식 3 또는 수학식 4의 절대값 기호 없이 사용되더라도 메시지의 크기를 나타낼 수 있음은 물론이다.
다음으로 도 4를 참조하여 일반적인 LDPC 복호기에서 발생되는 LDPC부호의 임의의 검사 노드의 입출력 메시지 전달 동작에 대해 설명하기로 한다.
도 4는 일반적인 LDPC 복호기의 내부 구조를 도시한 도면이다.
상기 도 4를 참조하여 검사 노드의 입출력 메시지 전달 동작에 대해 설명하기로 한다. 상기 LDPC 복호기의 검사 노드 연산부는 제1메모리(400)와, 검사 노드 처리기(410)와, 제2메모리(420)를 포함한다. 상기 제1메모리(400)는 상기 검사 노드 처리기(410)로 입력될 메시지들을 저장한다. 상기 제2메모리(420)는 상기 검사 노드 처리기(410)에서 출력한 메시지들을 저장한다. 또한 상기 제1 메모리(400)는 다수개, 일 예로
Figure 112007009169938-pat00022
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112007009169938-pat00023
)(400-1)내지 서브 메모리 #dc(
Figure 112007009169938-pat00024
)(400-dc)를 포함한다. 상기 제2메모리(420)는 다수개, 일 예 로
Figure 112007009169938-pat00025
개의 서브 메모리들, 즉 서브 메모리 #1(
Figure 112007009169938-pat00026
)(420-1) 내지 서브 메모리 #dc(
Figure 112007009169938-pat00027
)(420-dc)를 포함한다.
먼저, 상기 검사 노드 처리기(410)의 입력 차수를
Figure 112007009169938-pat00028
라고 가정하면, 상기
Figure 112007009169938-pat00029
개의 입력 메시지들 각각은 서브 메모리 #1(
Figure 112007009169938-pat00030
)(400-1)내지 서브 메모리 #dc(
Figure 112007009169938-pat00031
)(400-dc)에 저장되며,
Figure 112007009169938-pat00032
개의 입력 메시지들 각각에 대응되는 출력 메시지는 서브 메모리 #1(
Figure 112007009169938-pat00033
)(420-1) 내지 서브 메모리 #dc(
Figure 112007009169938-pat00034
)(420-dc)에 저장된다.
상기에서 설명한 바와 같이, 검사 노드 처리기에서 최소합(min-sum) 알고리즘을 사용하여 상기 메시지들의 연산을 수행할 때, 상기 수학식 3을 이용하여 계산한다. 즉, 상기 수학식 3에 의해 도 4의 검사 노드 출력 메시지인
Figure 112008052607811-pat00035
(420-1),
Figure 112008052607811-pat00036
(420-2),
Figure 112008052607811-pat00037
(420-3) 내지
Figure 112008052607811-pat00038
(420-dc)가 계산된다. 이 때, 상기 출력 메시지
Figure 112008052607811-pat00039
(420-1)은 상기
Figure 112008052607811-pat00040
개의 입력 메시지
Figure 112008052607811-pat00041
(400-1),
Figure 112008052607811-pat00042
(400-2),
Figure 112008052607811-pat00043
(400-3) 내지
Figure 112008052607811-pat00044
(400-dc) 중에서 상기
Figure 112008052607811-pat00045
(400-1)을 제외한 나머지
Figure 112008052607811-pat00046
개의 메시지를 사용하여 계산된다. 또한 상기 출력 메시지
Figure 112008052607811-pat00047
(420-2)는 상기
Figure 112008052607811-pat00048
개의 입력 메시지
Figure 112008052607811-pat00049
(400-1),
Figure 112008052607811-pat00050
(400-2),
Figure 112008052607811-pat00051
(400-3) 내지
Figure 112008052607811-pat00052
(400-dc) 중에서
Figure 112008052607811-pat00053
(400-2)을 제외한 나머지
Figure 112008052607811-pat00054
개의 메시지를 사용하여 계산된다. 또한 상기 출력 메시지
Figure 112008052607811-pat00221
(420-dc)는 상기
Figure 112008052607811-pat00056
개의 입력 메시지
Figure 112008052607811-pat00057
(400-1),
Figure 112008052607811-pat00058
(400-2),
Figure 112008052607811-pat00059
(400-3) 내지
Figure 112008052607811-pat00060
(400-dc) 중에서
Figure 112008052607811-pat00061
(400-dc)을 제외한 나머지
Figure 112008052607811-pat00062
개의 메시지를 사용하여 계산된다.
상술한 바와 같이, 상기 수학식 3에 의해 계산된 출력 메시지
Figure 112007009169938-pat00063
(400-1),
Figure 112007009169938-pat00064
(400-2),
Figure 112007009169938-pat00065
(400-3) 내지
Figure 112007009169938-pat00066
(400-dc)는
Figure 112007009169938-pat00067
개의 변수 노드
Figure 112007009169938-pat00068
에 각각 입력된다.
표 1은 최소합 알고리즘을 사용하여 일 예로
Figure 112007009169938-pat00069
= 9인 검사 노드의 연산을 수행할 때, 각 메시지들의 입출력 값을 나타낸 표이다.
i
Figure 112007009169938-pat00070
Figure 112007009169938-pat00071
Figure 112007009169938-pat00072
Figure 112007009169938-pat00073
Figure 112007009169938-pat00074
Figure 112007009169938-pat00075
Figure 112007009169938-pat00076
Figure 112007009169938-pat00077
Figure 112007009169938-pat00078
Figure 112007009169938-pat00079
1 3 7 2 9 1 5 3 6 4 1
2 3 7 2 9 1 5 3 6 4 1
3 3 7 2 9 1 5 3 6 4 1
4 3 7 2 9 1 5 3 6 4 1
5 3 7 2 9 1 5 3 6 4 2
6 3 7 2 9 1 5 3 6 4 1
7 3 7 2 9 1 5 3 6 4 1
8 3 7 2 9 1 5 3 6 4 1
9 3 7 2 9 1 5 3 6 4 1
상기 표 1에서 검사 노드 m 으로 입력되는
Figure 112007009169938-pat00080
= 9 개의 메시지 값은 각각
Figure 112007009169938-pat00081
= 3,
Figure 112007009169938-pat00082
= 7,
Figure 112007009169938-pat00083
= 2,
Figure 112007009169938-pat00084
= 9,
Figure 112007009169938-pat00085
= 1,
Figure 112007009169938-pat00086
= 5,
Figure 112007009169938-pat00087
= 3,
Figure 112007009169938-pat00088
= 6,
Figure 112007009169938-pat00089
= 4 이다. 또한 검사 노드 처리기(410)에서 출력되는 메시지
Figure 112007009169938-pat00090
은 상기 9개의 입력 메시지 중에 상기
Figure 112007009169938-pat00091
을 제외한 나머지 8개의 메시지를 사용하여 구할 수 있다. 만일 최소합 알고리즘을 사용한다면, 상기 나머지 8개의 메시지 중 최소값은
Figure 112007009169938-pat00092
= 1 이므로
Figure 112007009169938-pat00093
은 1이 된다. 상기와 같은 방법으로
Figure 112007009169938-pat00094
(420-1) 내지
Figure 112007009169938-pat00095
(420-dc)까지의 값을 각각 구할 수 있다.
상술한 바와 같이 최소합 알고리즘을 사용하여 상기 검사 노드 처리기에서 연산을 수행할 경우, 각각의 출력 메시지를 구하기 위하여 많은 연산이 필요하며, 복잡도가 상당히 높다. 따라서 최소합 알고리즘을 사용하여 상기 검사 노드의 연산을 수행할 경우, 복잡도를 낮추기 위한 검사 노드 처리기의 필요성이 대두되고 있다.
따라서, 본 발명은 LDPC 부호를 사용하는 통신 시스템에서 신호를 수신하는 장치 및 방법을 제공함에 있다.
또한 본 발명은 LDPC 부호를 사용하는 통신 시스템에서 복잡도를 감소하여 신호를 수신하는 장치 및 방법을 제공함에 있다.
또한 본 발명은 LDPC 부호를 사용하는 통신 시스템에서 최소합 알고리즘을 사용하여 복잡도를 최소화 시킨 검사 노드 연산을 수행하여 신호를 수신하는 장치 및 방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 방법은, 통신 시스템의 신호 수신 장치에서 신호를 수신하는 방법에 있어서, 1개의 입력기와 dc-1개의 지연 노드들은 각각 1개의 입력 메시지를 입력하는 제1과정과, 비교부는 상기 dc-1개의 지연 노드들에 입력된 입력 메시지들의 크기를 비교하여 그 크기가 최소인 입력 메시지를 출력 메시지로 출력하는 제2과정과, 상기 비교부에서 출력 메시지가 출력된 후, 소정 제어에 따라 상기 1개의 입력기와 상기 dc-1개의 지연 노드들에 입력된 입력 메시지들을 순환 이동하여 상기 제1과정과 제2과정을 수행하는 제3과정과, 상기 제3과정을 dc-1번 반복하는 과정을 포함한다.
상기한 목적들을 달성하기 위한 본 발명의 장치는, 통신 시스템의 신호 수신 장치에 있어서, 각각 1개의 입력 메시지를 입력하는 1개의 입력기와 dc-1개의 지연 노드들과, 상기 dc-1개의 지연 노드들에 입력된 입력 메시지들의 크기를 비교하여 그 크기가 최소인 입력 메시지를 출력 메시지로 출력하는 비교부와, 상기 비교부에서 최종 메시지가 출력된 후, 소정 제어에 따라 상기 1개의 입력기와 상기 dc-1개의 지연 노드들에 입력된 입력 메시지들을 순환 이동시키는 제어기와, 상기 입력기, 지연 노드, 비교부의 동작을 dc번 반복하는 출력기를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대한 동작원리를 상세히 설명한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구 성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다. 그리고 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 사용하는 통신 시스템에서 임의의 검사 노드에서 상기 검사 노드에 연결된 모든 변수 노드들로 메시지를 출력하기 위해 최소합(min-sum) 알고리즘을 이용하여 검사 노드 연산을 수행한다. 이 때, 상기 최소합 알고리즘을 사용하여 검사 노드 연산을 수행할 때, 지연 라인과 비교기를 이용하여 복잡도를 최소화하고, 효율적으로 출력 메시지를 계산하여 상기 LDPC 부호를 복호하는 신호 수신 장치 및 방법을 제안한다.
그러면 도 5를 참조하여 본 발명의 실시 예에 따른 LDPC 부호의 임의의 검사 노드에서 지연 라인과 비교기를 이용하여 상기 검사 노드 연산을 수행하는 검사 노드 연산기에 대해 설명하기로 한다.
도 5는 본 발명의 실시 예에 따른 LDPC 부호의 임의의 검사 노드에서 지연 라인과 비교기를 사용한 검사 노드 연산기를 개략적으로 도시한 도면이다.
상기 도 5를 참조하면, 상기 검사 노드 연산기는 입력기(500), 다수개의 지연 노드들(510,512,514,516,518,520,522,524)을 포함하는 지연 라인(delay line)과, 비교기(530,532,534,536,538,540,542)와, 출력기(550)를 포함한다. 또한 본 발명의 검사 노드 연산기는 일 예로
Figure 112008052607811-pat00096
개의 입력 메시지,
Figure 112008052607811-pat00097
개의 지연 라인,
Figure 112008052607811-pat00098
개의 비교기를 포함한다고 가정하기로 한다. 또한 도면에는 도시하지 않았으나 상기 입력기와 상기 지연 라인에 입력되는 입력 메시지 값을 순환 이동시키는 제어기를 포함한다고 가정하기로 한다.
먼저, 상기 비교기(530,532,534,536,538,540,542)는 입력되는 두개의 값들 중 작은 값을 출력하는 기능을 한다. 하기 표 2와 표 3은 최소합 알고리즘을 사용하여 일 예로
Figure 112008052607811-pat00099
= 9인 검사 노드의 연산을 수행할 때, 지연라인과, 비교기에 입력되는 값 또는 출력 값을 나타낸 표이다.
IN 지연 라인
500 510 512 514 516 518 520 522 524
Figure 112007009169938-pat00100
Figure 112007009169938-pat00101
Figure 112007009169938-pat00102
Figure 112007009169938-pat00103
Figure 112007009169938-pat00104
Figure 112007009169938-pat00105
Figure 112007009169938-pat00106
Figure 112007009169938-pat00107
Figure 112007009169938-pat00108
Figure 112007009169938-pat00109
Figure 112007009169938-pat00110
Figure 112007009169938-pat00111
Figure 112007009169938-pat00112
Figure 112007009169938-pat00113
Figure 112007009169938-pat00114
Figure 112007009169938-pat00115
Figure 112007009169938-pat00116
Figure 112007009169938-pat00117
Figure 112007009169938-pat00118
Figure 112007009169938-pat00119
Figure 112007009169938-pat00120
Figure 112007009169938-pat00121
Figure 112007009169938-pat00122
Figure 112007009169938-pat00123
Figure 112007009169938-pat00124
Figure 112007009169938-pat00125
Figure 112007009169938-pat00126
Figure 112007009169938-pat00127
Figure 112007009169938-pat00128
Figure 112007009169938-pat00129
Figure 112007009169938-pat00130
Figure 112007009169938-pat00131
Figure 112007009169938-pat00132
Figure 112007009169938-pat00133
Figure 112007009169938-pat00134
Figure 112007009169938-pat00135
Figure 112007009169938-pat00136
Figure 112007009169938-pat00137
Figure 112007009169938-pat00138
Figure 112007009169938-pat00139
Figure 112007009169938-pat00140
Figure 112007009169938-pat00141
Figure 112007009169938-pat00142
Figure 112007009169938-pat00143
Figure 112007009169938-pat00144
Figure 112007009169938-pat00145
Figure 112007009169938-pat00146
Figure 112007009169938-pat00147
Figure 112007009169938-pat00148
Figure 112007009169938-pat00149
Figure 112007009169938-pat00150
Figure 112007009169938-pat00151
Figure 112007009169938-pat00152
Figure 112007009169938-pat00153
Figure 112007009169938-pat00154
Figure 112007009169938-pat00155
Figure 112007009169938-pat00156
Figure 112007009169938-pat00157
Figure 112007009169938-pat00158
Figure 112007009169938-pat00159
Figure 112007009169938-pat00160
Figure 112007009169938-pat00161
Figure 112007009169938-pat00162
Figure 112007009169938-pat00163
Figure 112007009169938-pat00164
Figure 112007009169938-pat00165
Figure 112007009169938-pat00166
Figure 112007009169938-pat00167
Figure 112007009169938-pat00168
Figure 112007009169938-pat00169
Figure 112007009169938-pat00170
Figure 112007009169938-pat00171
Figure 112007009169938-pat00172
Figure 112007009169938-pat00173
Figure 112007009169938-pat00174
Figure 112007009169938-pat00175
Figure 112007009169938-pat00176
Figure 112007009169938-pat00177
Figure 112007009169938-pat00178
Figure 112007009169938-pat00179
Figure 112007009169938-pat00180
비교기 OUT
530 532 534 536 538 540 542 550
4 3 1 2 3 1 1
Figure 112007009169938-pat00181
3 3 1 2 3 1 1
Figure 112007009169938-pat00182
3 4 3 1 3 1 1
Figure 112007009169938-pat00183
2 3 3 1 2 1 1
Figure 112007009169938-pat00184
2 3 4 3 2 3 2
Figure 112007009169938-pat00185
1 2 3 3 1 3 1
Figure 112007009169938-pat00186
1 2 3 4 1 3 1
Figure 112007009169938-pat00187
3 1 2 3 1 2 1
Figure 112007009169938-pat00188
3 1 2 3 1 2 1
Figure 112007009169938-pat00189
먼저 검사 노드 연산기의 연산이 시작되면, 입력기(500)에
Figure 112008052607811-pat00190
이 입력되고, 지연노드(510)에는
Figure 112008052607811-pat00191
가 입력되고, 지연노드(512)에는
Figure 112008052607811-pat00192
이 입력되고, 지연노드(514)에는
Figure 112008052607811-pat00193
이 입력되고, 지연 노드(516)에는
Figure 112008052607811-pat00194
이 입력되고, 지연 노드(518)에는
Figure 112008052607811-pat00195
가 입력되고, 지연 노드(520)에는
Figure 112008052607811-pat00196
가 입력되고, 지연 노드(522)에는
Figure 112008052607811-pat00197
이 입력되고, 지연 노드(524)에는
Figure 112008052607811-pat00198
가 입력된다.
비교기(530)는 상기 지연노드(510)와 상기 지연 노드(512)로 입력된 값을 비교하여 작은 값인 T9를 출력한다. 비교기(532)는 상기 지연 노드(514)와 상기 지연 노드(516)로 입력된 값을 비교하여 작은 값인 T7을 출력한다. 비교기(534)는 상기 지연 노드(518)와 상기 지연 노드(520)로 입력된 값을 비교하여 작은 값인 T5를 출력한다. 비교기(536)은 상기 지연 노드(522)와 상기 지연 노드(524)로 입력된 값을 비교하여 작은 값인 T3를 출력한다.
또한 비교기(538)는 상기 비교기(530)에서 출력한 값과, 상기 비교기(532)에서 출력한 값을 입력받고, 상기 출력 값을 비교하여 작은 값인 T7을 출력한다. 비교기(540)는 상기 비교기(534)에서 출력한 값과, 상기 비교기(536)에서 출력한 값을 입력받고, 상기 출력 값을 비교하여 작은 값인 T5를 출력한다. 비교기(524)는 상기 비교기(538)에서 출력한 값과, 상기 비교기(540)에서 출력한 값을 입력받고, 상기 출력 값을 비교하여 작은 값인 T5를 출력한다.
상술한 바와 같이, 상기 지연 노드에 입력된 값들에 대해 상기 비교기들의 연산을 수행하면 상기 입력값들 중 최소값인
Figure 112008052607811-pat00199
을 획득하게 된다.
다음으로
Figure 112007009169938-pat00200
를 획득하기 위해서 제어기는 상기 입력기(500)와 지연노드(510,512,514,516,518,520,522,524)를 우측으로 한칸씩 순환 이동한다. 즉, 입력기(500)에는
Figure 112007009169938-pat00201
가 입력되고, 지연 노드(510)에는
Figure 112007009169938-pat00202
이 입력되고, 지연 노드(512)에는
Figure 112007009169938-pat00203
가 입력되고, 지연 노드(514)에는
Figure 112007009169938-pat00204
이 입력되고, 지연 노드(516)에는
Figure 112007009169938-pat00205
이 입력되고, 지연 노드(518)에는
Figure 112007009169938-pat00206
이 입력되고, 지연 노드(520)에는
Figure 112007009169938-pat00207
가 입력되고, 지연 노드(522)에는
Figure 112007009169938-pat00208
가 입력되고, 지연 노드(524)에는
Figure 112007009169938-pat00209
이 입력된다.
상기와 같이 입력된 값을 비교기를 이용해 상기
Figure 112008052607811-pat00210
을 획득한 것과 마찬가지로 상기
Figure 112008052607811-pat00211
를 획득할 수 있다. 마찬가지로
Figure 112008052607811-pat00212
와
Figure 112008052607811-pat00213
에 대해 설명한 방법을 적용하면, 출력 값
Figure 112008052607811-pat00214
내지
Figure 112008052607811-pat00215
을 획득할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
상기한 바와 같이, 본 발명은 LDPC 부호를 사용하는 통신 시스템에서 상기 LDPC 부호를 복호함에 있어서, 임의의 검사 노드에서 변수 노드들로 메시지를 출력하기 위해 최소합 알고리즘을 사용하고, 지연 라인과 비교기를 이용하여 복잡도를 줄여 효율적으로 복호할 수 있는 이점이 있다.

Claims (2)

  1. 통신 시스템에서 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 검사 노드 연산기의 신호 수신 방법에 있어서,
    직렬 연결된 1개의 입력기 및 dc-1개의 지연 노드들은 입력 메시지를 구성하는 dc개의 값들을 순차적으로 입력하는 제1과정과,
    비교기는 상기 지연 노드들로 입력된 dc-1개의 값들을 비교하여 최소인 값을 상기 검사 노드 연산기의 출력 메시지로서 출력하는 제2과정과,
    소정 제어에 따라 상기 입력 메시지를 구성하는 dc개의 값들의 순서를 순환이동하면서 상기 제1과정 및 상기 제2과정을 dc-1번 반복 수행하는 제3과정을 포함하는 LDPC 부호의 검사 노드 연산기의 신호 수신 방법.
  2. 통신 시스템의 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호의 검사노드 연산기 장치에 있어서,
    입력 메시지를 구성하는 dc개의 값들을 순차적으로 입력하는 직렬 연결된 1개의 입력기 및 dc-1개의 지연 노드들과,
    상기 지연 노드들로 입력된 dc-1개의 값들을 비교하는 비교기와,
    상기 비교기가 비교한 값들 중 최소인 값을 상기 검사 노드 연산기의 출력 메시지로서 출력하는 출력기와,
    소정 제어에 따라 상기 입력 메시지를 구성하는 dc개의 값들의 순서를 순환이동 시키면서, 상기 비교기의 동작을 dc번 반복 수행시키는 제어기를 포함하는 LDPC 부호의 검사 노드 연산기 장치.
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