KR100937437B1 - 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득증폭기 - Google Patents
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Abstract
본 발명은 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기에 관한 것으로, 입력신호를 샘플링하는 제 1 클럭 동안 입력단에 입력 캐패시터가 연결되도록 하여, 상기 입력 캐패시터에 의해 증폭기 출력단을 0이 아닌 예상 출력전압값으로 미리 리셋함으로써, 증폭모드시 증폭기의 출력단이 원하는 값으로 정착하기 위하여 조금만 움직여도 되므로, 슬루잉 시간을 감소시킬 수 있으며, 이에 따라 전체 정착시간 및 전력소모를 최소화할 수 있는 것을 특징으로 한다.
스위치드-캐패시터, 2단 증폭기, 아날로그 프런트-엔드, AFE, 정착시간, settling time
Description
본 발명은 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기에 관한 것으로, 더 자세하게는 입력신호의 샘플링시 이득 증폭기의 출력단을 0이 아닌 예상 출력전압값으로 미리 리셋함으로써 슬루잉 시간(slewing time)을 줄여 정착시간(settling time)을 최소화할 수 있는 스위치드-캐패시터 구조의 이득 증폭기에 관한 것이다.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT신성장동력핵심기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-006-02, 과제명: 유비쿼터스 단말용 부품 모듈].
최근 이미지 센서의 발달과 함께 핸드폰에도 디지털 카메라가 내장되면서 이미지 처리 시스템에서는 다른 어떤 기능보다 휴대성을 높이기 위한 저전력, 초소형 회로를 요구하고 있다.
특히, 센서에서 출력된 미세한 아날로그 신호를 처리하는 아날로그 프런트-엔드(Analog Frond-End : AFE)는 신호를 증폭하고 노이즈를 줄이기 위해 도 1과 같 은 스위치드-캐패시터(switched-capacitor : SC) 구조의 2단 이득 증폭기(two-stage gain amplifier)를 사용한다.
도 1은 종래의 스위치드-캐패시터 구조의 이득 증폭기(100)를 나타낸 도면으로, 2개의 제 1, 2 증폭기(111, 112)로 구현된 2단 증폭기(110)와, 입력단으로부터 입력신호(VIN)가 인가되는 제 1 스위치(SW1)와, 공통모드전압(common mode voltage, VCM)이 인가되는 제 2, 3 스위치(SW2, SW3)와, 제 1 클럭(Q1)에서 상기 입력전압을 저장하는 샘플링 캐패시터(CS)와, 상기 2단 증폭기(110)의 주파수 보상(frequency compensation)을 위한 밀러 캐패시터(miller capacitor, CM)와, 상기 2단 증폭기(110)의 입력과 출력 사이에 연결된 피드백 캐패시터(CF)와, 상기 제 1, 2 증폭기(111, 112) 사이와 접지 사이에 연결된 기생 캐패시터(CP)와, 상기 2단 증폭기(110)의 출력단과 접지 사이에 연결된 부하 캐패시터(CL)로 구성되어 있다.
이와 같이 구성된 이득 증폭기(100)의 비중첩 클럭(Q1, Q2)의 위상에 따른 동작을 설명하면, 먼저 제 1 클럭(Q1)에서 아날로그 입력신호가 샘플링 캐패시터(CS)에 저장되고, 출력전압(VOUT)은 0으로 리셋되며, 제 2 클럭(Q2)에서 공통모드전압(common mode voltage, VCM)에 연결된 제 2 스위치(SW2)가 턴온(turn-on)되고, 샘플링 캐패시터(CS)에 저장된 전하는 피드백 캐패시터(CF)로 이동하여 출력 전압(VOUT)을 결정하게 된다. 이 때, 증폭기의 출력단은 0에서부터 움직여서 CS/CF 값 에 의한 이득 만큼 신호가 증폭되어 출력된다.
즉, 종래의 스위치드-캐패시터 구조의 이득 증폭기(100)는 비중첩 클럭(Q1, Q2)을 사용하여 제 1 클럭(Q1)일 때 입력 신호를 샘플링 캐패시터(CS)에 저장한 후 제 2 클럭(Q2)일 때 샘플링 캐패시터(CS)와 피드백 캐패시터(CF)와의 비에 의해 신호를 증폭하게 된다.
하지만, 이와 같이 구성된 스위치드-캐패시터 구조의 이득 증폭기는, 입력신호를 샘플링하는 제 1 클럭(Q1) 동안 증폭기의 출력단이 0으로 리셋되기 때문에 제 2 클럭(Q2) 동안 증폭기의 출력 신호는 항상 0에서 시작하여 원하는 값으로 정착(settling)하게 되는 방식으로 동작하므로, 이로 인해 증폭모드시 슬루잉 시간(slewing time)이 길어져서 전체 정착시간(settling time)이 증가될 뿐만 아니라 전력소모가 증가되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 스위치드-캐패시터 구조의 이득 증폭기에 있어서 슬루잉 시간을 줄여 정착시간 및 이에 따른 전력소모를 최소화할 수 있도록 하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기는, 입력단으로부터 입력전압이 인가되는 제 1 스위치; 제 1 클럭에서 상기 입력전압을 저장하는 샘플링 캐패시터; 상기 제 1 클럭과 비중첩되는 제 2 클럭에서 상기 샘플링 캐패시터에 저장된 입력전압을 증폭하여 출력하는 N단(N은 2이상의 정수) 증폭기; 상기 N단 증폭기에 공통모드전압을 인가하기 위한 제 2, 3 스위치; 상기 N단 증폭기의 입력과 출력 사이에 연결되는 피드백 캐패시터; 일측이 상기 입력단에 연결되는 입력 캐패시터; 상기 제 1 클럭에서 상기 입력 캐패시터의 타측이 상기 N단 증폭기의 제 N-1 증폭기와 제 N 증폭기 사이에 연결되도록 하는 제 4 스위치; 및 상기 제 2 클럭에서 상기 N단 증폭기의 제 N-1 증폭기와 제 N 증폭기가 서로 연결되도록 하는 제 5 스위치를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 스위치드-캐패시터 구조의 이득 증폭기에서 입력신호의 샘플링시 이득 증폭기의 출력단을 0이 아닌 예상 출력전압값으로 미리 리셋함으로 써, 증폭모드시 증폭기의 출력단은 원하는 값으로 정착하기 위하여 조금만 움직여도 되므로, 종래의 이득 증폭기에 비하여 슬루잉 시간을 감소시킬 수 있으며, 이에 따라 전체 정착시간을 최소화하여 동작 속도 및 성능을 향상시킬 수 있을 뿐만 아니라 전력소모를 최소화할 수 있는 효과가 있다.
이하, 본 발명에 따른 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따른 스위치드-캐패시터 구조의 이득 증폭기(200)의 회로도이며, 도 3은 입력신호의 샘플링시 도 2에 도시된 이득 증폭기(200)의 일부 구성을 등가회로로 나타낸 회로도이다.
도 2를 참조하면, 본 발명에 따른 스위치드-캐패시터 구조의 이득 증폭기(200)는, 종래의 이득 증폭기(100)에 반전 증폭기(220)와, 입력 캐패시터(CI)와, 제 4 내지 제 6 스위치(SW4, SW5, SW6)가 추가된 구조로, 이들의 연결관계는 다음과 같다.
우선, 입력단에 -1 이득을 갖는 반전 증폭기(220)가 연결되며, 여기에서 상기 반전 증폭기(220)는 차동구조의 회로에서 두 입력의 치환에 의해 간단히 구현 가능하다.
그리고, 상기 입력 캐패시터(CI)의 일측은 상기 반전 증폭기(220)에 연결되며, 타측은 제 1 클럭(Q1)에 따라 개폐되는 제 4 스위치를 통해 제 1, 2 증폭 기(111, 112) 사이에 연결된다.
그리고, 제 5 스위치(SW5)는 제 2 클럭(Q2)에 따라 제 1, 2 증폭기(111, 112)가 서로 연결되도록 하며, 제 6 스위치(SW6)는 제 2 클럭(Q2)에 따라 밀러 캐패시터(CM)가 제 2 증폭기(112)의 입력과 출력 사이에 연결되도록 한다.
이와 같이 구성된 이득 증폭기(200)의 기본적인 동작은 도 1과 동일하며, 추가된 회로의 동작에 대하여 더 자세히 설명하면 다음과 같다.
먼저, 입력신호(VIN)를 샘플링하는 제 1 클럭(Q1)에서 제 4 스위치(SW4)가 턴-온 되고, 나머지 제 5, 6 스위치(SW5, SW6)는 턴-오프되며, 이를 등가회로로 나타내면, 도 3과 같이 제 2 증폭기(112)의 입력 노드인 제 2 노드(T2)에서 입력 캐패시터(CI), 기생 캐패시터(CP), 제 2 증폭기(112)만으로 증폭회로가 구성된다.
따라서, 입력신호(VIN)와 접지(ground) 사이에는 입력 캐패시터(CI)와 기생 캐패시터(CP)가 직렬로 연결되기 때문에, 제 2 노드(T2)의 전압(VT2)과 이에 따른 예상 출력전압(VOUT)은 다음의 수학식 1과 같이 나타낼 수 있다.
상기 수학식 1에서, VIN은 입력전압, CP는 기생 캐패시터값, CI는 입력 캐패 시터값, -A2는 제 2 증폭기(112)의 이득값을 나타낸다.
상기 수학식 1을 살펴보면, 입력 캐패시터(CI)값에 따라 입력전압(VIN)에 대한 예상 출력전압(VOUT)을 조절할 수 있음을 알 수 있다.
즉, 입력신호(VIN)를 샘플링하는 제 1 클럭(Q1) 동안 입력 캐패시터(CI)값을 적절히 조절하여 증폭기 출력단을 0이 아닌 예상 출력전압(VOUT)값으로 미리 리셋하면, 증폭모드시 증폭기의 출력단이 원하는 값으로 정착하기 위하여 조금만 움직여도 되므로, 슬루잉 시간을 감소시킬 수 있으며, 이에 따라 전체 정착시간 및 전력소모를 줄일 수 있게 되는 것이다.
도 4는 본 발명에 따른 이득 증폭기와 종래의 이득 증폭기의 모의실험 결과이며, 도 5는 도 4에서 출력신호가 정착되는 구간을 확대한 도면이다.
도 4 및 도 5에 도시된 바와 같이, 동일한 입력신호(점선 표시)에 대해, 종래의 이득 증폭기는 입력신호의 샘플링시 0으로 리셋되고 증폭모드시 0에서부터 출력신호가 원하는 값으로 움직이는 것에 반해, 본 발명에 따른 이득 증폭기는 입력신호의 샘플링시 입력전압에 따른 예상 출력신호값으로 리셋되어 증폭모드시 리셋된 값에서부터 원하는 값으로 조금만 움직이면 되기 때문에, 종래의 이득 증폭기에 비하여 3~4ns 이전에 출력신호가 정착되어, 출력신호의 정착시간이 줄어드는 것을 알 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 스위치드-캐패시터 구조의 이득 증폭기(200')의 회로도로, 도 2의 이득 증폭기(200)와 비교하여 2단 증폭기(110) 대신 다단 증폭기(110')가 포함된 것을 제외하고는 다른 구성요소는 동일하다.
상기 다단 증폭기(110')의 연결 관계에 대하여 좀 더 자세히 설명하면, 상기 다단 증폭기(110')가 N개의 증폭기로 구성된 경우, 제 N-1 증폭기(AN -1)와 제 N 증폭기(AN) 사이에 제 5 스위치(SW5)가 연결되며, 제 4 스위치(SW4)를 통해 입력 캐패시터(CI)의 일측이 연결된다. 그리고, 제 N 증폭기(AN)의 입력과 출력 사이에는 제 6 스위치(SW6)를 통해 밀러 캐패시터(CM)가 연결된다.
이와 같이 구성된 이득 증폭기(200') 역시 입력신호(VIN)를 샘플링하는 제 1 클럭(Q1) 동안 입력 캐패시터(CI)값에 따라 증폭기 출력단이 0이 아닌 예상 출력전압(VOUT)값으로 미리 리셋되며, 이에 따라 증폭모드시 증폭기의 출력단이 원하는 값으로 정착하기 위하여 조금만 움직여도 되므로, 슬루잉 시간이 감소되어 전체 정착시간 및 전력소모를 줄일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 종래의 스위치드-캐패시터 구조의 이득 증폭기의 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 스위치드-캐패시터 구조의 이득 증폭기의 회로도이다.
도 3은 입력신호의 샘플링시 도 2에 도시된 이득 증폭기의 일부 구성을 등가회로로 나타낸 회로도이다.
도 4는 본 발명에 따른 이득 증폭기와 종래의 이득 증폭기의 모의실험 결과를 나타낸 도면이다.
도 5는 도 4에서 출력신호가 정착되는 구간을 확대한 도면이다.
도 6은 본 발명의 제 2 실시예에 따른 스위치드-캐패시터 구조의 이득 증폭기의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110 : 2단 증폭기
111 : 제 1 증폭기
112 : 제 2 증폭기
110' : 다단 증폭기
Claims (6)
- 입력단으로부터 입력전압이 인가되는 제 1 스위치;제 1 클럭에서 상기 입력전압을 저장하는 샘플링 캐패시터;상기 제 1 클럭과 비중첩되는 제 2 클럭에서 상기 샘플링 캐패시터에 저장된 입력전압을 증폭하여 출력하는 N단(N은 2이상의 정수) 증폭기;상기 N단 증폭기에 공통모드전압을 인가하기 위한 제 2, 3 스위치;상기 N단 증폭기의 입력과 출력 사이에 연결되는 피드백 캐패시터;일측이 상기 입력단에 연결되는 입력 캐패시터;상기 제 1 클럭에서 상기 입력 캐패시터의 타측이 상기 N단 증폭기의 제 N-1 증폭기와 제 N 증폭기 사이에 연결되도록 하는 제 4 스위치; 및상기 제 2 클럭에서 상기 N단 증폭기의 제 N-1 증폭기와 제 N 증폭기가 서로 연결되도록 하는 제 5 스위치를 포함하는 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기.
- 제 1항에 있어서,상기 N단 증폭기의 제 N-1, 제 N 증폭기 사이와 접지 사이에 기생 캐패시터가 연결되는 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기.
- 제 1항 또는 제 2항에 있어서,상기 제 1 클럭에서, 상기 N단 증폭기의 출력전압은,상기 입력 캐패시터에 의해 상기 입력전압에 따른 예상 출력전압값으로 리셋되는 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기.
- 제 3항에 있어서,상기 입력전압에 따른 예상 출력전압값(VOUT)은,
(여기에서, -A2는 상기 N단 증폭기의 제 N 증폭기의 이득값, VT2는 상기 N단 증폭기의 제 N 증폭기의 입력노드에서의 전압, VIN은 입력전압, CI는 입력 캐패시터값, CP는 기생 캐패시터값을 각각 나타냄)인 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기. - 제 1항에 있어서,상기 N단 증폭기의 주파수 보상을 위한 밀러 캐패시터; 및상기 제 2 클럭에서 상기 밀러 캐패시터가 상기 N단 증폭기의 제 N 증폭기의 입력과 출력 사이에 연결되도록 하는 제 6 스위치를 더 포함하는 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기.
- 제 1항에 있어서,상기 입력단과 상기 입력 캐패시터 사이에 -1 이득을 갖는 증폭기가 연결된 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기.
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