KR100937401B1 - Circuit for low voltage cmos digital to analog converter - Google Patents

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Abstract

본 발명의 저전압 CMOS 디지털-아날로그 변환기 회로(DAC)는 디지털 신호를 반전 신호 및 비반전 신호로 만드는 디지털 신호 상보변환부; 상기 DAC에서 사용하는 기준전류를 끌어 들이는 입력부의 일구성을 이루는 입력단 트랜지스터 및 상기 기준전류 값에 일정한 가중치를 곱한 값의 출력전류를 생성하는 복수의 출력단 트랜지스터로 구성된 가중치 전류미러부; 상기 디지털 신호 상보변환부에서 생성된 비반전 된 디지털 신호에 의해 상기 가중치 전류미러부의 입력단 트랜지스터의 게이트와 출력단 트랜지스터의 게이트 사이를 턴 온/오프 시켜주는 제1 스위칭 트랜지스터와 상기 디지털 신호 상보 변환부에서 생성된 반전 된 디지털신호에 의해 상기 가중치 전류미러부의 출력단 트랜지스터의 게이트와 접지 사이를 턴 온/오프 시켜주는 제2 스위칭 트랜지스터를 구비한 스위치부; 및 상기 출력전류를 아날로그 전압으로 변환시키는 전류전압 변환부로 구성된 DAC 회로를 제공함으로써, 저전압에서 구현되며 또한 표준 CMOS 공정에 의해 저가의 원 칩(One-chip) 화 된 반도체 회로를 구현할 수 있는 장점이 있다.The low-voltage CMOS digital-to-analog converter circuit (DAC) of the present invention includes a digital signal complementary converter configured to convert a digital signal into an inverted signal and a non-inverted signal; A weighted current mirror unit configured of an input terminal transistor constituting one input unit for drawing a reference current used in the DAC and a plurality of output terminal transistors for generating an output current multiplied by a predetermined weight value; In the first switching transistor and the digital signal complementary converter to turn on / off between the gate of the input transistor and the gate of the output transistor by the non-inverted digital signal generated by the digital signal complementary converter A switch unit having a second switching transistor for turning on / off a gate of the output terminal transistor of the weighted current mirror unit and a ground by the generated inverted digital signal; And a DAC circuit composed of a current voltage converter for converting the output current into an analog voltage, thereby implementing a low-cost, one-chip semiconductor circuit implemented by a standard CMOS process. have.

디지털 아날로그 변환기(DAC), 전류 미러, 캐스코드 전류미러, 저전압  Digital-to-Analog Converters (DACs), Current Mirrors, Cascode Current Mirrors, Low Voltage

Description

저전압 ＣＭＯＳ 디지털-아날로그 변환기 회로{CIRCUIT FOR LOW VOLTAGE CMOS DIGITAL TO ANALOG CONVERTER} Low voltage CMOS digital-to-analog converter circuit {CIRCUIT FOR LOW VOLTAGE CMOS DIGITAL TO ANALOG CONVERTER}

본 발명은 디지털-아날로그 변환기(Digital-to-Analog Converter, DAC)에 관한 것으로, 더욱 상세하게는 공급전압과 접지사이에 2개 이하의 트랜지스터를 사용함으로써 저전압에서 작동하며, 표준 CMOS 공정기술을 이용하여 원칩(One-Chip)화를 구현한 디지털-아날로그 변환기(DAC) 회로에 관한 것이다. FIELD OF THE INVENTION The present invention relates to digital-to-analog converters (DACs), and more particularly to operating at low voltages by using two or less transistors between supply voltage and ground, using standard CMOS process technology. The present invention relates to a digital-to-analog converter (DAC) circuit that realizes one-chipization.

도 1은 종래의 R-2R형 디지털-아날로그 변환기(DAC)의 기본 구성을 도시한 것이다. Figure 1 shows the basic configuration of a conventional R-2R type digital-to-analog converter (DAC).

도 1을 참조하면, 종래의 R-2R형 디지털-아날로그 변환기(DAC)는 복수개의 트랜지스터(M1 내지 M4)로 구성된 가중치 트랜지트터부(120), 제1스위치(S1), 제2스위치(S2), 제3스위치(S3)를 구비하는 스위치부(130), 병렬로 상호 연결된 R-2R 저항, 전류-전압 변환부(160)를 구비함으로써, 디지털 신호를 아날로그 전류 또는 아날로그 전압으로 변환시키는 기능을 수행한다.Referring to FIG. 1, a conventional R-2R type digital-to-analog converter (DAC) includes a weight transistor unit 120 including a plurality of transistors M1 to M4, a first switch S1, and a second switch S2. ), A switch unit 130 having a third switch S3, an R-2R resistor and a current-voltage converter 160 interconnected in parallel, thereby converting a digital signal into an analog current or an analog voltage. Do this.

그러나 상기 종래의 R-2R형 디지털-아날로그 변환기(DAC)는 연산증폭기의 전원을 제외하고, 제1스위치(S1), 가중치 트랜지스터(M1), R-2R 저항이 상호 수직방 향으로 직렬 연결 구성될 경우, 부(-)의 공급전압(VSS )이 필요(S2, M2,R-2R로 구성 된 회로 및 S3, M3, R-2R로 구성 된 회로에 대해서도 마찬가지이다)하며, 상기 트랜지스터(M1 내지 M4)가 포화영역에서 동작하기 위해 최소 문턱전압(threshold voltage)의 4배 이상의 공급전압이 필요하기 때문에 저전압에서 동작할 수 없는 문제점이 있다. However, in the conventional R-2R type digital-to-analog converter (DAC), except for a power supply of an operational amplifier, the first switch S1, the weight transistor M1, and the R-2R resistors are connected in series to each other in a vertical direction. If necessary, the negative supply voltage (V SS ) is required (also for the circuit composed of S2, M2, R-2R and the circuit composed of S3, M3, R-2R), and the transistor ( There is a problem that M1 to M4 cannot operate at a low voltage because a supply voltage of 4 times or more of a minimum threshold voltage is required to operate in a saturation region.

도 2는 종래의 전류 매트릭스-셀(Matrix-cell)형 디지털-아날로그 변환기(DAC)의 기본 구성을 도시한 것이다.2 shows a basic configuration of a conventional current matrix-cell type digital-to-analog converter (DAC).

도 2를 참조하면, 종래의 전류-셀 매트릭스형 DAC는 10uA의 전류-셀을 구성하기 위해 접지(GND)에서 전류 출력단자까지 3개의 트랜지스터(M1, M2, M3)를 사용하고 있기 때문에 3배 이상의 문턱전압에 해당되는 공급전압을 필요로 하는 회로구성을 갖기 때문에 저전압에서 동작할 수 없는 문제점이 있다. Referring to FIG. 2, the conventional current-cell matrix type DAC uses three transistors (M1, M2, M3) from ground (GND) to current output terminals to constitute a current-cell of 10uA. Since it has a circuit configuration requiring a supply voltage corresponding to the above threshold voltage there is a problem that can not operate at a low voltage.

또한 상기 종래의 DAC는 전류출력을 얻기 위해 반드시 연산증폭기(Op-Amp)를 사용해야 하기 때문에 저전압 연산증폭기(Op-Amp)를 구현할 수 없는 경우, DAC 전부를 저전압에서 사용할 수 없는 문제점이 있다.In addition, since the conventional DAC must use an operational amplifier (Op-Amp) to obtain a current output, when the low voltage operational amplifier (Op-Amp) cannot be implemented, all of the DACs cannot be used at low voltage.

따라서 저전압에서 동작하는 CMOS DAC를 실현하기 위해서 공급전압과 접지사이에 최소 개수(2개 이내)를 갖는 트랜지스터를 사용하는 새로운 구성의 DAC를 설계할 필요가 있다. Therefore, in order to realize a CMOS DAC operating at a low voltage, it is necessary to design a new configuration of the DAC using a transistor having a minimum number (less than two) between the supply voltage and the ground.

본 발명이 해결하고자 하는 기술적 과제는 공급전압(VDD)과 접지(GND) 사이에 2개 이내의 트랜지스터를 사용하는 가중치 전류 미러와 상기 가중치 전류 미러의 입력단과 출력단 및 상기 가중치 전류 미러의 출력단 트랜지스터의 게이트와 접지 사이를 디지털 신호에 따라 턴 온(turn ON) 또는 턴 오프(turn OFF)시켜 아날로그 출력전류 및 아날로그 출력전압을 얻을 수 있는 회로를 제공하는데 있다. The technical problem to be solved by the present invention is a weighted current mirror using less than two transistors between the supply voltage (VDD) and ground (GND), the input and output terminals of the weighted current mirror and the output terminal transistor of the weighted current mirror The present invention provides a circuit capable of obtaining an analog output current and an analog output voltage by turning on or off between a gate and a ground according to a digital signal.

또한 본 발명이 해결하고자 하는 또 다른 기술적 과제는 미세 CMOS공정(0.13um 이하)을 사용하지 않고, 표준 CMOS공정(0.35um 이상)을 이용하여 저전압에서 동작하는 저가의 원 칩(One chip)화 된 DAC 회로를 제공하는데 있다. In addition, another technical problem to be solved by the present invention is to use a low-cost one chip operating at a low voltage using a standard CMOS process (0.35um or more) without using a fine CMOS process (0.13um or less) To provide a DAC circuit.

상기 기술적 과제를 이루기 위한 본 발명에 따른 저전압 CMOS 디지털-아날로그 변환기 회로는 디지털 신호를 반전 신호 및 비반전 신호로 만드는 디지털 신호 상보변환부; 상기 DAC에서 사용하는 기준전류를 끌어 들이는 입력부의 일구성을 이루는 입력단 트랜지스터 및 상기 기준전류 값에 일정한 가중치를 곱한 값의 출력전류를 생성하는 복수의 출력단 트랜지스터로 구성된 가중치 전류미러부; 상기 디지털 신호 상보변환부에서 생성된 비반전 된 디지털 신호에 의해 상기 가중치 전류미러부의 입력단 트랜지스터의 게이트와 출력단 트랜지스터의 게이트 사이를 턴 온/오프 시켜주는 제1 스위칭 트랜지스터와 상기 디지털 신호 상보 변환부에서 생성된 반전 된 디지털신호에 의해 상기 가중치 전류미러부의 출력단 트랜지스터의 게이트와 접지 사이를 턴 온/오프 시켜주는 제2 스위칭 트랜지스터를 구비한 스위치부; 및 상기 출력전류를 아날로그 전압으로 변환시키는 전류전압 변환부로 구성된 DAC 회로를 제공한다. According to an aspect of the present invention, there is provided a low voltage CMOS digital-to-analog converter circuit comprising: a digital signal complementary converter configured to convert a digital signal into an inverted signal and a non-inverted signal; A weighted current mirror unit configured of an input terminal transistor constituting one input unit for drawing a reference current used in the DAC and a plurality of output terminal transistors for generating an output current multiplied by a predetermined weight value; In the first switching transistor and the digital signal complementary converter to turn on / off between the gate of the input terminal transistor and the gate of the output transistor by the non-inverted digital signal generated by the digital signal complementary converter A switch unit having a second switching transistor for turning on / off a gate of the output terminal transistor of the weighted current mirror unit and a ground by the generated inverted digital signal; And a current voltage converter configured to convert the output current into an analog voltage.

본 발명은 디지털 신호를 아날로그 출력전류 또는 아날로그 출력전압으로 변환하는 기능을 저전압에서 구현할 수 있는 장점이 있다. The present invention has the advantage of implementing a function of converting a digital signal into an analog output current or an analog output voltage at a low voltage.

또한 본 발명은 저가의 표준 CMOS 공정을 이용하여 저전압에서 동작하는 DAC를 실현할 수 있기 때문에 경제성이 있는 원 칩(One-chip) 화 된 반도체 회로를 구현할 수 있는 장점이 있다.In addition, since the present invention can realize a DAC operating at a low voltage using a low-cost standard CMOS process, there is an advantage that an economical one-chip semiconductor circuit can be realized.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다. Hereinafter, specific embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 의한 디지털- 아날로그 변환기(DAC)의 구성을 도시한 것이다.3 illustrates a configuration of a digital-to-analog converter (DAC) according to an embodiment of the present invention.

도 3을 참조하면, 디지털-아날로그 변환기(DAC)는 디지털 신호 상보변환부(310), 가중치 전류미러부(320), 복수의 스위치부(330a 내지 330c)로 구성되어 있다. 상기 가중치 전류미러부(320)는 입력부(323)의 일구성을 이루는 입력단 트랜지스터(M1), 출력부의 일구성을 이루는 복수의 출력단 트랜지스터(M3,M6,M9)를 구비한다. 상기 제1 스위치부(330a)는 디지털 비반전신호(D1)에 의해 작동되는 트랜지트터 M2 및 디지털 반전신호(D1)에 의해 작동되는 트랜지트터 M4를 구비하고, 상기 제2 스위치부(330b)는 디지털 비반전신호(D2)에 의해 작동되는 트랜지트터 M5 및 디지털 반전신호(D2)에 의해 작동되는 트랜지트터 M7을 구비하며, 상기 제3 스 위치부(330c)는 디지털 비반전신호(DN)에 의해 작동되는 트랜지트터 M8 및 디지털 반전신호(D N )에 의해 작동되는 트랜지트터 M10을 구비한다. Referring to FIG. 3, the digital-to-analog converter (DAC) includes a digital signal complementary converter 310, a weighted current mirror 320, and a plurality of switches 330a to 330c. The weighted current mirror unit 320 includes an input terminal transistor M1 constituting one configuration of the input unit 323 and a plurality of output terminal transistors M3, M6, and M9 constituting one configuration of the output unit. The first switch unit 330a includes a transistor M2 operated by the digital non-inverting signal D1 and a transistor M4 operated by the digital inversion signal D1 , and the second switch unit 330b. ) Includes a transistor M5 operated by a digital non-inverting signal D2 and a transistor M7 operated by a digital inverting signal D2 , and the third switch unit 330c has a digital non-inverting signal. A transistor M8 operated by D N and a transistor M10 operated by a digital inversion signal D N are provided.

이하 도3을 참조해서 가중치 전류미러부(320) 및 복수의 스위치부(330a 내지 330c)를 구성하는 트랜지스터의 연결 구조를 상세히 설명한다.Hereinafter, the connection structure of the transistors constituting the weighted current mirror unit 320 and the plurality of switch units 330a to 330c will be described in detail with reference to FIG. 3.

상기 입력단 트랜지스터(M1)의 게이트 단자는 상기 복수의 출력단 트랜지스터(M3,M6,M9)의 게이트 단자와 연결되어 있다. 상기 입력단 트랜지스터(M1)는 공급전압(VDD)과 접지(GND) 사이에서 단 1개로 연결되어 있으며, NMOS를 사용함으로써 상기 공급전압(VDD)으로부터 발생한 기준전류(IREF)를 끌어 당기(sink)게 한다. 상기 출력단 트랜지스터(M3,M6,M9) 각각은 드레인 단자는 드레인 단자끼리 소스 단자는 소스 단자끼리 서로 연결되어 있다. 상기 트랜지스터들은 전류를 외부 공급전압(VDD)에서 끌어 당기는(sink)을 구현하기 위해 NMOS 사용하였지만, 만일 전류를 외부(GND)로 공급(source)하기 위해서는 PMOS를 사용할 수 있음은 당연하다.Gate terminals of the input transistor M1 are connected to gate terminals of the plurality of output transistors M3, M6, and M9. Only one input terminal transistor M1 is connected between a supply voltage VDD and a ground GND, and draws a reference current I REF generated from the supply voltage VDD by using an NMOS. Let. Each of the output transistors M3, M6, and M9 has a drain terminal connected to a drain terminal and a source terminal connected to a source terminal. The transistors use NMOS to sink current from an external supply voltage (VDD), but it is natural to use PMOS to source current to external (GND).

상기 복수의 스위치부(330a 내지 330c) 중 제1스위치부(330a)는 입력단 트랜지스터(M1)의 게이트 단자와 출력단 트랜지스터(M3)의 게이트 단자를 연결해 주도록 연결되어 있다. 마찬가지 방식으로 제2스위치부(330b)는 입력단 트랜지스터(M1)의 게이트 단자와 출력단 트랜지스터(M6)의 게이트 단자를 연결해 주도록 연결되어 있고, 제3스위치부(330c)는 입력단 트랜지스터(M1)의 게이트 단자와 출력단 트랜지스터(M9)의 게이트 단자를 연결해 주도록 연결되어 있다. The first switch unit 330a of the plurality of switch units 330a to 330c is connected to connect the gate terminal of the input terminal transistor M1 and the gate terminal of the output terminal transistor M3. In the same manner, the second switch unit 330b is connected to connect the gate terminal of the input terminal transistor M1 and the gate terminal of the output terminal transistor M6, and the third switch unit 330c is connected to the gate of the input terminal transistor M1. The terminal and the gate terminal of the output terminal transistor M9 are connected to each other.

상기 제1스위치부(330a)는 상기 디지털 신호 상보변환부(310)로부터 비반전 된 디지털 신호(D1)를 게이트 입력전압으로 해서 작동되는 트랜지스터 M2 및 상기 디지털 신호 상보변환부(310)로부터 반전된 디지털 신호(D 1 )를 게이트 입력전압으로 해서 작동되는 트랜지스터 M4를 구비하며, 상기 M2의 소스 단자와 M4의 드레인 단자가 연결되어 있다. 마찬가지 방식으로 상기 제2스위치부(330b)는 상기 디지털 신호 상보변환부(310)로부터 비반전된 디지털 신호(D2)를 게이트 입력전압으로 해서 작동되는 트랜지스터 M5 및 상기 디지털 신호 상보변환부(310)로부터 반전된 디지털 신호(D 2 )를 게이트 입력전압으로 해서 작동되는 트랜지스터 M7를 구비하며, 상기 M5의 소스 단자와 M7의 드레인 단자가 연결되어 있고, 상기 제3스위치부(330b)는 상기 디지털 신호 상보변환부(310)로부터 비반전된 디지털 신호(DN)를 게이트 입력전압으로 해서 작동되는 트랜지스터 M8 및 상기 디지털 신호 상보변환부(310)로부터 반전된 디지털 신호(D N )를 게이트 입력전압으로 해서 작동되는 트랜지스터 M10을 구비하며, 상기 M8의 소스 단자와 M10의 드레인 단자가 연결되어 있다.The first switch unit 330a is inverted from the transistor M2 and the digital signal complementary converter 310 operated by using the non-inverted digital signal D 1 from the digital signal complementary converter 310 as a gate input voltage. A transistor M4 operated by using the digital signal D 1 as a gate input voltage is provided, and the source terminal of the M2 and the drain terminal of the M4 are connected. In the same manner, the second switch unit 330b operates the transistor M5 and the digital signal complementary converter 310 which operate by using the non-inverted digital signal D 2 as the gate input voltage from the digital signal complementary converter 310. Transistor M7 operated by using the inverted digital signal D 2 as a gate input voltage, a source terminal of the M5 and a drain terminal of the M7 are connected, and the third switch unit 330b is connected to the digital signal. The transistor M8 operated by using the non-inverted digital signal D N from the signal complementary converter 310 as the gate input voltage and the gate input voltage of the digital signal D N inverted from the digital signal complementary converter 310. And a transistor M10 operated as described above, wherein the source terminal of the M8 and the drain terminal of the M10 are connected.

즉 복수의 스위치부(330a 내지 330c)는 비반전 디지털 신호(D1 내지 DN)에 의해 전류미러의 입력단 트랜지스터(M1)의 게이트 단자와 출력단 트랜지스터의 게이트를 연결시켜주는 제1 스위칭 트랜지스터(M2, M5, M8) 및 반전 디지털 신호(D 1 내지 D N )에 의해 전류미러의 입력단 트랜지스터(M1)의 게이트 단자와 출력단 트랜지스터의 게이트를 연결시켜주는 제2 스위칭 트랜지스터(M4, M7, M10)를 구비한다.That is, the plurality of switch units 330a to 330c may include a first switching transistor M2 connecting the gate terminal of the input terminal transistor M1 of the current mirror and the output terminal transistor by non-inverting digital signals D 1 to D N. Second switching transistors M4, M7 and M10 which connect the gate terminal of the input terminal transistor M1 of the current mirror and the gate of the output terminal transistor by M5 and M8 and the inverted digital signals D 1 to D N. Equipped.

이하 디지털 신호 상보변환부(310)와 복수의 스위치부(330a 내지 330c)의 상호 작동되는 원리를 상세히 설명한다.Hereinafter, a principle of mutual operation of the digital signal complementary converter 310 and the plurality of switch units 330a to 330c will be described in detail.

상기 디지털 신호 상보변환부(310)는 디지털 반전기와 버퍼(buffer)를 사용하여 디지털 신호를 b1→D1, D 1 로 만들며, 마찬가지로 방식으로 b2→D2, D 2 내지 bN→DN, D N 로 만든다. 여기서 D1 내지 DN 은 비반전 디지털 신호를 나타내며, D 1 내지 D N 은 반전 디지털 신호를 나타낸다. 상기 비반전 디지털 신호 및 반전 디지털 신호는 각각 상기 복수의 스위치부(330a 내지 330c)를 구성하는 각각의 트랜지스터(M2,M5,M8) 및 트랜지스터(M4,M7,M10)의 입력신호로 인가되어 턴 온/오프(turn ON/OFF)의 스위치 동작을 구현한다.The digital signal complementary converter 310 makes a digital signal b 1 → D 1 , D 1 using a digital inverter and a buffer, and similarly b 2 → D 2 , D 2 to b N → D Let N , D N. Where D 1 to D N represent a non-inverting digital signal, D 1 to D N Represents an inverted digital signal. The non-inverting digital signal and the inverting digital signal are applied as input signals of the transistors M2, M5, M8 and the transistors M4, M7, M10 constituting the plurality of switch units 330a to 330c, respectively. Implement switch operation on / off (turn ON / OFF).

도 4는 본 발명에 의한 디지털- 아날로그 변환기(DAC)의 구성에서 b1b2… bN = 11…1일 때의 회로를 도시한 것이다. 4 shows b 1 b 2 ... b N = 11... The circuit at the time of 1 is shown.

도 4 및 도3을 참조하면, 상기 디지털 신호 상보변환부(310)에서 디지털 입력신호가 b1b2… bN = 11…1일 때, 비반전 디지털 신호 D1D2… DN = 11…1 이고, 이에 상응한 반전 디지털 신호 D 1 D 2 … D N = 00…0 가 되어, 상기 스위치부의 트랜지스터 M2(411), M5(413), M8(415)는 턴 온(turn ON)이 되어 전류 미러를 형성하지만, 상기 스위치부의 트랜지스터 M4(421), M7(423), M10(425)는 턴 오프(turn OFF) 된다. 이때 출력단에 출력되는 출력전류(IOUT)는 상기 가중치 전류 미러(320)의 입력단의 트랜지스터 M1과 출력단 트랜지스터 M3, M6 내지 M9(자연수 N 개의 출력단 트랜지스터)의 면적비 즉, M1:M3:M6…M9 = 1: 1/2 : 1/22 … : 1/2N 로 주어질 경우 아래의 [수학식1]로 표현된다.4 and 3, in the digital signal complementary conversion unit 310, the digital input signal is b 1 b 2 . b N = 11... When 1, the non-inverting digital signal D 1 D 2 . D N = 11... 1 and the corresponding inverted digital signal D 1 D 2 . D N = 00... 0, the transistors M2 411, M5 413, and M8 415 of the switch section are turned on to form a current mirror, but the transistors M4 421 and M7 423 of the switch section are turned on. , M10 425 is turned off. At this time, the output current I OUT outputted to the output terminal is the area ratio of the transistor M1 of the input terminal of the weighted current mirror 320 and the output terminal transistors M3, M6 to M9 (N natural output transistors), that is, M1: M3: M6... M9 = 1: 1/2: 1/2 2 ... : When given as 1/2 N , it is expressed as Equation 1 below.

[수학식1][Equation 1]

Figure 112008010921948-pat00001
Figure 112008010921948-pat00001

여기서, IREF 는 가중치 전류미러부의 입력트랜지스터 M1에 공급되는 기준전류를 나타낸다. 상기 [수학식1]을 통해 출력전류(IOUT )는 상기 DAC가 사용하는 기준전류(IREF ) 값에 상기 입력단 트랜지스터와 상기 N(자연수) 개의 출력단 트랜지스터의 면적비에 따라 형성되는 N-bit의 분해능의 가중치(괄호의 수식)를 곱한 값을 갖는 다는 것을 알 수 있다.Here, I REF represents a reference current supplied to the input transistor M1 of the weighted current mirror unit. Through [Equation 1], the output current (I OUT ) of the N-bit is formed according to the area ratio of the input terminal transistor and the N (natural number) output terminal transistor to the reference current (I REF ) value used by the DAC It can be seen that the resolution is multiplied by the weight of the resolution (expression in parentheses).

도 5는 본 발명에 의한 디지털- 아날로그 변환기(DAC)의 구성에서 b1b2… bN = 00…0일 때의 회로를 도시한 것이다. 5 shows b 1 b 2 ... b N = 00... The circuit at zero is shown.

도 5 및 도3을 참조하면, 상기 디지털 신호 상보변환부(310)에서 디지털 입력신호가 b1b2… bN = 00…0일 때, 비반전 디지털 신호 D1D2… DN = 00…0 이고, 이에 상응한 반전 디지털 신호 D 1 D 2 … D N = 11…1 가 되어, 상기 스위치부의 트랜지스터 M2(511), M5(513), M8(515)은 턴 오프(turn OFF) 되어 전류 미러의 구성을 해제시키고, 상기 스위치부의 트랜지스터 M4(521), M7(523), M10(525)은 턴 온(turn ON) 됨으로써, 출력단 트랜지스터를 차단모드로 동작 하도록 한다. 이 경우 상기 가중 치 전류미러(320)의 출력단 트랜지스터의 게이트 전압이 0V가 되어 출력전류(IOUT )는 0(zero)이 된다.5 and 3, in the digital signal complementary conversion unit 310, the digital input signal is b 1 b 2 . b N = 00... When 0, the non-inverting digital signal D 1 D 2 ... D N = 00... 0 and the corresponding inverted digital signal D 1 D 2 . D N = 11... 1, the transistors M2 511, M5 513, and M8 515 of the switch section are turned off to release the configuration of the current mirror, and the transistors M4 521 and M7 523 of the switch section are turned off. The M10 525 is turned on to operate the output transistor in the blocking mode. In this case, the gate voltage of the output transistor of the weighted current mirror 320 becomes 0V, and the output current I OUT becomes 0 (zero).

상기 도4 및 도5를 통해 임의의 디지털 입력신호 b1b2… bN 가 주어질 경우 아날로그 출력전류(IOUT )는 아래의 [수학식2]의 형태로 일반화 시킬 수 있다.4 and 5, any digital input signal b 1 b 2 ... If b N is given, the analog output current (I OUT ) can be generalized in the form of Equation 2 below.

[수학식2][Equation 2]

Figure 112008010921948-pat00002
Figure 112008010921948-pat00002

상기 [수학식2]에서 디지털 입력신호가 b1b2… bN = 11…1일 때 출력전류(IOUT )는 상기 [수학식1]의 결과를 갖고, 디지털 입력신호가 b1b2… bN = 00…0일 때 출력전류(IOUT )는 0(zero) 가 되어 상기 도4 및 도5에서 설명한 출력전류(IOUT )와 일치함을 확인 할 수 있다.In Equation 2, the digital input signal is b 1 b 2 . b N = 11... When 1, the output current I OUT has the result of Equation 1 above, and the digital input signal is b 1 b 2 . b N = 00... When 0, the output current I OUT becomes 0 (zero) and it can be confirmed that the output current I OUT described with reference to FIGS. 4 and 5 coincides with the output current I OUT .

비록 도면에는 미 도시 했지만, 상기 출력전류(IOUT )를 아날로그 출력전압(VOUT)으로 변환시키기 위해 필요에 따라 연산증폭기(OP-Amp)와 부하저항(R)으로 구성된 전류 전압 변환부를 전류출력부에 추가할 수 있음은 당연하다.Although not shown in the figure, the output current I OUT ) Can be added to the current output as needed to convert the current output voltage converter (OP-Amp) and load resistor (R) to the analog output voltage (V OUT ).

도 6은 본 발명의 또 다른 실시 예에 의한 디지털- 아날로그 변환기(DAC)의 구성을 도시한 것이다.6 illustrates a configuration of a digital-to-analog converter (DAC) according to another embodiment of the present invention.

도 6및 도3을 참조하면, 상기 디지털- 아날로그 변환기(DAC)는 도3의 구성과 비슷하게 디지털 신호 상보변환부(610), 가중치 전류 미러부(620), 복수의 스위치부(630a 내지 630c) 및 전류전압 변환부(660)로 구성되어 있다. 다만, 도3의 구성과 비교해 차이가 있다면, 상기 가중치 전류 미러부(620)는 상부 입력단 트랜지스터 (M22), 하부 입력단 트랜지스터(M23) 및 제1,제2, 제3 출력단 트랜지스터(640a, 640b, 640c)를 일구성으로 하여 캐스코드 전류 미러(cascode current mirror)를 형성한다는 점이다. 상기 제1 출력단 트랜지스터(640a)는 상부 트랜지스터(M33) 및 하부 트랜지스터 (M30)를 직렬 연결하여 구성되며, 마찬가지 방식으로 제2 출력단 트랜지스터(640b)는 상부 출력단 트랜지스터(M34) 및 하부 출력단 트랜지스터(M31)를 직렬 연결하여 구성되고, 제3 출력단 트랜지스터(640c)는 상부 출력단 트랜지스터(M35) 및 하부 출력단 트랜지스터(M32)를 직렬 연결하여 구성된다.6 and 3, the digital-to-analog converter (DAC) has a digital signal complementary converter 610, a weighted current mirror unit 620, and a plurality of switch units 630a to 630c similar to the configuration of FIG. 3. And a current voltage converter 660. However, if there is a difference compared to the configuration of FIG. 3, the weighted current mirror unit 620 may include the upper input terminal transistor M22, the lower input terminal transistor M23, and the first, second, and third output terminal transistors 640a, 640b, In one configuration, 640c is used to form a cascode current mirror. The first output transistor 640a is configured by connecting the upper transistor M33 and the lower transistor M30 in series, and in the same manner, the second output transistor 640b is the upper output transistor M34 and the lower output transistor M31. ) Is connected in series, and the third output terminal transistor 640c is configured by connecting the upper output terminal transistor M35 and the lower output terminal transistor M32 in series.

또한 입력부(625)는 바이어스회로부(621)를 추가로 구비하고 있다는 점과 출력단의 출력전류를 전압으로 변환하기 위해 전류전압 변환부(660)를 구비한다는 점이 상기 도3의 구성과 비교해 차이가 있다. In addition, the input unit 625 is different from the configuration of FIG. 3 in that the bias circuit unit 621 further includes a current voltage converter 660 to convert the output current of the output stage into a voltage. .

이하 본 발명의 또 다른 실시예로 구현되는 디지털- 아날로그 변환기(DAC)의 각 구성에 대해 설명한다.Hereinafter, each configuration of a digital-to-analog converter (DAC) implemented as another embodiment of the present invention will be described.

상기 바이어스회로부(621)는 공급전압(VDD)와 접지(GND)사이에서 정전류(IB) 와 직렬로 연결된 3개의 NMOS 트랜지스터(M19, M20, M21)를 구비함으로써, 상기 캐스코드 전류미러의 게이트 전압을 낮추게 한다. 즉, 상부 입력단 트랜지스터(M22) 및 상부 출력단 트랜지스터(M33, M34, M35)의 게이트 전압은 게이트 정전류(IB)와 상기 3개의 NMOS 트랜지스터(M19, M20, M21)에 의해 결정되도록 M19와 M20의 게이트 공통접속을 하고 M21을 다이오드 연결(diode connected)함으로써, 상기 상부 입력단 트랜지스터(M22) 및 상기 상부 출력단 트랜지스터(M33, M34, M35)의 게이트 전압을 낮출 수 있으므로 캐스코드 전류 미러의 출력단 트랜지스터(M33, M34, M35)의 포화전압을 낮게 할 수 있다.The bias circuit unit 621 includes three NMOS transistors M19, M20, and M21 connected in series with a constant current I B between a supply voltage VDD and a ground GND, thereby providing a gate of the cascode current mirror. To lower the voltage. That is, the gate voltages of the upper input transistor M22 and the upper output transistors M33, M34, and M35 are determined by the gate constant current I B and the three NMOS transistors M19, M20, and M21. By making a gate common connection and diode-connecting M21, the gate voltage of the upper input terminal transistor M22 and the upper output terminal transistors M33, M34, and M35 can be reduced, so that the output terminal transistor M33 of the cascode current mirror can be reduced. , M34, M35) can be lowered.

마찬가지 방식으로 트랜지스터 M23, M30, M31, M32의 게이트 전압은 입력부(625)의 기준전류(IREF)에 의해 결정되도록 상호 게이트 공통접속을 함으로써 입력단 트랜지스터(M23) 및 출력단 트랜지스터(M30, M31, M32)의 게이트 전압을 낮출 수 있으므로 캐스코드 전류 미러의 출력단 트랜지스터(M30, M31, M32)의 포화전압을 낮게 할 수 있다.In the same way, the gate voltages of the transistors M23, M30, M31, and M32 are connected to each other so that the gate voltages of the transistors M23, M30, M31, and M32 are determined by the reference current I REF of the input unit 625. Since the gate voltage can be lowered, the saturation voltage of the output terminal transistors M30, M31, and M32 of the cascode current mirror can be lowered.

상기 가중치 전류 미러부(620)는 2개의 입력단 트랜지스터(M22, M23)(623)와 출력단 트랜지스터(M33,M30)(630a), (M34, M31)(630b) 및 (M35,M32)(630c)로 구성되는 캐스코드 전류 미러(cascode current mirror)를 형성하도록 트랜지스터 상호간(M22,M33,M34,M35) 및 트랜지스터 상호간(M23,M30,M31,M32)을 게이트 공통 접속연결 하였다. 이는 8-bit 경우 8개의 전류 미러로 사용되는 트랜지스터가 한 곳으로 연결되어 전류를 출력하는 단자의 출력저항이 일반적으로 작아지게 되는 문제가 발생한다. 이를 해결하기 캐스코드 전류 미러를 사용하는데, 기본적인 전류 미러(도 3에 사용한 전류 미러)를 사용할 경우 DAC 출력저항이

Figure 112008010921948-pat00003
(
Figure 112008010921948-pat00004
는 MOS 트랜지스터의 드레인과 소오스간의 저항) 값을 갖지만, 캐스코드 전류 미러의 경우
Figure 112008010921948-pat00005
의 출력저항 값을 가지므로 기본적인 전류 미러를 사용하는 경우 보다 2배 더 큰 출력저항을 갖는 효과를 낼 수 있다.The weight current mirror unit 620 includes two input terminal transistors M22 and M23 and 623 and an output terminal transistor M33 and M30 and 630a, M34 and M31 and 630b, and M35 and M32 and 630c. The transistors M22, M33, M34, and M35 and the transistors M23, M30, M31, and M32 were connected to each other in common to form a cascode current mirror. This causes a problem that the transistors used as eight current mirrors in 8-bit are connected to one place, and the output resistance of the terminal for outputting current is generally small. To solve this problem, a cascode current mirror is used. When the basic current mirror (the current mirror used in FIG. 3) is used, the DAC output resistance
Figure 112008010921948-pat00003
(
Figure 112008010921948-pat00004
Is the resistance between the drain and the source of the MOS transistor, but for a cascode current mirror
Figure 112008010921948-pat00005
Since it has an output resistance of, it can have the effect of having an output resistance twice as large as using a basic current mirror.

상기 전류 전압 변환부(660)는 연산증폭기(A)와 부하저항(R)로 구성되며, 전류출력단자(650)에서 출력되는 출력전류(IOUT)를 아날로그 출력전압(VOUT)으로 변환시킨다. 상기 연산증폭기의 (+)단자는 기준전압(VB )(출력전압의 출발전압에 해당되는 기준접압으로 VOUT=(IOUTR+VB)이 됨)과 연결되어 있으며, 상기 연산증폭기의 (-)단자와 상기 전류출력단자(650) 사이에 부하저항(R)이 연결되어 있다.The current voltage converter 660 includes an operational amplifier A and a load resistor R, and converts the output current I OUT output from the current output terminal 650 into an analog output voltage V OUT . . The positive terminal of the operational amplifier is connected to a reference voltage V B (the reference voltage corresponding to the start voltage of the output voltage becomes V OUT = (I OUT R + V B )), and The load resistor R is connected between the negative terminal and the current output terminal 650.

기타 도3과 비교해 동일하게 적용되는 가중치 전류미러부(620) 및 복수의 스위치부(630a 내지 630c)를 구성하는 트랜지스터의 연결회로, 동작, 수학식 등은 이미 앞에서 상세히 설명한 바 있으므로 생략한다.Other connection circuits, operations, and equations of the transistors constituting the weighted current mirror unit 620 and the plurality of switch units 630a to 630c which are applied in the same manner as in FIG. 3 have already been described in detail above, and thus will be omitted.

도 7은 본 발명에 의한 도 6의 회로를 디지털 신호 0x00에서 0xFF까지 변환시켰을 때 아날로그 출력 전류 및 전압을 HSPICE로 시뮬레이션 한 결과를 도시한 것이다. FIG. 7 illustrates the results of simulation of analog output current and voltage by HSPICE when the circuit of FIG. 6 according to the present invention is converted from digital signal 0x00 to 0xFF.

도 7을 참조하면, 위 그래프는 도 6의 회로에서 공급전압 VDD=1.5V, 기준전류 IREF=400uA, 부하저항 R=5kΩ, 연산증폭기의 공급전압은 2.5V, 기준전압 VB=1.0V일 때, 1MHz의 디지털신호 0x00에서 0xFF까지 변환시켰을 경우 전류출력부의 출력전류 값을 나타낸 것이고, 아래 그래프는 전류-전압변환부(660)의 출력전압(VOUT)을 HSPICE로 시뮬레이션 하여 측정한 결과를 나타낸 것이다.Referring to FIG. 7, in the circuit of FIG. 6, the supply voltage V DD = 1.5V, the reference current I REF = 400uA, the load resistance R = 5kΩ, the supply voltage of the operational amplifier is 2.5V, the reference voltage V B = 1.0 At V, when the 1MHz digital signal is converted from 0x00 to 0xFF, the output current value of the current output unit is shown. The graph below shows the output voltage V OUT of the current-voltage converter 660 simulated by HSPICE. The results are shown.

상기 그래프의 분석을 통해 본 발명에 의한 DAC 변환기를 사용하여 얻은 실험값과 상기 [수학식2]에 의한 출력전류(IOUT) 또는 출력전압(VOUT)의 이론값이 상호 일치함을 확인 할 수 있었고, 특히 본 발명에 의한 DAC 변환기는 아날로그 전류 출력의 경우 종래의 고전압(3.3V 이상) 에서 작동하는 DAC 변환기에 비해 1.5V의 저전압으로 동일한 기능을 수행한다는 점을 확인했다. Through analysis of the graph it can be confirmed that the experimental value obtained using the DAC converter according to the present invention and the theoretical value of the output current (I OUT ) or the output voltage (V OUT ) according to [Equation 2] mutually match. In particular, it was confirmed that the DAC converter according to the present invention performs the same function with a low voltage of 1.5V compared to the DAC converter operating at the conventional high voltage (3.3V or more) for the analog current output.

이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다. In the above description, the technical idea of the present invention has been described with the accompanying drawings, which illustrate exemplary embodiments of the present invention by way of example and do not limit the present invention. In addition, it is apparent that any person having ordinary knowledge in the technical field to which the present invention belongs may make various modifications and imitations without departing from the scope of the technical idea of the present invention.

도 1은 종래의 R-2R형 디지털-아날로그 변환기(DAC)의 기본 구성을 도시한 것이다. Figure 1 shows the basic configuration of a conventional R-2R type digital-to-analog converter (DAC).

도2는 종래의 전류 매트릭스-셀(Matrix-cell)형 디지털-아날로그 변환기(DAC)의 기본 구성을 도시한 것이다.Figure 2 shows the basic configuration of a conventional current matrix-cell type digital-to-analog converter (DAC).

도 3은 본 발명의 일 실시예에 의한 디지털- 아날로그 변환기(DAC)의 구성을 도시한 것이다.3 illustrates a configuration of a digital-to-analog converter (DAC) according to an embodiment of the present invention.

도 4는 본 발명에 의한 디지털- 아날로그 변환기(DAC)의 구성에서 b1b2… bN = 11…1일 때의 회로를 도시한 것이다. 4 shows b 1 b 2 ... b N = 11... The circuit at the time of 1 is shown.

도 5는 본 발명에 의한 디지털- 아날로그 변환기(DAC)의 구성에서 b1b2… bN = 00…0일 때의 회로를 도시한 것이다. 5 shows b 1 b 2 ... b N = 00... The circuit at zero is shown.

도 6은 본 발명의 또 다른 실시 예에 의한 디지털- 아날로그 변환기(DAC)의 구성을 도시한 것이다.6 illustrates a configuration of a digital-to-analog converter (DAC) according to another embodiment of the present invention.

도 7은 본 발명에 의한 도 6의 회로를 디지털 신호 0x00에서 0xFF까지 변환시켰을 때 아날로그 출력 전류 및 전압을 HSPICE로 시뮬레이션 한 결과를 도시한 것이다. FIG. 7 illustrates the results of simulation of analog output current and voltage by HSPICE when the circuit of FIG. 6 according to the present invention is converted from digital signal 0x00 to 0xFF.

Claims (9)

디지털-아날로그 변환기(DAC) 회로에 있어서,In a digital-to-analog converter (DAC) circuit, 디지털 신호를 반전 신호 및 비반전 신호로 만드는 디지털 신호 상보변환부;A digital signal complementary converter configured to convert the digital signal into an inverted signal and a non-inverted signal; 상기 DAC에서 사용하는 기준전류를 끌어 들이는 입력부의 일구성을 이루는 입력단 트랜지스터 및 상기 기준전류 값에 일정한 가중치를 곱한 값의 출력전류를 생성하는 복수의 출력단 트랜지스터로 구성된 가중치 전류 미러부; A weighted current mirror unit including an input terminal transistor constituting an input unit for drawing a reference current used in the DAC and a plurality of output terminal transistors for generating an output current multiplied by a predetermined weight value; 상기 디지털 신호 상보변환부에서 생성된 비반전 된 디지털 신호에 의해 상기 가중치 전류미러부의 입력단 트랜지스터의 게이트와 출력단 트랜지스터의 게이트 사이를 턴 온/오프 시켜주는 제1 스위칭 트랜지스터와 A first switching transistor which turns on / off between the gate of the input terminal transistor and the gate of the output transistor by the non-inverted digital signal generated by the digital signal complementary converter; 상기 디지털 신호 상보 변환부에서 생성된 반전 된 디지털신호에 의해 상기 가중치 전류 미러부의 출력단 트랜지스터의 게이트와 접지 사이를 턴 온/오프 시켜주는 제2 스위칭 트랜지스터를 구비한 스위치부; 및A switch unit having a second switching transistor for turning on / off a gate of the output terminal transistor of the weighted current mirror unit and a ground by an inverted digital signal generated by the digital signal complementary converter; And 상기 출력전류를 아날로그 전압으로 변환시키는 전류전압 변환부로 구성된 것을 특징으로 하는 저전압 CMOS 디지털-아날로그 변환기(DAC) 회로.A low voltage CMOS digital-to-analog converter (DAC) circuit comprising a current voltage converter for converting the output current into an analog voltage. 제1항에 있어서, 상기 가중치 전류미러부의 입력단 트랜지스터는The transistor of claim 1, wherein the input transistor of the weight current mirror unit 공급전압과 접지사이에 연결된 1개 또는 2개의 NMOS 트랜지스터를 사용 하는것을 특징으로 하는 저전압 CMOS 디지털-아날로그 변환기(DAC) 회로.Low voltage CMOS digital-to-analog converter (DAC) circuitry using one or two NMOS transistors connected between supply voltage and ground. 제1항에 있어서, 상기 가중치 전류미러부의 입력부는The method of claim 1, wherein the input portion of the weight current mirror unit 공급전압과 접지사이에 복수의 NMOS 트랜지스터가 연결되어 형성되는 바이어스 회로부를 더 구비하는 것을 특징으로 하는 저전압 CMOS 디지털-아날로그 변환기(DAC) 회로.A low voltage CMOS digital-to-analog converter (DAC) circuit further comprising a bias circuit portion formed by connecting a plurality of NMOS transistors between a supply voltage and ground. 제3항에 있어서, 상기 바이어스 회로부는The method of claim 3, wherein the bias circuit portion 정전류(IB) 및 상기 바이어스 회로부를 구성하는 복수의 NMOS 트랜지스터에 의해 상기 입력단 트랜지스터의 일구성을 이루는 상부 입력단 트랜지스터 및 상기 출력단 트랜지스터의 일구성을 이루는 상부 출력단 트랜지스터의 게이트 전압을 바이어싱 하는 것을 특징으로 하는 저전압 CMOS 디지털-아날로그 변환기(DAC) 회로.Biasing the gate voltages of the upper input terminal transistor constituting the input terminal transistor and the upper output terminal transistor constituting the output terminal transistor by a plurality of NMOS transistors constituting the constant current I B and the bias circuit unit. Low-voltage CMOS digital-to-analog converter (DAC) circuit. 제1항에 있어서, 상기 가중치 전류미러부는The method of claim 1, wherein the weight current mirror unit 상기 입력단 트랜지스터의 게이트 단자와 N(자연수) 개의 출력단 트랜지스터의 게이트 단자가 동일방식으로 연속해서 연결되어 있는 것을 특징으로 하는 저전압 CMOS 디지털-아날로그 변환기(DAC) 회로. A low voltage CMOS digital-to-analog converter (DAC) circuit comprising: a gate terminal of the input transistor and a gate terminal of N (natural numbers) output terminal transistors connected in series in the same manner. 제5항에 있어서, 상기 가중치 전류미러부는The method of claim 5, wherein the weight current mirror unit 상기 DAC가 사용하는 기준전류 값에 상기 입력단 트랜지스터와 상기 N(자연수) 개의 출력단 트랜지스터의 면적비 1:
Figure 112008010921948-pat00006
:
Figure 112008010921948-pat00007
: … :
Figure 112008010921948-pat00008
에 따라 형성되는 N-bit의 분해능의 가중치를 곱한 값의 출력전류를 출력하는 것을 특징으로 하는 저전압 CMOS 디지털-아날로그 변환기(DAC) 회로.An area ratio of the input terminal transistor and the N (natural number) output terminal transistors to a reference current value used by the DAC;
Figure 112008010921948-pat00006
:
Figure 112008010921948-pat00007
:… :
Figure 112008010921948-pat00008
A low voltage CMOS digital-to-analog converter (DAC) circuit for outputting an output current multiplied by a weight of resolution of N-bits formed according to the method. 제1항 또는 제2항에 있어서, 상기 가중치 전류미러부는 The method of claim 1 or 2, wherein the weight current mirror unit 상기 입력단 트랜지스터 및 상기 복수의 출력단 트랜지스터를 NMOS 트랜지스터를 사용하여 캐스코드 전류 미러를 형성하는 것을 특징으로 하는 저전압 CMOS 디지털-아날로그 변환기(DAC) 회로.A low voltage CMOS digital-to-analog converter (DAC) circuit comprising: a cascode current mirror using an input transistor and the output transistors using an NMOS transistor. 제7항 있어서, 상기 캐스코드 전류 미러는The method of claim 7, wherein the cascode current mirror is 상기 입력단 트랜지스터 및 상기 복수의 출력단 트랜지스터의 상호 게이트 단자를 상기 제1 스위칭 트랜지스터에 의해 공통 접속 연결되며, 상기 입력단 트랜지스터의 일구성을 이루는 상부 입력단 트랜지스터의 드레인 단자 및 상기 입력단 트랜지스터의 일구성을 이루는 하부 입력단 트랜지스터의 게이트 단자 각각으로 상기 기준전류가 입력되도록 연결된 것을 특징으로 하는 저전압 CMOS 디지털-아날로그 변환기(DAC) 회로.The gate terminals of the input terminal transistor and the plurality of output terminal transistors are commonly connected to each other by the first switching transistor, and the drain terminal of the upper input terminal transistor forming one component of the input terminal transistor and the lower component forming the input terminal transistor. A low voltage CMOS digital-to-analog converter (DAC) circuit characterized in that the reference current is input to each of the gate terminals of an input transistor. 제 1 항에 있어서, 상기 전류전압 변환부는The method of claim 1, wherein the current voltage conversion unit 연산증폭기의 (+)단자는 기준전압(VB)과 연결되고, 연산증폭기의 (-)단자와 전류출력단자 사이에 부하저항이 연결된 것을 특징으로 하는 저전압 CMOS 디지털-아날로 그 변환기(DAC) 회로.Low voltage CMOS digital-to-analog converter (DAC), characterized in that the (+) terminal of the operational amplifier is connected to the reference voltage (V B ), and the load resistor is connected between the (-) terminal and the current output terminal of the operational amplifier. Circuit.
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