KR100935604B1 - Data input circuit in semiconductor memory apparatus - Google Patents

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Abstract

PURPOSE: A data input circuit in semiconductor memory apparatus is provided to improve the area efficiency by reducing the number of devices. CONSTITUTION: The DBI control means(10) latches the DBI set signal. The DBI control means generates the normal strobe signal and DBI strobe signal in response to data input strobe signal from the arranged DBI set signal as described above. The data input means(20) latches input data. The data input means transfers the arranged input data in response to data input strobe signal, the normal strobe signal and DBI strobe signal to the core circuit(30). The normal strobe signal and DBI strobe signal the pulse signal thing same like data input strobe signal.

Description

반도체 메모리 장치의 데이터 입력 회로{Data Input Circuit in Semiconductor Memory Apparatus}Data input circuit in semiconductor memory device {Data Input Circuit in Semiconductor Memory Apparatus}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 입력 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data input circuit of a semiconductor memory device.

일반적으로 반도체 메모리 장치는 복수 개의 데이터 입력 버퍼와 복수 개의 데이터 스트로브 클럭 버퍼를 구비한다. DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory)과 같이 진보된 형태의 반도체 메모리 장치에서, 데이터 입력 버퍼를 통해 직렬로 입력되는 복수 개의 데이터들은 데이터 스트로브 클럭의 제어에 따라 복수 개의 래치 회로에서 래치된 후, 병렬 형태로 정렬되어 글로벌 데이터 버스를 통해 코어 회로 영역에 전달된다.In general, a semiconductor memory device includes a plurality of data input buffers and a plurality of data strobe clock buffers. In advanced types of semiconductor memory devices such as DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory), a plurality of data inputted serially through a data input buffer is latched in a plurality of latch circuits under the control of a data strobe clock. It is then aligned in parallel and delivered to the core circuit area via the global data bus.

한편, 종래의 기술에 따른 반도체 메모리 장치와 메모리 제어 장치와 같은 반도체 집적 회로들은, 데이터 송수신시 소정 개수 단위(예를 들어, 8개)의 데이터 중 몇 개의 데이터가 데이터 입출력 버퍼의 트랜지스터에 전류 흐름을 발생시키는지 여부를 판별하여, 전류 흐름을 발생시키는 논리값의 데이터가 많으면 데이터들이 반대의 논리값을 갖도록 하고 이들을 전송함으로써 전류 손실을 감소시키는 DBI(Data Bus Inversion)라는 기술을 도입하였다. 예를 들어, 데이터 출력 버퍼에 NMOS 트랜지스터가 구비되어 있는 경우, 8개의 데이터 중 하이 레벨의 데이터가 5개 미만이면 이를 비반전하여 데이터 출력 버퍼에 전달하고, 8개의 데이터 중 하이 레벨의 데이터가 5개 이상이면 이를 반전하여 데이터 출력 버퍼에 전달한다.Meanwhile, in the semiconductor integrated circuits such as the semiconductor memory device and the memory control device according to the related art, some of the data of a predetermined number unit (for example, eight) during the data transmission and reception flows current to the transistor of the data input / output buffer. In order to determine whether or not to generate a large amount of data, a technique called data bus inversion (DBI) is introduced that reduces the current loss by transmitting data having a logic value that generates a current flow. For example, when the NMOS transistor is provided in the data output buffer, if the high level data is less than 5 out of the 8 data, it is inverted and transferred to the data output buffer, and the high level data out of the 8 data is 5 If more than, invert it and pass it to the data output buffer.

DBI 기술을 적용한 반도체 메모리 장치는, 데이터 수신시 데이터와 함께 전송되는 DBI 인에이블 신호를 통해 DBI가 적용되었는지 여부를 판별한 후, DBI가 적용된 경우 입력된 데이터들을 다시 반전시키는 동작을 수행하여야만 한다. 이를 위해, 데이터 입력 경로에는 데이터들이 병렬로 정렬된 후, 글로벌 데이터 버스에 전송되기 전에 데이터들을 반전 또는 비반전 구동하는 회로가 구비되었다. 또한, 데이터 입력 버퍼를 통해 메모리 제어 장치 또는 테스트 장치로부터 전송되는 DBI 설정 신호를 입력 받고, 이를 래치 및 정렬한 후, 상기 데이터들의 반전 또는 비반전 구동을 제어하기 위한 회로 구성이 구비되었다.After the DBI technology is applied, the semiconductor memory device applying the DBI technology must determine whether the DBI is applied through the DBI enable signal transmitted with the data, and then invert the input data again when the DBI is applied. To this end, the data input path has circuitry for inverting or non-inverting the data after the data are aligned in parallel and before being transferred to the global data bus. In addition, a circuit configuration for controlling the inversion or non-inversion driving of the data after receiving, latching and aligning the DBI setting signal transmitted from the memory control device or the test device through the data input buffer is provided.

이처럼, 종래의 반도체 메모리 장치는 데이터 입력 구동 경로와 상기 데이터들에 DBI 기술을 적용시키는 DBI 제어 신호를 생성하기 위한 DBI 설정 신호의 입력 경로를 구비하였다. 상기 데이터 입력 회로가 정상적인 DBI 동작을 수행하기 위해서는 상기 DBI 제어 신호가 정확한 타이밍에 상기 데이터 입력 구동 경로에 전달되어야만 한다. 그러나 반도체 메모리 장치가 점점 더 고속 동작을 구현함에 따라, 상기 DBI 제어 신호의 타이밍을 정확히 제어하기는 용이하지 않으며, 이에 따라 데이터 입력 동작시 DBI 기술을 구현함에 있어서 오동작의 우려도 증가하고 있는 상황이다. 또한, 데이터 입력 구동 경로의 점유 면적이 크기 때문에, 반도체 메모리 장치의 고집적화 구현을 위한 새로운 기술 구성이 요구되고 있는 상황이다.As such, the conventional semiconductor memory device has a data input driving path and an input path of a DBI setting signal for generating a DBI control signal for applying DBI technology to the data. In order for the data input circuit to perform a normal DBI operation, the DBI control signal must be transmitted to the data input driving path at an accurate timing. However, as semiconductor memory devices increasingly implement high-speed operation, it is not easy to accurately control the timing of the DBI control signal. Accordingly, there is an increased risk of malfunction in implementing DBI technology during data input operation. . In addition, since the data occupying area of the data input driving path is large, a new technology configuration for high integration of a semiconductor memory device is required.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, DBI 기술을 구현한 데이터 입력 동작의 안정성을 향상시키는 반도체 메모리 장치의 데이터 입력 회로를 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and there is a technical problem to provide a data input circuit of a semiconductor memory device which improves the stability of a data input operation implementing DBI technology.

또한 본 발명은 데이터 입력 경로의 점유 면적을 감소시켜 면적 효율을 향상시키는 반도체 메모리 장치의 데이터 입력 회로를 제공하는 데에 다른 기술적 과제가 있다.In addition, another object of the present invention is to provide a data input circuit of a semiconductor memory device which reduces the occupied area of a data input path to improve area efficiency.

상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로는, DBI 설정 신호를 래치 및 정렬하고, 데이터 입력 스트로브 신호에 응답하여 상기 정렬된 DBI 설정 신호로부터 노멀 스트로브 신호와 DBI 스트로브 신호를 생성하는 DBI 제어 수단; 및 입력 데이터를 래치 및 정렬하고, 상기 데이터 입력 스트로브 신호, 상기 노멀 스트로브 신호와 상기 DBI 스트로브 신호에 응답하여 상기 정렬된 입력 데이터를 구동하여 코어 회로에 전달하는 데이터 입력 수단;을 포함한다.According to an embodiment of the present invention, a data input circuit of a semiconductor memory device may latch and align a DBI setting signal, and generate a normal strobe from the aligned DBI setting signal in response to a data input strobe signal. DBI control means for generating a signal and a DBI strobe signal; And data input means for latching and aligning input data, driving the aligned input data in response to the data input strobe signal, the normal strobe signal, and the DBI strobe signal, and delivering the aligned input data to a core circuit.

본 발명의 반도체 메모리 장치의 데이터 입력 회로는, 노멀 스트로브 신호 또는 DBI 스트로브 신호의 인에이블 여부에 따라 데이터를 반전 또는 비반전 구동함으로써, DBI 기술을 구현한 데이터 입력 동작의 안정성을 향상시키는 효과를 창 출한다.The data input circuit of the semiconductor memory device of the present invention has the effect of improving the stability of the data input operation implementing DBI technology by inverting or non-inverting the data depending on whether the normal strobe signal or the DBI strobe signal is enabled. Ship.

아울러, 본 발명의 반도체 메모리 장치의 데이터 입력 회로는, 데이터 입력 경로에 구비되는 소자들의 수를 감소시켜 면적 효율을 향상시키는 효과를 창출한다.In addition, the data input circuit of the semiconductor memory device of the present invention creates an effect of improving the area efficiency by reducing the number of elements included in the data input path.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도로서, 설명의 편의상 하나의 데이터 입력 경로만을 나타낸 것이다.1 is a block diagram illustrating a configuration of a data input circuit of a semiconductor memory device according to an exemplary embodiment of the present invention. For convenience of description, only one data input path is shown.

도시한 바와 같이, 상기 데이터 입력 회로(1)는 DBI 제어 수단(10) 및 데이터 입력 수단(20)을 포함한다.As shown, the data input circuit 1 comprises a DBI control means 10 and a data input means 20.

상기 DBI 제어 수단(10)은 DBI 인에이블 신호(dbien)에 응답하여 DBI 설정 신호(dbist)를 래치 및 정렬하고, 데이터 입력 스트로브 신호(dinst) 및 테스트 모드 신호(tmd)에 응답하여 상기 정렬된 DBI 설정 신호로부터 n 개의 노멀 스트로브 신호(nstb<1:n>)와 n 개의 DBI 스트로브 신호(dbistb<1:n>)를 생성한다. 상기 데이터 입력 수단(20)은 n 비트의 입력 데이터(din<1:n>)를 래치 및 정렬하고, 상기 데이터 입력 스트로브 신호(dinst), 상기 n 개의 노멀 스트로브 신호(nstb<1:n>)와 상기 n 개의 DBI 스트로브 신호(dbistb<1:n>)에 응답하여 상기 정렬된 입력 데이터를 구동하여 코어 회로(30)에 전달한다.The DBI control means 10 latches and aligns the DBI setting signal dbist in response to a DBI enable signal dbien and the aligned in response to a data input strobe signal dinst and a test mode signal tmd. From the DBI setting signal, n normal strobe signals nstb <1: n> and n DBI strobe signals dbistb <1: n> are generated. The data input means 20 latches and aligns n bits of input data din <1: n>, the data input strobe signal dinst, and the n normal strobe signals nstb <1: n>. And in response to the n DBI strobe signals dbistb <1: n>, the aligned input data is driven and transmitted to the core circuit 30.

상기 DBI 제어 수단(10)은 제 1 입력 버퍼(110), DBI 신호 래치부(120), DBI 신호 정렬부(130) 및 DBI 제어부(140)를 포함한다.The DBI control means 10 includes a first input buffer 110, a DBI signal latch unit 120, a DBI signal alignment unit 130, and a DBI control unit 140.

상기 제 1 입력 버퍼(110)는 상기 DBI 인에이블 신호(dbien)가 인에이블 되면 상기 DBI 설정 신호(dbist)를 버퍼링하여 DBI 버퍼링 신호(dbibf)를 출력한다. 상기 DBI 신호 래치부(120)는 라이징 스트로브 클럭(rsdqs)과 폴링 스트로브 클럭(fsdqs)에 응답하여 상기 DBI 버퍼링 신호(dbibf)를 래치하여 n 개의 DBI 래치 신호(dbilt<1:n>)를 생성한다. 상기 DBI 신호 정렬부(130)는 상기 n 개의 DBI 래치 신호(dbilt<1:n>)를 병렬로 정렬하여 n 개의 DBI 정렬 신호(dbial<1:n>)를 생성한다. 상기 DBI 제어부(140)는 상기 데이터 입력 스트로브 신호(dinst) 및 상기 테스트 모드 신호(tmd)에 응답하여 상기 n 개의 DBI 정렬 신호(dbial<1:n>)로부터 상기 n 개의 노멀 스트로브 신호(nstb<1:n>)와 상기 n 개의 DBI 스트로브 신호(dbistb<1:n>)를 생성한다.When the DBI enable signal dbien is enabled, the first input buffer 110 buffers the DBI configuration signal dbist and outputs a DBI buffering signal dbibf. The DBI signal latch unit 120 latches the DBI buffering signal dbibf in response to the rising strobe clock rsdqs and the falling strobe clock fsdqs to generate n DBI latch signals dbilt <1: n>. do. The DBI signal aligning unit 130 generates n DBI alignment signals dbial <1: n> by aligning the n DBI latch signals dbilt <1: n> in parallel. The DBI controller 140 controls the n normal strobe signals nstb <from the n DBI alignment signals dbial <1: n> in response to the data input strobe signal dinst and the test mode signal tmd. 1: n>) and the n DBI strobe signals dbistb <1: n>.

종래의 DBI 제어부(140)는 상기 DBI 인에이블 신호(dbien)가 인에이블 되면 상기 n 개의 DBI 정렬 신호(dbial<1:n>)의 각각의 상태에 따라 DBI 제어 신호를 인에이블 또는 디스에이블 시키는 동작을 수행하도록 구성되어 있었다. 그러나 본 발명에서의 DBI 제어부(140)는 상기 데이터 입력 스트로브 신호(dinst)의 인에이블시, 상기 n 개의 DBI 정렬 신호(dbial<1:n>)의 상태에 따라 각각의 노멀 스트로브 신호(nstb<1:n>) 또는 각각의 DBI 스트로브 신호(dbistb<1:n>)를 선택적으로 인에이블 시키도록 구성되며, 상기 테스트 모드 신호(tmd)의 인에이블 여부에 따라 인에이블 되는 신호를 변경시킬 수도 있다.The conventional DBI control unit 140 enables or disables the DBI control signals according to the states of the n DBI alignment signals dbial <1: n> when the DBI enable signal dbien is enabled. It was configured to perform an action. However, in the present invention, when the data input strobe signal dinst is enabled, the DBI control unit 140 according to the states of the n DBI alignment signals dbial <1: n> may have respective normal strobe signals nstb < 1: n>) or selectively enable each DBI strobe signal dbistb <1: n>, and change the enabled signal according to whether the test mode signal tmd is enabled. have.

상기 데이터 입력 수단(20)은 제 2 입력 버퍼(210), 데이터 래치부(220), 데이터 정렬부(230) 및 데이터 구동부(240)를 포함한다.The data input unit 20 includes a second input buffer 210, a data latch unit 220, a data alignment unit 230, and a data driver 240.

상기 제 2 입력 버퍼(210)는 상기 n 비트의 입력 데이터(din<1:n>)를 버퍼링하여 n 비트의 버퍼링 데이터(dbuf<1:n>)를 출력한다. 상기 데이터 래치부(220)는 상기 라이징 스트로브 클럭(rsdqs)과 상기 폴링 스트로브 클럭(fsdqs)에 응답하여 상기 버퍼링 데이터(dbuf<1:n>)의 각 비트를 래치하여 n 개의 래치 데이터(dlat<1:n>)를 생성한다. 상기 데이터 정렬부(230)는 상기 n 개의 래치 데이터(dlat<1:n>)를 병렬로 정렬하여 n 개의 정렬 데이터(daln<1:n>)를 생성한다.The second input buffer 210 buffers the n bits of input data din <1: n> and outputs n bits of buffering data dbuf <1: n>. The data latch unit 220 latches each bit of the buffering data dbuf <1: n> in response to the rising strobe clock rsdqs and the falling strobe clock fsdqs, thereby n number of latch data dlat < 1: n>) The data aligning unit 230 generates the n sorting data daln <1: n> by aligning the n latch data dlat <1: n> in parallel.

이후, 상기 데이터 구동부(240)는 상기 n 개의 노멀 스트로브 신호(nstb<1:n>)와 상기 n 개의 DBI 스트로브 신호(dbistb<1:n>)에 응답하여, 상기 n 개의 정렬 데이터(daln<1:n>)를 각각 증폭 구동하여 n 개의 글로벌 데이터(dgio<1:n>)를 생성한다. 이 때, 상기 데이터 구동부(240)는 n 개의 증폭 구동부를 구비하며, 각 증폭 구동부는 각각 n 개의 정렬 데이터(daln<1:n>) 중 한 개씩만을 입력 받아 증폭하도록 구성된다.Thereafter, the data driver 240 responds to the n normal strobe signals nstb <1: n> and the n DBI strobe signals dbistb <1: n>, and the n alignment data daln < 1: n> are respectively amplified to generate n global data dgio <1: n>. In this case, the data driver 240 includes n amplification drivers, and each amplification driver is configured to receive and amplify only one of n alignment data daln <1: n>.

상기 데이터 구동부(240)는 상기 n 개의 정렬 데이터(daln<1:n>) 중 해당 노멀 스트로브 신호(nstb<i>)가 인에이블 된 정렬 데이터(daln<i>)에 대해서는 비반전 구동 동작을 수행하고, 해당 DBI 스트로브 신호(dbistb<i>)가 인에이블 된 정렬 데이터(daln<i>)에 대해서는 반전 구동 동작을 수행한다.The data driver 240 performs a non-inverted driving operation with respect to the alignment data (daln <i>) in which the corresponding normal strobe signal (nstb <i>) among the n alignment data (daln <1: n>) is enabled. The inversion driving operation is performed on the alignment data daln <i> in which the corresponding DBI strobe signal dbistb <i> is enabled.

즉, 상기 데이터 구동부(240)는 상기 노멀 스트로브 신호(nstb<1:n>)와 상기 DBI 스트로브 신호(dbistb<1:n>)를 이용하여 상기 n 개의 정렬 데이터(daln<1:n>) 각각을 반전 또는 비반전 구동한다. 따라서, 상기 데이터 입력 스트로브 신호(dinst)를 이용한 데이터 구동 동작과 DBI 제어 신호를 이용한 DBI 실행 동작을 한 번에 수행하는 결과가 도출된다. 그러므로, 상기 데이터 입력 수단(20)은 별도로 DBI 동작을 실행하기 위한 회로 구성을 구비할 필요가 없으며, 이에 따라 점유 면적이 감소하게 되는 이점이 발생하게 된다. 또한, 상기 노멀 스트로브 신호(nstb<1:n>)와 상기 DBI 스트로브 신호(dbistb<1:n>)는 모두 인에이블 구간이 짧은 펄스 신호의 형태로 구현되고, 이러한 형태의 신호를 이용하여 DBI 동작을 수행하므로, DBI 제어 신호를 이용한 DBI 실행 동작에 비해 오동작이 감소하게 되며, 결과적으로 DBI 기술을 구현한 데이터 입력 동작의 안정성이 향상된다.That is, the data driver 240 uses the normal strobe signals nstb <1: n> and the DBI strobe signals dbistb <1: n> to form the n pieces of alignment data daln <1: n>. Drive each inverted or non-inverted. Accordingly, a result of performing a data driving operation using the data input strobe signal dinst and a DBI execution operation using the DBI control signal at once is obtained. Therefore, the data input means 20 does not need to have a circuit configuration for separately executing the DBI operation, thereby resulting in an advantage that the occupation area is reduced. In addition, the normal strobe signal nstb <1: n> and the DBI strobe signal dbistb <1: n> are both implemented in the form of a pulse signal having a short enable interval, and using this type of signal, the DBI Since the operation is performed, malfunctions are reduced as compared with the DBI execution operation using the DBI control signal. As a result, the stability of the data input operation implementing DBI technology is improved.

여기에서, 상기 데이터 입력 스트로브 신호(dinst)는 라이트 커맨드와 반도체 메모리 장치 내부의 클럭을 이용함에 의해 생성된 신호로서, 상기 데이터 입력 회로를 통한 데이터의 입력 타이밍을 제어하는 기능을 수행하는 신호이다. 또한, 상기 라이징 스트로브 클럭(rsdqs)과 폴링 스트로브 클럭(fsdqs)은 라이트 데이터 스트로브 클럭를 이용하여 생성한 클럭 신호들이다.The data input strobe signal dinst is a signal generated by using a write command and a clock inside the semiconductor memory device. The data input strobe signal dinst performs a function of controlling the input timing of data through the data input circuit. The rising strobe clock rsdqs and the falling strobe clock fsdqs are clock signals generated using the write data strobe clock.

실제, 반도체 메모리 장치의 데이터 입력 회로는 DBI 제어 수단(10) 하나당 복수 개의 데이터 입력 수단(20)을 구비한다. 그러나 여기에서는 설명의 편의상 하나의 DBI 제어 수단(10)과 하나의 데이터 입력 수단(20)을 나타낸 것이다.In fact, the data input circuit of the semiconductor memory device includes a plurality of data input means 20 per DBI control means 10. However, here, for convenience of explanation, one DBI control means 10 and one data input means 20 are shown.

도 2는 도 1에 도시한 DBI 제어부의 상세 구성도로서, 상기 n은 4인 것으로 가정하여 나타낸 것이다. 이에 따라, 상기 n 개의 DBI 정렬 신호(dbial<1:n>)는 제 1 내지 제 4 DBI 정렬 신호(dbial1 ~ dbial4)로 표현되고, 상기 n 개의 노멀 스트 로브 신호(nstb<1:n>)과 상기 n 개의 DBI 스트로브 신호(dbistb<1:n>)는 각각 제 1 내지 제 4 노멀 스트로브 신호(nstb1 ~ nstb4)와 제 1 내지 제 4 DBI 스트로브 신호(dbistb1 ~ dbistb4)로 표현된다.FIG. 2 is a detailed configuration diagram of the DBI control unit shown in FIG. 1, assuming that n is 4. FIG. Accordingly, the n DBI alignment signals dbial <1: n> are represented by first to fourth DBI alignment signals dbial1 to dbial4, and the n normal strobe signals nstb <1: n> are represented. And the n DBI strobe signals dbistb <1: n> are represented by first to fourth normal strobe signals nstb1 to nstb4 and first to fourth DBI strobe signals dbistb1 to dbistb4, respectively.

도시한 바와 같이, 상기 DBI 제어부(140)는 제 1 내지 제 4 DBI 선택부(142 ~ 148)를 포함한다.As shown, the DBI controller 140 includes first to fourth DBI selectors 142 to 148.

상기 제 1 내지 제 4 DBI 선택부(142 ~ 148)는 각각 테스트 단자(TST)를 구비하며, 상기 데이터 입력 스트로브 신호(dinst) 및 상기 테스트 단자(TST)에 입력되는 상기 테스트 모드 신호(tmd) 또는 외부 공급전원(VDD)에 응답하여, 각각 상기 제 1 내지 제 4 DBI 정렬 신호(dbial1 ~ dbial4)를 구동하여 각각 상기 제 1 내지 제 4 노멀 스트로브 신호(nstb1 ~ nstb4)와 상기 제 1 내지 제 4 DBI 스트로브 신호(dbistb1 ~ dbistb4)를 생성한다.Each of the first to fourth DBI selectors 142 to 148 includes a test terminal TST, and the test mode signal tmd input to the data input strobe signal dinst and the test terminal TST. Alternatively, the first to fourth DBI alignment signals dbial1 to dbial4 are driven in response to an external power supply VDD, respectively, so that the first to fourth normal strobe signals nstb1 to nstb4 and the first to fourth power, respectively. 4 Generate DBI strobe signals (dbistb1 to dbistb4).

상기 제 1 DBI 선택부(142)와 상기 제 4 DBI 선택부(142, 148)의 테스트 단자(TST)에는 상기 외부 공급전원(VDD)이 입력된다. 그리고 상기 제 2 DBI 선택부(144)와 상기 제 3 DBI 선택부(146)의 테스트 단자(TST)에는 상기 테스트 모드 신호(tmd)가 입력된다.The external supply power source VDD is input to the test terminals TST of the first DBI selector 142 and the fourth DBI selector 142, 148. The test mode signal tmd is input to the test terminal TST of the second DBI selector 144 and the third DBI selector 146.

이와 같이 구성된 상기 DBI 제어부(140)에서, 상기 제 1 내지 제 4 DBI 선택부(142 ~ 148)는 상기 데이터 입력 스트로브 신호(dinst)의 인에이블시 상기 제 1 내지 제 4 DBI 정렬 신호(dbial1 ~ dbial4) 각각의 상태에 따라 상기 제 1 내지 제 4 노멀 스트로브 신호(nstb1 ~ nstb4) 또는 상기 제 1 내지 제 4 DBI 스트로브 신호(dbistb1 ~ dbistb4)를 선택적으로 인에이블 시킨다. 이 때, 상기 제 1 내지 제 4 노멀 스트로브 신호(nstb1 ~ nstb4) 또는 상기 제 1 내지 제 4 DBI 스트로브 신호(dbistb1 ~ dbistb4)는 중 인에이블 되는 신호들은 상기 데이터 입력 스트로브 신호(dinst)와 같이 펄스 신호 형태로 구현된다. 한편, 상기 제 2 DBI 선택부(144)와 상기 제 3 DBI 선택부(146)는 상기 테스트 모드 신호(tmd)의 인에이블 여부에 따라 상기 제 2 노멀 스트로브 신호(nstb2)와 상기 제 2 DBI 스트로브 신호(dbistb2), 상기 제 3 노멀 스트로브 신호(nstb3)와 상기 제 3 DBI 스트로브 신호(dbistb3) 중 인에이블 되는 신호를 변경시킬 수 있다.In the DBI controller 140 configured as described above, the first to fourth DBI selectors 142 to 148 may enable the first to fourth DBI alignment signals dbial1 to Db when the data input strobe signal dinst is enabled. dbial4) selectively enables the first to fourth normal strobe signals nstb1 to nstb4 or the first to fourth DBI strobe signals dbistb1 to dbistb4 according to respective states. In this case, the first to fourth normal strobe signals nstb1 to nstb4 or the first to fourth DBI strobe signals dbistb1 to dbistb4 are enabled signals such as the data input strobe signal dinst. It is implemented in signal form. Meanwhile, the second DBI selector 144 and the third DBI selector 146 are configured to enable the second normal strobe signal nstb2 and the second DBI strobe according to whether the test mode signal tmd is enabled. The enabled signal among the signal dbistb2, the third normal strobe signal nstb3, and the third DBI strobe signal dbistb3 may be changed.

도 3은 도 2에 도시한 제 1 DBI 선택부의 상세 구성을 나타낸 회로도로서, 상기 제 1 내지 제 4 DBI 선택부(142 ~ 148)는 모두 같은 구조로 구성되므로, 상기 제 1 DBI 선택부(142)의 구성을 설명하여 나머지 DBI 선택부(144 ~ 148)의 구성에 대한 설명을 생략하기 위해 나타낸 것이다.FIG. 3 is a circuit diagram illustrating a detailed configuration of the first DBI selector illustrated in FIG. 2. The first to fourth DBI selectors 142 to 148 have the same structure, and thus, the first DBI selector 142 is the same. ) Will be described in order to omit the description of the configuration of the remaining DBI selection units 144 to 148.

도시한 바와 같이, 상기 제 1 DBI 선택부(142)는 테스트부(1422) 및 스트로브 신호 생성부(1424)를 포함한다.As shown, the first DBI selector 142 includes a tester 1422 and a strobe signal generator 1424.

상기 테스트부(1422)는 상기 테스트 단자(TST)에 입력되는 신호에 응답하여 상기 제 1 DBI 정렬 신호(dbial1)를 반전 또는 비반전 구동하여 제 1 노드(N1)에 전달한다. 상기 테스트부(1422)는 제 1 인버터(IV1), 제 2 인버터(IV2), 제 1 패스게이트(PG1) 및 제 2 패스게이트(PG2)를 포함한다.The test unit 1422 inverts or non-inverts the first DBI alignment signal dbial1 and transmits the first DBI alignment signal dbial1 to the first node N1 in response to a signal input to the test terminal TST. The test unit 1422 includes a first inverter IV1, a second inverter IV2, a first passgate PG1, and a second passgate PG2.

상기 제 1 인버터(IV1)는 상기 제 1 DBI 정렬 신호(dbial1)를 입력 받는다. 상기 제 2 인버터(IV2)는 상기 테스트 단자(TST)에 입력되는 신호를 입력 받는다. 상기 제 1 패스게이트(PG1)는 상기 테스트 단자(TST)에 입력되는 신호와 상기 제 2 인버터(IV2)의 출력 신호에 응답하여 상기 제 1 인버터(IV1)의 출력 신호를 통과시켜 상기 제 1 노드(N1)에 전달한다. 상기 제 2 패스게이트(PG2)는 상기 테스트 단자(TST)에 입력되는 신호와 상기 제 2 인버터(IV2)의 출력 신호에 응답하여 상기 제 1 DBI 정렬 신호(dbial1)를 통과시켜 상기 제 1 노드(N1)에 전달한다.The first inverter IV1 receives the first DBI alignment signal dbial1. The second inverter IV2 receives a signal input to the test terminal TST. The first passgate PG1 passes an output signal of the first inverter IV1 in response to a signal input to the test terminal TST and an output signal of the second inverter IV2 to pass the first node. To N1. The second passgate PG2 passes the first DBI alignment signal dbial1 in response to a signal input to the test terminal TST and an output signal of the second inverter IV2 to pass the first node ( N1).

상기 스트로브 신호 생성부(1424)는 상기 데이터 입력 스트로브 신호(dinst)와 상기 제 1 노드(N1)에 전달되는 신호를 조합하여 상기 제 1 노멀 스트로브 신호(nstb1)와 상기 제 1 DBI 스트로브 신호(dbistb1)를 생성한다. 상기 스트로브 신호 생성부(1424)는 제 1 낸드게이트(ND1), 제 2 낸드게이트(ND2), 제 3 인버터(IV3), 제 4 인버터(IV4) 및 제 5 인버터(IV5)를 포함한다.The strobe signal generator 1424 combines the data input strobe signal dinst and a signal transmitted to the first node N1 to form the first normal strobe signal nstb1 and the first DBI strobe signal dbistb1. ) The strobe signal generator 1424 includes a first NAND gate ND1, a second NAND gate ND2, a third inverter IV3, a fourth inverter IV4, and a fifth inverter IV5.

상기 제 1 낸드게이트(ND1)는 상기 제 1 노드(N1)에 전달되는 신호와 상기 데이터 입력 스트로브 신호(dinst)를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받아 상기 제 1 노멀 스트로브 신호(nstb1)를 출력한다. 상기 제 4 인버터(IV4)는 상기 제 1 노드(N1)에 전달되는 신호를 입력 받는다. 상기 제 2 낸드게이트(ND2)는 상기 데이터 입력 스트로브 신호(dinst)와 상기 제 4 인버터(IV4)의 출력 신호를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받아 상기 제 1 DBI 스트로브 신호(dbistb1)를 출력한다.The first NAND gate ND1 receives a signal transmitted to the first node N1 and the data input strobe signal dinst. The third inverter IV3 receives the output signal of the first NAND gate ND1 and outputs the first normal strobe signal nstb1. The fourth inverter IV4 receives a signal transmitted to the first node N1. The second NAND gate ND2 receives the data input strobe signal dinst and the output signal of the fourth inverter IV4. The fifth inverter IV5 receives the output signal of the second NAND gate ND2 and outputs the first DBI strobe signal dbistb1.

이와 같은 상기 제 1 DBI 선택부(142)의 구성에서, 상기 테스트 모드 신호(tmd)의 전위가 하이 레벨(High Level)이면 상기 제 1 DBI 정렬 신호(dbial1)는 비반전 구동되어 상기 제 1 노드(N1)에 전달된다. 반면에, 상기 테스트 모드 신 호(tmd)의 전위가 로우 레벨(Low Level)이면 상기 제 1 DBI 정렬 신호(dbial1)는 반전 구동되어 상기 제 1 노드(N1)에 전달된다.In the configuration of the first DBI selector 142, when the potential of the test mode signal tmd is at a high level, the first DBI alignment signal dbial1 is non-inverted to drive the first node. Is passed to N1. On the other hand, if the potential of the test mode signal tmd is at a low level, the first DBI alignment signal dbial1 is inverted and transferred to the first node N1.

이후, 상기 스트로브 신호 생성부(1424)는 상기 데이터 입력 스트로브 신호(dinst)의 인에이블시 상기 제 1 DBI 정렬 신호(dbial1)의 상태에 따라 상기 제 1 노멀 스트로브 신호(nstb1) 또는 상기 제 1 DBI 스트로브 신호(dbistb1)를 인에이블 시킨다. 이 때, 상기 제 1 노멀 스트로브 신호(nstb1) 또는 상기 제 1 DBI 스트로브 신호(dbistb1)는 상기 데이터 입력 스트로브 신호(dinst)와 같이 펄스 신호 형태의 인에이블 구간을 갖는다.Subsequently, the strobe signal generation unit 1424 generates the first normal strobe signal nstb1 or the first DBI according to a state of the first DBI alignment signal dbial1 when the data input strobe signal dinst is enabled. Enable the strobe signal dbistb1. At this time, the first normal strobe signal nstb1 or the first DBI strobe signal dbistb1 has an enable period in the form of a pulse signal like the data input strobe signal dinst.

도 4는 도 1에 도시한 데이터 구동부의 상세 구성도로서, 여기에서도 상기 n은 4인 것으로 가정하여 각 구성을 나타내었이다. 이에 따라, 상기 n 개의 정렬 데이터(daln<1:n>)는 제 1 내지 제 4 정렬 데이터(daln1 ~ daln4)로 표현되고, 상기 n 개의 글로벌 데이터(dgio<1:n>)는 제 1 내지 제 4 글로벌 데이터(dgio1 ~ dgio4)로 표현된다.FIG. 4 is a detailed configuration diagram of the data driver shown in FIG. 1, and it is assumed here that n is 4, respectively. Accordingly, the n pieces of alignment data daln <1: n> are represented by the first through fourth alignment data daln1 ˜daln4, and the n pieces of global data dgio <1: n> are represented by the first through fourth align data. Represented by the fourth global data dgio1 to dgio4.

도시한 것과 같이, 상기 데이터 구동부(240)는 제 1 내지 제 4 증폭 구동부(242 ~ 248)를 포함한다.As illustrated, the data driver 240 includes first to fourth amplification drivers 242 to 248.

상기 제 1 내지 제 4 증폭 구동부(242 ~ 248)는 상기 제 1 내지 제 4 노멀 스트로브 신호(nstb1 ~ nstb4) 중 기 할당된 신호, 상기 제 1 내지 제 4 DBI 스트로브 신호(dbistb1 ~ dbistb4) 중 기 할당된 신호 및 상기 데이터 입력 스트로브 신호(dinst)에 응답하여 각각 상기 제 1 내지 제 4 정렬 데이터(daln1 ~ daln4) 중 기 할당된 데이터를 증폭 구동하여 각각 상기 제 1 내지 제 4 글로벌 데이터 (dgio1 ~ dgio4)를 생성한다.The first to fourth amplification drivers 242 to 248 may be assigned signals from among the first to fourth normal strobe signals nstb1 to nstb4, and the first to fourth DBI strobe signals dbistb1 to dbistb4. In response to the allocated signal and the data input strobe signal dinst, the first to fourth global data dgio1 to the first to fourth global data dgio1 to amplified are respectively driven by amplifying and driving the allocated data among the first to fourth alignment data daln1 to daln4, respectively. dgio4).

이처럼, 본 발명의 데이터 구동부(240)의 제 1 내지 제 4 증폭 구동부(242 ~ 248)는 각각 한 개씩의 정렬 데이터(daln1 ~ daln4)를 입력 받도록 구성되며, 상기 제 1 내지 제 4 노멀 스트로브 신호(nstb1 ~ nstb4)와 상기 제 1 내지 제 4 DBI 스트로브 신호(dbistb1 ~ dbistb4)에 응답하여 DBI 동작을 구현하도록 구성된다. 따라서, 상기 데이터 구동부(240)는 별도로 DBI 동작을 위한 회로 구성을 구비할 필요가 없으며, 이에 따라 상기 반도체 메모리 장치의 데이터 입력 회로의 전체적인 점유 면적이 감소하게 된다.As such, the first to fourth amplification drivers 242 to 248 of the data driver 240 of the present invention are configured to receive one alignment data daln1 to daln4, respectively, and the first to fourth normal strobe signals. and DB1 operation in response to nstb1 to nstb4 and the first to fourth DBI strobe signals dbistb1 to dbistb4. Accordingly, the data driver 240 does not need to have a circuit configuration for the DBI operation separately, thereby reducing the overall occupation area of the data input circuit of the semiconductor memory device.

도 5는 도 4에 도시한 제 1 증폭 구동부의 상세 구성을 나타낸 회로도로서, 상기 제 1 내지 제 4 증폭 구동부(242 ~ 248)는 모두 같은 구조로 구성되므로, 상기 제 1 증폭 구동부(242)의 구성을 설명하여 나머지 증폭 구동부(244 ~ 248)의 구성에 대한 설명을 생략하기 위해 나타낸 것이다.FIG. 5 is a circuit diagram illustrating a detailed configuration of the first amplification driver illustrated in FIG. 4. Since the first to fourth amplification drivers 242 to 248 are all configured in the same structure, The configuration will be described to omit the description of the configuration of the remaining amplification drivers 244 to 248.

도시한 바와 같이, 상기 제 1 증폭 구동부(242)는 전원 공급부(2422), 증폭부(2424) 및 래치 구동부(2426)를 포함한다.As illustrated, the first amplification driver 242 includes a power supply unit 2422, an amplifier unit 2424, and a latch driver 2426.

상기 전원 공급부(2422)는 상기 데이터 입력 스트로브 신호(dinst)에 응답하여 제 2 노드(N2)에 전원을 공급한다. 상기 전원 공급부(2422)는 제 6 및 제 7 인버터(IV6, IV7) 및 제 1 내지 제 3 트랜지스터(TR1 ~ TR3)를 포함한다.The power supply unit 2422 supplies power to the second node N2 in response to the data input strobe signal dinst. The power supply unit 2422 includes sixth and seventh inverters IV6 and IV7 and first to third transistors TR1 to TR3.

상기 제 6 인버터(IV6)는 상기 데이터 입력 스트로브 신호(dinst)를 입력 받는다. 상기 제 7 인버터(IV7)는 상기 제 6 인버터(IV6)의 출력 신호를 입력 받는다. 상기 제 1 트랜지스터(TR1)는 게이트 단에 상기 제 7 인버터(IV7)의 출력 신호 가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 제 3 노드(N3)에 접속된다. 상기 제 2 트랜지스터(TR2)는 게이트 단에 상기 제 7 인버터(IV7)의 출력 신호가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 2 노드(N2)에 접속된다. 상기 제 3 트랜지스터(TR3)는 게이트 단에 상기 제 7 인버터(IV7)의 출력 신호가 입력되고 상기 제 2 노드(N2)와 상기 제 3 노드(N3) 사이에 배치된다.The sixth inverter IV6 receives the data input strobe signal dinst. The seventh inverter IV7 receives the output signal of the sixth inverter IV6. In the first transistor TR1, an output signal of the seventh inverter IV7 is input to a gate terminal, the external supply power VDD is applied to a source terminal, and a drain terminal thereof is connected to a third node N3. In the second transistor TR2, an output signal of the seventh inverter IV7 is input to a gate terminal, the external supply power VDD is applied to a source terminal, and a drain terminal thereof is connected to the second node N2. . The third transistor TR3 receives an output signal of the seventh inverter IV7 at a gate terminal and is disposed between the second node N2 and the third node N3.

상기 증폭부(2424)는 상기 제 1 노멀 스트로브 신호(nstb1)와 상기 제 1 DBI 스트로브 신호(dbistb1)에 응답하여 상기 제 1 정렬 데이터(daln1)를 증폭 구동하여 상기 제 2 노드(N2)의 전위를 제어한다. 상기 증폭부(2424)는 제 4 내지 제 13 트랜지스터(TR4 ~ TR13) 및 제 8 인버터(IV8)를 포함한다.The amplifier 2424 amplifies and drives the first alignment data daln1 in response to the first normal strobe signal nstb1 and the first DBI strobe signal dbistb1 to convert the potential of the second node N2 into amplification. To control. The amplifier 2424 includes fourth to thirteenth transistors TR4 to TR13 and an eighth inverter IV8.

상기 제 4 트랜지스터(TR4)는 게이트 단이 상기 제 2 노드(N2)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 3 노드(N3)에 접속된다. 상기 제 5 트랜지스터(TR5)는 게이트 단이 상기 제 3 노드(N3)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 2 노드(N2)에 접속된다. 상기 제 6 트랜지스터(TR6)는 게이트 단이 상기 제 2 노드(N2)에 접속되고 드레인 단이 상기 제 3 노드(N3)에 접속되며 소스 단이 제 4 노드(N4)에 접속된다. 상기 제 7 트랜지스터(TR7)는 게이트 단이 상기 제 3 노드(N3)에 접속되고 드레인 단이 상기 제 2 노드(N2)에 접속되며 소스 단이 제 5 노드(N5)에 접속된다.A gate terminal of the fourth transistor TR4 is connected to the second node N2, an external supply power VDD is applied to a source terminal, and a drain terminal of the fourth transistor TR4 is connected to the third node N3. A gate terminal of the fifth transistor TR5 is connected to the third node N3, an external supply power VDD is applied to a source terminal, and a drain terminal of the fifth transistor TR5 is connected to the second node N2. In the sixth transistor TR6, a gate terminal thereof is connected to the second node N2, a drain terminal thereof is connected to the third node N3, and a source terminal thereof is connected to the fourth node N4. In the seventh transistor TR7, a gate terminal thereof is connected to the third node N3, a drain terminal thereof is connected to the second node N2, and a source terminal thereof is connected to the fifth node N5.

상기 제 8 인버터(IV8)는 상기 제 1 정렬 데이터(daln1)를 입력 받는다.The eighth inverter IV8 receives the first alignment data daln1.

상기 제 8 트랜지스터(TR8)는 게이트 단에 상기 제 1 정렬 데이터(daln1)가 입력되고 드레인 단이 상기 제 4 노드(N4)에 접속되며 소스 단이 제 6 노드(N6)에 접속된다. 상기 제 9 트랜지스터(TR24)는 게이트 단에 상기 제 8 인버터(IV8)의 출력 신호가 입력되고 드레인 단이 상기 제 5 노드(N5)에 접속되며 소스 단이 상기 제 6 노드(N6)에 접속된다. 상기 제 10 트랜지스터(TR10)는 게이트 단에 상기 제 1 노멀 스트로브 신호(nstb1)가 입력되고 드레인 단이 상기 제 6 노드(N6)에 접속되며 소스 단이 접지된다.In the eighth transistor TR8, the first alignment data daln1 is input to a gate terminal, a drain terminal thereof is connected to the fourth node N4, and a source terminal thereof is connected to the sixth node N6. In the ninth transistor TR24, an output signal of the eighth inverter IV8 is input to a gate terminal thereof, a drain terminal thereof is connected to the fifth node N5, and a source terminal thereof is connected to the sixth node N6. . In the tenth transistor TR10, the first normal strobe signal nstb1 is input to a gate terminal thereof, a drain terminal thereof is connected to the sixth node N6, and a source terminal thereof is grounded.

상기 제 11 트랜지스터(TR11)는 게이트 단에 상기 제 8 인버터(IV8)의 출력 신호가 입력되고 드레인 단이 상기 제 4 노드(N4)에 접속되며 소스 단이 제 7 노드(N7)에 접속된다. 상기 제 12 트랜지스터(TR12)는 게이트 단에 상기 제 1 정렬 데이터(daln1)가 입력되고 드레인 단이 상기 제 5 노드(N5)에 접속되며 소스 단이 상기 제 7 노드에 접속된다. 상기 제 13 트랜지스터(TR13)는 게이트 단에 상기 제 1 DBI 스트로브 신호(dbistb1)가 입력되고 드레인 단이 상기 제 7 노드(N7)에 접속되며 소스 단이 접지된다.In the eleventh transistor TR11, an output signal of the eighth inverter IV8 is input to a gate terminal thereof, a drain terminal thereof is connected to the fourth node N4, and a source terminal thereof is connected to the seventh node N7. In the twelfth transistor TR12, the first alignment data daln1 is input to a gate terminal, a drain terminal thereof is connected to the fifth node N5, and a source terminal thereof is connected to the seventh node. In the thirteenth transistor TR13, the first DBI strobe signal dbistb1 is input to a gate terminal thereof, a drain terminal thereof is connected to the seventh node N7, and a source terminal thereof is grounded.

상기 래치 구동부(2426)는 상기 제 2 노드(N2)에 인가된 전위를 래치 및 구동하여 상기 제 1 글로벌 데이터(dgio1)를 생성한다. 상기 래치 구동부(2426)는 제 9 내지 제 12 인버터(IV9 ~ IV12) 및 제 14 및 제 15 트랜지스터(TR14, TR15)를 포함한다.The latch driver 2426 latches and drives a potential applied to the second node N2 to generate the first global data dgio1. The latch driver 2426 includes ninth to twelfth inverters IV9 to IV12 and fourteenth and fifteenth transistors TR14 and TR15.

상기 제 9 인버터(IV9)는 상기 제 2 노드(N2)에 인가된 전위를 입력 받는다. 상기 제 14 트랜지스터(TR14)는 게이트 단에 상기 제 9 인버터(IV9)의 출력 신호가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 제 8 노드(N8)에 접속된다. 상기 제 15 트랜지스터(TR15)는 게이트 단에 상기 제 9 인버터(IV9)의 출력 신호가 입력되고 드레인 단이 상기 제 8 노드(N8)에 접속되며 소스 단이 접지된다.The ninth inverter IV9 receives a potential applied to the second node N2. In the fourteenth transistor TR14, an output signal of the ninth inverter IV9 is input to a gate terminal, the external supply power VDD is applied to a source terminal, and a drain terminal thereof is connected to an eighth node N8. The output signal of the ninth inverter IV9 is input to the gate terminal of the fifteenth transistor TR15, the drain terminal thereof is connected to the eighth node N8, and the source terminal thereof is grounded.

상기 제 10 인버터(IV10)는 상기 제 8 노드(N8)의 전위를 입력 받는다. 상기 제 11 인버터(IV11)는 상기 제 10 인버터(IV10)와 래치 구조를 형성한다. 상기 제 12 인버터(IV12)는 상기 제 10 인버터(IV10)의 출력 신호를 입력 받아 상기 제 1 글로벌 데이터(dgio1)를 출력한다.The tenth inverter IV10 receives the potential of the eighth node N8. The eleventh inverter IV11 forms a latch structure with the tenth inverter IV10. The twelfth inverter IV12 receives the output signal of the tenth inverter IV10 and outputs the first global data dgio1.

이와 같이, 상기 제 1 증폭 구동부(242)는 상기 데이터 입력 스트로브 신호(dinst)가 인에이블 되면 상기 제 1 정렬 데이터(daln1)에 대한 증폭 구동 동작을 수행한다. 이 때, 상기 제 1 증폭 구동부(242)는 상기 제 1 노멀 스트로브 신호(nstb1)가 인에이블 되면 상기 제 1 정렬 데이터(daln1)를 비반전 구동하여 상기 제 1 글로벌 데이터(dgio1)를 생성한다. 반면에, 상기 제 1 DBI 스트로브 신호(dbistb1)가 인에이블 되면 상기 제 1 정렬 데이터(daln1)를 반전 구동하여 상기 제 1 글로벌 데이터(dgio1)를 생성한다. As such, when the data input strobe signal dinst is enabled, the first amplification driver 242 performs an amplification driving operation on the first alignment data daln1. In this case, when the first normal strobe signal nstb1 is enabled, the first amplification driver 242 non-inverts the first alignment data daln1 to generate the first global data dgio1. On the other hand, when the first DBI strobe signal dbistb1 is enabled, the first global data dgio1 is generated by inverting the first alignment data daln1.

상술한 것과 같이, 본 발명의 반도체 메모리 장치의 데이터 입력 회로는 DBI 설정 신호를 이용하여 펄스 신호 형태의 노멀 스트로브 신호와 DBI 스트로브 신호를 생성하고, 데이터 입력 경로에서 데이터 구동시 상기 노멀 스트로브 신호가 인에이블 되면 데이터를 비반전 구동하고 상기 DBI 스트로브 신호가 인에이블 되면 데이터를 반전 구동하도록 구성된다. 이 때, 상기 노멀 스트로브 신호와 상기 DBI 스트로브 신호는 펄스 신호 형태로 구현되며, 이러한 신호를 이용하여 데이터 스트로빙 동작시 DBI 기술을 구현하므로, 데이터 입력 구동 동작이 고속으로 이루어져도 안정성을 확보할 수 있게 된다. 또한, 이처럼 데이터 구동시 DBI 기술을 적용시키므로, 별도로 DBI 동작을 실행하기 위한 회로 구성이 필요 없게 되며, 결과적으로 종래에 비해 점유 면적이 감소하게 되는 이점을 창출하게 된다.As described above, the data input circuit of the semiconductor memory device of the present invention generates a normal strobe signal and a DBI strobe signal in the form of a pulse signal using a DBI setting signal, and when the data is driven in the data input path, the normal strobe signal is When enabled, the data is non-inverted and the data is inverted when the DBI strobe signal is enabled. At this time, the normal strobe signal and the DBI strobe signal are implemented in the form of a pulse signal, and using these signals to implement the DBI technology during data strobe operation, it is possible to ensure stability even if the data input driving operation is made at high speed Will be. In addition, since the DBI technology is applied when driving the data, a circuit configuration for executing the DBI operation is not required separately, resulting in an advantage of reducing the occupied area as compared with the related art.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 입력 회로의 구성을 나타낸 블록도,1 is a block diagram showing a configuration of a data input circuit of a semiconductor memory device according to an embodiment of the present invention;

도 2는 도 1에 도시한 DBI 제어부의 상세 구성도,FIG. 2 is a detailed configuration diagram of the DBI control unit shown in FIG. 1;

도 3은 도 2에 도시한 제 1 DBI 선택부의 상세 구성을 나타낸 회로도,3 is a circuit diagram showing a detailed configuration of a first DBI selection unit shown in FIG. 2;

도 4는 도 1에 도시한 데이터 구동부의 상세 구성도,4 is a detailed configuration diagram of the data driver shown in FIG. 1;

도 5는 도 4에 도시한 제 1 증폭 구동부의 상세 구성을 나타낸 회로도이다.FIG. 5 is a circuit diagram showing the detailed configuration of the first amplification driver shown in FIG. 4.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

10 : DBI 제어 수단 20 : 데이터 입력 수단10: DBI control means 20: data input means

110 : 제 1 입력 버퍼 120 : DBI 신호 래치부110: first input buffer 120: DBI signal latch unit

130 : DBI 신호 정렬부 140 : DBI 제어부130: DBI signal alignment unit 140: DBI control unit

210 : 제 2 입력 버퍼 220 : 데이터 래치부210: second input buffer 220: data latch unit

230 : 데이터 정렬부 240 : 데이터 구동부230: data alignment unit 240: data driver

Claims (11)

DBI 설정 신호를 래치 및 정렬하고, 데이터 입력 스트로브 신호에 응답하여 상기 정렬된 DBI 설정 신호로부터 노멀 스트로브 신호와 DBI 스트로브 신호를 생성하는 DBI(Data Bus Inversion) 제어 수단; 및Data bus inversion (DBI) control means for latching and aligning a DBI setting signal and generating a normal strobe signal and a DBI strobe signal from the aligned DBI setting signal in response to a data input strobe signal; And 입력 데이터를 래치 및 정렬하고, 상기 데이터 입력 스트로브 신호, 상기 노멀 스트로브 신호와 상기 DBI 스트로브 신호에 응답하여 상기 정렬된 입력 데이터를 구동하여 코어 회로에 전달하는 데이터 입력 수단;Data input means for latching and aligning input data and driving and delivering the aligned input data to a core circuit in response to the data input strobe signal, the normal strobe signal, and the DBI strobe signal; 을 포함하는 반도체 메모리 장치의 데이터 입력 회로.Data input circuit of a semiconductor memory device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 노멀 스트로브 신호와 상기 DBI 스트로브 신호는 상기 데이터 입력 스트로브 신호와 같이 펄스 신호임을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.And the normal strobe signal and the DBI strobe signal are pulse signals as the data input strobe signal. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 노멀 스트로브 신호와 상기 DBI 스트로브 신호는 각각 복수 개의 신호의 조합으로 이루어지며,The normal strobe signal and the DBI strobe signal are each composed of a plurality of signals, 상기 DBI 제어 수단은,The DBI control means, DBI 인에이블 신호가 인에이블 되면 상기 DBI 설정 신호를 버퍼링하여 DBI 버퍼링 신호를 출력하는 데이터 입력 버퍼;A data input buffer configured to buffer the DBI setting signal and output a DBI buffering signal when a DBI enable signal is enabled; 상기 DBI 버퍼링 신호를 래치하여 복수 개의 DBI 래치 신호를 생성하는 DBI 신호 래치부;A DBI signal latch unit configured to generate the plurality of DBI latch signals by latching the DBI buffering signal; 상기 복수 개의 DBI 래치 신호를 병렬로 정렬하여 복수 개의 DBI 정렬 신호를 생성하는 DBI 신호 정렬부; 및A DBI signal alignment unit for generating a plurality of DBI alignment signals by aligning the plurality of DBI latch signals in parallel; And 상기 데이터 입력 스트로브 신호에 응답하여 상기 복수 개의 DBI 정렬 신호로부터 상기 복수 개의 노멀 스트로브 신호와 상기 복수 개의 DBI 스트로브 신호를 생성하는 DBI 제어부;A DBI controller configured to generate the plurality of normal strobe signals and the plurality of DBI strobe signals from the plurality of DBI alignment signals in response to the data input strobe signal; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.And a data input circuit of the semiconductor memory device. 제 3 항에 있어서,The method of claim 3, wherein 상기 DBI 제어부는 상기 데이터 입력 스트로브 신호의 인에이블시 상기 복수 개의 DBI 정렬 신호의 상태에 따라 각각의 상기 노멀 스트로브 신호 또는 각각의 상기 DBI 스트로브 신호를 선택적으로 인에이블 시키도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.And the DBI controller is configured to selectively enable each of the normal strobe signals or each of the DBI strobe signals according to a state of the plurality of DBI alignment signals when the data input strobe signal is enabled. Data input circuit of the device. 제 4 항에 있어서,The method of claim 4, wherein 상기 DBI 제어부는 테스트 모드 신호의 인에이블 여부에 따라 각각의 상기 노멀 스트로브 신호 또는 각각의 상기 DBI 스트로브 신호 중 인에이블 되는 신호를 변경시키도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.And the DBI controller is configured to change each of the normal strobe signals or the one of the DBI strobe signals enabled according to whether the test mode signal is enabled. 제 5 항에 있어서,The method of claim 5, wherein 상기 DBI 제어부는 각각 테스트 단자를 구비하며, 상기 데이터 입력 스트로브 신호 및 상기 테스트 단자에 입력되는 상기 테스트 모드 신호 또는 외부 공급전원에 응답하여, 각각 해당 DBI 정렬 신호를 구동하여 각각의 상기 노멀 스트로브 신호와 상기 DBI 스트로브 신호를 생성하는 복수 개의 DBI 선택부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.Each of the DBI controllers includes a test terminal, and in response to the data input strobe signal and the test mode signal or an external supply power input to the test terminal, respectively, drive the corresponding DBI alignment signal to correspond to each of the normal strobe signals. And a plurality of DBI selectors for generating the DBI strobe signal. 제 6 항에 있어서,The method of claim 6, 상기 복수 개의 DBI 선택부 각각은,Each of the plurality of DBI selectors includes: 상기 테스트 단자에 입력되는 신호에 응답하여 상기 해당 DBI 정렬 신호를 반전 또는 비반전 구동하는 테스트부; 및A test unit configured to invert or non-invert the corresponding DBI alignment signal in response to a signal input to the test terminal; And 상기 데이터 입력 스트로브 신호와 상기 테스트부의 출력 신호를 조합하여 상기 노멀 스트로브 신호와 상기 DBI 스트로브 신호를 생성하는 스트로브 신호 생성부;A strobe signal generator configured to generate the normal strobe signal and the DBI strobe signal by combining the data input strobe signal and the output signal of the test unit; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.And a data input circuit of the semiconductor memory device. 제 3 항에 있어서,The method of claim 3, wherein 상기 데이터 입력 수단은,The data input means, 상기 입력 데이터를 버퍼링하여 버퍼링 데이터를 출력하는 데이터 입력 버 퍼;A data input buffer for buffering the input data and outputting buffered data; 상기 버퍼링 데이터의 각 비트를 래치하여 복수 개의 래치 데이터를 생성하는 데이터 래치부;A data latch unit configured to generate a plurality of latch data by latching each bit of the buffering data; 상기 복수 개의 래치 데이터를 병렬로 정렬하여 복수 개의 정렬 데이터를 생성하는 데이터 정렬부; 및A data alignment unit for generating a plurality of alignment data by aligning the plurality of latch data in parallel; And 상기 복수 개의 노멀 스트로브 신호와 상기 복수 개의 DBI 스트로브 신호에 응답하여, 상기 복수 개의 정렬 데이터를 각각 증폭 구동하여 상기 코어 회로에 전달하는 데이터 구동부;A data driver for amplifying and driving the plurality of alignment data to the core circuit in response to the plurality of normal strobe signals and the plurality of DBI strobe signals; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.And a data input circuit of the semiconductor memory device. 제 8 항에 있어서,The method of claim 8, 상기 데이터 구동부는 상기 복수 개의 정렬 데이터 중 해당 노멀 스트로브 신호가 인에이블 된 정렬 데이터에 대해서는 비반전 구동 동작을 수행하고, 해당 DBI 스트로브 신호가 인에이블 된 정렬 데이터에 대해서는 반전 구동 동작을 수행하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.The data driver is configured to perform a non-inverted driving operation on the alignment data in which the corresponding normal strobe signal is enabled among the plurality of alignment data, and to perform an inversion driving operation on the alignment data in which the corresponding DBI strobe signal is enabled. A data input circuit of a semiconductor memory device. 제 9 항에 있어서,The method of claim 9, 상기 데이터 구동부는 상기 해당 노멀 스트로브 신호, 상기 해당 DBI 스트로브 신호 및 상기 데이터 입력 스트로브 신호에 응답하여 각각 상기 복수 개의 정렬 데이터 중 기 할당된 한 개의 데이터를 증폭 구동하여 상기 코어 회로에 전달하는 복수 개의 증폭 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.The data driver amplifies and drives one data among the plurality of alignment data and amplifies the data to the core circuit in response to the normal strobe signal, the DBI strobe signal, and the data input strobe signal. A data input circuit of a semiconductor memory device comprising a driver. 제 10 항에 있어서,The method of claim 10, 상기 복수 개의 증폭 구동부 각각은,Each of the plurality of amplification drivers, 상기 데이터 입력 스트로브 신호에 응답하여 제 1 노드에 전원을 공급하는 전원 공급부;A power supply unit supplying power to a first node in response to the data input strobe signal; 상기 해당 노멀 스트로브 신호와 상기 해당 DBI 스트로브 신호에 응답하여 상기 기 할당된 정렬 데이터를 증폭 구동하여 상기 제 1 노드의 전위를 제어하는 증폭부; 및An amplifier configured to amplify and drive the pre-allocated alignment data in response to the normal strobe signal and the DBI strobe signal to control the potential of the first node; And 상기 제 1 노드에 인가된 전위를 래치 및 구동하여 상기 코어 회로에 전달하는 래치 구동부;A latch driver for latching and driving a potential applied to the first node to transfer the potential to the core circuit; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 입력 회로.And a data input circuit of the semiconductor memory device.
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KR20050004600A (en) * 2003-07-03 2005-01-12 삼성전자주식회사 Semiconductor device with data inversion scheme

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