KR100934104B1 - Semiconductor package molding die and semiconductor package manufacturing method using the same - Google Patents
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Abstract
인쇄회로기판의 부러짐과 휘어짐을 방지할 수 있는 반도체 패키지 성형 금형 및 이를 이용한 반도체 패키지 제조 방법을 개시한다. 본 발명에 따른 반도체 패키지 성형 금형은 복수의 반도체 칩이 부착된 인쇄회로기판 상에서, 일정 개수의 반도체 칩을 블록으로 그룹화하여 봉지하는 성형 금형으로서, 일정 개수의 반도체 칩을 블록으로 그룹화하여 봉지하는 복수 개의 캐비티 및 복수 개의 캐비티 중 인접한 두 개의 캐비티의 사이 공간인 중간 영역에 형성되며, 인접한 하나의 캐비티와 연결되는 확장 캐비티를 포함한다. Disclosed are a semiconductor package molding die capable of preventing breakage and bending of a printed circuit board and a method of manufacturing a semiconductor package using the same. The semiconductor package molding die according to the present invention is a molding die for encapsulating a predetermined number of semiconductor chips into blocks on a printed circuit board to which a plurality of semiconductor chips are attached. It is formed in the middle region, which is a space between the two cavities and the adjacent two cavities of the plurality of cavities, and includes an expansion cavity connected to one adjacent cavity.
성형 금형, 봉지재, 인쇄회로기판, 캐비티 Molding mold, encapsulant, printed circuit board, cavity
Description
본 발명은 반도체 패키지 성형 금형 및 이를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 특히 복수의 반도체 칩을 블록으로 그룹화하여 봉지하는 반도체 패키지 성형 금형 및 이를 이용한 반도체 패키지의 제조 방법에 관한 것이다. BACKGROUND OF THE
최근 개인용컴퓨터, 휴대폰, 개인정보단말기 등과 같은 각종 휴대용 정보통신기기를 비롯한 대부분의 전자 제품들이 소형화, 경량화 및 고기능화되면서 데이터 처리용량이 크게 증가하는 방향으로 나아가고 있다. 이와 같은 추세에 따라 반도체 패키지의 경우에도 패키지 크기를 반도체 칩의 크기에 맞춘 칩 스케일 패키지가 크게 각광받고 있다.Recently, as most electronic products including various portable information communication devices such as personal computers, mobile phones, personal information terminals, etc. are miniaturized, light weighted, and highly functionalized, data processing capacity is increasing. According to such a trend, even in the case of a semiconductor package, a chip scale package that matches the size of a package to the size of a semiconductor chip is gaining much attention.
이와 같은 칩 스케일 패키지는, 그 제조 방법들에 따라 다양하게 분류되기도 하는데, 여러 제조 방법들 중 하나는 반도체칩을 박형 인쇄회로기판에 결합시킨 상태에서 제조 공정들을 수행하는 방법이다. 이때 생산성 향상을 위하여 최종적인 반도체 패키지로 분리되기 전까지는 여러 개의 패키지 영역을 포함하는 블록으로 그룹화되어 봉지되고 최종적으로 각각의 반도체 패키지로 분리하게 된다. 또한 봉지 재가 인쇄회로기판 전면에 사용될 경우에는 휘어짐이 심하게 나타날 수 있으므로, 몇 개의 블록으로 분리하여 작업을 진행하게 된다. Such chip scale packages are classified into various types according to their manufacturing methods. One of several manufacturing methods is a method of performing manufacturing processes in a state in which a semiconductor chip is bonded to a thin printed circuit board. In this case, until the semiconductor package is separated into final semiconductor packages for improvement in productivity, the semiconductor package is grouped and encapsulated into blocks including several package regions and finally separated into individual semiconductor packages. In addition, when the encapsulant is used on the front surface of the printed circuit board, the warpage may be severe, so the work is performed by separating into several blocks.
그런데 통상적으로 칩 스케일 패키지 제조에 사용되는 박형 인쇄회로기판은 통상의 반도체 패키지 제조에 사용되는 인쇄회로기판에 비하여 상대적으로 매우 얇은 두께를 갖는다. 예를 들면, 통상의 칩 스케일 패키지 제조에 사용되는 인쇄회로기판의 두께는 대략 0.20㎜∼0.50㎜ 정도이지만, 박형 인쇄회로기판의 경우에는 대략 0.15㎜ 이하의 두께를 갖는다. 이와 같은 박형 인쇄회로기판은, 매우 얇은 두께를 가지기 때문에, 그 결과로써 잘 휘어져서 반도체 패키지 제조를 하는데 있어서 많은 어려움을 제공한다. However, a thin printed circuit board generally used in the manufacture of chip scale packages has a relatively thin thickness compared to the printed circuit board used in the manufacture of conventional semiconductor packages. For example, the thickness of a printed circuit board used for manufacturing a typical chip scale package is about 0.20 mm to 0.50 mm, but a thin printed circuit board has a thickness of about 0.15 mm or less. Such thin printed circuit boards have very thin thicknesses, and as a result, they flex well and present a great deal of difficulty in manufacturing semiconductor packages.
도 1은 종래 기술에 따른 반도체 패키지를 제조하기 위한 인쇄회로기판 및 캐리어의 모습이다. 1 is a view of a printed circuit board and a carrier for manufacturing a semiconductor package according to the prior art.
도 1을 참조하면 캐리어(carrier, 20)를 인쇄회로기판(1)에 결합시킨 상태에서 반도체 패키지 제조공정을 진행한다. 이때 인쇄회로기판(1)은 복수의 패키지 영역(12)이 포함되는 블록 영역(10)과 블록 영역(10)의 사이인 중간 영역(15)은 가지고 있다. 이 방법에 의하면, 인쇄회로기판(1)이 캐리어(20)에 의해 지지되므로, 반도체 패키지 제조공정이 진행되는 과정에서도 잘 휘어지지 않는다. 캐리어(20)는 잘 휘지 않는 재질, 예컨대 서스(SUS) 재질과 같이 메탈 소재로 이루어질 수 있다. 캐리어(20)의 중앙은 인쇄회로기판(1)의 배면을 노출시킬 수 있는 빈 공간으로 설계되어 있다. 이와 같은 인쇄회로기판(1)과 캐리어(20)의 결합을 위해서는, 접착 테이프를 사용하여 인쇄회로기판(1)을 캐리어(20)에 고정시킨다. 따라서 반도체 패 키지 제조공정을 진행하기 전에 부수적으로 인쇄회로기판(1)과 캐리어(20)의 정렬단계 및 부착단계가 추가적으로 요구되며, 더욱이 반도체 패키지 완성 후에는 캐리어(20)를 재사용하기 위하여 캐리어(20)에서 접착테이프를 제거하는 단계도 추가로 요구된다. Referring to FIG. 1, a semiconductor package manufacturing process is performed in a state in which a
도 2 내지 도 4는 종래 기술에 따른 반도체 패키지를 제조하기 위한 봉지재 형성 단계의 인쇄회로기판의 상면, 하면 및 단면도이다. 2 to 4 are top, bottom, and cross-sectional views of a printed circuit board of an encapsulant forming step for manufacturing a semiconductor package according to the prior art.
도 2 내지 도 4를 참조하면, 인쇄회로기판(1)의 상면은 블록 영역(10) 상에 봉지재(40)가 형성된다. 반면 인쇄회로기판(1)의 하면에는 봉지재(40)가 형성되지 않는다. 단면을 살펴보면, 하나의 블록 영역(10) 상에는 복수의 반도체 칩(30)이 부착된 채, 봉지재(40)로 함께 밀봉되는 몰드 블록이 형성된다. 각 반도체 칩(30)은 후속 공정에서 패키지 영역(12) 별로 분리되어 개별 반도체 패키지가 형성된다. 그리고 블록 영역(10)들의 사이인 중간 영역(15)에는 봉지재(40)가 형성되지 않는다. 2 to 4, an encapsulant 40 is formed on the
따라서 캐리어와 같이 별도의 지지 구조 없이 얇은 두께의 인쇄회로기판(1)으로 반도체 패키지 제조 공정을 진행할 경우에, 봉지재의 무게로 인하여 몰드 블록(mold block) 사이가 부러질 가능성이 높으며 이로 인하여 이후 공정 진행에 어려움이 많고 생산성이 저하된다. 또한 이로 인한 공정 불량이 발생한다.Therefore, when the semiconductor package manufacturing process is performed with a thin printed
본 발명이 해결하고자 하는 기술적 과제는 반도체 패키지를 제조하는 데에 있어서, 상기한 문제점들을 해결하기 위하여 별도의 지지 구조가 필요없이 봉지재를 형성할 수 있는 반도체 패키지 성형 금형을 제공하는데에 있다.The technical problem to be solved by the present invention is to provide a semiconductor package molding die that can form an encapsulant without a separate support structure in order to solve the above problems in manufacturing a semiconductor package.
또한 본 발명이 해결하고자 하는 다른 기술적 과제는 상기 반도체 패키지 성형 금형을 이용한 반도체 패키지 제조 방법을 제공하는데에 있다. In addition, another technical problem to be solved by the present invention is to provide a semiconductor package manufacturing method using the semiconductor package molding die.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지 성형 금형을 제공한다.In order to achieve the above technical problem, the present invention provides a semiconductor package molding die as follows.
본 발명에 따른 반도체 패키지 성형 금형은 복수의 반도체 칩이 부착된 인쇄회로기판 상에서, 일정 개수의 반도체 칩을 블록으로 그룹화하여 봉지하는 성형 금형으로서, 상기 일정 개수의 반도체 칩을 블록으로 그룹화하여 봉지하는 복수 개의 캐비티 및 인접한 두 개의 캐비티의 사이 공간에 인접한 하나의 캐비티와 연결되는 확장 캐비티가 형성된다. 상기 확장 캐비티의 깊이는 상기 캐비티의 깊이보다 작은 값을 가지는 것이 바람직하다. 그리고 상기 확장 캐비티는 인접한 하나의 캐비티와 연결되는 제1 확장 캐비티 및 인접한 다른 하나의 캐비티와 연결되는 제2 확장 캐비티를 포함할 수 있다. The semiconductor package molding die according to the present invention is a molding die that encapsulates a predetermined number of semiconductor chips into blocks on a printed circuit board to which a plurality of semiconductor chips are attached, and encapsulates the predetermined number of semiconductor chips into blocks. An expansion cavity is formed which is connected to one cavity adjacent to the space between the plurality of cavities and two adjacent cavities. Preferably, the depth of the expansion cavity has a smaller value than the depth of the cavity. The expansion cavity may include a first expansion cavity connected to one adjacent cavity and a second expansion cavity connected to another adjacent cavity.
상기 제1 확장 캐비티 및 상기 제2 확장 캐비티는 연결된 캐비티부터 상기 중간 영역에 인접한 두 개의 캐비티의 사이의 중심선보다 더 확장되어 상기 중심선 상 및 상기 중심선의 일부 수평선 상에서 상기 제1 및 제2 확장 캐비티가 함께 존재하는 부분이 있도록 할 수 있다. The first expansion cavity and the second expansion cavity extend more than a centerline between a connected cavity and two cavities adjacent to the intermediate region such that the first and second expansion cavities are located on the centerline and on some horizontal line of the centerline. You can have parts that exist together.
상기 성형 금형은, 상기 복수의 반도체 칩이 부착된 인쇄회로기판의 하면에 접하는 하부 성형 금형을 포함하고, 상기 하부 성형 금형은, 상기 중간 영역에 대응하는 상기 인쇄회로기판의 하면을 봉지하는 보조 캐비티를 포함할 수 있다. 상기 보조 캐비티는 상기 확장 캐비티에 대응하는 상기 인쇄회로기판의 하면을 봉지하는 것이 바람직하다. The molding die includes a lower molding die in contact with a lower surface of the printed circuit board to which the plurality of semiconductor chips are attached, and the lower molding die includes an auxiliary cavity for sealing a lower surface of the printed circuit board corresponding to the intermediate region. It may include. The auxiliary cavity may encapsulate the lower surface of the printed circuit board corresponding to the expansion cavity.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지 제조 방법을 제공한다.In order to achieve the above another technical problem, the present invention provides a method for manufacturing a semiconductor package as follows.
본 발명에 따른 반도체 패키지 제조 방법은 일정 개수의 반도체 칩이 각각 부착될 복수 개의 블록 영역 및 인접한 두개의 블록 영역의 사이 공간인 중간 영역을 포함하는 인쇄회로기판을 준비하는 단계, 상기 인쇄회로기판 상에 반도체 칩을 부착하는 단계, 상기 블록 영역에 상기 일정 개수의 반도체 칩을 밀봉하는 봉지재를 형성하는 단계 및 상기 봉지재가 형성된 인쇄회로기판을 개별 반도체 칩이 포함되는 반도체 패키지로 분리하는 단계를 포함하고, 상기 봉지재를 형성하는 단계는, 상기 중간 영역에 형성되고 인접한 블록 영역에 형성된 하나의 봉지재와 연결되는 확장 봉지재를 함께 형성한다. A method of manufacturing a semiconductor package according to the present invention includes preparing a printed circuit board including a plurality of block regions to which a predetermined number of semiconductor chips are attached, and an intermediate region that is a space between two adjacent block regions. Attaching a semiconductor chip to the semiconductor substrate; forming an encapsulant for sealing the predetermined number of semiconductor chips in the block region; and separating the printed circuit board on which the encapsulant is formed into a semiconductor package including individual semiconductor chips. The forming of the encapsulant may include forming an expansion encapsulant formed in the intermediate region and connected to one encapsulant formed in an adjacent block region.
상기 확장 봉지재의 형성 두께는 상기 봉지재의 형성 두께보다 작은 값을 가질 수 있다. 그리고 상기 확장 봉지재는 인접한 하나의 봉지재와 연결되는 제1 확장 봉지재 및 인접한 다른 하나의 봉지재와 연결되는 제2 확장 봉지재를 포함할 수 있다. The formation thickness of the expansion encapsulant may have a value smaller than the formation thickness of the encapsulation material. The expansion encapsulant may include a first expansion encapsulation material connected to one adjacent encapsulation material and a second expansion encapsulation material connected to another adjacent encapsulation material.
상기 봉지재를 형성하는 단계는, 상기 인쇄회로기판의 상기 중간 영역에 대응하는 하면에 보조 봉지재를 함께 형성할 수 있다. 특히 상기 보조 봉지재는, 상기 확장 봉지재에 대응되는 상기 인쇄회로기판의 하면을 봉지할 수 있다. The forming of the encapsulant may include forming an auxiliary encapsulant together on a lower surface corresponding to the intermediate region of the printed circuit board. In particular, the auxiliary encapsulant may encapsulate the lower surface of the printed circuit board corresponding to the expansion encapsulant.
상기 제1 확장 봉지재 및 상기 제2 확장 봉지재는 연결된 봉지재부터 상기 중간 영역에 인접한 두 개의 봉지재의 사이의 중심선보다 더 연장될 수 있다. The first expansion encapsulant and the second expansion encapsulant may extend from a connected encapsulant to a centerline between two encapsulants adjacent to the intermediate region.
상기 반도체 패키지로 분리하는 단계는, 상기 확장 봉지재를 상기 반도체 패키지로부터 분리하여 인쇄회로기판의 부러짐 또는 휘어짐에만 사용되도록 할 수 있다. In the separating of the semiconductor package, the expansion encapsulant may be separated from the semiconductor package so as to be used only for breaking or bending the printed circuit board.
본 발명에 따른 반도체 패키지 성형 금형 및 반도체 패키지 제조 방법은 반도체 패키지를 제조하는 과정에서 인쇄회로기판이 봉지재의 무게로 인하여 부러짐을 방지할 수 있다. 특히 캐리어와 같은 별도의 지지 구조 없이 부러짐을 방지할 수 있으므로, 캐리어 정렬과 부착 등의 공정 단계가 불필요하고, 캐리어 분리 후 캐리어에서 접착테이프를 제거하는 단계도 불필요하다. 따라서 공정이 단순화되어 생산성이 향상되며 제조 비용이 절감된다. The semiconductor package molding die and the semiconductor package manufacturing method according to the present invention can prevent the printed circuit board from being broken due to the weight of the encapsulant in the process of manufacturing the semiconductor package. In particular, since the breakage can be prevented without a separate support structure such as a carrier, a process step such as carrier alignment and attachment is unnecessary, and a step of removing the adhesive tape from the carrier after carrier separation is also unnecessary. This simplifies the process, increasing productivity and reducing manufacturing costs.
또한 인쇄회로기판의 상/하면에 모두 추가적인 봉지재를 사용하여 봉지재로 인한 인쇄회로기판의 휘어짐 또한 방지할 수 있다. In addition, by using an additional encapsulant on both the upper and lower surfaces of the printed circuit board, the bending of the printed circuit board due to the encapsulant may also be prevented.
이하에서는 바람직한 실시 예를 통해 당업자가 본 발명을 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다. 그러나 다음에 예시하는 본 발명의 실시 예는 동일한 발명의 범위 내에서 여러 가지 다른 형태로 변형될 수 있으며 본 발명의 범위가 다음에 상술하는 실시 예 및 첨부 도면에 도시된 바에 한정되는 것은 아니다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.Hereinafter will be described in detail to enable those skilled in the art to easily understand and reproduce the present invention through the preferred embodiments. However, embodiments of the present invention illustrated below may be modified in various other forms within the scope of the same invention, and the scope of the present invention is not limited to the embodiments described below and the accompanying drawings. In the following description, when a component is described as being on top of another component, it may be directly on top of another component, and a third component may be interposed therebetween. In addition, in the drawings, the thickness or size of each component is exaggerated for convenience and clarity of description, and parts irrelevant to the description are omitted. Like numbers refer to like elements in the figures. On the other hand, the terms used are used only for the purpose of illustrating the present invention and are not used to limit the scope of the invention described in the meaning or claims.
도 5는 본 발명의 실시 예에 따른 봉지재를 형성한 단계의 인쇄회로기판의 상면을 보여주는 개략도이다.5 is a schematic view showing a top surface of a printed circuit board at the stage of forming an encapsulant according to an embodiment of the present invention.
도 5를 참조하면, 인쇄회로기판(100)은 복수의 블록 영역(110) 및 블록 영역 간의 공간인 중간 영역(150)을 포함한다. 미도시되었으나, 각 블록 영역(110)은 도 1에서 보인 것과 같이 복수의 패키지 영역을 포함하고 있다. 따라서 각 블록 영역(110)은 복수의 반도체 칩을 함께 밀봉하게 된다. 각 블록 영역(110) 상에는 봉지재(400)가 형성되어 있다. 봉지재(400)는 예를 들면, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)로 이루어질 수 있다. Referring to FIG. 5, the
두 개의 블록 영역(110) 간의 공간인 중간 영역(150)에는 확장 봉지재(450)가 형성되어 있다. 확장 봉지재(450)는 예를 들면, 봉지재(400)와 마찬가지로 에폭 시 몰딩 컴파운드로 이루어질 수 있다. 확장 봉지재(450)는 중간 영역(150)에 인접한 두 개의 봉지재(400) 중에서 한 개의 봉지재(400)와 연결되도록 형성된다. An
확장 봉지재(450)는 복수 개가 형성될 수 있다. 확장 봉지재(450)는 예를 들면, 도면에 보인 것과 같이 중간 영역(150)에 인접한 하나의 봉지재(400)와 연결되는 제1 확장 봉지재(452)와 다른 하나의 봉지재(400)와 연결되는 제2 확장 봉지재(454)를 포함할 수 있다. 제1 확장 봉지재(452) 및 제2 확장 봉지재(454)도 각각 복수 개가 형성될 수 있음을 물론이다. 각 확장 봉지재(450)들은 다른 확장 봉지재(450)들과는 연결되지 않고, 하나의 봉지재(400)와만 연결이 된다. A plurality of
제1 확장 봉지재(452) 및 제2 확장 봉지재(454)는 각각 연결된 봉지재(400)부터 연결되지 않은 다른 인접한 봉지재(400) 방향으로 중간 영역(150) 폭의 절반 이상이 되도록 연장된다. 즉, 중간 영역(150)에 인접한 두 개의 봉지재(400)의 사이에 가상의 중심선을 고려할 때, 제1 확장 봉지재(452) 및 제2 확장 봉지재(454)는 각각 연결된 봉지재(400)로부터 상기 가상의 중심선을 넘도록 연장되어 있다. 물론 중간 영역(150)의 전체 폭보다는 짧게 연장되어 다른 봉지재(400)와는 연결되지 않는다. 즉 상기 가상의 중심선 상에는 제1 확장 봉지재(452) 및 제2 확장 봉지재(454)가 모두 형성되도록 한다. The
따라서 확장 봉지재(450)는 각 봉지재(400) 들의 무게로 인하여 중간 영역에서 인쇄회로기판(100)이 부러지는 것을 막을 수 있다. 특히 제1 확장 봉지재(452) 및 제2 확장 봉지재(454)가 엇갈리는 구조로 형성되면서 각각 하나의 봉지재(400)와만 연결되고 다른 봉지재(400)와는 연결되지 않으므로 봉지재(400)로 인한 휘어 짐 또한 방지할 수 있다. Therefore, the
도 6는 본 발명의 실시 예에 따른 봉지재를 형성한 단계의 인쇄회로기판의 하면을 보여주는 개략도이다.6 is a schematic view showing a bottom surface of a printed circuit board at the stage of forming an encapsulant according to an embodiment of the present invention.
도 6을 참조하면, 중간 영역(150)에 대응하는 인쇄회로기판(100)의 하면에는 보조 봉지재(455)가 형성될 수 있다. 보조 봉지재(455)는 예를 들면, 봉지재(400) 및 확장 봉지재(450)와 마찬가지로 에폭시 몰딩 컴파운드로 이루어질 수 있다. 보조 봉지재(455)가 형성되는 인쇄회로기판(100)의 하면에는 블록 영역(110)에 대응하는 위치에 별도의 봉지재가 형성되지 않기 때문에, 보조 봉지재(455)의 형성 위치는 큰 제약을 받지는 않는다. 그러나 바람직하게는 보조 봉지재(455)는 인쇄회로기판(100)의 상면에 형성된 확장 봉지재(450)의 위치에 대응되는 인쇄회로기판(100)의 하면 상에 형성되는 것이 바람직하다. Referring to FIG. 6, an
따라서 한쪽 면, 즉 상면에만 확장 봉지재(450)를 사용하는 것보다 하면에 보조 봉지재(455)를 함께 사용하면 인쇄회로기판(100)의 중간 영역(150)을 상하면에서 잡아줄 수 있으므로 중간 영역에서 부러짐이 발생하는 것을 더욱 견고하게 막아줄 수 있다. 보조 봉지재(455)의 두께는 확장 봉지재(450)와 달리 봉지재(400)의 두께보다 두꺼울 수도 있고, 얇을 수도 있다. Therefore, when the
보조 봉지재(455)는 상면의 봉지재(400) 및 확장 봉지재(450)와 별도의 봉지 수지 주입부(미도시)를 만들어서 형성할 수도 있고, 인쇄회로기판(100)의 확장 봉지재(450) 형성 위치에 상면과 하면을 연결하는 구멍(미도시)을 형성하여 봉지 수지가 주입되도록 하여 형성할 수도 있다. The
도 7는 본 발명의 실시 예의 변형에 따른 봉지재를 형성한 단계의 인쇄회로기판의 하면을 보여주는 개략도이다.7 is a schematic view showing a bottom surface of a printed circuit board at the stage of forming an encapsulant according to a modification of the embodiment of the present invention.
도 7을 참조하면, 도 6에 보인 것과 달리 보조 봉지재(455)는 중간 영역(150)의 상기 가상의 중심선에 대응하는 곳을 기준으로 확장 봉지재(450)에 대칭하도록 형성된다. Referring to FIG. 7, unlike the example shown in FIG. 6, the
도 8은 본 발명의 실시 예에 따른 봉지재를 형성한 단계의 인쇄회로기판의 단면을 나타내는 개략도이다. 구체적으로는 도 5의 VIII-VIII 선을 따라 절단한 단면도이다.8 is a schematic view showing a cross section of a printed circuit board at the stage of forming an encapsulant according to an embodiment of the present invention. Specifically, it is sectional drawing cut along the line VIII-VIII of FIG.
도 8을 참조하면, 블록 영역(110) 상에는 복수의 반도체 칩(300)이 부착되어 있고, 블록 영역(100) 상의 반도체 칩(300)들은 그룹화하여 봉지재(400)로 밀봉된다. 즉, 블록 영역(110) 및 중간 영역(150)을 포함하는 인쇄회로기판(100) 상에 반도체 칩(300)을 부착한 후, 블록 영역(110)을 하나의 단위로 하여 밀봉하도록 봉지재(400)를 형성한다. 이때 반도체 칩(300)은 블록 영역(110) 내에 존재하는 복수의 패키지 영역(120) 상에 각각 부착되게 된다. Referring to FIG. 8, a plurality of
봉지재(400)를 형성하면서 확장 봉지재(454) 및 보조 봉지재(458)도 함께 형성한다. 확장 봉지재(454)는 인쇄회로기판(100) 상면의 중간 영역(150)에 형성되며, 보조 봉지재(458)는 중간 영역(150)에 대응하는 인쇄회로기판(100) 하면에 각각 형성한다. 이때 확장 봉지재(454) 및 보조 봉지재(458)의 두께는 각각 봉지재(400)의 형성 두께보다 작은 값을 가지도록 형성할 수 있다. While forming the
보조 봉지재(458)는 도시한 것과 같이 확장 봉지재(454)가 형성된 위치에 대 응하는 인쇄회로기판(100)의 하면에 형성할 수도 있고, 도 7에 보인 것과 같이 상기 가상의 중심선에 대칭이 되도록 형성할 수도 있다. The
후속 공정에서 각 패키지 영역(120)이 분리되도록 봉지재(400) 및 인쇄회로기판(100)을 절단하여 반도체 패키지를 완성하게 된다. 이 과정에서 보조 봉지재(454) 및 확장 봉지재(458)는 절단되면서 분리되어 실제 완성된 상기 반도체 패키지에는 사용되지 않게 된다. In the subsequent process, the
도 9는 본 발명의 실시 예에 따른 봉지재 및 확장 봉지재를 형성하기 위한 상부 성형 금형을 나타내는 개략도이다. 9 is a schematic view showing an upper molding die for forming an encapsulant and an expansion encapsulant according to an embodiment of the present invention.
도 9를 참조하면, 상부 성형 금형(500)은 인쇄회로기판(100)의 상면을 향하는 방향에서 보면 복수개의 캐비티(510) 및 확장 캐비티(520)를 가지고 있다. 캐비티(510)는 봉지재(400)를 형성하는데 사용되는 공간이며, 확장 캐비티(520)는 확장 봉지재(450)을 형성하는데 사용되는 공간이다. 확장 봉지재(450)는 두 개의 캐비티(500)의 사이인 중간 영역에 형성되며, 인접한 두 개의 캐비티(500) 중에서 한 개의 캐비티(500)와 연결되도록 형성된다. Referring to FIG. 9, the upper forming
확장 캐비티(520)는 복수 개가 형성될 수 있다. 확장 캐비티(520)는 예를 들면, 도면에 보인 것과 같이 인접한 두 개의 캐비티(500) 중 하나의 캐비티(500)와 연결되는 제1 확장 캐비티(522)와 다른 하나의 캐비티(500)와 연결되는 제2 확장 캐비티(524)를 포함할 수 있다. 제1 확장 캐비티(522) 및 제2 확장 캐비티(524)도 각각 복수 개가 형성될 수 있음을 물론이다. 각 확장 캐비티(520)들은 다른 확장 캐비티(520)들과는 연결되지 않고, 하나의 캐비티(500)와만 연결이 된다. A plurality of
제1 확장 캐비티(522) 및 제2 확장 캐비티(524)는 각각 연결된 캐비티(500)부터 연결되지 않은 다른 인접한 캐비티(500) 방향으로 2개의 캐비티(500)의 사이인 중간 영역 폭의 절반 이상이 되도록 연장된다. 즉, 인접한 두 개의 캐비티(500)의 사이인 중간 영역에 가상의 중심선을 고려할 때, 제1 확장 캐비티(522) 및 제2 확장 캐비티(524)는 각각 연결된 캐비티(500)로부터 상기 가상의 중심선을 넘도록 연장되어 있다. 물론 2개의 캐비티(500)의 사이인 중간 영역의 전체 폭보다는 짧게 연장되어 다른 캐비티(500)와는 연결되지 않는다. The
도 10는 본 발명의 실시 예에 따른 봉지재 및 확장 봉지재를 형성하기 위한 상부 성형 금형의 단면을 나타내는 개략도이다. 구체적으로는 도 9의 X-X 선을 따라 절단한 단면도이다. 10 is a schematic view showing a cross section of an upper molding die for forming an encapsulant and an expansion encapsulant according to an embodiment of the present invention. Specifically, it is sectional drawing cut along the X-X line of FIG.
도 10을 참조하면, 확장 캐비티(524)의 깊이는 캐비티(510)의 깊이에 비해서 작은 값을 가지게 된다. 그 결과 확장 봉지재(450)는 봉지재(400)에 비해서 두께가 얇게 된다.Referring to FIG. 10, the depth of the
도 11은 본 발명의 실시 예에 따른 보조 봉지재를 형성하기 위한 하부 성형 금형의 개략도이다. 11 is a schematic view of a lower molding die for forming an auxiliary encapsulant according to an embodiment of the present invention.
도 11를 참조하면, 하부 성형 금형(550)은 인쇄회로기판(100)의 하면을 향하는 방향에서 보면 보조 캐비티(560)를 가지고 있다. 보조 캐비티(560)는 보조 봉지재(455)을 형성하는데 사용되는 공간이다. 보조 캐비티(560)의 위치는 보조 봉지재(455)의 위치에 대하여 상술한 바와 같이 상부 성형 금형(500)의 두 개의 캐비티(500)의 사이인 중간 영역에 대응되는 위치에 형성된다. 예를 들면, 확장 캐비 티(520)에 대응하는 위치에 보조 캐비티(560)가 형성될 수도 있고, 확장 캐비티(520)와 대칭되는 위치에 보조 캐비티(560)가 형성될 수도 있다.Referring to FIG. 11, the lower forming
상부 성형 금형(500) 및 하부 성형 금형(550)은 반도체 칩(300)이 부착된 인쇄회로기판의 상하면과 접착한 후 봉지재를 형성하도록 한다. 상부 성형 금형(500) 및 하부 성형 금형(550)에는 도시하지는 않았으나 봉지재의 주입을 위한 주입부, 공기 또는 분출 가스의 배출을 위한 에어 벤트 등이 형성되어 있을 수 있다. The
도 12는 본 발명의 실시 예에 따른 봉지재 및 확장 봉지재를 형성하기 위한 하부 성형 금형의 단면을 나타내는 개략도이다. 구체적으로는 도 11의 XII-XII 선을 따라 절단한 단면도이다. 12 is a schematic view showing a cross section of a lower molding die for forming an encapsulant and an expansion encapsulant according to an embodiment of the present invention. Specifically, it is sectional drawing cut along the XII-XII line of FIG.
도 1은 종래 기술에 따른 반도체 패키지를 제조하기 위한 인쇄회로기판 및 캐리어의 모습이다. 1 is a view of a printed circuit board and a carrier for manufacturing a semiconductor package according to the prior art.
도 2 내지 도 4는 종래 기술에 따른 반도체 패키지를 제조하기 위한 봉지재 형성 단계의 인쇄회로기판의 상면, 하면 및 단면도이다. 2 to 4 are top, bottom, and cross-sectional views of a printed circuit board of an encapsulant forming step for manufacturing a semiconductor package according to the prior art.
도 5 및 도 6은 는 본 발명의 실시 예에 따른 봉지재를 형성한 단계의 인쇄회로기판의 상면 및 하면을 보여주는 개략도이다.5 and 6 are schematic views showing the top and bottom surfaces of a printed circuit board at the stage of forming an encapsulant according to an embodiment of the present invention.
도 7는 본 발명의 실시 예의 변형에 따른 봉지재를 형성한 단계의 인쇄회로기판의 하면을 보여주는 개략도이다.7 is a schematic view showing a bottom surface of a printed circuit board at the stage of forming an encapsulant according to a modification of the embodiment of the present invention.
도 8은 본 발명의 실시 예에 따른 봉지재를 형성한 단계의 인쇄회로기판의 단면을 나타내는 개략도이다. 8 is a schematic view showing a cross section of a printed circuit board at the stage of forming an encapsulant according to an embodiment of the present invention.
도 9 및 도 10은 본 발명의 실시 예에 따른 봉지재 및 확장 봉지재를 형성하기 위한 상부 성형 금형을 나타내는 개략도 및 그 단면도이다. 9 and 10 are a schematic view and a cross-sectional view showing an upper molding die for forming an encapsulant and an expansion encapsulant according to an embodiment of the present invention.
도 11 및 도 12는 본 발명의 실시 예에 따른 보조 봉지재를 형성하기 위한 하부 성형 금형의 개략도 및 그 단면도이다. 11 and 12 are a schematic view and a cross-sectional view of a lower molding die for forming an auxiliary encapsulant according to an embodiment of the present invention.
<도면의 주요부분에 대한 설명><Description of main parts of drawing>
100 : 인쇄회로기판, 110 : 블록 영역, 120 : 패키지 영역, 150 : 중간 영역, 300 : 반도체 칩, 400 : 봉지재, 450 : 확장 봉지재, 455 : 보조 봉지재, 500 : 상부 성형 금형, 510 : 캐비티, 520 : 확장 캐비티, 550 : 하부 성형 금형, 560 : 보조 캐비티100: printed circuit board, 110: block area, 120: package area, 150: middle area, 300: semiconductor chip, 400: encapsulation material, 450: expansion encapsulation material, 455: auxiliary encapsulation material, 500: upper forming mold, 510 : Cavity, 520: expansion cavity, 550: lower molding mold, 560: auxiliary cavity
Claims (13)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070133565A KR100934104B1 (en) | 2007-12-18 | 2007-12-18 | Semiconductor package molding die and semiconductor package manufacturing method using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070133565A KR100934104B1 (en) | 2007-12-18 | 2007-12-18 | Semiconductor package molding die and semiconductor package manufacturing method using the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090065989A KR20090065989A (en) | 2009-06-23 |
| KR100934104B1 true KR100934104B1 (en) | 2009-12-29 |
Family
ID=40994158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070133565A KR100934104B1 (en) | 2007-12-18 | 2007-12-18 | Semiconductor package molding die and semiconductor package manufacturing method using the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100934104B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20050218499A1 (en) | 2004-03-31 | 2005-10-06 | Advanced Semiconductor Engineering, Inc. | Method for manufacturing leadless semiconductor packages |
| US20050258552A1 (en) | 2004-05-18 | 2005-11-24 | Kim Sung J | Semiconductor molding method and structure |
| KR20070041337A (en) * | 2005-10-13 | 2007-04-18 | 토와 가부시기가이샤 | Resin sealing and molding method of electronic component |
-
2007
- 2007-12-18 KR KR1020070133565A patent/KR100934104B1/en not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| KR20090065989A (en) | 2009-06-23 |
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