KR100931441B1 - 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및플라즈마 디스플레이 장치 Download PDF

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Abstract

휘도 및 콘트라스트가 강조된 화상의 표시, 또는, 보다 흑에 가까운 중간 계조를 표시하는 것을 목적으로 하며, 제 1 및 제 2 서브필드 구성 중 어느 하나가 선택된다.
제 1 서브필드 구성에서는, 표시 휘도가 가장 낮은 서브필드의 기입 펄스의 폭이 그 이외의 서브필드의 기입 펄스의 폭 이하임과 아울러, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압보다도 높게 설정된다.
제 2 서브필드 구성에서는, 표시 휘도가 가장 낮은 서브필드의 기입 펄스의 폭이 그 이외의 서브필드의 기입 펄스의 폭보다도 큼과 아울러, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 어느 하나의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정된다.

Description

플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치{DRIVE DEVICE AND DRIVE METHOD OF PLASMA DISPLAY PANEL, AND PLASMA DISPLAY DEVICE}
본 발명은 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법, 및 그것을 이용한 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 패널(이하, 「패널」이라고 약기함)로서 대표적인 교류 면방전형 패널은 대향 배치된 전면판과 배면판 사이에 다수의 방전 셀을 구비한다.
전면판은 전면 유리 기판, 복수의 표시 전극, 유전체층 및 보호층에 의해 구성된다. 각 표시 전극은 한 쌍의 주사 전극 및 유지 전극으로 이루어진다. 복수의 표시 전극은, 전면 유리 기판 상에 서로 평행하게 형성되고, 그들의 표시 전극을 덮도록 유전체층 및 보호층이 형성되어 있다.
배면판은 배면 유리 기판, 복수의 데이터 전극, 유전체층, 복수의 격벽 및 형광체층에 의해 구성된다. 배면 유리 기판 상에 복수의 데이터 전극이 평행하게 형성되고, 그들을 덮도록 유전체층이 형성되어 있다. 그 유전체층 상에 데이터 전 극과 평행하게 복수의 격벽이 각각 형성되고, 유전체층의 표면과 격벽의 측면에 R(적색), G(녹색) 및 B(청색)의 형광체층이 형성되어 있다.
그리고, 표시 전극과 데이터 전극이 입체 교차하도록 전면판과 배면판이 대향 배치되어 밀봉되고, 내부의 방전 공간에는 방전 가스가 봉입(封入)되어 있다. 표시 전극과 데이터 전극이 대향하는 부분에 방전 셀이 형성된다.
이러한 구성을 갖는 패널에 있어서, 각 방전 셀 내에서 가스 방전에 의해 자외선이 발생하고, 그 자외선으로 R, G 및 B의 형광체가 여기되어 발광한다. 그것에 의해, 컬러 표시가 행하여진다.
패널을 구동하는 방법으로서는 서브필드법이 이용되고 있다. 서브필드법에서는, 1 필드 기간이 복수의 서브필드로 분할되고, 각각의 서브필드에서 각 방전 셀을 발광 또는 비발광시키는 것에 의해 계조 표시가 행하여진다. 각 서브필드는 초기화 기간, 기입 기간 및 유지 기간을 갖는다.
초기화 기간에 있어서는, 각 방전 셀에서 초기화 방전이 행하여져, 연속하는 기입 동작을 위해 필요한 벽 전하가 형성된다. 또, 초기화 기간은, 방전 지연을 적게 하여 기입 방전을 안정하게 발생시키기 위한 프라이밍을 발생시킨다고 하는 기능을 갖는다. 여기서, 프라이밍란, 방전을 위한 기폭제로 되는 여기 입자를 말한다.
기입 기간에서는, 주사 전극에 순차적으로 주사 펄스를 인가함과 아울러, 데이터 전극에는 표시해야 할 화상 신호에 대응한 기입 펄스를 인가한다. 그것에 의해, 주사 전극과 데이터 전극 사이에서 선택적으로 기입 방전이 발생하여, 선택적 인 벽 전하 형성이 행하여진다.
연속하는 유지 기간에서는, 표시시켜야 하는 휘도에 따른 소정 회수의 유지 펄스를 주사 전극과 유지 전극 사이에 인가한다. 그것에 의해, 기입 방전에 의한 벽 전하 형성이 행하여진 방전 셀에서 선택적으로 방전이 일어나, 그 방전 셀이 발광한다. 이하, 기준으로 되는 표시 휘도에 대한 각 서브필드의 표시 휘도의 비율을 「휘도 가중치」라고 부른다.
이러한 서브필드법에 있어서, 계조 표시에 관계하지 않는 발광을 극력 줄여 콘트라스트비를 향상시키기 위해, 완만하게 변화하는 전압 파형을 이용하여 초기화 방전을 행하는 방법, 및 유지 방전을 행한 방전 셀에 대하여 선택적으로 초기화 방전을 행하는 방법 등의 신규한 구동 방법이 특허 문헌 1에 개시되어 있다.
또한, 특허 문헌 2에는, 필드 기간의 최후의 서브필드와 그 다음의 필드 기간의 최초의 서브필드와의 사이에 의사(擬似) 서브필드 기간을 마련하고, 이 의사 서브필드 기간에서 미약 방전을 발생시켜 오방전을 억제하는 패널의 구동 방법이 개시되어 있다.
또한, 특허 문헌 3에는, 태폭부(太幅部)를 갖는 펄스를 이용하여 계조 표시하는 서브필드를 마련하여, 보다 흑(黑)에 가까운 중간 계조를 표시할 수 있는 패널의 구동 방법이 개시되어 있다.
특허 문헌 1 : 일본 특허 공개 제2000-242224호 공보
특허 문헌 2 : 일본 특허 공개 제2001-228821호 공보
특허 문헌 3 : 일본 특허 공개 제2002-14652호 공보
발명의 개시
발명이 해결하고자 하는 과제
상기의 구동 방법을 조합시키는 것에 의해, 콘트라스트가 높고, 또한, 보다 흑에 가까운 중간 계조를 표시할 수 있는 패널의 구동 방법을 실현할 수 있다고 생각된다.
그러나, 계조 표시에 관계하지 않는 초기화 방전의 발광 강도를 줄이면 프라이밍의 효과도 약해지는 경향이 있다. 그 때문에, 낮은 계조를 표시할 때에, 기입 펄스를 인가하더라도 발광하지 않는 방전 셀(이하, 「부등(不燈) 셀」이라고 약기함)이 생기기 쉽다. 특히, 오차 확산 처리를 실시한 서브필드와 같이, 발광해야 할 방전 셀 주위의 방전 셀이 발광하지 않아, 발광해야 할 방전 셀이 고립되어 있는 경우에, 발광해야 할 방전 셀이 부등 셀로 되기 쉽다.
본 발명의 목적은, 낮은 계조를 표시하는 경우이더라도 점등해야 할 방전 셀이 점등하지 않는 현상이 생기기 어렵고, 또한, 보다 흑에 가까운 중간 계조를 표시할 수 있는 화상 표시 품질이 높은 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법, 및 그것을 이용한 플라즈마 디스플레이 장치를 제공하는 것이다.
과제를 해결하기 위한 수단
(1)
본 발명의 일 국면에 따른 구동 장치는, 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널을, 1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서, 각 서브필드의 기입 기간에서 복수의 방전 셀에 선택적으로 기입 펄스를 인가하여 기입 방전을 발생시키고, 유지 기간에서 기입 방전이 발생한 방전 셀을 소정의 표시 휘도로 발광시키는 구동 회로와, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭 이하인 제 1 서브필드 구성과, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다도 큰 제 2 서브필드 구성 중 어느 하나를 선택하는 선택부와, 선택부에 의해 제 1 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압을 그 이외의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압보다도 높게 설정하고, 선택부에 의해 제 2 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압을 그 이외의 어느 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정하는 전압 설정 회로를 포함하는 것이다.
그 구동 장치에 있어서는, 구동 회로에 의해 각 서브필드의 기입 기간에서 복수의 방전 셀에 선택적으로 기입 펄스가 인가되는 것에 의해 기입 방전이 발생한다. 기입 방전이 발생한 방전 셀이 유지 기간에서 소정의 표시 휘도로 발광한다.
선택부에 의해 제 1 서브필드 구성 및 제 2 서브필드 구성 중 어느 하나가 선택된다.
제 1 서브필드 구성에서는, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭 이하이다. 이 경우, 표준적인 화상의 표시가 가능하게 됨과 아울러, 휘도 및 콘트라스트가 강조된 화상의 표시가 가능해진다.
제 2 서브필드 구성에서는, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에 있어서의 기입 펄스의 폭보다도 크다. 이 경우, 보다 흑에 가까운 중간 계조를 표시할 수 있다.
제 1 서브필드 구성이 선택된 경우에는, 전압 설정 회로에 의해 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압보다도 높게 설정된다. 그것에 의해, 인접하는 방전 셀이 점등하지 않는 경우이더라도, 점등해야 할 방전 셀에서 확실히 기입 방전이 발생한다. 따라서, 점등해야 할 방전 셀이 점등하지 않는 부등(不燈)의 발생이 억제되어, 화상 표시 품질이 향상한다. 이 때, 고(高)계조의 화상을 표시하고 있는 영역에서는, 점등하지 않아야 할 방전 셀이 잘못하여 점등하는 오점등이 발생할 가능성이 있는데, 이러한 영역은 휘도가 높다. 그 때문에, 휘도 가중치가 가장 작은 서브필드에서의 오점등은 시각적으로 인식되기 어려워, 실질적으로, 오점등에 따르는 화질 열화는 발생하지 않는다.
제 2 서브필드 구성이 선택된 경우에는, 전압 설정 회로에 의해 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 어느 하나의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정된다. 그것에 의해, 오점등을 발생하는 일없이, 보다 흑에 가까운 중간 계조를 표시할 수 있다.
이와 같이, 낮은 계조를 표시하는 경우이더라도 점등해야 할 방전 셀이 점등되지 않는 현상이 발생하기 어렵고, 또한, 보다 흑에 가까운 중간 계조를 표시할 수 있다. 그 결과, 높은 화상 표시 품질을 얻을 수 있다.
(2)
제 1 서브필드 구성에 있어서의 표시 휘도가 가장 낮은 서브필드는 복수의 방전 셀 전체에서 초기화 방전을 행하는 초기화 기간을 갖는 서브필드이더라도 좋다.
이 경우, 표시 휘도가 가장 낮은 서브필드의 초기화 기간에서 충분한 프라이밍의 효과를 얻을 수 있다. 따라서, 낮은 계조를 표시하는 경우에 점등해야 할 방전 셀이 점등되지 않는 현상의 발생이 충분히 억제된다.
(3)
제 2 서브필드 구성에 있어서의 표시 휘도가 가장 낮은 서브필드에 연속하는 서브필드는 복수의 방전 셀 전체에서 초기화 방전을 행하는 초기화 기간을 갖는 서브필드이더라도 좋다.
이 경우, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다도 크기 때문에, 표시 휘도가 가장 낮은 서브필드에서 프라이밍의 부족에 의한 방전 지연이 억제된다. 또한, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 어느 하나의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정된다. 그것에 의해, 기입 펄스의 폭이 크더라도, 점등하지 않아야 할 방전 셀이 잘못하여 점등되는 것이 방지된다.
(4)
제 2 서브필드 구성에 있어서의 표시 휘도가 가장 낮은 서브필드는 복수의 방전 셀의 일부 또는 전부에서 초기화 방전을 행하는 초기화 기간을 갖지 않는 서브필드이더라도 좋다.
이 경우, 표시 휘도가 가장 낮은 서브필드가 초기화 방전을 행하는 초기화 기간을 갖지 않기 때문에, 구동 시간이 단축된다.
(5)
제 2 서브필드 구성에 있어서의 표시 휘도가 가장 낮은 서브필드는 그 이외의 서브필드보다도 큰 폭의 펄스를 이용하여 기입 방전이 발생한 방전 셀을 발광시키는 서브필드이더라도 좋다.
이 경우, 표시 휘도가 가장 낮은 서브필드에서 기입 방전이 발생한 방전 셀을 확실히 발광시킬 수 있다.
(6)
전압 설정 회로는, 제 1 전압을 받는 제 1 노드와, 제 2 전압을 받는 제 2 노드와, 제 2 전압보다도 높은 제 3 전압을 받는 제 3 노드와, 제 1 노드의 제 1 전압에 제 2 노드의 제 2 전압 또는 제 3 노드의 제 3 전압을 가산하는 가산 회로와, 각 서브필드의 기입 기간에서 가산 회로에 의해 얻어진 전압을 유지 전극에 인가하는 제 1 스위칭 회로를 포함하고, 가산 회로는, 선택부에 의해 제 1 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 제 1 노드의 제 1 전압에 제 3 노드의 제 3 전압을 가산하고, 그 이외의 서브필드의 기입 기간에서 제 1 노드의 제 1 전압에 제 2 노드의 제 2 전압을 가산하며, 선택부에 의해 제 2 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드 및 그 이외의 어느 하나의 서브필드의 기입 기간에서 제 1 노드의 제 1 전압에 제 2 노드의 제 2 전압을 가산하더라도 좋다.
이 경우, 제 1 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 제 1 노드의 제 1 전압에 제 3 노드의 제 3 전압이 가산하고, 그 이외의 서브필드의 기입 기간에서 제 1 노드의 제 1 전압에 제 2 노드의 제 2 전압이 가산된다. 그것에 의해, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압보다도 높게 설정된다.
또한, 제 2 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드 및 그 이외의 어느 하나의 서브필드의 기입 기간에서 제 1 노드의 제 1 전압에 제 2 노드의 제 2 전압이 가산된다. 그것에 의해, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 어느 하나의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정된다.
이렇게 하여, 간단한 구성에 의해 제 1 서브필드 구성 및 제 2 서브필드 구성에서 유지 전극에 인가하는 전압을 전환할 수 있다.
(7)
제 1 스위칭 회로는, 제 1 노드와 유지 전극 사이에 접속되고, 가산 회로는, 제 1 노드와 제 4 노드 사이에 접속되는 용량과, 제 2 노드와 제 4 노드 사이에 접속된 제 2 스위칭 회로와, 제 3 노드와 제 4 노드 사이에 접속된 제 3 스위칭 회로를 포함하더라도 좋다.
이 경우, 제 2 스위칭 회로 및 제 3 스위칭 회로에 의해 용량에 제 2 전압 및 제 3 전압을 선택적으로 인가할 수 있다. 그것에 의해, 간단한 구성에 의해 제 1 전압에 제 2 전압 및 제 3 전압을 선택적으로 가산할 수 있다.
(8)
제 1 스위칭 회로는 제 1 노드와 유지 전극 사이에 직렬로 접속된 n 채널 스위칭 소자 및 p 채널 스위칭 소자를 포함하더라도 좋다.
이 경우, 간단한 구성에 의해 유지 전극에 인가하는 전압을 소정의 타이밍으로 전환할 수 있다. 또한, n 채널 스위칭 소자 및 p 채널 스위칭 소자가 기생 다이오드를 갖는 경우에도, 유지 전극으로부터 제 1 노드로 전류가 흐르는 것이 방지된다.
(9)
제 2 스위칭 회로는 제 2 노드와 제 4 노드 사이에 직렬로 접속된 스위칭 소자를 포함하더라도 좋다.
이 경우, 간단한 구성에 의해 제 2 노드의 제 2 전압을 제 4 노드에 소정의 타이밍으로 인가할 수 있다.
(10)
제 3 스위칭 회로는 제 3 노드와 제 4 노드 사이에 직렬로 접속된 n 채널 스위칭 소자 및 p 채널 스위칭 소자를 포함하더라도 좋다.
이 경우, 간단한 구성에 의해 제 3 노드의 제 3 전압을 제 4 노드에 소정의 타이밍으로 인가할 수 있다. 또한, n 채널 스위칭 소자 및 p 채널 스위칭 소자가 기생 다이오드를 갖는 경우에도, 제 4 노드로부터 제 3 노드로 전류가 흐르는 것이 방지된다.
(11)
가산 회로는 제 4 노드와 접지 단자 사이에 직렬로 접속된 스위칭 소자를 더 포함하더라도 좋다.
이 경우, 간단한 구성에 의해 제 4 노드를 접지 전위로 할 수 있다.
(12)
본 발명의 다른 국면에 따른 구동 방법은, 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널의 구동 방법으로서, 1 필드 기간은, 복수의 방전 셀에 선택적으로 기입 펄스를 인가하여 기입 방전을 발생시키는 기입 기간과, 기입 방전이 발생한 방전 셀을 소정의 표시 휘도로 발광시키는 유지 기간을 각각 갖는 복수의 서브필드를 포함하고, 복수의 서브필드는, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭 이하인 제 1 서브필드 구성과, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다도 큰 제 2 서브필드 구성 중 어느 하나를 갖고, 제 1 서브필드 구성 및 제 2 서브필드 구성 중 어느 하나를 선택하는 단계와, 제 1 서브필드 구성의 선택시에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압을 그 이외의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압보다도 높게 설정하는 단계와, 제 2 서브필드 구성의 선택시에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압을 그 이외의 어느 하나의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정하는 단계를 포함하는 것이다.
그 구동 방법에 있어서는, 각 서브필드의 기입 기간에서 복수의 방전 셀에 선택적으로 기입 펄스가 인가되는 것에 의해 기입 방전이 발생한다. 기입 방전이 발생한 방전 셀이 유지 기간에서 소정의 표시 휘도로 발광한다.
제 1 서브필드 구성 및 제 2 서브필드 구성 중 어느 하나가 선택된다.
제 1 서브필드 구성에서는, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭 이하이다. 이 경우, 표준적인 화상의 표시가 가능하게 됨과 아울러, 휘도 및 콘트라스트가 강조된 화상의 표시가 가능해진다.
제 2 서브필드 구성에서는, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다도 크다. 이 경우, 보다 흑에 가까운 중간 계조를 표시할 수 있다.
제 1 서브필드 구성이 선택된 경우에는, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압보다도 높게 설정된다. 그것에 의해, 인접하는 방전 셀이 점등하지 않는 경우이더라도, 점등해야 할 방전 셀에서 확실히 기입 방전이 발생한다. 따라서, 점등해야 할 방전 셀이 점등하지 않는 부등의 발생이 억제되어, 화상 표시 품질이 향상한다. 이 때, 고계조의 화상을 표시하고 있는 영역에서는, 점등하지 않아야 할 방전 셀이 잘못하여 점등하는 오점등이 발생할 가능성이 있는데, 이러한 영역은 휘도가 높다. 그 때문에, 휘도 가중치가 가장 작은 서브필드에서의 오점등은 시각적으로 인식되기 어려워, 실질적으로, 오점등에 따르는 화질 열화는 발생하지 않는다.
제 2 서브필드 구성이 선택된 경우에는, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 어느 하나 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정된다. 그것에 의해, 오점등을 발생하는 일없이, 보다 흑에 가까운 중간 계조를 표시할 수 있다.
이와 같이, 낮은 계조를 표시하는 경우이더라도 점등해야 할 방전 셀이 점등하지 않는 현상이 발생하기 어렵고, 또한, 보다 흑에 가까운 중간 계조를 표시할 수 있다. 그 결과, 높은 화상 표시 품질을 얻을 수 있다.
(13)
제 1 서브필드 구성에 있어서의 표시 휘도가 가장 낮은 서브필드는 복수의 방전 셀 전부에서 초기화 방전을 행하는 초기화 기간을 갖는 서브필드이더라도 좋다.
이 경우, 표시 휘도가 가장 낮은 서브필드의 초기화 기간에서 충분한 프라이밍의 효과를 얻을 수 있다. 따라서, 낮은 계조를 표시하는 경우에 점등해야 할 방전 셀이 점등하지 않는 현상의 발생이 충분히 억제된다.
(14)
제 2 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드에 연속하는 서브필드는 복수의 방전 셀 전부에서 초기화 방전을 행하는 초기화 기간을 갖는 서브필드이더라도 좋다.
이 경우, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다도 크기 때문에, 표시 휘도가 가장 낮은 서브필드에서 프라이밍의 부족에 의한 방전 지연이 억제된다. 또한, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 어느 하나의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정된다. 그것에 의해, 기입 펄스의 폭이 크더라도, 점등하지 않아야 할 방전 셀이 잘못하여 점등되는 것이 방지된다.
(15)
제 2 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드는 복수의 방전 셀의 일부 또는 전부에서 초기화 방전을 행하는 초기화 기간을 갖지 않는 서브필드이더라도 좋다.
이 경우, 표시 휘도가 가장 낮은 서브필드가 초기화 방전을 행하는 초기화 기간을 갖지 않기 때문에, 구동 시간이 단축된다.
(16)
제 2 서브필드 구성에 있어서의 표시 휘도가 가장 낮은 서브필드는 그 이외의 서브필드보다도 큰 폭의 펄스를 이용하여 기입 방전이 발생한 방전 셀을 발광시키는 서브필드이더라도 좋다.
이 경우, 표시 휘도가 가장 낮은 서브필드에서 기입 방전이 발생한 방전 셀을 확실히 발광시킬 수 있다.
(17)
본 발명의 또 다른 국면에 따르는 플라즈마 디스플레이 장치는, 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널과, 1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 플라즈마 디스플레이 패널을 구동하고, 각 서브필드의 기입 기간에서 복수의 방전 셀에 선택적으로 기입 펄스를 인가하여 기입 방전을 발생시키고, 유지 기간에서 기입 방전이 발생한 방전 셀을 소정의 표시 휘도로 발광시키는 구동 회로와, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭 이하인 제 1 서브필드 구성과, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다도 큰 제 2 서브필드 구성 중 어느 하나를 선택하는 선택부와, 선택부에 의해 제 1 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압을 그 이외의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압보다도 높게 설정하고, 선택부에 의해 제 2 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압을 그 이외의 어느 하나의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정하는 전압 설정 회로를 포함하는 것이다.
그 플라즈마 디스플레이 장치에 있어서는, 구동 회로에 의해 서브필드법으로 플라즈마 디스플레이 패널이 구동되고, 각 서브필드의 기입 기간에서 복수의 방전 셀에 선택적으로 기입 펄스가 인가되는 것에 의해 기입 방전이 발생한다. 기입 방전이 발생한 방전 셀이 유지 기간에서 소정의 표시 휘도로 발광한다.
선택부에 의해 제 1 서브필드 구성 및 제 2 서브필드 구성 중 어느 하나가 선택된다.
제 1 서브필드 구성에서는, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭 이하이다. 이 경우, 표준적인 화상의 표시가 가능하게 됨과 아울러, 휘도 및 콘트라스트가 강조된 화상의 표시가 가능해진다.
제 2 서브필드 구성에서는, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다도 크다. 이 경우, 보다 흑에 가까운 중간 계조를 표시할 수 있다.
제 1 서브필드 구성이 선택된 경우에는, 전압 설정 회로에 의해 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압보다도 높게 설정된다. 그것에 의해, 인접하는 방전 셀이 점등하지 않는 경우이더라도, 점등해야 할 방전 셀에서 확실히 기입 방전이 발생한다. 따라서, 점등해야 할 방전 셀이 점등하지 않는 부등의 발생이 억제되어, 화상 표시 품질이 향상한다. 이 때, 고계조의 화상을 표시하고 있는 영역에서는, 점등하지 않아야 할 방전 셀이 잘못하여 점등하는 오점등이 발생할 가능성이 있는데, 이러한 영역은 휘도가 높다. 그 때문에, 휘도 가중치가 가장 작은 서브필드에 있어서의 오점등은 시각적으로 인식되기 어려워, 실질적으로, 오점등에 따르는 화질 열화는 발생하지 않는다.
제 2 서브필드 구성이 선택된 경우에는, 전압 설정 회로에 의해 표시 휘도가 가장 낮은 서브필드의 기입 기간에서 유지 전극에 인가하는 전압이 그 이외의 어느 하나의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압과 동일하게 설정된다. 그것에 의해, 오점등을 발생하는 일없이, 보다 흑에 가까운 중간 계조를 표시할 수 있다.
이와 같이, 낮은 계조를 표시하는 경우이더라도 점등해야 할 방전 셀이 점등하지 않는 현상이 발생하기 어렵고, 또한, 보다 흑에 가까운 중간 계조를 표시할 수 있다. 그 결과, 높은 화상 표시 품질을 얻을 수 있다.
(발명의 효과)
본 발명에 의하면, 낮은 계조를 표시하는 경우이더라도 점등해야 할 방전 셀이 점등하지 않는 현상이 발생하기 어렵고, 또한, 보다 흑에 가까운 중간 계조를 표시할 수 있다. 그 결과, 높은 화상 표시 품질을 얻을 수 있다.
도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도,
도 2는 도 1의 플라즈마 디스플레이 패널의 전극 배열도,
도 3은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 회로 블럭도,
도 4는 도 3의 플라즈마 디스플레이 장치의 제 1 서브필드 구성에 있어서의 구동 전압 파형도,
도 5는 도 3의 플라즈마 디스플레이 장치의 제 2 서브필드 구성에 있어서의 구동 전압 파형도,
도 6은 도 1의 유지 전극 구동 회로의 구성을 나타내는 회로도,
도 7은 도 6의 유지 전극 구동 회로의 동작을 나타내는 타이밍차트이다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명의 실시예에 따른 플라즈마 디스플레이 장치에 대해서 도면을 이용하여 상세히 설명한다.
(1) 패널의 구성
도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치에서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도이다.
플라즈마 디스플레이 패널(이하, 패널이라고 약기함)(10)은 서로 대향 배치 된 유리제의 전면 기판(21) 및 배면 기판(31)을 구비한다. 전면 기판(21)과 배면 기판(31) 사이에 방전 공간이 형성된다. 전면 기판(21) 상에는 복수쌍의 주사 전극(22) 및 유지 전극(23)이 서로 평행하게 형성되어 있다. 각 쌍의 주사 전극(22) 및 유지 전극(23)이 표시 전극을 구성한다. 주사 전극(22) 및 유지 전극(23)을 덮도록 유전체층(24)이 형성되고, 유전체층(24) 상에는 보호층(25)이 형성되어 있다.
배면 기판(31) 상에는 절연체층(33)으로 덮인 복수의 데이터 전극(32)이 마련되고, 절연체층(33) 상에 우물 정(井)자 형상의 격벽(34)이 마련되어 있다. 또한, 절연체층(33)의 표면 및 격벽(34)의 측면에 형광체층(35)이 마련되어 있다. 그리고, 복수쌍의 주사 전극(22) 및 유지 전극(23)과 복수의 데이터 전극(32)이 수직으로 교차하도록 전면 기판(21)과 배면 기판(31)이 대향 배치되고, 전면 기판(21)과 배면 기판(31) 사이에 방전 공간이 형성되어 있다. 방전 공간에는, 방전 가스로서, 예컨대 네온과 크세논의 혼합 가스가 봉입되어 있다. 또, 패널의 구조는 상술한 것에 한정되지 않고, 예컨대 스트라이프 형상의 격벽을 구비한 구조를 이용하여도 좋다.
도 2는 본 발명의 실시예에 있어서의 패널의 전극 배열도이다. 행 방향을 따라서 n개의 주사 전극 SC1~SCn(도 1의 주사 전극(22)) 및 n개의 유지 전극 SU1~SUn(도 1의 유지 전극(23))이 배열되고, 열 방향을 따라서 m개의 데이터 전극 D1~Dm(도 1의 데이터 전극(32))이 배열되어 있다. n 및 m은 각각 2 이상의 자연수이다. 그리고, 1쌍의 주사 전극 SCi(i=1~n) 및 유지 전극 SUi(i=1~n)와 하나의 데이터 전극 Dj(j=1~m)가 교차한 부분에 방전 셀 DC가 형성되어 있다. 그것에 의해, 방전 공간 내에 m×n개의 방전 셀이 형성되어 있다.
(2) 플라즈마 디스플레이 장치의 구성
도 3은 본 발명의 실시예에 따른 플라즈마 디스플레이 장치의 회로 블럭도이다.
이 플라즈마 디스플레이 장치는 패널(10), 화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53), 유지 전극 구동 회로(54), 타이밍 발생 회로(55), 조작부(56) 및 전원 회로(도시하지 않음)를 구비한다.
화상 신호 처리 회로(51)는, 화상 신호 sig를 패널(10)의 화소수에 따른 화상 데이터로 변환하여, 각 화소의 화상 데이터를 복수의 서브필드에 대응하는 복수의 비트로 분할하고, 그것들을 데이터 전극 구동 회로(52)에 출력한다.
데이터 전극 구동 회로(52)는, 서브필드마다의 화상 데이터를 각 데이터 전극 D1~Dm에 대응하는 신호로 변환하여, 그 신호에 근거해서 각 데이터 전극 D1~Dm을 구동한다.
타이밍 발생 회로(55)는, 수평 동기 신호 H 및 수직 동기 신호 V에 근거하여 타이밍 신호를 발생해서, 그들의 타이밍 신호를 각각의 구동 회로 블럭(화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53) 및 유지 전극 구동 회로(54))으로 공급한다.
주사 전극 구동 회로(53)는 타이밍 신호에 근거하여 주사 전극 SC1~SCn에 구동 파형을 공급하고, 유지 전극 구동 회로(54)는 타이밍 신호에 근거하여 유지 전극 SU1~SUn에 구동 파형을 공급한다. 조작부(56)는, 예컨대 리모트 콘트롤러로 이 루어지고, 사용자의 조작에 따라 후술하는 화상의 표시 모드의 전환 등을 타이밍 발생 회로(55)에 지령한다.
(3) 서브필드 구성
다음에, 본 발명의 실시예에 따른 패널의 구동 방법의 서브필드 구성에 대하여 설명한다.
본 실시예에 있어서는, 화상의 표시 모드에 근거하여 제 1 서브필드 구성과 제 2 서브필드 구성이 전환된다. 화상의 표시 모드로서는, 다이나믹(dynamic) 모드, 스탠다드(standard) 모드, 및 시네마(cinema) 모드 등이 준비되어 있다.
다이나믹 모드에서는, 휘도 및 콘트라스트를 강조한 박력(迫力)이 있는 화상 표시를 행한다. 스탠다드 모드에서는, 표준적인 화상 표시를 행한다. 시네마 모드에서는, 표시할 수 있는 계조수를 증가시켜 시크한 화상 표시를 행한다. 그들의 표시 모드는 사용자의 기호에 따라 조작부(56)를 이용하여 전환할 수 있다.
제 1 서브필드 구성은 다이나믹 모드 및 스탠다드 모드에서 통상 이용되는 서브필드 구성이다. 한편, 제 2 서브필드 구성은, 시네마 모드에서 이용되는 서브필드 구성이며, 태폭부(太幅部)를 갖는 펄스를 이용하여 계조 표시하는 서브필드를 포함한다. 제 2 서브필드 구성에 의하면, 보다 흑에 가까운 중간 계조를 표시할 수 있다.
타이밍 발생 회로(55)는 조작부(56)를 이용하여 설정된 표시 모드에 근거해서 제 1 서브필드 구성 및 제 2 서브필드 구성 중 어느 하나를 선택한다.
또, 타이밍 발생 회로(55)는, 다이나믹 모드 또는 스탠다드 모드에 있어서, 화상 신호의 APL(평균 화상 레벨 ; Average Picture Level)에 따라 제 1 서브필드 구성과 제 2 서브필드 구성을 전환하더라도 좋다.
(4) 제 1 서브필드 구성
먼저, 제 1 서브필드 구성에 대하여 설명한다. 제 1 서브필드 구성에서는, 1 필드가 시간축 상에서 복수의 서브필드로 분할되고, 각 서브필드의 휘도 가중치가 그 서브필드보다도 시간적으로 뒤에 배치된 서브필드의 휘도 가중치보다 커지지 않도록 복수의 서브필드의 휘도 가중치가 설정되어 있다.
본 실시예에서는, 1 필드가 시간축 상에서 10개의 서브필드(이하, 제 1 SF, 제 2 SF, …, 및 제 10 SF라고 약기함)로 분할되고, 그들의 서브필드가 각각 1, 2, 3, 6, 11, 18, 30, 44, 60 및 80의 휘도 가중치를 갖는다. 이와 같이, 시간적으로 뒤에 배치된 서브필드의 휘도 가중치일수록 커지도록 복수의 서브필드의 휘도 가중치가 설정되어 있다. 표시 휘도가 가장 낮은 서브필드는 제 1 SF이다.
또한, 각 필드의 제 10 SF 후에서 다음 필드까지의 기간에 의사 서브필드(이하, 의사 SF라고 약기함)가 마련되어 있다.
도 4는 도 3의 플라즈마 디스플레이 장치의 제 1 서브필드 구성에 있어서의 구동 전압 파형도이다. 도 4에는, 앞의 필드의 제 10 SF의 유지 기간으로부터 그 다음의 필드의 제 3 SF의 초기화 기간까지가 표시되어 있다.
제 1 SF의 초기화 기간의 전반부에서는, 데이터 전극 D1~Dm 및 유지 전극 SU1~SUn을 0V(접지 전위)로 유지하고, 주사 전극 SC1~SCn에 램프 전압을 인가한다. 이 램프 전압은 방전 개시 전압 이하의 정(正)의 전압 Vi1로부터 방전 개시 전압을 넘는 정의 전압 Vi2로 향하여 완만하게 상승한다. 그렇게 하면, 모든 방전 셀에서 1회째의 미약한 초기화 방전이 일어나, 주사 전극 SC1~SCn 상에 부(負)의 벽 전하가 축적됨과 아울러 유지 전극 SU1~SUn 상 및 데이터 전극 D1~Dm 상에 정의 벽 전하가 축적된다. 여기서, 전극을 덮는 유전체층 또는 형광체층 상 등에 축적한 벽 전하에 의해 발생하는 전압을 전극 상의 벽 전압이라고 한다.
연속하는 초기화 기간의 후반부에서는, 유지 전극 SU1~SUn을 정의 전압 Ve1로 유지하고, 주사 전극 SC1~SCn에 정의 전압 Vi3으로부터 부의 전압 Vi4로 향하여 완만하게 하강하는 램프 전압을 인가한다. 그렇게 하면, 모든 방전 셀에 있어서 2회째의 미약한 초기화 방전이 일어나, 주사 전극 SC1~SCn 상의 벽 전압 및 유지 전극 SU1~SUn 상의 벽 전압이 약해지고, 데이터 전극 D1~Dm 상의 벽 전압도 기입 동작에 적합한 값으로 조정된다.
이상과 같이, 제 1 SF의 초기화 기간에서는, 모든 방전 셀에서 초기화 방전을 발생시키는 전체 셀 초기화 동작이 행하여진다.
표시 휘도가 가장 낮은 제 1 SF의 기입 기간에서는, 유지 전극 SU1~SUn에 전압 Ve3을 인가하고, 주사 전극 SC1~SCn을 일단 전압 Vc로 유지한다. 다음에, 1행째의 주사 전극 SC1에 부의 주사 펄스 전압 Va를 인가함과 아울러, 데이터 전극 D1~Dm 중 1행째에서 발광해야 할 방전 셀의 데이터 전극 Dk(k는 1~m 중 어느 하나)에 정의 기입 펄스 전압 Vd를 인가한다. 그렇게 하면, 데이터 전극 Dk와 주사 전극 SC1의 교차부의 전압은, 외부 인가 전압(Vd-Va)에 데이터 전극 Dk 상의 벽 전압 및 주사 전극 SC1 상의 벽 전압이 가산된 값으로 되어, 방전 개시 전압을 넘는다. 그것에 의해, 데이터 전극 Dk와 주사 전극 SC1 사이 및 유지 전극 SU1과 주사 전극 SC1 사이에서 기입 방전이 발생한다. 그 결과, 그 방전 셀의 주사 전극 SC1 상에 정의 벽 전하가 축적되고, 유지 전극 SU1 상에 부의 벽 전하가 축적되며, 데이터 전극 Dk 상에도 부의 벽 전하가 축적된다. 이렇게 하여, 1행째에서 발광해야 할 방전 셀에서 기입 방전이 발생하여 각 전극 상에 벽 전하를 축적시키는 기입 동작이 행하여진다. 한편, 기입 펄스 전압 Vd가 인가되지 않은 데이터 전극 Dh(h≠k)과 주사 전극 SC1의 교차부의 전압은 방전 개시 전압을 넘지 않기 때문에, 기입 방전은 발생하지 않는다. 이상의 기입 동작을 1행째의 방전 셀로부터 n행째의 방전 셀에 이를 때까지 순차적으로 실행하고, 기입 기간이 종료된다.
여기서 주목해야 할 것은, 유지 전극 SU1~SUn에 인가하는 전압 Ve3의 값이 전압 Ve1의 값보다도 높게 설정되어 있는 점이며, 특히, 후술하는 전압 Ve2의 값보다도 높게 설정되어 있는 점이다. 여기서, 전압 Ve2는 표시 휘도가 가장 낮은 서브필드 이외의 서브필드의 기입 기간에서 유지 전극 SU1~SUn에 인가하는 전압이다. 본 실시예에 있어서는, 전압 Ve3의 값은 전압 Ve2의 값보다도 약 5V 높고, 또한 전압 Ve1의 값보다도 약 10V 높게 설정되어 있다.
또한, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 펄스폭은 그 이외의 서브필드에서의 기입 펄스의 펄스폭과 동일하거나 또는 작다. 본 실시예에 있어서는, 제 1 SF에서의 기입 펄스의 펄스폭은 1.7㎲로 설정되어 있고, 연속하는 제 2 SF~제 10 SF에서의 기입 펄스의 펄스폭과 동일하다.
마찬가지로, 표시 휘도가 가장 낮은 서브필드에서의 주사 펄스의 펄스폭은 그 이외의 서브필드에서의 주사 펄스의 펄스폭과 동일하거나 또는 작다. 본 실시예에 있어서는, 주사 펄스의 펄스폭에 대해서도 마찬가지로, 제 1 SF에서의 주사 펄스의 펄스폭은 연속하는 제 2 SF~제 10 SF에서의 주사 펄스의 펄스폭과 동일하게 설정되어 있다.
연속하는 유지 기간에서는, 유지 전극 SU1~SUn을 0V로 되돌리고, 주사 전극 SC1~SCn에 유지 기간의 최초의 유지 펄스 전압 Vs를 인가한다. 이 때, 기입 기간에서 기입 방전이 발생한 방전 셀에 있어서는, 주사 전극 SCi와 유지 전극 SUi 사이의 전압은, 유지 펄스 전압 Vs에 주사 전극 SCi 상의 벽 전압 및 유지 전극 SUi 상의 벽 전압이 가산된 값으로 되어, 방전 개시 전압을 넘는다. 그것에 의해, 주사 전극 SCi와 유지 전극 SUi 사이에서 유지 방전이 일어나, 방전 셀이 발광한다. 그 결과, 주사 전극 SCi 상에 부의 벽 전하가 축적되고, 유지 전극 SUi 상에 정의 벽 전하가 축적되며, 데이터 전극 Dk 상에 정의 벽 전하가 축적된다. 기입 기간에서 기입 방전이 발생하지 않은 방전 셀에서는 유지 방전이은 일어나지 않고, 초기화 기간의 종료시에 있어서의 벽 전하의 상태가 유지된다. 계속해서, 주사 전극 SC1~SCn을 0V로 되돌리고, 유지 전극 SU1~SUn에 유지 펄스 전압 Vs를 인가한다. 그렇게 하면, 유지 방전이 일어난 방전 셀에서는, 유지 전극 SUi와 주사 전극 SCi 사이의 전압이 방전 개시 전압을 넘기 때문에, 다시 유지 전극 SUi와 주사 전극 SCi 사이에서 유지 방전이 일어나, 유지 전극 SUi 상에 부의 벽 전하가 축적되고, 주사 전극 SCi 상에 정의 벽 전하가 축적된다. 이후 마찬가지로, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 미리 정해진 수의 유지 펄스를 교대로 인가함으로 써, 기입 기간에서 기입 방전이 발생한 방전 셀에서는 유지 방전이 계속하여 행해진다. 이렇게 하여 유지 기간에서의 유지 동작이 종료된다.
제 2 SF의 초기화 기간에서는, 유지 전극 SU1~SUn을 전압 Ve1로 유지하고, 데이터 전극 D1~Dm을 0V로 유지하며, 주사 전극 SC1~SCn에 정의 전압 Vi3'으로부터 부의 전압 Vi4로 향하여 완만하게 하강하는 램프 전압을 인가한다. 그렇게 하면, 이전의 서브필드의 유지 기간에서 유지 방전이 일어난 방전 셀에서는 미약한 초기화 방전이 발생한다. 그것에 의해, 주사 전극 SCi 상의 벽 전압 및 유지 전극 SUi 상의 벽 전압이 약해지고, 데이터 전극 Dk 상의 벽 전압도 기입 동작에 적합한 값으로 조정된다.
한편, 이전의 서브필드에서 기입 방전 및 유지 방전이 일어나지 않은 방전 셀에 있어서는, 방전이 발생하는 일은 없고, 이전의 서브필드의 초기화 기간의 종료시에 있어서의 벽 전하의 상태가 그대로 유지된다.
이와 같이, 제 2 SF의 초기화 기간에서는, 직전의 서브필드에서 유지 방전이 일어난 방전 셀에서 선택적으로 초기화 방전을 발생시키는 선택 초기화 동작을 행한다.
제 2 SF의 기입 기간에서는, 유지 전극 SU1~SUn에 전압 Ve2를 인가하고, 주사 전극 SC1~SCn을 전압 Vc로 유지한다. 다음에, 1행째의 주사 전극 SC1에 주사 펄스 전압 Va를 인가함과 아울러 데이터 전극 D1~Dm 중 1행째에서 발광해야 할 방전 셀의 데이터 전극 Dk에 기입 펄스 전압 Vd를 인가하여 기입 동작을 행한다. 이상의 기입 동작을 1행째의 방전 셀로부터 n행째의 방전 셀에 이를 때까지 순차적으 로 실행하고, 기입 기간이 종료된다.
여기서 인가되는 전압 Ve2의 값은 전압 Ve3의 값보다도 낮게 설정되어 있다. 본 실시예에 있어서는, 상술한 바와 같이, 전압 Ve2의 값은 전압 Ve3의 값보다도 약 5V 낮게 설정되어 있다.
연속하는 유지 기간 동작은 유지 펄스수를 제외하고 제 1 SF의 유지 기간의 동작과 마찬가지이기 때문에 설명을 생략한다.
연속하는 제 3 SF~제 10 SF의 초기화 기간에서는, 제 2 SF의 초기화 기간과 마찬가지로 선택 초기화 동작을 행한다. 제 3 SF~제 10 SF의 기입 기간에서는, 제 2 SF와 마찬가지로 유지 전극 SU1~SUn에 전압 Ve2를 인가하여 기입 동작을 행한다. 제 3 SF~제 10 SF의 유지 기간에서는, 유지 펄스수를 제외하고 제 1 SF의 유지 기간과 동일한 유지 동작을 행한다.
1 필드의 최후의 의사 SF에서는, 제 2 SF의 초기화 기간과 마찬가지로, 유지 전극 SU1~SUn에 전압 Ve1을 인가하고, 데이터 전극 D1~Dm을 0V로 유지하며, 주사 전극 SC1~SCn에 정의 전압 Vi3'으로부터 부의 전압 Vi4로 향하여 완만하게 하강하는 램프 전압을 인가한다. 그렇게 하면, 제 2 SF의 초기화 기간과 마찬가지로, 이전의 서브필드의 유지 기간에서 유지 방전이 일어난 방전 셀에서는 미약한 초기화 방전이 발생한다. 그 후, 각 전극에 일정한 전압을 인가한다. 본 실시예에 있어서는, 주사 전극 SC1~SCn에 전압 Vc를 인가하고, 유지 전극 SU1~SUn에 전압 Ve1을 인가하며, 데이터 전극 D1~Dm을 0V로 유지한다.
다음에, 제 1 서브필드 구성에 있어서, 표시 휘도가 가장 낮은 제 1 SF의 기 입 기간에서 유지 전극에 인가하는 전압 Ve3을, 그 이외의 서브필드의 기입 기간에서 유지 전극에 인가하는 전압 Ve2보다도 높게 설정하는 이유에 대하여 설명한다.
상술한 바와 같이, 각 서브필드의 휘도 가중치가 그 서브필드보다도 시간적으로 뒤에 배치된 서브필드의 휘도 가중치보다 커지지 않도록 설정되어 있다. 본 실시예에 있어서는, 시간적으로 뒤에 배치된 서브필드의 휘도 가중치일수록 커지도록 복수의 서브필드의 휘도 가중치가 설정되어 있다.
여기서, 제 1 SF의 휘도 가중치는 「1」이다. 그 때문에, 제 1 SF는, 표시 휘도가 가장 낮고, 계조차가 가장 작은 화상을 표시한다. 따라서, 제 1 SF에서는, 점등해야 할 방전 셀(이하, 「점등 셀」이라고 약기함)과 점등하지 않아야 할 방전 셀(이하, 「비점등 셀」이라고 약기함)이 랜덤하게 섞여있는 경향이 있다. 이러한 경우, 점등 셀과 비점등 셀이 인접할 확률이 높다. 이하, 비점등 셀에 인접하는 점등 셀을 「고립 점등 셀」이라고 부른다. 또한, 오차 확산 또는 디더 확산 처리를 행했을 때에는, 제 1 SF의 점등 셀과 비점등 셀이 랜덤 또는 규칙적으로 섞여있기 때문에, 점등 셀이 고립 점등 셀로 될 확률은 더욱 높아지게 된다.
이러한 고립 점등 셀이 기입 동작을 행할 때에는, 그 직전에 기입 동작을 행한 점등 셀이 주위에 존재하지 않기 때문에, 기입 방전에 따르는 프라이밍을 인접하는 방전 셀로부터 얻을 수 없다. 따라서, 종래의 구동 방법에 있어서는, 고립 점등 셀의 방전 지연이 커진다. 그 결과, 고립 점등 셀에서는, 기입 방전에서 축적되는 벽 전하가 불충분해져 연속하는 유지 기간에서 유지 방전이 발생하지 않거나, 또는 기입 방전 그 자체가 발생하지 않아, 고립 점등 셀이 부등 셀로 되는 일 이 있다.
이것에 반하여, 본 실시예에 있어서는, 제 1 SF의 기입 기간에서 유지 전극에 인가하는 전압 Ve3을 높게 설정하고 있기 때문에, 기입 방전이 발생하여 쉬워진다. 그것에 의해, 고립 점등 셀이더라도 확실히 기입 방전을 발생시킬 수 있어, 고립 점등 셀이 부등 셀로 되는 것을 방지할 수 있다.
한편, 유지 전극에 인가하는 전압 Ve3을 높게 설정하면, 기입 방전이 발생하여 쉬워진다. 그것에 의해, 발광하지 않아야 할 방전 셀에서 기입 방전이 일어나, 유지 기간에서 잘못하여 발광하는 방전 셀(이하, 「오점등 셀」이라고 약기함)이 증가한다고 한 우려가 있었다. 그러나, 본 발명자 등이 상세히 검토한 결과, 이러한 오점등은 프라이밍이 과도한 점등 셀에만 발생하지 않은 것이 밝혀졌다.
구체적으로는, 제 10 SF에서 점등한 방전 셀은 제 1 SF에서 오점등 셀로 되기 쉽다. 제 9 SF에서 점등하고 제 10 SF에서는 점등하지 않는 방전 셀이 제 1 SF에서 오점등 셀로 될 확률이 내려간다. 제 8 SF에서 점등하고 제 9 SF 및 제 10 SF에서 점등하지 않은 방전 셀이 제 1 SF에서 오점등 셀로 될 확률은 대폭 내려간다. 제 5 SF에서 점등하고 제 6 SF~제 10 SF에서 점등하지 않은 방전 셀은 제 1 SF에서 오점등 셀로는 되지 않는다.
이 이유는 다음과 같이 생각된다. 제 10 SF에서는, 휘도 가중치가 「80」이라 가장 크고, 유지 방전이 일어난 방전 셀의 내부에 대량의 프라이밍이 발생하여, 그 프라이밍이 감쇠되기 얼마 안되어 제 1 SF의 기입 동작이 시작된다. 그 때문에, 유지 전극에 인가하는 전압 Ve3을 높게 설정함으로써 기입 방전이 발생하기 쉬 워져, 기입 펄스를 인가하지 않는 방전 셀에서도 기입 방전이 일어나, 오점등 셀이 발생한다. 한편, 제 5 SF에서 점등하고 제 6 SF~제 10 SF에서 점등하지 않은 방전 셀은, 제 5 SF의 휘도 가중치가 「11」이라고 비교적 작은 것에 부가하여, 제 5 SF의 유지 기간으로부터 제 1 SF의 기입 기간까지 충분히 시간이 있어 프라이밍이 대개 감쇠하기 때문에, 오방전 셀로는 되지 않는다.
이와 같이, 제 1 SF의 기입 기간에서 유지 전극에 인가하는 전압 Ve3을 높게 설정하는 것에 의해 오방전 셀이 발생할 가능성이 있지만, 이러한 오방전 셀은 높은 계조를 표시하는 방전 셀에서만 발생하는 것을 알았다. 한편, 인간이 느끼는 밝기는, 잘 알려진 바와 같이, 휘도에 대하여 대수적인 관계를 갖는다. 따라서, 높은 휘도를 표시하고 있는 영역에서, 오점등 셀의 발생에 의해 조금 휘도가 증가했다고 해도, 인간이 밝기의 변화를 느끼는 일은 거의 없다.
이상과 같이, 제 1 서브필드 구성에 있어서는, 제 1 SF의 기입 기간에서 유지 전극에 인가하는 전압 Ve3을 높게 설정함으로써, 고립 점등 셀이더라도 확실히 기입 방전이 발생한다. 그것에 의해, 부등 셀의 발생이 억제되어, 화상 표시 품질이 향상한다. 이 때, 고계조의 화상을 표시하고 있는 영역에서는 오방전 셀이 발생할 가능성이 있는데, 이러한 영역은 휘도가 높다. 그 때문에, 휘도 가중치의 가장 작은 제 1 SF에서의 오점등 셀은 시각적으로 인식되기 어려워, 실질적으로, 오점등 셀에 따르는 화질 열화는 발생하지 않는다.
(5) 제 2 서브필드 구성
다음에, 제 2 서브필드 구성에 대하여 설명한다. 제 2 서브필드 구성에서는, 1 필드가 시간축 상에서 복수의 서브필드로 분할되고, 각 서브필드의 휘도 가중치가 그 서브필드보다도 시간적으로 뒤에 배치된 서브필드의 휘도 가중치보다 커지지 않도록 복수의 서브필드의 휘도 가중치가 설정되어 있다.
본 실시예에서는, 1 필드가 시간축 상에서 10개의 서브필드(제 1 SF, 제 2 SF, …, 및 제 10 SF)로 분할되고, 그들의 서브필드가 각각 0.5, 1, 2, 3, 6, 9, 15, 22, 30 및 40의 휘도 가중치를 갖는다. 이와 같이, 시간적으로 뒤에 배치된 서브필드의 휘도 가중치일수록 커지도록 복수의 서브필드의 휘도 가중치가 설정되어 있다. 즉, 시간적으로 보다 뒤에 배치된 서브필드일수록 유지 펄스수가 많아지도록 각 서브필드의 유지 기간에서의 유지 펄스수가 설정되어 있다. 표시 휘도가 가장 낮은 서브필드는 제 1 SF이다.
또한, 제 10 SF 후에서 다음의 필드까지의 기간에 의사 SF가 마련되어 있다.
표시 휘도가 가장 낮은 제 1 SF는 초기화 기간을 갖지 않고, 그 이외의 서브필드는 초기화 기간을 갖는다. 또한, 표시 휘도가 가장 낮은 제 1 SF에 연속하는 제 2 SF의 초기화 기간에서는, 전체 셀 초기화 동작을 행하고, 그 이외의 서브필드의 초기화 기간에서는, 선택 초기화 동작을 행한다. 또한, 제 1 SF에서는, 태폭부를 갖는 하나의 펄스를 이용하여 계조 표시를 행한다.
도 5는 도 3의 플라즈마 디스플레이 장치의 제 2 서브필드 구성에 있어서의 구동 전압 파형도이다. 도 5에는 이전의 필드의 제 10 SF의 유지 기간으로부터 그 다음의 필드의 제 3 SF의 초기화 기간까지를 나타내고 있다.
제 1 SF에는 초기화 기간이 마련되어 있지 않다. 이것은 다음 이유에 의한 다. 이전의 필드의 의사 SF에서, 오방전을 억제하기 위해 각 전극에 인가되는 구동 파형이 선택 초기화 동작을 위한 구동 파형과 동등하게 설정된다. 그것에 의해, 이전의 필드의 의사 SF에서, 초기화 동작도 동시에 행하여진다. 상세에 대해서는 후술한다. 또, 후술하는 제 2 SF에 전체 셀 초기화 동작을 행하는 초기화 기간이 마련되어 있다.
제 1 SF의 기입 기간에서는, 유지 전극 SU1~SUn에 전압 Ve2를 인가하고, 주사 전극 SC1~SCn을 일단 전압 Vc로 유지한다. 그리고, 1행째의 주사 전극 SC1에 주사 펄스 전압 Va를 인가함과 아울러, 데이터 전극 D1~Dm 중 1행째에서 발광해야 할 방전 셀의 데이터 전극 Dk(k는 1~m 중 어느 하나)에 기입 펄스 전압 Vd를 인가한다. 그렇게 하면, 1행째에 있어서 발광해야 할 방전 셀에서 기입 방전이 발생하여 기입 동작이 행하여진다. 이상의 기입 동작을 1행째의 방전 셀로부터 n행째의 방전 셀에 이를 때까지 순차적으로 행하고, 기입 기간이 종료된다.
제 2 서브필드 구성에서는, 제 1 SF의 기입 기간의 주사 펄스 및 기입 펄스의 펄스폭이, 제 2 SF~제 10 SF의 기입 기간의 주사 펄스 또는 기입 펄스의 펄스폭보다도 크게 설정되어 있다. 또한, 제 2 서브필드 구성에 있어서의 제 1 SF의 기입 기간의 주사 펄스 및 기입 펄스의 펄스폭은, 제 1 서브필드 구성에 있어서의 각 서브필드의 기입 기간의 주사 펄스 또는 기입 펄스의 펄스폭보다도 크게 설정되어 있다. 이것은 이하의 이유에 의한다.
이전의 필드의 제 2 SF에서의 전체 셀 초기화 동작으로부터 그 다음의 필드에 있어서의 제 1 SF의 기입 기간까지의 경과 시간이 길어지기 때문에, 프라이밍의 부족에 의해 방전 지연이 커지는 경향이 있다. 그래서, 방전 지연이 큰 방전 셀이더라도 확실히 기입 방전이 발생하도록, 주사 펄스 및 기입 펄스의 펄스폭이 충분히 크게 설정되어 있다. 본 실시예에 있어서는, 제 2 서브필드 구성의 제 1 SF의 기입 기간에서의 주사 펄스 및 기입 펄스의 펄스폭이 그 외의 서브필드의 기입 기간에서의 주사 펄스 및 기입 펄스의 펄스폭의 약 2배인 3㎲로 설정되어 있다.
또한, 제 2 서브필드 구성에 있어서, 제 1 SF의 기입 기간에서 유지 전극 SU1~SUn에 정의 전압 Ve2를 인가하고, 그 이외의 서브필드의 기입 기간에서도 유지 전극 SU1~SUn에 마찬가지로 정의 전압 Ve2를 인가한다. 이것은 이하의 이유에 의한다.
제 1 SF에서는, 주사 펄스 및 기입 펄스의 펄스폭이 크고, 기입 방전을 발생시키기 위한 시간 간격이 길다. 그 때문에, 가령 유지 전극 SU1~SUn에 인가하는 전압을 높게 설정하면, 기입 방전이 발생하기 쉬워져 오점등 셀이 발생할 우려가 있다. 따라서, 이러한 오점등 셀이 발생하지 않도록, 주사 펄스 또는 기입 펄스의 펄스폭이 크게 설정되어 있는 서브필드(본 실시예에서는 제 1 SF)의 기입 기간에서는, 유지 전극 SU1~SUn에 전압 Ve3보다도 낮은 전압 Ve2를 인가한다.
연속하는 제 1 SF의 유지 기간에서는, 유지 전극 SU1~SUn을 0V로 되돌리고, 주사 전극 SC1~SCn에 태폭부를 갖는 유지 펄스 전압 Vs'을 인가한다. 이 때, 기입 방전이 발생한 방전 셀에 있어서는, 주사 전극 SCi와 유지 전극 SUi 사이의 전압은, 태폭부를 갖는 유지 펄스 전압 Vs'에 주사 전극 SCi 상의 벽 전압 및 유지 전극 SUi 상의 벽 전압이 가산된 값으로 되어, 방전 개시 전압을 넘는다. 그것에 의 해, 주사 전극 SCi와 유지 전극 SUi 사이에서 유지 방전이 일어나, 방전 셀이 발광한다. 기입 기간에서 기입 방전이 발생하지 않은 방전 셀에서는, 유지 방전은 일어나지 않고, 의사 SF의 종료시에 있어서의 벽 전하의 상태가 유지된다.
또, 본 실시예에 있어서는, 제 1 SF의 유지 기간 후에, 소거 기간이 마련된다. 이 소거 기간에서는, 유지 전극 SU1~SUn을 정의 전압 Ve1로 유지하고, 주사 전극 SC1~SCn에 정의 전압 Vi3'으로부터 부의 전압 Vi4로 향하여 완만하게 하강하는 램프 전압을 인가한다. 그것에 의해, 직전의 유지 기간에서 유지 방전이 일어난 방전 셀의 벽 전하가 조정된다. 이 소거 기간의 유지 전극 및 주사 전극에 인가되는 전압은, 제 1 서브필드 구성의 제 2 SF~제 10 SF에서의 초기화 기간, 또는 제 2 서브필드 구성의 제 3 SF~제 10 SF에서의 초기화 기간과 동일하다.
다음에, 제 2 SF의 초기화 기간에서는, 전체 셀 초기화 동작을 행한다. 즉, 초기화 기간의 전반부에서는, 데이터 전극 D1~Dm 및 유지 전극 SU1~SUn을 0V로 유지하고, 주사 전극 SC1~SCn에 램프 전압을 인가한다. 이 램프 전압은, 방전 개시 전압 이하인 정의 전압 Vi1로부터 방전 개시 전압을 넘는 정의 전압 Vi2로 향하여 완만하게 상승한다. 그리고, 초기화 기간의 후반부에서는, 유지 전극 SU1~SUn을 정의 전압 Ve1로 유지하고, 주사 전극 SC1~SCn에 정의 전압 Vi3으로부터 부의 전압 Vi4로 향하여 완만하게 하강하는 램프 전압을 인가한다. 이렇게 하여, 모든 방전 셀에서 각 전극 상의 벽 전압을 기입 동작에 적합한 값으로 조정한다.
본 실시예에서는, 제 2 서브필드 구성의 제 2 SF에서만 전체 셀 초기화 동작이 행하여진다. 따라서, 상술한 바와 같이, 전체 셀 초기화 동작으로부터 다음의 제 1 SF의 기입 기간까지의 경과 시간이 길어져, 제 1 SF의 기입 기간에 있어서의 프라이밍의 효과는 작다.
제 2 SF의 기입 기간에서는, 제 1 서브필드 구성에서의 제 2 SF~제 10 SF의 기입 기간과 동일한 기입 동작이 행하여진다. 즉, 유지 전극 SU1~SUn에 전압 Ve2를 인가하고, 주사 전극 SC1~SCn을 일단 전압 Vc로 유지한다. 다음에, 1행째의 주사 전극 SC1에 부의 주사 펄스 전압 Va를 인가함과 아울러, 데이터 전극 D1~Dm 중 1행째에서 발광해야 할 방전 셀의 데이터 전극 Dk에 정의 기입 펄스 전압 Vd를 인가한다. 그렇게 하면, 데이터 전극 Dk과 주사 전극 SC1 사이 및 유지 전극 SU1과 주사 전극 SC1 사이에서 기입 방전이 발생한다. 이상의 기입 동작이 1행째의 방전 셀로부터 n행째의 방전 셀에 이를 때까지 순차적으로 행하여지고, 기입 기간이 종료된다.
연속하는 유지 기간에서는, 제 1 서브필드 구성에서의 제 1 SF~제 10 SF의 유지 기간과 동일한 유지 동작이 행하여진다. 즉, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 교대로 유지 펄스를 인가한다. 그것에 의해, 기입 기간에서 기입 방전이 발생한 방전 셀에서 유지 방전이 일어난다. 이렇게 하여, 유지 기간에 있어서의 유지 동작이 종료된다.
제 2 서브필드 구성에 있어서의 제 3 SF~제 10 SF의 초기화 기간, 기입 기간 및 유지 기간은, 유지 펄스수를 제외하고, 제 1 서브필드 구성의 제 2 SF~제 10 SF에서의 초기화 기간, 기입 기간 및 유지 기간과 동일하기 때문에, 설명을 생략한다.
제 10 SF에 연속하는 의사 SF에서는, 제 1 서브필드 구성의 의사 SF와 마찬가지로, 유지 전극 SU1~SUn에 전압 Ve1을 인가하고, 데이터 전극 D1~Dm을 0V로 유지하며, 주사 전극 SC1~SCn에 정의 전압 Vi3'으로부터 부의 전압 Vi4로 향하여 완만하게 하강하는 램프 전압을 인가한다. 그렇게 하면, 직전의 서브필드(본 실시예에서는 제 10 SF)의 유지 기간에서 유지 방전이 일어난 방전 셀에서 미약한 초기화 방전이 발생한다. 그 후, 각 전극에 일정한 전압을 인가한다. 본 실시예에서는, 주사 전극 SC1~SCn에 전압 Vc를 인가하고, 유지 전극 SU1~SUn에 전압 Ve1을 인가하며, 데이터 전극 D1~Dm을 0V로 유지한다.
이렇게 하여, 다음 필드의 제 1 SF에서는, 초기화 기간을 없애는 것이 가능해져, 구동 시간을 단축할 수 있다.
(6) 유지 전극 구동 회로(54)의 회로 구성
도 6은 도 1의 유지 전극 구동 회로(54)의 구성을 나타내는 회로도이다.
도 6의 유지 전극 구동 회로(54)는 서스테인 드라이버(540) 및 전압 상승 회로(541)를 포함한다.
도 6의 서스테인 드라이버(540)는 n 채널 FET(전계 효과형 트랜지스터 ; 이하 트랜지스터라고 약기함) Q1~Q4, 회수 콘덴서 C1, 회수 코일 L1 및 다이오드 D1~D4를 포함한다.
전압 상승 회로(541)는 n 채널 FET(전계 효과형 트랜지스터 ; 이하 트랜지스터라고 약기함) Q5a, Q6a, Q7, Q8, p 채널 FET(전계 효과형 트랜지스터 ; 이하 트랜지스터라고 약기함) Q5b, Q6b, 다이오드 D5 및 콘덴서 C2를 포함한다.
서스테인 드라이버(540)의 트랜지스터 Q1은, 전원 단자 V1과 노드 N1 사이에 접속되고, 게이트에는 제어 신호 S1이 입력된다. 전원 단자 V1에는 전압 Vs가 인가된다. 트랜지스터 Q2는, 노드 N1과 접지 단자 사이에 접속되고, 게이트에는 제어 신호 S2가 입력된다. 노드 N1은 도 2의 서스테인 전극 SU1~SUn에 접속된다.
회수 콘덴서 C1은 노드 N3과 접지 단자 사이에 접속된다. 트랜지스터 Q3 및 다이오드 D1은 노드 N3과 노드 N2 사이에 직렬로 접속된다. 다이오드 D2 및 트랜지스터 Q4는 노드 N2와 노드 N3 사이에 직렬로 접속된다. 트랜지스터 Q3의 게이트에는 제어 신호 S3이 입력되고, 트랜지스터 Q4의 게이트에는 제어 신호 S4가 입력된다. 회수 코일 L1은 노드 N1과 노드 N2 사이에 접속된다. 다이오드 D3은 노드 N2와 전원 단자 V1 사이에 접속되고, 다이오드 D4는 접지 단자와 노드 N2 사이에 접속된다.
전압 상승 회로(541)의 다이오드 D5는, 전원 단자 V11과 노드 N4 사이에 접속되고, 전원 단자 V11에는, 전압 Ve1이 인가된다.
트랜지스터 Q5a 및 트랜지스터 Q5b는 노드 N4와 노드 N1 사이에 직렬로 접속된다. 트랜지스터 Q5a 및 트랜지스터 Q5b의 게이트에는 각각 제어 신호 S5a 및 제어 신호 S5b가 입력된다. 콘덴서 C2는 노드 N4와 노드 N5 사이에 접속된다.
트랜지스터 Q6a 및 트랜지스터 Q6b는 전원 단자 V12와 노드 N5 사이에 직렬로 접속된다. 트랜지스터 Q6a 및 트랜지스터 Q6b의 게이트에는 각각 제어 신호 S6a 및 제어 신호 S6b가 입력된다. 전원 단자 V12에는, 전압 VE2가 인가된다. 또, 전압 VE2는 VE2=Ve2-Ve1의 관계를 만족하고, 예컨대 VE2=5[V]이다. 트랜지스 터 Q7은, 노드 N5와 접지 단자 사이에 접속되고, 게이트에는 제어 신호 S7이 입력된다.
트랜지스터 Q8은, 전원 단자 V13과 노드 N5 사이에 접속되고, 게이트에는 제어 신호 S8이 입력된다. 전원 단자 V13에는, 전압 VE3이 인가된다. 전압 VE3은 VE3=Ve3-Ve1의 관계를 만족하고, 예컨대 VE3=10[V]이다.
상기의 제어 신호 S1~S4, S5a, S5b, S6a, S6b, S7, S8은 도 2의 타이밍 발생 회로(55)로부터 유지 전극 구동 회로(54)로 타이밍 신호로서 인가된다.
(7) 유지 전극 구동 회로(54)의 동작
도 7은 도 6의 유지 전극 구동 회로(54)의 동작을 나타내는 타이밍차트이다. 도 7에는, 주사 전극 SC1에 인가되는 구동 파형, 유지 전극 SU1~SUn에 인가되는 구동 파형, 제어 신호 S1~S4, S5a, S6a, S7, S8이 도시된다. 제어 신호 S5b는 제어 신호 S5a의 파형에 대하여 반전한 파형을 갖고, 제어 신호 S6b는 제어 신호 S5a의 파형에 대하여 반전한 파형을 갖는다. 도 7에서는, 제어 신호 S5b, S6b의 도시를 생략한다. 또한, 도 7에는, 제 1 서브필드 구성에 있어서의 제 1 SF의 초기화 기간, 기입 기간 및 유지 기간, 및 제 2 SF의 초기화 기간 및 기입 기간이 도시된다.
제 1 SF의 초기화 기간의 개시 시점 t0에 있어서, 제어 신호 S1, S3, S4, S5a, S6a, S8이 각각 로우 레벨로 되어 있고, 제어 신호 S2, S5b, S6b, S7이 하이 레벨로 되어 있다. 그것에 의해, 트랜지스터 Q1, Q3, Q4, Q5a, Q5b, Q6a, Q6b, Q8은 각각 오프하고 있다. 또한, 트랜지스터 Q2, Q7은 각각 온하고 있다. 따라서, 유지 전극 SU1~SUn(노드 N1) 및 노드 N5의 전압은 0V(접지 전위)로 되어 있다.
초기화 기간의 시점 t1에 있어서, 제어 신호 S2가 로우 레벨로 되어 트랜지스터 Q2가 오프한다. 또한, 제어 신호 S5a가 하이 레벨로 되어 트랜지스터 Q5a가 온하고, 또한 제어 신호 S5b가 로우 레벨로 되어 트랜지스터 Q5b가 온한다. 그것에 의해, 전원 단자 V11로부터 다이오드 D5 및 트랜지스터 Q5a, Q5b를 통해서 노드 N1에 전류가 흐른다. 그 결과, 유지 전극 SU1~SUn(노드 N1)의 전압이 Ve1까지 상승한다.
다음에, 기입 기간의 시점 t2에 있어서, 제어 신호 S7이 로우 레벨로 되어 트랜지스터 Q7이 오프한다. 또한, 제어 신호 S8이 하이 레벨로 되어 트랜지스터 Q8이 온한다. 그것에 의해, 전원 단자 V13으로부터 트랜지스터 Q8을 통해서 노드 N5에 전류가 흐른다. 그 결과, 노드 N5의 전압이 VE3까지 상승한다. 이 경우, 유지 전극 SU1~SUn(노드 N1)의 전압 Ve1에 전압 VE3이 가산된다. 그것에 의해, 유지 전극 SU1~SUn(노드 N1)의 전압이 Ve3까지 상승한다.
다음에, 기입 기간의 시점 t3에 있어서, 제어 신호 S5a가 로우 레벨로 되어 트랜지스터 Q5a가 오프하고, 또한 제어 신호 S5b가 하이 레벨로 되어 트랜지스터 Q5b가 오프한다. 또한, 제어 신호 S8이 로우 레벨로 되어 트랜지스터 Q8이 오프한다. 또한, 제어 신호 S4가 하이 레벨로 되어 트랜지스터 Q4가 온하고, 제어 신호 S7이 하이 레벨로 되어 트랜지스터 Q7이 온한다. 그것에 의해, 유지 전극 SU1~SUn(노드 N1)으로부터 회수 코일 L1, 다이오드 D2 및 트랜지스터 Q4를 통해서 회수 콘덴서 C1에 전류가 흐른다. 이 때, 패널 용량의 전하가 회수 콘덴서 C1에 회수된다. 그 결과, 유지 전극 SU1~SUn(노드 N1)의 전압이 하강한다. 또한, 노드 N5의 전압이 0V로 된다.
다음에, 유지 기간의 개시 시점 t4에 있어서, 제어 신호 S4가 로우 레벨로 되어 트랜지스터 Q4가 오프하고, 제어 신호 S2가 하이 레벨로 되어 트랜지스터 Q2가 온한다. 그것에 의해, 유지 전극 SU1~SUn(노드 N1)의 전압이 0V로 유지된다.
다음에, 유지 기간의 시점 t5에 있어서, 제어 신호 S2가 로우 레벨로 되어 트랜지스터 Q2가 오프하고, 또한 제어 신호 S3이 하이 레벨로 되어 트랜지스터 Q3이 온한다. 그것에 의해, 회수 콘덴서 C1로부터 트랜지스터 Q3, 다이오드 D1 및 회수 코일 L1을 통해서 유지 전극 SU1~SUn(노드 N1)에 전류가 흐른다. 그 결과, 유지 전극 SU1~SUn(노드 N1)의 전압이 상승한다.
계속해서, 유지 기간의 시점 t6에 있어서, 제어 신호 S1이 하이 레벨로 되어 트랜지스터 Q1이 온하고, 제어 신호 S3이 로우 레벨로 되어 트랜지스터 Q3이 오프한다. 그것에 의해, 유지 전극 SU1~SUn(노드 N1)의 전압이 Vs로 고정되고, 전원 단자 V1로부터 공급되는 방전 전류에 의해 유지 방전이 1회 발생한다.
다음에, 유지 기간의 시점 t7에 있어서, 제어 신호 S1이 로우 레벨로 되어 트랜지스터 Q1이 오프하고, 제어 신호 S4가 하이 레벨로 되어 트랜지스터 Q4가 온한다. 그것에 의해, 유지 전극 SU1~SUn(노드 N1)으로부터 회수 코일 L1, 다이오드 D2 및 트랜지스터 Q4를 거쳐서 회수 콘덴서 C1에 전류가 흘러, 유지 전극 SU1~SUn(노드 N1)의 전압이 하강한다.
계속해서, 유지 기간의 시점 t8에 있어서, 제어 신호 S2가 하이 레벨로 되어 트랜지스터 Q2가 온하고, 제어 신호 S4가 로우 레벨로 되어 트랜지스터 Q4가 오프 한다. 그것에 의해, 유지 전극 SU1~SUn(노드 N1)의 전압이 0V로 고정된다.
상기의 동작을 유지 기간에서 반복하여 행함으로써, 유지 전극 SU1~SUn에 유지 펄스가 인가되고, 유지 펄스의 상승 시에 방전 셀의 유지 방전이 행하여진다. 또, 도 7에는, 유지 기간에서 유지 전극 SU1~SUn에 인가되는 하나의 유지 펄스가 도시되어 있다.
유지 기간의 시점 t9에 있어서, 제어 신호 S2가 로우 레벨로 되어 트랜지스터 Q2가 오프한다. 또, 제어 신호 S5a가 하이 레벨로 되어 트랜지스터 Q5a가 온하고, 또한 제어 신호 S5b가 로우 레벨로 되어 트랜지스터 Q5b가 온한다. 그것에 의해, 전원 단자 V11로부터 다이오드 D5 및 트랜지스터 Q5a, Q5b를 통해서 노드 N1에 전류가 흐른다. 그 결과, 유지 전극 SU1~SUn(노드 N1)의 전압이 Ve1까지 상승한다.
다음에, 제 2 SF의 초기화 기간에 있어서는, 유지 전극 SU1~SUn(노드 N1)의 전압이 Ve1로 유지된다.
제 2 SF의 기입 기간의 개시 시점 t10에 있어서, 제어 신호 S7이 로우 레벨로 되어 트랜지스터 Q7이 오프한다. 또한, 제어 신호 S6a가 하이 레벨로 되어 트랜지스터 Q6a가 온하고, 또한 제어 신호 S6b가 로우 레벨로 되어 트랜지스터 Q6b가 온한다. 그것에 의해, 전원 단자 V12로부터 트랜지스터 Q6a 및 트랜지스터 Q6b를 통해서 노드 N5에 전류가 흐른다. 그 결과, 노드 N5의 전압이 VE2까지 상승한다. 이 경우, 유지 전극 SU1~SUn(노드 N1)의 전압 Ve1에 전압 VE2가 가산된다. 그것에 의해, 유지 전극 SU1~SUn(노드 N1)의 전압이 Ve2까지 상승한다.
(8) 트랜지스터 Q5a, Q5b, Q6a, Q6b의 기능
여기서, 상술한 도 6에 도시하는 바와 같이, 노드 N4와 노드 N1 사이에 2개의 트랜지스터 Q5a, Q5b를 직렬로 접속하고 있는 이유 및 전원 단자 V12와 노드 N5 사이에 2개의 트랜지스터 Q6a, Q6b를 직렬로 접속하고 있는 이유를 이하에 설명한다.
트랜지스터 Q5a는 기생 다이오드 D5a를 갖고, 트랜지스터 Q5b는 기생 다이오드 D5b를 갖는다.
여기서, 노드 N4와 노드 N1 사이에, 예컨대 트랜지스터 Q5a만을 접속한 경우를 생각한다. 전압 Vs는 전압 Ve1보다도 높다. 트랜지스터 Q1이 온했을 때, 전원 단자 V1로부터 트랜지스터 Q1 및 트랜지스터 Q5a의 기생 다이오드 D5a를 통해서 노드 N4에 전류가 흘러, 콘덴서 C2가 전압 Vs로 충전된다.
이 상태에서, 트랜지스터 Q5a가 온하면, 유지 전극 SU1~SUn(노드 N1)에는 전압 Ve1이 아니라, 콘덴서 C2의 전압 Vs가 인가되게 된다.
그래서, 본 실시예에서는, 트랜지스터 Q5a에 직렬로 트랜지스터 Q5b를 접속한다. 이 경우, 트랜지스터 Q5b의 기생 다이오드 D5b가 트랜지스터 Q5a의 기생 다이오드 D5a와는 역방향으로 접속된다. 그것에 의해, 트랜지스터 Q1이 온했을 때에, 트랜지스터 Q5b의 기생 다이오드 D5b에 의해 전원 단자 V1로부터의 전류가 콘덴서 C2의 방향으로 흐르는 것이 저지된다. 그 결과, 트랜지스터 Q5a, Q5b가 온한 경우에, 유지 전극 SU1~SUn(노드 N1)에 전압 Ve1이 인가된다.
또한, 트랜지스터 Q6a는 기생 다이오드 D6a를 갖고, 트랜지스터 Q6b는 기생 다이오드 D6b를 갖는다.
여기서, 전원 단자 V12와 노드 N5 사이에, 예컨대 트랜지스터 Q6a만을 접속한 경우를 생각한다. 전압 VE3은 전압 VE2보다도 높다. 트랜지스터 Q8이 온했을 때, 전원 단자 V13으로부터 트랜지스터 Q8 및 트랜지스터 Q6a의 기생 다이오드 D6a를 통해서 전원 단자 V12에 전류가 흐른다. 그것에 의해, 불필요한 전류가 소비됨과 아울러, 콘덴서 C2가 전압 VE3까지 충전되지 않는다. 그 때문에, 유지 전극 SU1~SUn(노드 N1)에는 전압 Ve3이 아니라, 전압 Ve2가 인가되게 된다.
그래서, 본 실시예에서는, 트랜지스터 Q6a에 직렬로 트랜지스터 Q6b를 접속한다. 이 경우, 트랜지스터 Q6b의 기생 다이오드 D6b가 트랜지스터 Q6a의 기생 다이오드 D6a와는 역방향으로 접속된다. 그것에 의해, 트랜지스터 Q8이 온했을 때에, 트랜지스터 Q6b의 기생 다이오드 D6b에 의해 전원 단자 V13으로부터의 전류가 전원 단자 V12의 방향으로 흐르는 것이 저지된다. 그 결과, 유지 전극 SU1~SUn(노드 N1)에 전압 Ve3이 인가된다.
(9) 다른 실시예
또, 상기 실시예에 있어서는, 각 서브필드의 휘도 가중치가 그 서브필드보다도 뒤에 배치된 서브필드의 휘도 가중치보다 커지지 않도록 설정되어 있지만, 서브필드수 또는 각 서브필드의 휘도 가중치는 상기 실시예에 한정되는 것이 아니다. 예컨대, 1 필드가 12개의 서브필드(제 1 SF, 제 2 SF, …, 및 제 12 SF)로 분할되고, 그들 서브필드의 휘도 가중치가 각각 1, 2, 4, 8, 16, 32, 56, 4, 12, 24, 40 및 56으로 설정되더라도 좋다. 즉, 1 필드가 휘도 가중치가 증가하는 2개 또는 그 이상의 서브필드군으로 구성되어 있는 경우에도 본 발명을 적용할 수 있다.
(10) 청구항의 각 구성요소와 실시예의 각 요소와의 대응
이하, 청구항의 각 구성요소와 실시예의 각 요소와의 대응 예에 대하여 설명하지만, 본 발명은 하기의 예에 한정되지 않는다.
상기 실시예에서는, 유지 전극 구동 회로(54)의 서스테인 드라이버(540)가 구동 회로의 예이고, 타이밍 발생 회로(55)가 선택부의 예이며, 유지 전극 구동 회로(54)의 전압 상승 회로(541)가 전압 설정 회로의 예이다. 유지 전극 구동 회로(54) 및 타이밍 발생 회로(55)가 구동 장치의 예이다.
또한, 전원 단자 V11이 제 1 노드의 예이고, 전원 단자 V12가 제 2 노드의 예이고, 전원 단자 V13이 제 3 노드의 예이며, 노드 N5가 제 4 노드의 예이다. 전압 Ve1이 제 1 전압의 예이고, 전압 VE2가 제 2 전압의 예이며, 전압 VE3이 제 3 전압의 예이다.
용량 C2 및 트랜지스터 Q6a, Q6b, Q8이 가산 회로의 예이고, 트랜지스터 Q5a, Q5b가 제 1 스위칭 회로의 예이고, 트랜지스터 Q6a, Q6b가 제 2 스위칭 회로의 예이며, 트랜지스터 Q8이 제 3 스위칭 회로의 예이다. 트랜지스터 Q5a 또는 트랜지스터 Q6a가 n 채널 스위칭 소자의 예이고, 트랜지스터 Q5b 또는 트랜지스터 Q6b가 p 채널 스위칭 소자의 예이며, 트랜지스터 Q7 또는 트랜지스터 Q8이 스위칭 소자의 예이다.
본 발명은 여러 가지의 화상을 표시하는 표시 장치에 이용할 수 있다.

Claims (17)

  1. 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널을, 1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서,
    각 서브필드의 기입 기간에 상기 복수의 방전 셀에 선택적으로 기입 펄스를 인가하여 기입 방전을 발생시키고, 유지 기간에 상기 기입 방전이 발생한 방전 셀을 소정의 표시 휘도로 발광시키는 구동 회로와,
    표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭 이하인 제 1 서브필드 구성과, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다 큰 제 2 서브필드 구성 중 어느 하나를 선택하는 선택부와,
    상기 선택부에 의해 상기 제 1 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압을, 그 이외의 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압보다 높게 설정하고, 상기 선택부에 의해 상기 제 2 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압을, 그 이외의 어느 하나의 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압과 동일하게 설정하는 전압 설정 회로
    를 포함한 구동 장치.
  2. 제 1 항에 있어서,
    상기 제 1 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드는 상기 복수의 방전 셀 전체에서 초기화 방전을 행하는 초기화 기간을 갖는 서브필드인 구동 장치.
  3. 제 1 항에 있어서,
    상기 제 2 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드에 연속하는 서브필드는 상기 복수의 방전 셀 전체에서 초기화 방전을 행하는 초기화 기간을 갖는 서브필드인 구동 장치.
  4. 제 1 항에 있어서,
    상기 제 2 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드는 상기 복수의 방전 셀의 일부 또는 전체에서 초기화 방전을 행하는 초기화 기간을 갖지 않는 서브필드인 구동 장치.
  5. 제 1 항에 있어서,
    상기 제 2 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드는 그 이외의 서브필드보다 큰 폭의 펄스를 이용하여 상기 기입 방전이 발생한 방전 셀을 발광시키는 서브필드인 구동 장치.
  6. 제 1 항에 있어서,
    상기 전압 설정 회로는,
    제 1 전압을 받는 제 1 노드와,
    제 2 전압을 받는 제 2 노드와,
    상기 제 2 전압보다 높은 제 3 전압을 받는 제 3 노드와,
    상기 제 1 노드의 제 1 전압에 상기 제 2 노드의 제 2 전압 또는 상기 제 3 노드의 제 3 전압을 가산하는 가산 회로와,
    각 서브필드의 기입 기간에 상기 가산 회로에 의해 얻어진 전압을 상기 유지 전극에 인가하는 제 1 스위칭 회로를 포함하며,
    상기 가산 회로는, 상기 선택부에 의해 상기 제 1 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에 상기 제 1 노드의 제 1 전압에 상기 제 3 노드의 제 3 전압을 가산하고, 그 이외의 서브필드의 기입 기간에 상기 제 1 노드의 제 1 전압에 상기 제 2 노드의 제 2 전압을 가산하며, 상기 선택부에 의해 제 2 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드 및 그 이외의 어느 하나의 서브필드의 기입 기간에 상기 제 1 노드의 제 1 전압에 상기 제 2 노드의 제 2 전압을 가산하는
    구동 장치.
  7. 제 6 항에 있어서,
    상기 제 1 스위칭 회로는 상기 제 1 노드와 상기 유지 전극 사이에 접속되고,
    상기 가산 회로는,
    상기 제 1 노드와 제 4 노드 사이에 접속되는 용량과,
    상기 제 2 노드와 상기 제 4 노드 사이에 접속된 제 2 스위칭 회로와,
    상기 제 3 노드와 상기 제 4 노드 사이에 접속된 제 3 스위칭 회로를 포함하는
    구동 장치.
  8. 제 7 항에 있어서,
    상기 제 1 스위칭 회로는 상기 제 1 노드와 상기 유지 전극 사이에 직렬로 접속된 n 채널 스위칭 소자 및 p 채널 스위칭 소자를 포함하는 구동 장치.
  9. 제 7 항에 있어서,
    상기 제 2 스위칭 회로는 상기 제 2 노드와 상기 제 4 노드 사이에 직렬로 접속된 스위칭 소자를 포함하는 구동 장치.
  10. 제 7 항에 있어서,
    상기 제 3 스위칭 회로는 상기 제 3 노드와 상기 제 4 노드 사이에 직렬로 접속된 n 채널 스위칭 소자 및 p 채널 스위칭 소자를 포함하는 구동 장치.
  11. 제 7 항에 있어서,
    상기 가산 회로는 상기 제 4 노드와 접지 단자 사이에 직렬로 접속된 스위칭 소자를 더 포함하는 구동 장치.
  12. 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널의 구동 방법으로서,
    1 필드 기간은 상기 복수의 방전 셀에 선택적으로 기입 펄스를 인가하여 기입 방전을 발생시키는 기입 기간과, 상기 기입 방전이 발생한 방전 셀을 소정의 표 시 휘도로 발광시키는 유지 기간을 각각 갖는 복수의 서브필드를 포함하고,
    상기 복수의 서브필드는 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭 이하인 제 1 서브필드 구성과, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다 큰 제 2 서브필드 구성 중 어느 하나를 가지며,
    상기 제 1 서브필드 구성 및 상기 제 2 서브필드 구성 중 어느 하나를 선택하는 단계와,
    상기 제 1 서브필드 구성의 선택시에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압을, 그 이외의 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압보다 높게 설정하는 단계와,
    상기 제 2 서브필드 구성의 선택시에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압을, 그 이외의 어느 하나의 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압과 동일하게 설정하는 단계
    를 포함하는 플라즈마 디스플레이 패널의 구동 방법.
  13. 제 12 항에 있어서,
    상기 제 1 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드는 상기 복수의 방전 셀 전체에서 초기화 방전을 행하는 초기화 기간을 갖는 서브필드인 플라즈마 디스플레이 패널의 구동 방법.
  14. 제 12 항에 있어서,
    상기 제 2 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드에 연속하는 서브필드는 상기 복수의 방전 셀 전체에서 초기화 방전을 행하는 초기화 기간을 갖는 서브필드인 플라즈마 디스플레이 패널의 구동 방법.
  15. 제 12 항에 있어서,
    상기 제 2 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드는 상기 복수의 방전 셀의 일부 또는 전체에서 초기화 방전을 행하는 초기화 기간을 갖지 않는 서브필드인 플라즈마 디스플레이 패널의 구동 방법.
  16. 제 12 항에 있어서,
    상기 제 2 서브필드 구성에서의 표시 휘도가 가장 낮은 서브필드는 그 이외의 서브필드보다 큰 폭의 펄스를 이용하여 상기 기입 방전이 발생한 방전 셀을 발광시키는 서브필드인 플라즈마 디스플레이 패널의 구동 방법.
  17. 주사 전극 및 유지 전극과 복수의 데이터 전극과의 교차부에 복수의 방전 셀 을 갖는 플라즈마 디스플레이 패널과,
    1 필드 기간이 복수의 서브필드를 포함하는 서브필드법으로 상기 플라즈마 디스플레이 패널을 구동하고, 각 서브필드의 기입 기간에 상기 복수의 방전 셀에 선택적으로 기입 펄스를 인가하여 기입 방전을 발생시키고, 유지 기간에 상기 기입 방전이 발생한 방전 셀을 소정의 표시 휘도로 발광시키는 구동 회로와,
    표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭 이하인 제 1 서브필드 구성과, 표시 휘도가 가장 낮은 서브필드에서의 기입 펄스의 폭이 그 이외의 서브필드에서의 기입 펄스의 폭보다 큰 제 2 서브필드 구성 중 어느 하나를 선택하는 선택부와,
    상기 선택부에 의해 상기 제 1 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압을, 그 이외의 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압보다 높게 설정하고, 상기 선택부에 의해 제 2 서브필드 구성이 선택된 경우에, 표시 휘도가 가장 낮은 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압을, 그 이외의 어느 하나의 서브필드의 기입 기간에 상기 유지 전극에 인가하는 전압과 동일하게 설정하는 전압 설정 회로
    를 포함한 플라즈마 디스플레이 장치.
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