KR100930386B1 - 반도체 소자의 층간절연막 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 81
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000011229 interlayer Substances 0.000 title claims abstract description 19
- 239000007789 gas Substances 0.000 claims abstract description 72
- 238000005530 etching Methods 0.000 claims abstract description 41
- 239000010410 layer Substances 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000151 deposition Methods 0.000 claims abstract description 24
- 230000008021 deposition Effects 0.000 claims abstract description 18
- 239000001307 helium Substances 0.000 claims description 16
- 229910052734 helium Inorganic materials 0.000 claims description 16
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 16
- 239000001257 hydrogen Substances 0.000 claims description 15
- 229910052739 hydrogen Inorganic materials 0.000 claims description 15
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 15
- 238000005137 deposition process Methods 0.000 claims description 7
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 6
- 229910052731 fluorine Inorganic materials 0.000 claims description 6
- 239000011737 fluorine Substances 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 abstract 1
- 238000005452 bending Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 7
- 239000012530 fluid Substances 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000009969 flowable effect Effects 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003746 surface roughness Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02551—Group 12/16 materials
- H01L21/02554—Oxides
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30617—Anisotropic liquid etching
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- Microelectronics & Electronic Packaging (AREA)
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- Chemical & Material Sciences (AREA)
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- General Chemical & Material Sciences (AREA)
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Abstract
본 발명의 반도체 소자의 층간절연막 형성방법은, 하부 구조가 형성된 반도체 기판상에 비트라인 스택을 형성하는 단계; 비트라인 스택 위에 라이너 LPTEOS 산화막을 형성하는 단계; 라이너 LPTEOS 산화막이 형성된 반도체 기판을 HDP 챔버 내에 로딩시키는 단계; HDP 챔버 내에 식각 가스를 공급하여 라이너 LPTEOS 산화막이 형성된 비트라인 스택 상부의 오버행을 식각하는 단계; HDP 챔버 내에 HDP 증착 소스를 공급하여 라이너 LPTEOS 산화막 위에 HDP 산화막을 증착하는 단계; 및 HDP 챔버 내에 식각 가스를 공급하여 HDP 산화막을 증착하는 과정에서 형성된 오버행을 식각하는 단계를 포함한다.
라이너 LPTEOS 산화막, HDP 산화막, 수소가스
Description
도 1은 종래 기술의 비트라인 스택에서 발생하는 문제점을 설명하기 위해 나타내보인 도면이다.
도 2는 스토리지노드 컨택홀이 형성되지 않는 불량을 나타내보인 셈(SEM) 사진이다.
도 3 및 도 4는 종래 기술에서 갭필 공정에 유동성막을 이용시 발생하는 문제점을 설명하기 위해 나타내보인 도면이다.
도 5 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 층간절연막 형성방법에 관한 것이다.
최근 반도체 소자의 개발 공정에 있어서 비트라인 스택(Bit line stack)의 선폭(CD; Critical Dimension)이 급격하게 작아지고 있다. 이에 따라 비트라인 스택 사이에 배치되는 스페이스(space) 또한 작아지면서 현재 비트라인 스택의 갭필(gap fill) 방법으로 이용되고 있는 고밀도 플라즈마(High Density Plasma; 이하 HDP라 칭함) 공정에서도 한계를 나타내고 있다. HDP 공정을 이용한 갭필 공정시 발생되는 문제점으로 비트라인 스택이 구부러지는 벤딩(bending) 현상을 들 수 있다.
도 1은 종래 기술의 비트라인 스택에서 발생하는 문제점을 설명하기 위해 나타내보인 도면이다. 도 2는 스토리지노드 컨택홀이 형성되지 않는 불량을 나타내보인 셈(SEM) 사진이다. 그리고 도 3 및 도 4는 종래 기술에서 갭필 공정에 유동성막을 이용시 발생하는 문제점을 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 반도체 기판(100) 상에 비트라인 스택(120)이 형성되어 있고, 비트라인 스택(120)을 매립하는 층간절연막(125)이 형성되어 있다. 그런데 HDP 공정을 이용하여 층간절연막(125)을 형성하는 경우, 비트라인 스택(120)이 일 방향으로 구부러지는 벤딩(bending) 현상이 발생하게 된다. 이러한 벤딩 현상은 HDP 공정시 발생하는 플라즈마에 의해 비트라인 스택(120) 좌우에 인가되는 전하(charge)량의 차이에 의하여 한쪽 부분으로 인력이 불균일하게 작용하는 경우에 발생할 수 있다. 또는 HDP 공정에서 비트라인 스택(120)이 플라즈마에 의해 받는 손상을 그 원인으로 볼 수 있다. 이러한 공정상의 한계로 현재 50nm급의 소자의 경우 유동성막을 이용하여 비트라인 스택을 매립하고 있다. 유동성막은 소자분리용 물질로서 개발되었지만, 미세 소자의 경우에는 소자분리막, 게이트 스택 또는 비트라인 스택와 같이 갭필이 요구되는 공정에서 이용되도록 연구되고 있다.
그러나 50nm급 소자의 경우에서는 이러한 유동성막을 이용한 갭필 공정을 진행하더라도 벤딩 현상이 발생되고 있다. 이와 같은 현상은 비트라인 스택의 단차가 너무 높고, 유동성 막이 고밀도 플라즈마 산화막보다 상대적으로 무른(soft) 성질을 가지기 때문이다. 유동성막을 이용할 경우, 후속 열공정 및 SAC(Self Align Contact) 공정을 견뎌내지 못하고 한쪽으로 불균일한 인력에 의하여 구부러지고, 쓰러진다. 이와 같이 비트라인 스택(120)이 한쪽 방향으로 기울어진 상태에서 후속 공정을 진행하게 되면, 도 2에 도시한 바와 같이, 스토리지노드 컨택홀(300)이 형성되지 않는 불량(A)이 발생할 수 있다. 또한, 유동성막을 이용하여 비트라인 스택을 매립할 경우 도 3에 도시된 벙커 결함(bunker defect, B)이 발생할 수 있다. 이러한 벙커 결함(B)은 비트라인 스택을 유동성막으로 매립한 이후 후속 공정으로 캐패시터를 형성하는 과정에서 약간의 미스 얼라인(miss align)이 일어날 때 그 부분으로 화학용액이 침투하여 식각 속도가 빠른 유동성막을 딥-아웃(dip-out)시키기 때문에 발생한다.
이외에도 도 4에 도시한 바와 같이, 유동성막이 갈라지는 크랙(crack) 결함(C)이 발생할 수 있다. 유동성막을 비트라인 스택 상에 도포하고 큐어링 공정을 진행하는데, 이 큐어링 공정 중 잔류하는 가스가 비트라인 스택을 밀어내면서 크랙 결함이 발생할 수 있고, 큐어링 공정 후 발생하는 인장응력으로 발생할 수도 있다. 이러한 결함들이 발생되면 층간절연막의 신뢰성이 저하되어 안정적인 공정을 진행할 수 없다.
본 발명이 이루고자 하는 기술적 과제는, 비트라인 스택을 매립하는 층간절연막을 개선하여 층간절연막을 형성하면서 발생하는 문제점을 방지하여 안정적으로 갭필 공정을 진행할 수 있는 반도체 소자의 층간절연막 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 층간절연막 형성방법은, 하부 구조가 형성된 반도체 기판상에 비트라인 스택을 형성하는 단계; 상기 비트라인 스택 위에 라이너 LPTEOS 산화막을 형성하는 단계; 상기 라이너 LPTEOS 산화막이 형성된 반도체 기판을 HDP 챔버 내에 로딩시키는 단계; 상기 HDP 챔 버 내에 식각 가스를 공급하여 상기 라이너 LPTEOS 산화막이 형성된 비트라인 스택 상부의 오버행을 식각하는 단계; 상기 HDP 챔버 내에 HDP 증착 소스를 공급하여 상기 라이너 LPTEOS 산화막 위에 HDP 산화막을 증착하는 단계; 및 상기 HDP 챔버 내에 식각 가스를 공급하여 상기 HDP 산화막을 증착하는 과정에서 형성된 오버행을 식각하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 라이너 LPTEOS 산화막을 형성한 이후에 프리히팅을 20초 내지 30초 동안 진행하는 단계를 더 포함할 수 있다.
상기 HDP 산화막을 증착하는 과정에서 형성된 오버행을 식각하는 단계 이후에 상기 HDP 산화막 증착 공정 및 식각 공정을 5싸이클(cycle) 이상 반복하여 상기 비트라인 스택을 매립하는 단계를 더 포함하는 것이 바람직하다.
상기 라이너 LPTEOS 산화막은 퍼니스(furnace)에서 100Å 내지 150Å의 두께 로 형성할 수 있다.
상기 라이너 LPTEOS 산화막은 600℃ 내지 680℃의 온도에서 증착하는 것이 바람직하다.
상기 비트라인 스택 상부의 오버행은 수소(H2) 가스는 제외하면서 불소(F)계 가스 및 헬륨(He) 가스를 포함하는 식각가스를 공급하여 식각하는 것이 바람직하다.
상기 HDP 산화막은 상기 반도체 기판상에 HDP 증착 소스를 공급하면서 수소(H2) 가스를 낮은 유량으로 공급하여 형성하는 것이 바람직하다.
상기 수소(H2) 가스는 25sccm 내지 35sccm의 유량으로 공급하는 것이 바람직하다.
상기 비트라인 스택 상부의 오버행을 식각하는 단계 내지 HDP 산화막을 식각하는 단계는 HDP 챔버 내에서 인-시츄(in-situ)로 진행하는 것이 바람직하다.
상기 HDP 챔버 내에 로딩된 반도체 기판의 후면에 헬륨(He) 가스를 공급하여 상기 반도체 기판의 전체 온도를 350℃ 미만의 온도로 유지하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 5 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 층간절연막 형성 방법을 설명하기 위하여 나타내 보인 도면들이다.
도 5를 참조하면, 반도체 기판(500) 상에 비트라인 스택(520)을 형성한다.
구체적으로, 반도체 기판(500) 상에 배리어금속막, 비트라인용 도전막 및 하드마스크막을 증착한다. 여기서 배리어금속막은 티타늄(Ti)을 포함하는 금속막으로 형성할 수 있고, 비트라인용 도전막은 텅스텐(W)막으로 형성할 수 있다. 그리고 하드마스크막은 질화막으로 형성할 수 있다. 여기서 반도체 기판(500) 상에는 워드라인을 포함하는 하부 구조물(미도시함)이 형성되어 있다.
다음에 하드마스크막을 패터닝하여 하드마스크막 패턴(515)을 형성한다. 계속해서 하드마스크막 패턴(515)을 마스크로 하부 막, 예를 들어 비트라인용 도전막 및 배리어금속막을 식각하여 배리어금속막 패턴(505), 비트라인용 도전막(510) 패턴 및 하드마스크막 패턴(515)을 포함하는 비트라인 스택(520)을 형성한다.
도 6을 참조하면, 비트라인 스택(520) 양 측면에 비트라인 스페이서(525)를 형성한다. 비트라인 스페이서(525)는 비트라인 스택(520)이 형성된 반도체 기판(500) 위에 스페이서막을 증착한 다음 에치백(etch back) 공정을 진행하여 형성할 수 있다.
도 7을 참조하면, 비트라인 스택(520) 상에 라이너 LPTEOS 산화막(530)을 형성한다.
구체적으로, 비트라인 스택(520)이 형성된 반도체 기판(500)을 퍼니스(furnace)에 로딩시킨다. 여기서 반도체 기판(500)은 600℃의 온도에서 질소(N2) 가스를 1ℓ(1000sccm)의 유량으로 공급하면서 로딩시킨다. 다음에 퍼니스 내에 증착 소스를 공급한다. 증착 소스는 질소(N2)가스를 80cc 내지 120cc의 유량으로 공급하고, 산소(O2)가스를 8cc 내지 12cc의 유량으로 공급한다. 그리고 TEOS(Tetra Ethyl Ortho Silicate) 가스를 250cc 내지 250cc의 유량으로 공급한다. 여기서 퍼니스는 질소(N2) 분위기에서 600℃ 내지 680℃의 증착 온도와 0.4Torr의 증착 압력을 유지한 상태에서 증착 공정을 진행한다. 이러한 증착 조건을 유지한 상태에서 증착 소스를 공급하면 비트라인 스택(520) 위에 라이너 LPTEOS 산화막(530)이 100Å 내지 150Å의 두께로 증착된다.
이와 같이 형성된 라이너 LPTEOS 산화막(530)은 비트라인 스택(520)의 하드마스크막 패턴(515)의 손상을 방지하고, 이후 진행될 HDP 공정에서 플라즈마에 의해 비트라인 스택(520)이 구부러지는 벤딩(bending) 현상을 방지하기 위해 비트라인 스택(520)을 고정시키는 역할을 한다. 이러한 라이너 LPTEOS 산화막(530)은 플라즈마를 이용하지 않고 퍼니스에서 증착하기 때문에 플라즈마 손상에 의해 GOI(Gate Oxide Integrity) 특성이 저하되거나 비트라인 스택(520)이 구부러지는 벤딩 현상(도 1 참조)이 발생하지 않는다. 또한 유동성막과 같이 무른(soft) 성질을 가진 막이 아니므로 미스 얼라인(misaligned)에 의한 벙커 결함(B, 도 3참조)도 방지할 수 있다.
도 8을 참조하면, 라이너 LPTEOS 산화막(530)이 형성된 비트라인 스택(520) 상에 산소(O2) 가스 및 헬륨(He) 가스 분위기에서 프리히팅(preheating)을 수행한 다.
구체적으로, 반도체 기판(500)을 HDP 챔버 내에 로딩시킨다. 다음에 HDP 챔버 내에 산소(O2)가스 및 아르곤(Ar) 가스를 소스 가스로 공급하고, 헬륨(He)가스를 첨가 가스로 공급하면서 적절한 파워를 인가하여 20초 내지 30초 동안 프리히팅을 진행한다. 여기서 산소(O2)가스는 50sccm 내지 150sccm의 유량으로 공급하고, 아르곤(Ar) 가스는 40sccm 내지 50sccm의 유량으로 공급하며, 헬륨(He)가스는 200sccm 내지 300sccm의 유량으로 공급한다. 이때, 고밀도 플라즈마 챔버 상부(top)에서 헬륨(He) 가스를 추가적으로 200sccm 내지 300sccm의 유량으로 공급한다. 또한 플라즈마를 발생시키기 위한 소스파워는 탑 바이어스(top bias)에서 4500W 내지 5500W로 인가하고, 사이드 바이어스(side bias)에서 3500W 내지 4500W로 인가하고, 바텀 바이어스(bottom bias)에서는 파워를 인가하지 않는다.
도 9를 참조하면, 프리히팅이 진행된 비트라인 스택(520)에 제1 식각 공정을 진행하여 라이너 LPTEOS 산화막(530)을 형성하는 과정에서 비트라인 스택(520) 상부(a)에 형성된 오버행(overhang)을 제거한다.
구체적으로, HDP 챔버 내에 식각 가스를 공급한다. 식각 가스는 불소(F)계 가스, 예를 들어 삼불화질소(NF3) 가스를 이용하며, 이와 함께 헬륨(He) 가스를 공급한다. 이때, 삼불화질소(NF3) 가스는 100sccm 내지 150sccm의 유량으로 공급한다. 또한, 헬륨(He) 가스를 챔버 상부(top)에서 50sccm 내지 70sccm의 유량으로 공급하고, 챔버 측면에서는 200sccm 내지 250sccm의 유량으로 공급한다.
이러한 제1 식각 공정에 의해 라이너 LPTEOS 산화막(530)은 노출된 표면으로부터 100Å 내지 200Å의 두께만큼 식각되며, 이 과정에서 비트라인 스택(520) 상부(a)에 형성된 오버행이 제거되어 이후 비트라인 스택(520)의 갭필 공정을 원활하게 진행할 수 있다.
한편, 식각 가스는 수소(H2) 가스를 제외한 불소(F)계 가스 및 헬륨(He) 가스를 공급하여 식각 공정을 진행한다. 이는 수소(H2) 가스를 식각 가스에 추가하는 경우, GOI(Gate Oxide Integrity) 특성이 저하될 수 있기 때문이다. 또한, 수소(H2) 가스를 식각 가스로 사용하게 되면 식각 공정을 진행하는 과정에서 라이너 LPTEOS 산화막(530)의 표면이 선택적으로 식각될 수 있다. 표면이 선택적으로 식각되면 표면 거칠기(roughness)가 증가하여 이후 갭필 공정시 거친 표면에 의해 보이드(void)가 발생할 수 있기 때문이다. 또한, 비트라인 스택(520) 위에 형성된 라이너 LPTEOS 산화막에 의해 HDP 식각 공정을 진행하는 과정에서 발생되는 클리핑(clipping)을 방지하기 위한 라이너 HDP 산화막을 증착하지 않고 제1 식각 공정을 바로 진행할 수 있다. 이에 따라 공정 단계를 감소시킬 수 있다.
도 10을 참조하면, 제1 식각 공정이 진행된 반도체 기판(500) 상에 증착 공정을 진행하여 벌크 HDP 산화막(535)을 형성한다.
벌크 HDP 산화막(535)은 HDP 챔버 내에 HDP 증착소스를 추가로 공급하여 라이너 LPTEOS 산화막(530) 위에 750Å 내지 850Å의 두께만큼 형성한다. 이러한 HDP 증착 소스는, 산소(O2) 가스를 70sccm 내지 80sccm의 유량으로 공급한다. 또한, 실 란(SiH4) 가스는 상부(top)에서 15sccm 내지 25sccm의 유량으로 공급하면서, 측면(side)에서 30sccm 내지 40sccm의 유량으로 공급한다. 그리고 첨가 가스로서 헬륨(He) 가스는 250sccm 내지 350sccm의 유량으로 공급하고, 수소(H2) 가스를 25sccm 내지 35sccm의 유량으로 공급한다. 이때, 플라즈마를 발생시키기 위한 탑 바이어스(top bias)는 6500-7500W로 인가하고, 사이드 바이어스(side bias)는 6500-7500W로 인가한다. 이와 함께 HDP 챔버 하부에서 바텀 바이어스(bottom bias)를 1500-2500W로 인가한다. 이러한 HDP 증착 소스를 공급하면서 챔버에 인가하는 바이어스에 의해 라이너 LPTEOS 산화막(530) 위에 벌크 HDP 산화막(535)이 형성된다.
이와 같이 벌크 HDP 산화막(535)을 형성하기 위해 공급하는 HDP 증착 소스 가운데 수소(H2) 가스의 경우, 종래에는 120 내지 130sccm의 유량으로 공급한 반면, 본 발명의 실시예에서는 상대적으로 낮은 유량인 25sccm 내지 35sccm의 유량으로 공급한다. 이는 수소(H2) 가스에 의해 GOI(Gate Oxide Integrity) 특성이 저하될 수 있고, 라이너 LPTEOS 산화막(530)의 표면 거칠기(roughness)가 증가하여 이후 갭필 공정시 거친 표면에 의해 보이드(void)가 발생할 수 있기 때문이다. 이에 따라 수소(H2) 가스는 25sccm 내지 35sccm의 낮은 유량을 공급하면서 증착 공정을 진행한다. 이때, 벌크 HDP 산화막(530)을 형성하는 과정에서 비트라인 스택(520) 상부(b) 쪽에 오버행이 형성될 수 있다.
도 11을 참조하면, 벌크 HDP 산화막(535)을 형성하는 과정에서 형성된 오버 행을 식각하는 제2 식각 공정을 진행한다.
제2 식각 공정은 HDP 챔버 내에 식각 가스를 공급하여 진행한다. 식각 가스는 불소(F)계 가스, 예컨대 삼불화질소(NF3) 가스를 이용하며, 이와 함께 헬륨(He) 가스를 공급한다. 삼불화질소(NF3) 가스는 100sccm 내지 150sccm의 유량으로 공급한다. 또한, 헬륨(He) 가스는 챔버 상부(top)에서 50sccm 내지 70sccm의 유량으로 공급하고, 챔버 측면에서는 200sccm 내지 250sccm의 유량으로 공급한다. 이러한 제2 식각 공정에 의해 비트라인 스택(520) 상부에 형성된 오버행이 제거된다. 이때, 제2 식각 공정에서 공급하는 식각 가스는 수소(H2) 가스를 제외한 불소(F)계 가스 및 헬륨(He) 가스를 공급하여 식각 공정을 진행한다.
도 12를 참조하면, 제2 식각 공정 및 증착 공정을 반복하여 비트라인 스택(520)을 HDP 산화막(540)으로 모두 매립한다. 여기서 식각 공정 및 증착 공정은 5 싸이클(cycle) 내지 6싸이클 진행하여 비트라인 스택(520)을 HDP 산화막(540)으로 매립한다. 이때, 상술한 프리히팅 공정 내지 HDP 산화막(540)을 형성하는 공정은 하나의 챔버에서 인-시츄(in-situ)로 진행하는 것이 바람직하다. 한편, 벌크 HDP 산화막(535)을 증착하는 동안 반도체 기판(500)의 후면(back side)에서 헬륨(He) 가스를 이용한 냉각(cooling)을 진행하여 반도체 기판(500)의 전체 온도를 350℃ 미만의 온도로 조절한다. 반도체 기판(500)의 전체 온도를 350℃ 미만의 온도로 유지하게 되면 고온 상태의 플라즈마에 의해 하부 구조물의 게이트 절연막 손상을 최소화할 수 있다. 다음에 HDP 산화막(540)이 형성된 반도체 기판(500) 상에 평탄화 공정, 예를 들어 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법을 이용하여 HDP 산화막(540)의 표면을 평탄화시킨다.
본 발명의 실시예에 의하면, 종래의 갭필 공정시 유동성막의 무른 성질과 스트레스 변화 등에 의해 발생되는 벤딩 현상을 포함하는 여러 가지 문제점들을, 열공정에 의해 형성하는 라이너 LPTEOS 산화막을 이용하여 비트라인 스택을 고정시켜 벤딩 현상을 방지할 수 있다. 또한, HDP 공정시 수소(H2) 가스의 공급량을 감소시키거나 제거한 상태에서 진행하여 플라즈마 손상에 의한 문제를 최소화할 수 있다. 아울러 라이너 LPTEOS 산화막을 형성함으로써 라이너 HDP 산화막을 생략하여 공정 단계를 감소시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 층간절연막 형성방법에 의하면, 라이너 LPTEOS 산화막을 이용하여 유동성막 및 HDP 공정을 이용하면서 발생되는 문제점들을 방지할 수 있다.
Claims (11)
- 하부 구조가 형성된 반도체 기판상에 비트라인 스택을 형성하는 단계;상기 비트라인 스택 위에 라이너 LPTEOS 산화막을 형성하는 단계;상기 라이너 LPTEOS 산화막이 형성된 반도체 기판을 HDP 챔버 내에 로딩시키는 단계;상기 HDP 챔 버 내에 식각 가스를 공급하여 상기 라이너 LPTEOS 산화막이 형성된 비트라인 스택 상부의 오버행을 식각하는 단계;상기 HDP 챔버 내에 HDP 증착 소스를 공급하여 상기 라이너 LPTEOS 산화막 위에 HDP 산화막을 증착하는 단계; 및상기 HDP 챔버 내에 식각 가스를 공급하여 상기 HDP 산화막을 증착하는 과정에서 형성된 오버행을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 라이너 LPTEOS 산화막을 형성한 이후에 프리히팅을 20초 내지 30초 동안 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 HDP 산화막을 증착하는 과정에서 형성된 오버행을 식각하는 단계 이후에 상기 HDP 산화막 증착 공정 및 식각 공정을 5싸이클(cycle) 이상 반복하여 상기 비트라인 스택을 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 라이너 LPTEOS 산화막은 퍼니스(furnace)에서 증착하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 라이너 LPTEOS 산화막은 100Å 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 라이너 LPTEOS 산화막은 600℃ 내지 680℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 비트라인 스택 상부의 오버행은 수소(H2) 가스는 제외하면서 불소(F)계 가스 및 헬륨(He) 가스를 포함하는 식각가스를 공급하여 식각하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 HDP 산화막은 상기 반도체 기판상에 HDP 증착 소스를 공급하면서 수소(H2) 가스를 낮은 유량으로 공급하여 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제8항에 있어서,상기 수소(H2) 가스는 25sccm 내지 35sccm의 유량으로 공급하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 비트라인 스택 상부의 오버행을 식각하는 단계 내지 HDP 산화막을 식각하는 단계는 HDP 챔버 내에서 인-시츄(in-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
- 제1항에 있어서,상기 HDP 챔버 내에 로딩된 반도체 기판의 후면에 헬륨(He) 가스를 공급하여 상기 반도체 기판의 전체 온도를 350℃ 미만의 온도로 유지하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070065864A KR100930386B1 (ko) | 2007-06-29 | 2007-06-29 | 반도체 소자의 층간절연막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070065864A KR100930386B1 (ko) | 2007-06-29 | 2007-06-29 | 반도체 소자의 층간절연막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090002494A KR20090002494A (ko) | 2009-01-09 |
| KR100930386B1 true KR100930386B1 (ko) | 2009-12-08 |
Family
ID=40485483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070065864A KR100930386B1 (ko) | 2007-06-29 | 2007-06-29 | 반도체 소자의 층간절연막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100930386B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101942983B1 (ko) * | 2011-12-23 | 2019-01-29 | 엘지디스플레이 주식회사 | 액정표시장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027935A (ko) * | 1998-10-29 | 2000-05-15 | 김영환 | 반도체 소자의 층간 절연막 형성 방법 |
| KR20020002608A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체소자의 비트라인 형성 방법 |
| KR100366621B1 (ko) | 2000-06-28 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 도전성 콘택체를 형성하는 방법 |
| KR20050002984A (ko) * | 2003-06-30 | 2005-01-10 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
-
2007
- 2007-06-29 KR KR1020070065864A patent/KR100930386B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000027935A (ko) * | 1998-10-29 | 2000-05-15 | 김영환 | 반도체 소자의 층간 절연막 형성 방법 |
| KR100366621B1 (ko) | 2000-06-28 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 도전성 콘택체를 형성하는 방법 |
| KR20020002608A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체소자의 비트라인 형성 방법 |
| KR20050002984A (ko) * | 2003-06-30 | 2005-01-10 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090002494A (ko) | 2009-01-09 |
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