KR100929629B1 - Manufacturing Method of Semiconductor Device - Google Patents

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Abstract

반도체 소자의 제조 방법은, 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 제1홈의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각 마스크로 이용하여 제1홈의 바닥부를 식각해서 상기 제1홈의 바닥부에 제2홈을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 제2홈이 매립되도록 상기 제1홈의 표면 및 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 제1홈이 매립되도록 상기 게이트절연막 상에 게이트도전막과 하드마스크막을 형성하는 단계; 상기 하드마스크막, 게이트 도전막 및 게이트절연막을 식각하여 리세스 게이트를 형성하는 단계; 및 상기 리세스 게이트의 측벽에 게이트 스페이서를 형성하는 단계로 이루어진다.A method of manufacturing a semiconductor device may include forming a first groove by etching a semiconductor substrate; Forming a spacer on a sidewall of the first groove; Etching the bottom of the first groove by using the spacer as an etching mask to form a second groove in the bottom of the first groove; Removing the spacers; Forming a gate insulating film on the surface of the first groove and the semiconductor substrate to fill the second groove; Forming a gate conductive layer and a hard mask layer on the gate insulating layer to fill the first groove; Etching the hard mask layer, the gate conductive layer, and the gate insulating layer to form a recess gate; And forming a gate spacer on sidewalls of the recess gate.

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}Manufacturing method of semiconductor device

도 1a 내지 도 1e는 종래 리세스 게이트의 제조 방법을 도시한 공정별 단면도.1A to 1E are cross-sectional views of processes illustrating a method of manufacturing a conventional recess gate.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트의 제조 방법을 도시한 공정별 단면도.2A through 2E are cross-sectional views illustrating a method of manufacturing a recess gate according to an exemplary embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

200 : 반도체 기판 206 : 게이트절연막200 semiconductor substrate 206 gate insulating film

208 : 폴리실리콘막 210 : 금속계막208: polysilicon film 210: metal film

212 : 하드마스크막 214 : 소스/드레인 접합 영역212: hard mask film 214: source / drain junction region

216 : 재산화막 218 : 게이트 스페이서216: property film 218: gate spacer

230 : 리세스 게이트230: recess gate

A' : 제2홈A ': 2nd groove

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 리세스 게이트 바닥부의 전기장을 감소시키고 비정상적인 접합 리키지(Junction leakage)를 줄여 디램 셀 트랜지스터의 보유 시간(Retention time)을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to reduce the electric field of the recess gate bottom and reduce abnormal junction leakage to improve the retention time of the DRAM cell transistor. The present invention relates to a method for manufacturing a semiconductor device.

반도체 메모리 소자의 고집적화가 진행됨에 따라, 기존의 평면형 트랜지스터 구조에서는 셀(Cell) 지역의 문턱전압 마진 및 리프레쉬 시간 감소 문제로 상당한 어려움을 겪고 있다. 이에, 반도체 메모리 소자의 고집적화에 부합하는 문턱전압을 확보하면서 리프레쉬 특성을 확보하기 위한 다양한 연구들이 활발하게 진행되고 있다.As semiconductor memory devices have been highly integrated, the conventional planar transistor structure has been experiencing significant difficulties due to the reduction of threshold voltage margin and refresh time in the cell region. Accordingly, various studies have been actively conducted to secure refresh characteristics while securing threshold voltages corresponding to high integration of semiconductor memory devices.

이에, 리세스 게이트 모스펫 구조가 제안되었다. 상기 리세스 게이트 모스펫 구조는 채널 영역을 리세스(Recess)시켜 홈을 형성하고, 상기 홈 상에 게이트를 형성하여 유효 채널 길이(Effective Channel Length)를 증가시킨 구조로서, 단채널효과(Short Channel Effect)를 줄여주어 소자 특성을 향상시킬 수 있다.Thus, a recess gate MOSFET structure has been proposed. The recess gate MOSFET structure recesses a channel region to form a groove, and forms a gate on the groove to increase an effective channel length, and a short channel effect. ), The device characteristics can be improved.

여기서, 상기 리세스 게이트 모스펫 구조가 제안되기 이전에는 채널 길이의 축소에 따라 보다 얕은 접합을 형성하여 단채널의 드레인 유기 장벽 감소(Drain-Induced Barrie Lowering : 이하 DIBL 이라고 함) 마진을 확보해왔다. Here, before the recess gate MOSFET structure is proposed, a shallower junction is formed as the channel length is reduced to secure a drain-induced barrie lowering (DIBL) margin of a short channel.

물론, 소스와 드레인 하단 영역에 모스펫의 소스와 드레인간의 강한 전기장에 의한 드리프트성의 전류를 차단하는 레이어(Punch Through Stop Layer)를 이온주입으로 형성하는 것이 기본 공정이기는 하나, 나노미터(nm)급의 채널 길이를 형성하기 위해서는 얕은 접합을 통한 소스와 드레인의 디플리션(Depletion) 영역 감소가 필수적이기 때문에, 리세스 게이트 모스펫 구조와 같은 3차원 형상을 가진 트랜지스터의 사용은 피할 수 없는 현실이다.Of course, although the basic process is to form a layer through the ion implantation in the lower region of the source and drain by blocking the drift current due to the strong electric field between the source and drain of the MOSFET, nanometer (nm) class It is inevitable to use a transistor having a three-dimensional shape, such as a recess gate MOSFET structure, since it is necessary to reduce the source and drain depletion region to form the channel length.

도 1a 내지 도 1e는 종래 리세스 게이트의 제조 방법을 도시한 공정별 단면도이다.1A to 1E are cross-sectional views illustrating processes of manufacturing a conventional recess gate.

도 1a를 참조하면, 활성영역을 한정하는 소자분리막(미도시)이 형성된 반도체 기판(100) 상에 스크린산화막(102)을 형성하고, 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행한다. Referring to FIG. 1A, a screen oxide layer 102 is formed on a semiconductor substrate 100 on which an isolation layer (not shown) defining an active region is formed, and ion implantation for adjusting a threshold voltage is performed in the semiconductor substrate.

도 1b를 참조하면, 상기 스크린산화막(102) 상에 버퍼산화막(104)과 폴리실리콘막(105)으로 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴을 형성한 후 상기 반도체 기판(100)을 식각하여 U-형태의 홈(A)을 형성한다. Referring to FIG. 1B, after forming a mask pattern exposing a region where a recess gate is to be formed, the buffer oxide film 104 and the polysilicon film 105 are formed on the screen oxide film 102. Etching forms a U-shaped groove A.

도 1c를 참조하면, 상기 마스크패턴을 제거하고, 상기 홈(A)의 표면 및 반도체 기판(100) 상에 게이트절연막(106)을 형성한다. 여기서, 상기 스크린산화막은 마스크패턴의 제거시 함께 제거할 수도 있고 제거하지 않고 남겨둘 수도 있다. Referring to FIG. 1C, the mask pattern is removed and a gate insulating layer 106 is formed on the surface of the groove A and the semiconductor substrate 100. Here, the screen oxide film may be removed together or removed without removing the mask pattern.

도 1d를 참조하면, 상기 홈(A)이 매립되도록 상기 게이트절연막(106) 상에 폴리실리콘막(108), 금속계막(110)으로 이루어진 게이트도전막 및 하드마스크막(112)을 차례로 형성한다.Referring to FIG. 1D, a gate conductive layer and a hard mask layer 112 including a polysilicon layer 108 and a metal based layer 110 are sequentially formed on the gate insulating layer 106 so that the groove A is filled. .

도 1e를 참조하면, 상기 하드마스크막(112) 상에 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴(미도시)을 형성하고, 상기 하드마스크막(112), 금속계막(110) 폴리실리콘막(108) 및 게이트절연막(106)을 식각하여 리세스 게이트(130)를 형성한다. Referring to FIG. 1E, a mask pattern (not shown) for exposing a region where a recess gate is to be formed is formed on the hard mask layer 112, and the polymask of the hard mask layer 112 and the metal layer 110 is formed. The recess 108 is formed by etching the layer 108 and the gate insulating layer 106.

이후, 상기 리세스 게이트(130)의 금속계막(110) 폴리실리콘막(108) 양측벽에 재산화막(116)을 형성하고 이온주입을 수행하여 소스/드레인 접합(Junction) 영 역을 형성한다. 그런 다음, 절연막을 이용하여 리세스 게이트(130)의 양측벽에 게이트 스페이서(Gate Spacer : 118)를 형성한다.Thereafter, a reoxidation film 116 is formed on both sidewalls of the metal-based film 110 and the polysilicon film 108 of the recess gate 130, and ion implantation is performed to form a source / drain junction region. Next, gate spacers 118 are formed on both sidewalls of the recess gate 130 using the insulating layer.

그러나, 종래의 리세스 게이트 모스펫 구조의 경우에는 게이트와 반도체 기판간 디플레션(Depletion) 폭의 감소로 인하여 리세스 게이트 바닥부에서 전기장(Electric Field)이 급격히 증가하고, 이에 따라, 비정상적인 접합 리키지(Junction leakage)가 증가하여 디램 셀 트랜지스터의 보유 시간이 채널 길이의 증가량에 대비하여 악화된다.However, in the case of the conventional recess gate MOSFET structure, the electric field increases rapidly at the bottom of the recess gate due to the decrease in the deflation width between the gate and the semiconductor substrate, thereby causing an abnormal junction liquidity. As the junction leakage increases, the retention time of the DRAM cell transistor deteriorates against an increase in the channel length.

본 발명은 리세스 게이트 바닥부의 전기장을 감소시키고 비정상적인 접합 리키지(Junction leakage)를 줄여 디램 셀 트랜지스터의 보유 시간(Retention time)을 개선할 수 있는 반도체 소자의 제조 방법을 제공한다. The present invention provides a method of manufacturing a semiconductor device capable of improving the retention time of a DRAM cell transistor by reducing the electric field of the recess gate bottom and reducing abnormal junction leakage.

일 실시예에 있어서, 반도체 소자의 제조 방법은, 반도체 기판을 식각하여 제1홈을 형성하는 단계; 상기 제1홈의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 식각 마스크로 이용하여 제1홈의 바닥부를 식각해서 상기 제1홈의 바닥부에 제2홈을 형성하는 단계; 상기 스페이서를 제거하는 단계; 상기 제2홈이 매립되도록 상기 제1홈의 표면 및 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 제1홈이 매립되도록 상기 게이트절연막 상에 게이트도전막과 하드마스크막을 형성하는 단계; 상기 하드마스크막, 게이트 도전막 및 게이트절연막을 식각하여 리세스 게이트를 형성하는 단계; 및 상기 리세스 게이트의 측벽에 게이트 스페이서를 형성 하는 단계를 포함하는 것을 특징으로 한다.In one embodiment, a method of manufacturing a semiconductor device includes: etching a semiconductor substrate to form a first groove; Forming a spacer on a sidewall of the first groove; Etching the bottom of the first groove by using the spacer as an etching mask to form a second groove in the bottom of the first groove; Removing the spacers; Forming a gate insulating film on the surface of the first groove and the semiconductor substrate to fill the second groove; Forming a gate conductive layer and a hard mask layer on the gate insulating layer to fill the first groove; Etching the hard mask layer, the gate conductive layer, and the gate insulating layer to form a recess gate; And forming a gate spacer on sidewalls of the recess gate.

상기 제2홈은 50 ∼ 200Å의 폭 및 10 ∼ 200Å의 깊이를 갖도록 형성하는 것을 특징으로 한다.The second groove is formed to have a width of 50 to 200 Å and a depth of 10 to 200 Å.

상기 제1홈을 형성하는 단계 전, 상기 반도체 기판 상에 스크린산화막을 형성하는 단계; 및 상기 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 한다.Forming a screen oxide film on the semiconductor substrate before forming the first groove; And performing ion implantation for adjusting a threshold voltage in the semiconductor substrate.

상기 게이트도전막은 상기 제1홈을 매립하면서 평탄화된 표면을 갖도록 형성된 폴리실리콘막과 상기 폴리실리콘막 상에 형성된 금속계막의 이중막으로 형성된 것을 특징으로 한다.The gate conductive layer is formed of a double layer of a polysilicon layer formed to have a planarized surface while filling the first groove and a metal based layer formed on the polysilicon layer.

상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 게이트 스페이서를 형성하는 단계 전 상기 리세스 게이트 양측의 반도체 기판 부분 내에 소스/드레인 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.And forming a source / drain junction region in a portion of the semiconductor substrate on both sides of the recess gate after forming the recess gate and before forming the gate spacer.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 리세스 게이트 모스펫의 형성시 리세스 게이트 바닥부의 게이트절연막 두께를 국부적으로 증가시킴으로써 리세스 게이트 바닥부의 전기장을 감소시키고 비정상적인 접합 리키지(Junction leakage)를 줄여서 디램 셀 트랜지스터의 보유 시간을 개선한다.The present invention reduces the electric field of the recess gate bottom by reducing the electric field of the recess gate bottom and reduces the abnormal junction leakage by locally increasing the thickness of the gate insulating layer at the bottom of the recess gate MOSFET to reduce the retention time of the DRAM cell transistor. Improve.

자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트의 제 조 방법을 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 2A to 2E are cross-sectional views illustrating a method of manufacturing a recess gate according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 활성영역을 한정하는 소자분리막(미도시)이 형성된 반도체 기판(200) 상에 스크린산화막(202)을 형성하고, 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행한다. Referring to FIG. 2A, a screen oxide film 202 is formed on a semiconductor substrate 200 on which an isolation layer (not shown) defining an active region is formed, and ion implantation for adjusting a threshold voltage is performed in the semiconductor substrate.

도 2b를 참조하면, 상기 스크린산화막(202) 상에 버퍼산화막(204)과 폴리실리콘막(205)으로 리세스 게이트가 형성될 영역을 노출시키는 마스크패턴을 형성한다. 그런 다음, 상기 노출된 반도체 기판 부분에 대해 식각 공정을 진행하여 형성하고자 하는 리세스 게이트의 깊이로 U-형태의 제1홈(A)을 형성한다.Referring to FIG. 2B, a mask pattern is formed on the screen oxide layer 202 to expose a region where a recess gate is to be formed by the buffer oxide layer 204 and the polysilicon layer 205. Then, an etching process is performed on the exposed semiconductor substrate portion to form a U-shaped first groove A with a depth of a recess gate to be formed.

도 2c를 참조하면, 상기 마스크패턴을 제거한 후, 상기 식각된 제1홈(A)의 측벽에 질화막 등의 절연막을 이용하여 스페이서(220)를 형성한다. 여기서, 상기 스크린산화막은 상기 마스크패턴의 제거시 함께 제거할 수도 있고 제거하지 않고 남겨둘 수도 있다. Referring to FIG. 2C, after removing the mask pattern, a spacer 220 is formed on the sidewall of the etched first groove A using an insulating film such as a nitride film. Here, the screen oxide film may be removed together or removed without removing the mask pattern.

그런 다음, 상기 스페이서(220)를 식각마스크로 제1홈(A) 바닥부의 노출된 반도체 기판 부분에 대해 식각 공정을 진행하여 제2홈(A')을 형성한다. 이때, 형성되는 제2홈(A')은 후속 게이트절연막 형성 공정에서 제2홈(A') 내부가 완전히 매립될 수 있도록 50 ∼ 200Å의 폭과 10 ∼ 200Å의 깊이로 형성한다. Thereafter, the spacer 220 is etched with respect to the exposed portion of the semiconductor substrate at the bottom of the first groove A using an etching mask to form a second groove A '. In this case, the second groove A 'is formed to have a width of 50 to 200 kW and a depth of 10 to 200 kW so that the inside of the second groove A' may be completely filled in a subsequent gate insulating film forming process.

도 2d를 참조하면, 상기 스페이서를 제거한 후, 상기 제2홈(A')의 내부가 완전히 매립되도록 상기 제1홈(A)의 표면 및 반도체 기판(200) 상에 게이트절연막(206)을 형성한다. Referring to FIG. 2D, after removing the spacer, a gate insulating layer 206 is formed on the surface of the first groove A and the semiconductor substrate 200 so that the inside of the second groove A 'is completely filled. do.

도 2e를 참조하면, 상기 제1홈(A)의 내부가 매립되도록 상기 게이트절연 막(206) 상에 폴리실리콘막(208), 금속계막(210)으로 이루어진 게이트도전막 및 하드마스크막(212)을 순차적으로 형성한다.Referring to FIG. 2E, a gate conductive film and a hard mask film 212 formed of a polysilicon film 208 and a metal based film 210 on the gate insulating film 206 so that the inside of the first groove A is buried. ) Are formed sequentially.

도 2f를 참조하면, 상기 하드마스크막(212) 상에 리세스 게이트가 형성될 부분을 노출시키는 마스크패턴(미도시)을 형성한 후, 식각 공정을 진행하여 상기 하드마스크막(212), 전극계막(210)과 폴리실리콘막(208)으로 이루어진 게이트도전막 및 게이트절연막(206)을 식각하여 리세스 게이트(230)를 형성한다. Referring to FIG. 2F, after forming a mask pattern (not shown) exposing a portion where a recess gate is to be formed on the hard mask layer 212, an etching process may be performed to form the hard mask layer 212 and an electrode. The recess gate 230 is formed by etching the gate conductive layer and the gate insulating layer 206 including the layer 210 and the polysilicon layer 208.

그런 다음, 상기 리세스 게이트(230)의 금속계막(210) 및 폴리실리콘막(208) 양측벽에 재산화막(216)을 형성한 후, 이온주입을 수행하여 소스/드레인 접합(Junction) 영역(214)을 형성한다. 이후, 절연막을 이용하여 리세스 게이트(230)의 양측벽에 게이트 스페이서(Gate Spacer : 218)를 형성하여 리세스 게이트 모스펫을 완성한다. Then, after the reoxidation film 216 is formed on both sidewalls of the metal based film 210 and the polysilicon film 208 of the recess gate 230, ion implantation is performed to perform source / drain junction region ( 214). Subsequently, gate spacers 218 are formed on both sidewalls of the recess gate 230 using the insulating layer to complete the recess gate MOSFET.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

따라서, 본 발명은 리세스 게이트 모스펫의 형성시 리세스 게이트 바닥부의 게이트절연막 두께를 국부적으로 증가시킴으로써 리세스 게이트 바닥부의 전기장을 감소시키고 비정상적인 접합 리키지(Junction leakage)를 줄여서 디램 셀 트랜지스터의 보유 시간을 개선할 수 있다.Accordingly, the present invention reduces the electric field of the recess gate bottom by reducing the electric field of the recess gate bottom and reduces abnormal junction leakage by locally increasing the gate insulating film thickness of the recess gate bottom when the recess gate MOSFET is formed. Can be improved.

Claims (5)

반도체 기판 상에 스크린산화막을 형성하는 단계; Forming a screen oxide film on the semiconductor substrate; 상기 반도체 기판 내에 문턱전압 조절을 위한 이온주입을 수행하는 단계;Performing ion implantation into the semiconductor substrate to adjust a threshold voltage; 반도체 기판을 식각하여 제1홈을 형성하는 단계;Etching the semiconductor substrate to form a first groove; 상기 제1홈의 측벽에 스페이서를 형성하는 단계;Forming a spacer on a sidewall of the first groove; 상기 스페이서를 식각 마스크로 이용하여 제1홈의 바닥부를 식각해서 상기 제1홈의 바닥부에 제2홈을 형성하는 단계;Etching the bottom of the first groove by using the spacer as an etching mask to form a second groove in the bottom of the first groove; 상기 스페이서를 제거하는 단계;Removing the spacers; 상기 제2홈이 매립되도록 상기 제1홈의 표면 및 반도체 기판 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on the surface of the first groove and the semiconductor substrate to fill the second groove; 상기 제1홈이 매립되도록 상기 게이트절연막 상에 게이트도전막과 하드마스크막을 형성하는 단계;Forming a gate conductive layer and a hard mask layer on the gate insulating layer to fill the first groove; 상기 하드마스크막, 게이트 도전막 및 게이트절연막을 식각하여 리세스 게이트를 형성하는 단계; 및Etching the hard mask layer, the gate conductive layer, and the gate insulating layer to form a recess gate; And 상기 리세스 게이트의 측벽에 게이트 스페이서를 형성하는 단계;Forming a gate spacer on sidewalls of the recess gate; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제2홈은 50 ∼ 200Å의 폭 및 10 ∼ 200Å의 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The second groove is formed to have a width of 50 to 200 Å and a depth of 10 to 200 Å. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 게이트도전막은 상기 제1홈을 매립하면서 평탄화된 표면을 갖도록 형성된 폴리실리콘막과 상기 폴리실리콘막 상에 형성된 금속계막의 이중막으로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.The gate conductive film is a semiconductor device manufacturing method, characterized in that formed of a double layer of a polysilicon film formed to have a planarized surface while filling the first groove and a metal-based film formed on the polysilicon film. 제 1 항에 있어서,The method of claim 1, 상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 게이트 스페이서를 형성하는 단계 전, After forming the recess gate, and before forming the gate spacer, 상기 리세스 게이트 양측의 반도체 기판 부분 내에 소스/드레인 접합 영역을 형성하는 단계;Forming a source / drain junction region in a portion of the semiconductor substrate on both sides of the recess gate; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device further comprising.
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