KR100927773B1 - Semiconductor package and manufacturing method thereof - Google Patents
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Abstract
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 솔더 레지스트와 반도체 다이 사이에 언더필 주입시 발생되는 보이드를 제거하여 반도체 패키지의 신뢰성을 향상하는 데 있다.The present invention relates to a semiconductor package and a method of manufacturing the same, and a technical problem to be solved is to improve the reliability of the semiconductor package by removing voids generated during underfill injection between the solder resist and the semiconductor die.
이를 위해 본 발명은 다수의 도전성 범프가 형성된 반도체 다이와, 상면과 하면 사이를 관통하는 적어도 하나의 도전성 비아가 형성되며, 도전성 비아와 전기적으로 연결되도록 상면에 형성된 제1구리박막과 하면에 형성된 제2구리박막을 포함하는 절연과, 반도체 다이의 도전성 범프와 절연층의 제1구리박막 사이에 형성되어 도전성 범프와 제1구리박막에 전기적으로 연결되는 제1배선 패턴과, 절연층의 상면과 제1배선 패턴의 상면에, 상면이 동일 평면을 이루도록 형성되고, 제1배선 패턴의 일부를 노출시켜 도전성 범프와 전기적으로 연결되도록 하는 제1솔더 레지스트 및 반도체 다이와 절연층 사이에서, 제1배선 패턴과 도전성 범프의 외주연에 형성된 언더필을 포함하는 반도체 패키지 및 그 제조 방법을 개시한다.To this end, the present invention is a semiconductor die formed with a plurality of conductive bumps, at least one conductive via penetrating between the upper surface and the lower surface is formed, the first copper thin film formed on the upper surface and the second formed on the lower surface to be electrically connected to the conductive vias Insulation including a copper thin film, a first wiring pattern formed between the conductive bumps of the semiconductor die and the first copper thin film of the insulating layer and electrically connected to the conductive bumps and the first copper thin film, and an upper surface and a first surface of the insulating layer On the upper surface of the wiring pattern, the upper surface is formed in the same plane, and between the first solder resist and the semiconductor die and the insulating layer to expose a portion of the first wiring pattern to be electrically connected to the conductive bumps, the first wiring pattern and the conductive layer Disclosed are a semiconductor package including an underfill formed on an outer circumference of a bump, and a method of manufacturing the same.
언더필, 보이드, 솔더 레지스트, 반도체 다이, 배선 패턴 Underfill, Voids, Solder Resist, Semiconductor Die, Wiring Pattern
Description
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 자세하게는 솔더 레지스트와 반도체 다이 사이에 언더필 주입시 발생되는 보이드를 제거하여 신뢰성을 향상 할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package and a method for manufacturing the same, which can improve reliability by removing voids generated during underfill injection between a solder resist and a semiconductor die.
일반적으로 반도체패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology,SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic LeadedChip Carrier), BGA(Ball Grid Array) 등이 있다.Generally, semiconductor packages include resin sealing packages, tape carrier packages (TCP), glass sealing packages, and metal sealing packages. Such semiconductor packages are classified into insert type and surface mount technology (SMT) type according to the mounting method. Representative types include insert type dual in-line package (DIP) and pin grid array (PGA). Typical examples of the mounting type include QFP (Quad Flat Package), PLCC (Plastic Leaded Chip Carrier), CLCC (Ceramic Leaded Chip Carrier), and BGA (Ball Grid Array).
최근에는 전자제품의 소형화에 따라 인쇄회로기판의 부품 장착도를 높이기 위해서 삽입형 반도체패키지 보다는 표면실장형 반도체패키지가 널리 사용되고 있는데, 반도체 칩이 점차적으로 고성능화되어 가면서 핀의 수가 더욱더 많아지게 되 는데 비하여, 핀과 핀사이의 거리를 일정치 이하로 좁히는 것(fine-pitch)은 기술적으로 어려움이 있기 때문에 많은 핀을 모두 수용하기 위해서는 패키지가 커지게 되는 단점이 발생하여 이러한 문제점을 개선하고자 개발된 것이 플립칩(Flip Chip) 본딩이다.Recently, surface mount type semiconductor packages are widely used rather than insert type semiconductor packages in order to increase the degree of mounting of printed circuit boards according to the miniaturization of electronic products.However, as semiconductor chips become increasingly high-performance, the number of pins increases. It is technically difficult to narrow the pin-to-pin distance below a certain value (fine-pitch), so that the package grows to accommodate all the pins. Flip Chip bonding.
이러한, 플립칩 본딩에서는 배선 패턴에 반도체 다이를 어태치 하기 위하여, 배선 패턴이 상부로 노출되도록, 상기 배선 패턴의 상부에 형성된 솔더 레지스트를 현상하게 된다. 그러나, 반도체 패키지가 점차 소형화되어 감에 따라, 상기 배선 패턴의 상부에 형성된 상기 솔더 레지스트만 부분적으로 현상하지 못하고, 솔더레지스트를 전체적으로 현상하게 되는데, 이때 상기 배선 패턴, 솔더 레지스트 및 상기 솔더 레지스트는 하부의 패드 사이에는 단차가 발생된다. 이러한 상기 패드와 상기 솔더 레지스트의 단차로 인하여, 상기 솔더 레지스트와 상기 반도체 다이 사이에 언더필을 주입할때, 언더필이 빈공간을 모두 채우지 못하게 됨으로써, 보이드와 같은 불량이 발생되고, 이로 인하여 반도체 패키지의 신뢰성이 저하된다. In the flip chip bonding, in order to attach a semiconductor die to a wiring pattern, a solder resist formed on the wiring pattern is developed so that the wiring pattern is exposed upward. However, as the semiconductor package is gradually miniaturized, the solder resist formed on the upper portion of the wiring pattern may not be partially developed, but the solder resist is developed as a whole. In this case, the wiring pattern, the solder resist and the solder resist are lowered. Steps are generated between the pads. Due to the step difference between the pad and the solder resist, when the underfill is injected between the solder resist and the semiconductor die, the underfill does not fill all the empty spaces, thereby causing defects such as voids, resulting in the semiconductor package. The reliability is lowered.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 솔더 레지스트의 상부로 배선 패턴만 노출되도록 하여, 절연층과 솔더 레지스트의 단차로 인하여 발생되는 보이드(void)를 제거할 수 있고, 신뢰성을 향상 시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.The present invention is to overcome the above-mentioned conventional problems, an object of the present invention is to expose only the wiring pattern to the upper portion of the solder resist, it is possible to eliminate the void (void) caused by the step between the insulating layer and the solder resist. The present invention provides a semiconductor package and a method of manufacturing the same that can improve reliability.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지 및 그 제조 방법은 다수의 도전성 범프가 형성된 반도체 다이와, 상면과 하면 사이를 관통하는 적어도 하나의 도전성 비아가 형성되며, 상기 도전성 비아와 전기적으로 연결되도록 상면에 형성된 제1구리박막과 하면에 형성된 제2구리박막을 포함하는 절연층과, 상기 반도체 다이의 도전성 범프와 상기 절연층의 제1구리박막 사이에 형성되어 상기 도전성 범프와 상기 제1구리박막 사이를 전기적으로 연결하는 제1배선 패턴과, 상기 절연층의 상면과 상기 제1배선 패턴의 상면에 형성되고, 상기 제1배선 패턴의 일부를 노출시켜 상기 도전성 범프와 전기적으로 연결되도록 하는 제1솔더 레지스트 및 상기 반도체 다이와 상기 절연층 사이에서, 제1배선 패턴과 상기 도전성 범프의 외주연에 형성된 언더필을 포함할 수 있다.In order to achieve the above object, a semiconductor package and a method of manufacturing the same according to the present invention include a semiconductor die having a plurality of conductive bumps formed therein, and at least one conductive via penetrating between an upper surface and a lower surface, and electrically connected to the conductive vias. An insulating layer comprising a first copper thin film formed on the upper surface and a second copper thin film formed on the lower surface of the semiconductor die, and formed between the conductive bump of the semiconductor die and the first copper thin film of the insulating layer. A first wiring pattern electrically connected between the thin films and an upper surface of the insulating layer and an upper surface of the first wiring pattern, and exposing a portion of the first wiring pattern to be electrically connected to the conductive bumps. And a solder resist and an outer periphery of the first wiring pattern and the conductive bumps between the semiconductor die and the insulating layer. It may include an underfill.
상기 제1배선 패턴은 상기 제1구리박막의 상부에 순차적으로 적층된 제1배선층과 제2배선층으로 이루어질 수 있다.The first wiring pattern may include a first wiring layer and a second wiring layer sequentially stacked on the first copper thin film.
상기 제1배선 패턴은 상기 제2배선층의 상면이 상기 제1솔더 레지스트의 상 면과 동일 평면을 이루며, 상기 제1배선층이 상기 제1솔더 레지스트의 내측에 형성될 수 있다.In the first wiring pattern, an upper surface of the second wiring layer may be coplanar with an upper surface of the first solder resist, and the first wiring layer may be formed inside the first solder resist.
상기 절연층의 제2구리박막의 하면에 형성되어 상기 제2구리박막에 전기적으로 연결된 제2배선 패턴과, 상기 제2배선 패턴의 하부에 형성되어, 상기 제2배선 패턴에 전기적으로 연결된 솔더볼 및 상기 절연층의 하면과 상기 제2배선 패턴의 하면에 형성되고, 상기 제2배선 패턴의 일부를 노출시켜 상기 솔더볼과 전기적으로 연결되도록 하는 제2솔더 레지스트를 더 포함할 수 있다.A second wiring pattern formed on a lower surface of the second copper thin film of the insulating layer and electrically connected to the second copper thin film, a solder ball formed under the second wiring pattern and electrically connected to the second wiring pattern; A second solder resist may be further formed on a lower surface of the insulating layer and a lower surface of the second wiring pattern to expose a portion of the second wiring pattern to be electrically connected to the solder ball.
상기 제1배선 패턴과 상기 반도체 다이의 도전성 범프 사이에 형성되어, 상기 제1배선 패턴과 상기 도전성 범프를 전기적으로 연결하는 제1도금층 및 상기 제2배선 패턴과 상기 솔더볼 사이에 형성되어, 상기 제2배선 패턴과 상기 솔더볼을 전기적으로 연결하는 제2도금층을 더 포함할 수 있다.A first plating layer formed between the first wiring pattern and the conductive bumps of the semiconductor die to electrically connect the first wiring pattern and the conductive bumps, and formed between the second wiring pattern and the solder ball. The electronic device may further include a second plating layer electrically connecting the two wiring pattern and the solder ball.
상기 제1배선 패턴과 상기 반도체 다이의 도전성 범프 사이에 형성된 제1도금층을 더 포함할 수 있다.The semiconductor device may further include a first plating layer formed between the first wiring pattern and the conductive bumps of the semiconductor die.
상기 제1도금층의 상면은 상기 제1솔더 레지스트의 상면과 동일 평면일 수 있다.The top surface of the first plating layer may be coplanar with the top surface of the first solder resist.
상기 제1배선 패턴은 상기 제1솔더 레지스트의 내측에 형성되며, 상기 제1구리박막의 상부에 순차적으로 적층된 제1배선층과 제2배선층으로 이루어질 수 있다.The first wiring pattern may be formed inside the first solder resist, and may include a first wiring layer and a second wiring layer sequentially stacked on the first copper thin film.
상기 절연층의 제2구리박막의 하면에 형성되어 상기 제2구리박막에 전기적으로 연결된 제2배선 패턴과, 상기 제2배선 패턴의 하부에 형성되어, 상기 제2배선 패턴에 전기적으로 연결된 솔더볼 및 상기 절연층의 하면과 상기 제2배선 패턴의 하면에 형성되고, 상기 제2배선 패턴의 일부를 노출시켜 상기 솔더볼과 전기적으로 연결되도록 하는 제2솔더 레지스트를 더 포함할 수 있다.A second wiring pattern formed on a lower surface of the second copper thin film of the insulating layer and electrically connected to the second copper thin film, a solder ball formed under the second wiring pattern and electrically connected to the second wiring pattern; A second solder resist may be further formed on a lower surface of the insulating layer and a lower surface of the second wiring pattern to expose a portion of the second wiring pattern to be electrically connected to the solder ball.
상기 제2배선 패턴과 상기 솔더볼 사이에 형성되어, 상기 제2배선 패턴과 상기 솔더볼을 전기적으로 연결하는 제2도금층을 더 포함할 수 있다.The semiconductor device may further include a second plating layer formed between the second wiring pattern and the solder ball to electrically connect the second wiring pattern and the solder ball.
상기 제1도금층의 상면과 상기 제1솔더 레지스트의 상면은 단차를 갖으며, 상기 제1도금층의 상면이 더 낮을 수 있다.The top surface of the first plating layer and the top surface of the first solder resist may have a step, and the top surface of the first plating layer may be lower.
상기 제1배선 패턴은 상기 제1솔더 레지스트의 내측에 형성되며, 상기 제1구리박막의 상부에 적층된 제1배선층으로 이루어질 수 있다.The first wiring pattern may be formed inside the first solder resist, and may be formed of a first wiring layer stacked on the first copper thin film.
상기 절연층의 제2구리박막의 하면에 형성되어 상기 제2구리박막에 전기적으로 연결된 제2배선 패턴과, 상기 제2배선 패턴의 하부에 형성되어, 상기 제2배선 패턴에 전기적으로 연결된 솔더볼 및 상기 절연층의 하면과 상기 제2배선 패턴의 하면에 형성되고, 상기 제2배선 패턴의 일부를 노출시켜 상기 솔더볼과 전기적으로 연결되도록 하는 제2솔더 레지스트를 더 포함할 수 있다.A second wiring pattern formed on a lower surface of the second copper thin film of the insulating layer and electrically connected to the second copper thin film, a solder ball formed under the second wiring pattern and electrically connected to the second wiring pattern; A second solder resist may be further formed on a lower surface of the insulating layer and a lower surface of the second wiring pattern to expose a portion of the second wiring pattern to be electrically connected to the solder ball.
상기 제2배선 패턴과 상기 솔더볼 사이에 형성되어, 상기 제2배선 패턴과 상기 솔더볼을 전기적으로 연결하는 제2도금층을 더 포함할 수 있다.The semiconductor device may further include a second plating layer formed between the second wiring pattern and the solder ball to electrically connect the second wiring pattern and the solder ball.
상면에 제1구리박막을 형성하고, 하면에 제2구리박막이 형성하고, 적어도 하나의 비아 홀을 포함하는 절연층을 준비하는 기판준비 단계와, 상기 절연층의 제1구리박막의 상면에 제1배선 패턴을 형성하고, 상기 제1배선 패턴과 상기 절연층의 상면에, 상기 제1배선 패턴의 일부가 외부로 노출되도록 제1솔더 레지스트를 형성하는 제1기판층 형성 단계와, 상기 절연층의 제2구리박막의 하면에 제2배선 패턴을 형성하고, 상기 제2배선 패턴과 상기 절연층의 하면에, 상기 제2배선 패턴의 일부가 외부로 노출되도록 제2솔더 레지스트를 형성하는 제2기판층 형성 단계와, 상기 제1솔더 레지스트를 통해 외부로 노출된 상기 제1배선 패턴이 반도체 다이의 도전성 범프가 접촉되도록 이송부재로 반도체 다이를 이송하여 상기 절연층의 상부에 안착하는 반도체 다이 어태치 단계 및 상기 제2배선 패턴의 하면에 전기적으로 연결되도록 솔더볼을 형성하는 솔더볼 용착 단계를 포함하며, 상기 제1기판층 형성 단계는 상기 제1구리박막의 상면에 단차를 갖도록 제1배선층과 제2배선층을 순차적으로 적층하여 제1배선패턴을 형성하는 제1배선 패턴 형성 단계 및 상기 제1배선 패턴의 상부와 상기 절연층의 상부에, 일정두께로 제1솔더 레지스트를 도포하고, 평탄화 하여, 상기 제2배선층의 상면이 상기 제1솔더 레지스트의 상부로 노출되도록 하는 제1솔더 레지스트 형성 단계를 포함하여 이루어질 수 있다.Forming a first copper thin film on the upper surface, forming a second copper thin film on the lower surface, and preparing an insulating layer including at least one via hole; and preparing a first copper thin film on the upper surface of the first Forming a first wiring pattern, and forming a first solder resist on the upper surface of the first wiring pattern and the insulating layer so that a part of the first wiring pattern is exposed to the outside; Forming a second wiring pattern on a lower surface of the second copper thin film, and forming a second solder resist on the lower surface of the second wiring pattern and the insulating layer so that a part of the second wiring pattern is exposed to the outside. Forming a substrate layer and transferring the semiconductor die to a transfer member such that the first wiring pattern exposed to the outside through the first solder resist contacts the conductive bumps of the semiconductor die to be seated on the insulating layer; And a solder ball welding step of forming a solder ball to be electrically connected to the attach step and the bottom surface of the second wiring pattern, wherein the first substrate layer forming step includes a first wiring layer and a first wiring layer to have a step on an upper surface of the first copper thin film. A first wiring pattern forming step of sequentially stacking a second wiring layer to form a first wiring pattern, and applying a first soldering resist to a predetermined thickness on the upper portion of the first wiring pattern and the insulating layer, and planarizing And forming a first solder resist to expose the top surface of the second wiring layer to an upper portion of the first solder resist.
상기 제1배선 패턴 형성 단계는 상기 제1구리박막의 상면에서 상기 제1배선 패턴이 형성될 영역의 제1구리박막이 외부로 노출되도록 패터닝하여, 제1포토레지스트를 형성하는 제1포토레지스트 형성 단계와, 상기 외부로 노출된 제1구리박막의 상면에 상기 제1포토레지스트와 단차를 갖도록 상기 제1포토레지스트보다 더 얇게 제1배선층을 형성하고, 상기 비아 홀의 일측에 도전성 비아를 형성하는 제1배선층 형성 단계와, 상기 제1배선 패턴에서 상기 제1솔더 레지스트의 상면으로 노출될 영역 이외의 영역에 제2포토레지스트를 형성하는 제2포토레지스트 형성 단계와, 상기 외부로 노출된 제1배선층의 상면에 상기 제2배선층을 형성하는 제2배선층 형성 단계와, 상기 제1포토레지스트와 제2포토레지스트를 제거하는 포토레지스트 제거 단 계 및 상기 제1배선층과 상기 제2배선층을 마스크로 하여 상기 제1구리박막을 에칭하여 상기 절연층을 외부로 노출시키는 제1구리박막 에칭 단계를 포함할 수 있다.In the forming of the first wiring pattern, a first photoresist is formed on the top surface of the first copper thin film so as to expose the first copper thin film in a region where the first wiring pattern is to be exposed to the outside. And forming a first wiring layer thinner than the first photoresist so as to have a step with the first photoresist on an upper surface of the first copper thin film exposed to the outside, and forming a conductive via on one side of the via hole. Forming a first wiring layer; forming a second photoresist in a region other than a region to be exposed to an upper surface of the first solder resist in the first wiring pattern; and forming a second photoresist; A second wiring layer forming step of forming the second wiring layer on an upper surface of the photoresist removing step and removing the first photoresist and the second photoresist; May be by the layer and the second wiring layer as a mask includes a first step of etching the copper foil to the insulating layer exposed by etching the first copper thin film.
상기 제1솔더 레지스트 형성 단계는 상기 제2배선층과 상기 절연층을 모두 덮도록 상기 제2배선층과 상기 절연층의 상부와 상기 비아 홀에 상기 제1솔더 레지스트를 형성하는 제1솔더 레지스트 도포 단계 및 상기 제1솔더 레지스트의 상부로 상기 제2배선층의 상면이 노출되도록 상기 제1솔더 레지스트를 평탄화하는 평탄화 단계를 포함할 수 있다.The forming of the first solder resist may include applying the first solder resist to form the first solder resist on the second wiring layer, the insulating layer, and the via hole to cover both the second wiring layer and the insulating layer. And planarizing the first solder resist so that the top surface of the second wiring layer is exposed to the upper portion of the first solder resist.
상기 제1솔더 레지스트 형성 단계 이후에, 상기 제2배선층의 상면에 제1도금층을 형성하는 제1도금층 형성 단계를 더 포함할 수 있다.After the forming of the first solder resist, the method may further include forming a first plating layer on the upper surface of the second wiring layer.
상기 제1솔더 레지스트 형성 단계는 상기 평탄화 단계 이후에, 외부로 노출된 상기 제2배선층을 하프 에칭하는 제2배선층 에칭단계를 더 포함할 수 있다.The forming of the first solder resist may further include a second wiring layer etching step of half etching the second wiring layer exposed to the outside after the planarization step.
상기 제1솔더 레지스트 형성 단계 이후에, 상기 제2배선층의 상면에, 상면이 상기 제1솔더 레지스트의 상면과 동일 평면을 이루도록 제1도금층을 형성하는 제1도금층 형성 단계를 더 포함할 수 있다.After the forming of the first solder resist, the method may further include forming a first plating layer on an upper surface of the second wiring layer so that an upper surface thereof is coplanar with an upper surface of the first solder resist.
상기 제1솔더 레지스트 형성 단계에서는 상기 평탄화 단계 이후에, 외부로 노출된 상기 제2배선층을 제거하여, 상기 제1배선층이 외부로 노출되는 제2배선층 제거단계를 더 포함할 수 있다.The forming of the first solder resist may further include removing the second wiring layer exposed to the outside after the planarization step, and removing the second wiring layer exposing the first wiring layer to the outside.
상기 제1솔더 레지스트 형성 단계 이후에, 상기 제1배선층의 상면에, 제1도금층을 형성하는 제1도금층 형성 단계를 더 포함할 수 있다.After the forming of the first solder resist, the method may further include forming a first plating layer on the upper surface of the first wiring layer.
상기 제2기판층 형성 단계는 상기 제2구리박막의 하면에 단차를 갖도록 제3 배선층과 제4배선층을 순차적으로 적층하여 제2배선패턴을 형성하는 제2배선 패턴 형성 단계 및 상기 제2배선 패턴의 하부와 상기 절연층의 하부에, 일정두께로 제2솔더 레지스트를 도포하고, 평탄화 하여, 상기 제4배선층의 하면이 상기 제2솔더 레지스트의 하부로 노출되도록 하는 제2솔더 레지스트 형성 단계를 포함하며, 상기 제2기판층 형성 단계는 상기 제1기판층 형성 단계와 동일한 시간에 형성될 수 있다.The second substrate layer forming step includes forming a second wiring pattern by sequentially stacking a third wiring layer and a fourth wiring layer so as to have a step on a lower surface of the second copper thin film, and forming the second wiring pattern and the second wiring pattern. Forming a second solder resist on the bottom of the second solder resist and applying a planarity to the lower portion of the lower portion of the fourth wiring layer by coating and planarizing the second solder resist. The second substrate layer forming step may be formed at the same time as the first substrate layer forming step.
상기 제2솔더 레지스트 형성 단계 이후에, 상기 제4배선층의 하면에 제2도금층을 형성하는 제2도금층 형성 단계를 더 포함할 수 있다.After forming the second solder resist, the method may further include forming a second plating layer on the lower surface of the fourth wiring layer.
상술한 바와 같이, 본 발명에 의한 반도체 패키지 및 그 제조 방법은 솔더 레지스트의 상부로 배선 패턴만 노출되도록 하여, 절연층과 솔더 레지스트의 단차로 인하여 발생되는 보이드(void)를 제거할 수 있고, 신뢰성을 향상 시킬 수 있게 된다.As described above, the semiconductor package and the manufacturing method thereof according to the present invention can expose only the wiring pattern to the upper portion of the solder resist, to eliminate voids caused by the step between the insulating layer and the solder resist, and reliability Will be able to improve.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings such that those skilled in the art may easily implement the present invention. Here, the same reference numerals are attached to parts having similar configurations and operations throughout the specification.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.Referring to FIG. 1, a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention is illustrated.
도 1에 도시된 바와 같이 반도체 패키지(100)는 절연층(110), 제1배선 패턴(120), 제1솔더 레지스트(130), 제1도금층(140), 제2배선 패턴(150), 제2솔더 레지스트(160), 제2도금층(170), 반도체 다이(180) 및 솔더볼(190)을 포함한다.As shown in FIG. 1, the
상기 절연층(110)은 평평한 상면(110a)과 상기 상면(110a)의 반대면으로서 평평한 하면(110b)을 갖고 상기 상면(110a)에는 적어도 하나의 제1구리박막(112)이 형성되고, 상기 하면(110b)에는 적어도 하나의 제2구리박막(114)이 형성될 수 있다. 상기 제1구리박막(112)과 제2구리박막(114)은 절연층(110)의 상면(110a)과 하면(110b)사이를 관통하도록 형성된 적어도 하나의 도전성 비아(116)에 의해 전기적으로 연결될 수 있다. The
상기 제1배선 패턴(120)은 상기 절연층(110)의 제1구리박막(112)의 상부에 순차적으로 적층된 제1배선층(122)과 제2배선층(124)을 포함한다. 상기 제1배선층(122)은 상기 제1솔더 레지스트(130)의 내측에 형성되며, 상기 제1구리박막(112)의 상면(112a)을 덮도록 형성된다. 상기 제1배선층(122)은 상기 제1구리박막(112)의 상면(112a)에 형성되어, 상기 제1구리박막(112)과 전기적으로 연결된다. 상기 제1배선층(122)는 상기 도전성 비아(116)와 일체형으로 형성될 수 있다. 상기 제2배선층(124)은 상기 제1솔더 레지스트(130)의 내측에 형성되며, 상기 제1배선층(122)의 일측의 상면(122a)을 덮도록 형성된다. 그리고 상기 제1배선층(122)의 타측의 상면(122b)에는 상기 제1솔더 레지스트(130)가 형성된다. 상기 제2배선층(124)의 상면(124a)은 상기 제1솔더 레지스트(130)의 상면(130a)과 동일 평면을 이룬다. 그리고 상기 제2배선층(124)은 상기 제1배선층(122)을 통해서 상기 제1구리박막(112)과 전기적으로 연결된다. 이러한 제1배선층(122)과 제2배선층(124)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 팔라듐(Pd), 그 합금 및 그 등가물 중 선택된 어느 하나로 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.The
상기 제1솔더 레지스트(130)는 상기 절연층(110)의 상면(110a)과 상기 제1배선 패턴(120)의 제1배선층(122)의 타측의 상면(122b)을 덮도록 형성된다. 그리고 상기 제1솔더 레지스트(130)는 상기 제1배선 패턴(120)에서 제2배선층(124)의 상면(124a)을 외부로 노출되도록 형성된다. 이러한 상기 제1솔더 레지스트(130)는 상기 제1배선 패턴(120)에서 제2배선층(124)의 상면(124a)과 동일 평면을 이룬다. 그리고 상기 제1솔더 레지스트(130)는 상기 절연층(110)의 상면(110a)과 하면(110b) 사이를 관통하도록 형성된 상기 도전성 비아(116)의 내측에 비아 홀을 체우도록 형성된 비아 솔더 레지스트(135)를 더 포함한다. 상기 제1솔더 레지스트(130)는 홀 충진잉크(Hole Plugging ink), 에폭시(Epoxy), 레진(Resin), 아라미드(Aramid), 아지노모토 필름(Ajinomoto film), PSR(Photo Solder Resist) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The first solder resist 130 is formed to cover the
상기 제1도금층(140)은 상기 제1솔더 레지스트(130)의 상면(130a)으로 노출된 상기 제1배선 패턴(120)에서 제2배선층(124)의 상면(124a)을 덮도록 일정한 두께로 형성된다. 즉, 상기 제1도금층(140)은 상기 제1솔더 레지스트(130)의 상부로 돌출 되도록 형성된다. 상기 제1도금층(140)은 상기 제1배선 패턴(120)을 통해서 상기 절연층(110)의 제1구리박막(112)에 전기적으로 연결된다. 상기 제1도금층(140)은 SOP(Sn, Eutetic solder, SnAg), ENIG(Ni/Au), ENEPIG(Ni/Pd/Au), ENAG(Ni/Au) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The
상기 제2배선 패턴(150)은 상기 절연층(110)의 제2구리박막(114)의 하부에 순차적으로 적층된 제3배선층(152)과 제4배선층(154)을 포함한다. 상기 제3배선층(152)은 상기 제2솔더 레지스트(160)의 내측에 형성되며, 상기 제2구리박막(114)의 하면(114a)을 덮도록 형성된다. 상기 제3배선층(152)은 상기 제2구리박막(114)의 하면(114a)에 형성되어, 상기 제2구리박막(114)과 전기적으로 연결된다. 상기 제3배선층(152)는 상기 도전성 비아(116)와 일체형으로 형성될 수 있다. 상기 제4배선층(154)은 상기 제2솔더 레지스트(160)의 내측에 형성되며, 상기 제3배선층(152)의 하면(152a)을 덮도록 형성된다. 상기 제4배선층(154)의 하면(154a)은 상기 제2솔더 레지스트(160)의 하면(160a)과 동일 평면을 이룬다. 그리고 상기 제4배선층(154)은 상기 제3배선층(152)을 통해서 상기 제2구리박막(114)과 전기적으로 연결된다. 이러한 제3배선층(152)과 제4배선층(154)은 상기 제1배선층(122)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The
상기 제2솔더 레지스트(160)는 상기 절연층(110)의 하면(110b)과 상기 제2배선 패턴(150)의 제3배선층(152)의 하면(152a) 중 일부를 덮도록 형성된다. 그리고 상기 제2솔더 레지스트(160)는 상기 제2배선 패턴(150)의 제4배선층(154)의 하 면(154a)을 외부로 노출되도록 형성된다. 이러한 상기 제2솔더 레지스트(160)는 상기 제2배선 패턴(150)의 제4배선층(154)의 하면(154a)과 동일 평면을 이룬다. 상기 제2솔더 레지스터(160)는 절연층(110)의 상면(110a)과 하면(110b) 사이를 관통하도록 형성된 상기 비아 솔더 레지스트(135)와 일체형으로 형성될 수 있다. 상기 제2솔더 레지스트(160)는 상기 제1솔더 레지스트(130)과 동일한 재질로 이루어질 수 있으므로,재질에 관한 설명을 생략한다.The second solder resist 160 is formed to cover a portion of the
상기 제2도금층(170)은 상기 제2솔더 레지스트(160)의 하면(160a)으로 노출된 상기 제2배선 패턴(150)의 제4배선층(154)의 하면(154a)을 덮도록 일정한 두께로 형성된다. 즉, 상기 제2도금층(170)은 상기 제2솔더 레지스트(160)의 하부로 돌출 되도록 형성된다. 상기 제2도금층(170)은 상기 제2배선 패턴(150)을 통해서 상기 절연층(110)의 제2구리박막(114)에 전기적으로 연결된다. 상기 제2도금층(170)은 상기 제1도금층(140)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The
상기 반도체 다이(180)는 평평한 상면(180a)과 상기 상면(180a)과 반대면으로 평평한 하면(180b)을 가지며, 상기 하면(180b)에는 적어도 하나의 도전성 범프(182)가 형성된다. 상기 도전성 범프(182)는 상기 제1솔더 레지스트(130)의 상면(130a)으로 돌출된 상기 제1도금층(140)에 접촉되며, 상기 도전성 범프(182)는 상기 제1도금층(140), 상기 제1배선 패턴(120) 및 상기 도전성 비아를 통해서 상기 제2배선 패턴(150)과 전기적으로 연결된다. 그리고 상기 제1솔더 레지스트(130)의 상부로 돌출된 상기 제1도금층(140)과 상기 반도체 다이(180)의 도전성 범프(182) 사이의 공간에는 언더필(185)이 형성된다. 상기 언더필(185)은 반도체 패키지(100) 제조 공정상에서 발생되는 기계적 충격 및 접합부의 부식과 같은 외부의 영향으로부터 보호한다. 상기 언더필(185)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The semiconductor die 180 has a flat
상기 솔더볼(190)은 상기 제2솔더 레지스트(160)의 하면(160a)으로 돌출된 상기 제2도금층(170)에 용착되며, 상기 제2도금층(170), 상기 제2배선 패턴(150), 상기 도전성 비아(116), 상기 제1도금층(140) 및 상기 제1배선 패턴(120)을 통해서 상기 반도체 다이(180)와 전기적으로 연결된다. 이러한 솔더볼(190)은 주석/납, 납없는 주석 및 그 등가물중 선택된 어느 하나로 형성될 수 있으며, 여기서 그 재질을 한정하는 것은 아니다.The
이와 같은 반도체 패키지(100)는 상기 제1솔더 레지스트(130)의 상부로 제1도금층(140)만 노출되도록 하여, 절연층(110)이 상부로 노출되어 절연층(110)과 제1솔더 레지스트(130)의 단차로 인하여, 언더필(185) 주입시 발생되는 보이드(void)를 제거할 수 있다. 그리고 상기 반도체 패키지(100)는 상기 절연층(110)과 제1솔더 레지스트(130)의 단차를 제거할 수 있으므로, 초 소형화로 반도체 패키지를 제작할 수 있고, 보이드(void)를 제거 할 수 있으므로, 신뢰성이 향상된다. The
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.2, a cross-sectional view illustrating a semiconductor package according to another embodiment of the present invention is shown.
도 2에 도시된 바와 같이 반도체 패키지(200)는 절연층(110), 제1배선 패턴(220), 제1솔더 레지스트(130), 제1도금층(240), 제2배선 패턴(250), 제2솔더 레지스트(160), 제2도금층(270), 반도체 다이(180) 및 솔더볼(190)을 포함한다. 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 제1배선 패턴(220), 제1도금층(240), 제2배선 패턴(250), 제2도금층(270)을 제외하면 상술한 반도체 패키지(100)와 동일한 구조를 가진다.As shown in FIG. 2, the
따라서, 차이점 위주로 설명하면, 상기 제1배선 패턴(220)은 상기 절연층(110)의 제1구리박막(112)의 상부에 순차적으로 적층된 제1배선층(222)과 제2배선층(224)을 포함한다. 상기 제1배선층(222)은 상기 제1솔더 레지스트(130)의 내측에 형성되며, 상기 제1구리박막(112)의 상면(112a)을 덮도록 형성된다. 상기 제1배선층(222)은 상기 제1구리박막(112)의 상면(112a)에 형성되어, 상기 제1구리박막(112)과 전기적으로 연결된다. 상기 제1배선층(222)은 상기 도전성 비아(116)와 일체형으로 형성될 수 있다. 상기 제2배선층(224)은 상기 제1솔더 레지스트(130)의 내측에 형성되며, 상기 제1배선층(222)의 일측의 상면(222a)을 덮도록 형성된다. 그리고 상기 제1배선층(222)의 타측의 상면(222b)에는 상기 제1솔더 레지스트(130)가 형성된다. 상기 제2배선층(224)의 상면(224a)은 상기 제1솔더 레지스트(130)의 상면(130a)과 단차를 갖으며, 상기 제1솔더 레지스트(130)의 상면(130a)보다 더 낮게 형성된다. 그리고 상기 제2배선층(224)은 상기 제1배선층(222)을 통해서 상기 제1구리박막(112)과 전기적으로 연결된다. 이러한 제1배선층(222)과 제2배선층(224)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 팔라듐(Pd), 그 합금 및 그 등가물 중 선택된 어느 하나로 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.Therefore, when the difference is mainly described, the
상기 제1도금층(240)은 상기 제1솔더 레지스트(130)의 상면(130a)으로 노출된 상기 제1배선 패턴(220)의 제2배선층(224)의 상면(224a)을 덮도록 상기 제1솔더 레지스트(130)의 상면(130a)과 상면(240a)이 동일한 높이가 되도록 형성된다. 상기 제1도금층(240)은 상기 제1배선 패턴(220)을 통해서 상기 절연층(110)의 제1구리박막(112)에 전기적으로 연결된다. 상기 제1도금층(240)은 SOP(Sn, Eutetic solder, SnAg), ENIG(Ni/Au), ENEPIG(Ni/Pd/Au), ENAG(Ni/Au) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The
상기 제2배선 패턴(250)은 상기 절연층(110)의 제2구리박막(114)의 하부에 순차적으로 적층된 제3배선층(252)과 제4배선층(254)을 포함한다. 상기 제3배선층(252)은 상기 제2솔더 레지스트(160)의 내측에 형성되며, 상기 제2구리박막(114)의 하면(114a)을 덮도록 형성된다. 상기 제3배선층(252)은 상기 제2구리박막(114)의 하면(114a)에 형성되어, 상기 제2구리박막(114)과 전기적으로 연결된다. 상기 제4배선층(254)은 상기 제2솔더 레지스트(160)의 내측에 형성되며, 상기 제3배선층(252)의 하면(252a)을 덮도록 형성된다. 상기 제3배선층(252)은 상기 도전성 비아(116)와 일체형으로 형성될 수 있다. 상기 제4배선층(254)의 하면(254a)은 상기 제2솔더 레지스트(160)의 하면(160a)과 단차를 갖으며, 상기 제2솔더 레지스 트(160)의 하면(160a)보다 더 낮게 형성된다. 그리고 상기 제4배선층(254)은 상기 제3배선층(252)을 통해서 상기 제2구리박막(114)과 전기적으로 연결된다. 이러한 제3배선층(252)과 제4배선층(254)은 상기 제1배선층(222)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The
상기 제2도금층(270)은 상기 제2솔더 레지스트(160)의 하면(160a)으로 노출된 상기 제2배선 패턴(250)의 제4배선층(254)의 하면(254a)을 덮도록 상기 제2솔더레지스트(160)의 저면(160a)과 저면(270a)이 동일한 높이가 되도록 형성된다. 상기 제2도금층(270)은 상기 제2배선 패턴(250)을 통해서 상기 절연층(110)의 제2구리박막(114)에 전기적으로 연결된다. 상기 제2도금층(270)은 상기 제1도금층(240)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The
이와 같은 반도체 패키지(200)는 상기 제1솔더 레지스트(130)의 상부로 제1도금층(240)만 노출되도록 하여, 절연층(110)이 상부로 노출되어 절연층(110)과 제1솔더 레지스트(130)의 단차로 인하여, 언더필(185) 주입시 발생되는 보이드(void)를 제거할 수 있다. 그리고 상기 반도체 패키지(200)는 상기 절연층(110)과 제1솔더 레지스트(130)의 단차를 제거할 수 있으므로, 초 소형화로 반도체 패키지를 제작할 수 있고, 보이드(void)를 제거 할 수 있으므로, 신뢰성이 향상된다. The
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.Referring to FIG. 3, there is shown a cross-sectional view of a semiconductor package in accordance with another embodiment of the present invention.
도 3에 도시된 바와 같이 반도체 패키지(300)는 절연층(110), 제1배선 패 턴(320), 제1솔더 레지스트(130), 제1도금층(340), 제2배선 패턴(350), 제2솔더 레지스트(160), 제2도금층(370), 반도체 다이(180) 및 솔더볼(190)을 포함한다. 본 발명의 다른 실시예에 따른 반도체 패키지(300)는 제1배선 패턴(320), 제1도금층(340), 제2배선 패턴(350), 제2도금층(370)을 제외하면 상술한 반도체 패키지(100)와 동일한 구조를 가진다.As shown in FIG. 3, the
따라서, 차이점 위주로 설명하면, 상기 제1배선 패턴(320)은 상기 절연층(110)의 제1구리박막(112)의 상부에 형성된 제1배선층(322)을 포함한다. 상기 제1배선층(322)은 상기 제1솔더 레지스트(130)의 내측에 형성되며, 상기 제1구리박막(112)의 상면(112a)을 덮도록 형성된다. 상기 제1배선층(322)은 상기 제1구리박막(112)의 상면(112a)에 형성되어, 상기 제1구리박막(112)과 전기적으로 연결된다.상기 제1배선층(322)은 상기 도전성 비아(116)와 일체형으로 형성될 수 있다. 이러한 제1배선층(322)은 구리(Cu), 티나늄(Ti), 니켈(Ni) 팔라듐(Pd), 그 합금 및 그 등가물 중 선택된 어느 하나로 사용될 수 있으나, 여기서 그 금속 재질을 한정하는 것은 아니다.Therefore, when explaining the difference, the first wiring pattern 320 includes a
상기 제1도금층(340)은 상기 제1솔더 레지스트(130)의 내측에 형성되며, 상기 제1배선층(322)의 일측의 상면(322a)을 덮도록 형성된다. 이때, 상기 제1도금층(340)의 상면(340a)은 상기 제1솔더 레지스트(130)의 상면(130a)과 단차를 갖으며, 상기 제1도금층(340)의 상면(340a)보다 더 낮게 형성된다. 즉, 상기 제1도금층(340)의 상면(340a)은 상기 제1솔더 레지스트(130)의 내측에 형성되므로, 상기 제1도금층(340)의 상부에 요홈(340b)이 형성된다. 상기 제1도금층(340)은 상기 제1 배선 패턴(320)을 통해서 상기 절연층(110)의 제1구리박막(112)에 전기적으로 연결된다. 상기 제1도금층(340)은 SOP(Sn, Eutetic solder, SnAg), ENIG(Ni/Au), ENEPIG(Ni/Pd/Au), ENAG(Ni/Au) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. The
상기 제2배선 패턴(350)은 상기 절연층(110)의 제2구리박막(114)의 하부에 형성된 제3배선층(352)을 포함한다. 상기 제3배선층(352)은 상기 제2솔더 레지스트(160)의 내측에 형성되며, 상기 제2구리박막(114)의 하면(114a)을 덮도록 형성된다. 상기 제3배선층(352)은 상기 제2구리박막(114)의 하면(114a)에 형성되어, 상기 제2구리박막(114)과 전기적으로 연결된다. 상기 제3배선층(352)은 상기 도전성 비아(116)와 일체형으로 형성될 수 있다. 이러한 제3배선층(352)은 상기 제1배선층(322)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The second wiring pattern 350 includes a
상기 제2도금층(370)은 상기 제2솔더 레지스트(160)의 내측에 형성되며, 상기 제3배선층(352)의 일측의 하면(352a)을 덮도록 형성된다. 이때, 상기 제2도금층(370)의 하면(370a)은 상기 제2솔더 레지스트(160)의 하면(160a)과 단차를 갖으며, 상기 제2도금층(370)의 하면(370a)보다 더 낮게 형성된다. 즉, 상기 제2도금층(370)의 하면(370a)은 상기 제2솔더 레지스트(160)의 내측에 형성되므로, 상기 제2도금층(370)의 상부에 요홈(370b)이 형성된다. 상기 제2도금층(370)은 상기 제2배선 패턴(350)을 통해서 상기 절연층(110)의 제2구리박막(114)에 전기적으로 연결된다. 상기 제2도금층(370)은 상기 제1도금층(340)과 동일한 재질로 이루어질 수 있으므로, 재질에 관한 설명을 생략한다. The
이와 같은 반도체 패키지(300)는 상기 제1솔더 레지스트(130)의 상부로 제1도금층(340)만 노출되도록 하여, 절연층(110)이 상부로 노출되어 절연층(110)과 제1솔더 레지스트(130)의 단차로 인하여, 언더필(185) 주입시 발생되는 보이드(void)를 제거할 수 있다. 그리고 상기 반도체 패키지(300)는 상기 절연층(110)과 제1솔더 레지스트(130)의 단차를 제거할 수 있으므로, 초 소형화로 반도체 패키지를 제작할 수 있고, 보이드(void)를 제거 할 수 있으므로, 신뢰성이 향상된다. The
도 4a를 참조하면, 도 1의 반도체 패키지의 제조 방법을 도시한 순서도가 도시되어 있고, 도 4b를 참조하면, 도 4a의 반도체 패키지의 제조 방법 중, 제1기판층 형성 단계가 도시되어 있다.Referring to FIG. 4A, a flowchart illustrating a method of manufacturing the semiconductor package of FIG. 1 is illustrated. Referring to FIG. 4B, a first substrate layer forming step of the method of manufacturing the semiconductor package of FIG. 4A is illustrated.
도 4a에 도시된 바와 같이 반도체 패키지(100)의 제조 방법은 기판 준비 단계(S1), 제1기판층 형성 단계(S2), 제2기판층 형성 단계(S3), 반도체 다이 어태치 단계(S4) 및 솔더볼 용착 단계(S5)를 포함한다. 그리고 제1기판층 형성 단계(S2)는 제1배선패턴 형성 단계(S21), 제1솔더 레지스트 형성 단계(S22) 및 제1도금층 형성 단계(S23)를 포함한다. 그리고 제2기판층 형성 단계(S3)는 제2배선패턴 형성 단계(S31), 제2솔더 레지스트 형성 단계(S32) 및 제2도금층 형성 단계(S33)를 포함한다. 이때, 상기 제1기판층 형성 단계(S2)와 상기 제2기판층 형성 단계(S3)는 동일한 시간에 형성된다. As shown in FIG. 4A, the method of manufacturing the
그리고 도 4b에 도시된 바와 같이, 반도체 패키지의 제조 방법 중 제1기판층 형성 단계(S2)에서 제1배선패턴 형성 단계(S21), 제1솔더 레지스트 형성 단계(S22) 및 제1도금층 형성 단계(S23)의 상세한 순서도가 도시되어 있다. 상기 제1배선패턴 형성 단계(S21)는 제1포토레지스트 형성 단계(S21a), 제1배선층 형성 단계(S21b), 제2포토레지스트 형성 단계(S21c), 제2배선층 형성 단계(S21d), 포토레지스트 제거 단계(S21e) 및 제1구리박막 에칭 단계(S21f)를 포함한다. 그리고 상기 제1솔더 레지스트 형성 단계(S22)는 제1솔더 레지스트 도포 단계(S22a)와 평탄화 단계(S22b)를 포함한다. 4B, the first wiring pattern forming step S21, the first solder resist forming step S22, and the first plating layer forming step in the first substrate layer forming step S2 of the method of manufacturing a semiconductor package. A detailed flowchart of S23 is shown. The first wiring pattern forming step S21 includes a first photoresist forming step S21a, a first wiring layer forming step S21b, a second photoresist forming step S21c, a second wiring layer forming step S21d, and a photo. A resist removal step S21e and a first copper thin film etching step S21f are included. The first solder resist forming step S22 includes a first solder resist applying step S22a and a planarizing step S22b.
도 5a 내지 도 5m을 참조하면 도 4a와 도4b에 도시된 반도체 패키지의 제조 방법을 도시한 단면도가 도시되어 있다. 5A through 5M, cross-sectional views illustrating a method of manufacturing the semiconductor package illustrated in FIGS. 4A and 4B are illustrated.
도 5a에 도시된 바와 같이 기판 준비 단계(S1)에서는 평평한 상면(110a)과 상기 상면(110a)의 반대면으로서 평평한 하면(110b)을 갖고, 상기 상면(110a)을 덮도록 제1구리박막(112)이 형성되고, 상기 하면(110b)을 덮도록 제2구리박막(114)이 형성된 절연층(110)을 준비한다. 이때, 상기 절연층(110)은 상면(110a)과 하면(110b) 사이에 적어도 하나의 비아 홀(119)이 형성된다.As shown in FIG. 5A, in the substrate preparing step S1, the first copper thin film (1A) has a flat
도 5b 내지 도 5g에는 제1기판층 형성 단계(S2)에서 제1배선패턴 형성 단계(S21)가 도시되어 있다. 상기 제1배선패턴 형성 단계(S21)에서는 제1배선패턴(120)인 제1배선층(122)과 제2배선층(124)을 형성한다. 그리고 상기 제1기판층 형성 단계(S2)는 상기 제2기판층 형성 단계(S3)와 동일한 시간에 형성되며, 동일한 단계를 포함한다. 여기서, 상기 제1기판층 형성 단계(S2)는 상기 절연층(110)의 상면(110a)에 형성된 제1구리박막(112)의 상부에 형성되고, 상기 제2기판층 형성 단계(S3)는 상기 절연층(110)의 하면(110b)에 형성된 제2구리박막(114)의 하부에 형성됩니다. 그러므로 도 5b 내지 도5e에 도시된 상기 제1기판층 형성 단계(S2)에서는 상기 절연층(110)의 상부만을 도시하였으며, 이와 동일한 시간에 상기 절연층(110)의 하부에는 제2기판층 형성 단계(S3)가 진행됩니다. 5B to 5G, the first wiring pattern forming step S21 is illustrated in the first substrate layer forming step S2. In the first wiring pattern forming step (S21), the
도 5b에 도시된 바와 같이 제1포토레지스트 형성 단계(S21a)에서는 상기 절연층(110)의 상면(110a)에 일정 두께의 제1포토레지스트(121)를 형성하고, 상기 절연층(110)에 형성된 제1구리박막(112)의 일부가 외부로 노출되도록 제1포토레지스트(121)를 패터닝 한다. 이때, 상기 절연층(110)의 비아 홀(119)에 형성된 제1포토레지스트(121)도 패너닝하여 제거한다. 상기 제1포토레지스트(121)는 스크린 프린팅, 스프레이, 스핀 코팅 및 그 등가 방법중 어느 하나를 이용하여 절연층(110)의 제1구리박막(112)에 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다. As shown in FIG. 5B, in the first photoresist forming step S21a, a
도 5c에 도시된 바와 같이 제1배선층 형성 단계(S21b)에서는 상기 절연층(110)의 제1구리박막(112)에 전기적으로 연결되도록 상기 제1포토레지스트(121)의 상부로 노출된 제1구리박막(112)의 상부에 제1배선층(122)을 형성한다. 이때, 상기 제1배선층(122)과 일체형으로 도전성 비아(116)가 형성될 수 있다. 상기 도전성 비아(116)는 상기 절연층(110)의 비아 홀(119)의 일측을 덮도록 형성된다. 상기 제1배선층(122)은 상기 도전성 비아(116)와 전기적으로 연결된 동시에 상기 제1구리박막(112)의 일측의 표면으로 연장되도록 형성한다. 즉, 상기 제1배선층(122)은 상기 제1포토레지스트(121)의 내측에 형성한다. 좀더 구체적으로 상기 절연층(110)의 제1구리박막(112)에 전기적으로 접속되도록 제1배선층(122)을 PVD(physical vapor deposition), CVD(chemical vapor deposition) 및 그 등가 방법중 선택된 어느 하나를 이용하여 제1구리박막(112)의 상부 영역에 형성한다. 또한, 상기 제1배선층(122)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd), 그 합금 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 상기 금속 재질을 한정하는 것은 아니다.As illustrated in FIG. 5C, in the forming of the first wiring layer S21b, the first exposed upper portion of the
도 5d에 도시된 바와 같이 제2포토레지스트 형성 단계(S21c)에서는 상기 제1포토레지스트(121)와 상기 제1배선층(122)의 상부에 일정 두께의 제2포토레지스트(123)를 형성하고, 상기 제1배선층(122)의 일부가 외부로 노출되도록 상기 제2포토레지스트(123)를 패터닝한다. 이때, 상기 제2포토레지스트는 상기 절연층(110)의 도전성 비아(116)의 상부에도 형성되며, 상기 제1배선층(122)의 일부가 외부로 노출되도록 패터닝한다. 즉, 상기 도전성 비아(116)의 상부에 형성된 제1배선층(122)은 상기 제2포토레지스트(123)로 덮이며, 그 이외에 형성된 제1배선층(122)이 상기 제2포토레지스트(123)의 상부로 노출되도록 상기 제2포토레지스트(123)를 패터닝하여 제거한다. 상기 제1포토레지스트(121)는 스크린 프린팅, 스프레이, 스핀 코팅 및 그 등가 방법중 어느 하나를 이용하여 형성할 수 있으며, 여기서 그 방법을 한 정하는 것은 아니다. As shown in FIG. 5D, in the second photoresist forming step S21c, a
도 5e에 도시된 바와 같이 제2배선층 형성 단계(S21d)에서는 상기 제1배선층(122)에 전기적으로 연결되도록 상기 제2포토레지스트(123)의 상부로 노출된 제1배선층(122)의 상부에 제2배선층(124)을 형성한다. 상기 제2배선층(124)은 상기 제1배선층(122)을 통해서 상기 도전성 비아(116)와 전기적으로 연결된다. 즉, 상기 제2배선층(124)은 상기 제2포토레지스트(123)의 내측에 형성한다. 좀더 구체적으로 상기 제1배선층(122)에 전기적으로 접속되도록 제2배선층(124)을 PVD(physical vapor deposition), CVD(chemical vapor deposition) 및 그 등가 방법 중 선택된 어느 하나를 이용하여 제1배선층(122)의 상부 영역에 형성한다. 또한, 상기 제2배선층(124)은 구리(Cu), 티나늄(Ti), 니켈(Ni), 팔라듐(Pd), 그 합금 및 그 등가물중 선택된 어느 하나로 형성할 수 있으나, 상기 금속 재질을 한정하는 것은 아니다.As shown in FIG. 5E, in the second wiring layer forming step S21d, the upper portion of the
도 5f에 도시된 바와 같이 포토레지스트 제거 단계(S21e)에서는 상기 제1배선층(122)과 상기 제2배선층(124)을 패터닝하기 위해 상기 절연층(110)의 상부와 상기 비아홀(119)의 내측에 형성된 상기 제1포토레지스트(121)와 상기 제2포토레지스트를 박리(Ashing)한다. 이러한 포토레지스트 박리 공정은 황산용액, 플라즈마 및 그 등가물 선택된 어느 하나로 제거할 수 있으나, 여기서 그 물질을 한정하는 것은 아니다. As shown in FIG. 5F, in the photoresist removing step S21e, an upper portion of the insulating
도 5g에 도시된 바와 같이 제1구리박막 에칭 단계(S21f)에서는 상기 제1배선층(122)과 상기 제2배선층(124)을 마스크로 하여, 상기 절연층(110)의 상부에 형성된 제1구리박막(112)을 에칭(etching)하여 패터닝하여 제거한다. 상기 제1구리박막 에칭 단계(S21f) 이전에는 상기 절연층(110)의 상부에 형성된 상기 제1구리박막(112)을 통해서 상기 제1구리박막(112)의 상부에 형성된 다수의 제1배선층(122)은 모두 전기적으로 연결되어 있었다. 그러나 상기 제1배선층(122)과 상기 제1배선층(122)을 마스크로 하여, 상기 제1구리박막(112)을 에칭하면, 각각의 제1배선층(122)은 전기적으로 분리된다. As shown in FIG. 5G, in the first copper thin film etching step S21f, the first copper layer formed on the insulating
도 5h 내지 도 5i에는 제1기판층 형성 단계(S2)에서 제1솔더 레지스트 형성 단계(S22)가 도시되어 있다.5H to 5I illustrate a first solder resist forming step S22 in the first substrate layer forming step S2.
도 5h에 도시된 바와 같이 제1솔더 레지스트 도포 단계(S22a)에서는 상기 절연층(110)의 상부에 형성된 상기 제1배선층(122)과 상기 제2배선층(124)을 모두 덮도록 일정두께의 제1솔더레지스트(130)를 형성한다. 이와 같이 하여 상기 제1솔더 레지스트(130)는 상기 제1배선층(122)과 상기 제2배선층(124)을 외부 환경으로부터 격리하고 안전하게 보호한다. 이때, 상기 제1솔더 레지스트(130)는 상기 절연층(110)의 상면(110a)과 하면(110b) 사이를 관통하도록 형성된 상기 도전성 비아(116)의 내측의 비아 홀(119)을 채우도록 비아 솔더 레지스트(135)가 더 형성된다. 상기 제1솔더 레지스트(130)는 스크린 프린팅, 롤 코팅 및 그 등가방법 중 선 택된 어느 하나를 이용하여 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. As shown in FIG. 5H, in the first solder resist coating step (S22a), a predetermined thickness of the
도 5i에 도시된 바와 같이 평탄화 단계(S22b)에서는 상기 제2배선층(124)이 상기 제1솔더 레지스트(130)이 형성된 면으로 노출될 때까지 평탄화 작업을 진행한다. 상기 평탄화는 화학적 기계적 연마(CMP, chemical mechanical polish) 및 그 등가 방법 중 선택된 어느 하나의 방법에 의해 형성할 수 있으며, 여기서 그 방법을 한정하는 것은 아니다.As illustrated in FIG. 5I, the planarization operation is performed until the
도 5j에 도시된 바와 같이 제1기판층 형성 단계(S2)의 제1도금층 형성 단계(S23)에서는 상기 제1솔더 레지스트(130)의 상부로 노출된 상기 제2배선층(124)의 상부에 제1도금층(140)을 형성한다. 즉, 상기 제1도금층(140)은 상기 제2배선층(124)의 상부에 형성되어 상기 제1솔더 레지스트(130)의 상부로 돌출된다. 상기 제1도금층(140)은 SOP(Sn, Eutetic solder, SnAg), ENIG(Ni/Au), ENEPIG(Ni/Pd/Au), ENAG(Ni/Au) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. As shown in FIG. 5J, in the first plating layer forming step S23 of the first substrate layer forming step S2, the
도 5k에 도시된 바와 같이 제2기판층 형성 단계(S3)는 제2배선패턴 형성 단계(S31), 제2솔더 레지스트 형성 단계(S32) 및 제2도금층 형성 단계(S33)를 포함한다. 상기 제2기판층 형성 단계(S3)는 상기 제1기판층 형성 단계(S2)와 동일한 시간 에 형성되며, 동일한 단계를 포함한다. 즉, 상기 제2기판층 형성 단계(S3)에서는 상기 절연층(110)의 제2구리박막(114)의 하부에 제2배선패턴(150)인 제3배선층(152)과 제4배선층(154), 제2솔더 레지스트(160) 및 제2도금층(170)을 형성할 수 있고, 이러한 제2기판층 형성 단계(S3)는 도 5b 내지 도 5j에서 설명한 상기 제1기판층 형성 단계(S2)와 동일한 단계를 포함한다. 그러므로, 제2기판층 형성 단계(S3)에 관한 구체적인 설명은 생략한다. As shown in FIG. 5K, the second substrate layer forming step S3 includes a second wiring pattern forming step S31, a second solder resist forming step S32, and a second plating layer forming step S33. The second substrate layer forming step S3 is formed at the same time as the first substrate layer forming step S2 and includes the same step. That is, in the second substrate layer forming step S3, the
도 5l에 도시된 바와 같이 반도체 다이 어태치 단계(S4)에서는 적어도 하나의 도전성 범프(182)를 포함하는 반도체 다이(180)를 상기 제1도금층(140)의 상부로 이송하여, 상기 도전성 범프(182)와 상기 제1도금층(140)이 접촉되도록 상기 반도체 다이(180)가 상기 절연층(110)의 상부에 안착시킨다. 이때, 상기 절연층(110)의 상부에 형성된 제1도금층(140)은 상기 도전성 범프(182)를 통해서 상기 반도체 다이(180)와 전기적으로 연결된다. 즉, 상기 반도체 다이(180)는 상기 제1도금층(140), 제1배선패턴(120), 제1구리박막(112), 도전성 비아(116), 제2구리박막(114), 제2배선패턴(150) 및 제2도금층(170)과 전기적으로 연결될 수 있다. 상기 반도체 다이(180)는 이송부재(미도시)에 흡착하여 제1도금층(140)의 상부로 이송할 수 있지만, 여기서 그 방법을 한정하는 것은 아니다. 그리고 이때, 상기 반도체 다이(180)의 도전성 범프(182)와 상기 제1도금층(140) 사이의 공간에 언더필(185)을 주입한다. 상기 언더필(185)은 에폭시, 열가소성 재료, 열경화성 재료, 폴리이미드, 폴리우레탄, 폴리머릭 재료, 필링된 에폭시, 필링된 열가소성 재료, 필링된 열 경화성 재료, 필링된 폴리이미드, 필링된 폴리우레탄, 필링된 폴리머릭 재료, 플럭싱 언더필 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. As illustrated in FIG. 5L, in the semiconductor die attach step S4, the semiconductor die 180 including at least one
도 5m에 도시된 바와 같이 솔더볼 용착 단계(S5)에서는 상기 제2솔더 레지스트(160)를 통하여 외부로 노출된 상기 제2도금층(170)에 솔더볼(190)을 용착한다. 예를 들면, 상기 노출된 제2도금층(170)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(190)을 임시로 안착한다. 이후, 반도체 패키지(100)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(190)이 상기 제2도금층(170)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 그래서 상기 반도체 패키지(100)의 솔더볼(190)과 상기 반도체 다이(180)는 제1도금층(140), 제1배선패턴(120), 제1구리박막(112), 도전성 비아(116), 제2구리박막(114), 제2배선패턴(150) 및 제2도금층(170)을 통해서 전기적으로 연결된다. In the solder ball welding step S5, as illustrated in FIG. 5M, the
도 6을 참조하면, 도 2의 반도체 패키지의 제조 방법 중 제1기판층 형성 단계를 도시한 순서도가 도시되어 있다. Referring to FIG. 6, a flowchart illustrating a first substrate layer forming step in the method of manufacturing the semiconductor package of FIG. 2 is illustrated.
도 6에 도시된 바와 같이 상기 반도체 패키지(200)의 제조 방법은 제1기판층 형성 단계(S2)는 제1배선패턴 형성 단계(S21), 제1솔더 레지스트 형성 단계(S22) 및 제1도금층 형성 단계(S23)의 상세한 순서도가 도시되어 있다. As shown in FIG. 6, in the method of manufacturing the
도 7a 내지 도 7e를 참조하면 도6에 도시된 제1기판층 형성 단계를 포함하는 반도체 패키지(200)의 제조 방법을 도시한 단면도가 도시되어 있다. 본 발명에 따른 반도체 패키지(200)의 제조방법은 제1솔더 레지스트 형성 단계(S22)의 제2배선층 에칭 단계(S22c) 이전까지가 도 5a 내지 도 5m에 도시된 반도체 패키지(100)의 제조방법과 동일한 방법으로 제조 된다. 즉, 반도체 패키지(200)의 제조 방법에서는 상기 제2배선층 에칭 단계(S22c)의 이전단계인 평탄화 단계(S22b)까지는 생략하고자 한다. 7A through 7E are cross-sectional views illustrating a method of manufacturing the
도 7a에 도시된 바와 같이 제1기판층 형성 단계(S2)의 제2배선층 에칭 단계(S22c)에서는 평탄화 단계(S22b)에서 상기 제1솔더 레지스트(130)의 상부로 노출된 상기 제2배선층(224)의 상부를 에칭하여 상기 제1솔더 레지스트(130)의 내측으로 요 홈(135)을 형성한다. As shown in FIG. 7A, in the second wiring layer etching step S22c of the first substrate layer forming step S2, the second wiring layer exposed to the upper portion of the first solder resist 130 in the planarization step S22b. The upper portion of the 224 is etched to form the
도 7b에 도시된 바와 같이 제1기판층 형성 단계(S2)의 제1도금층 형성 단계(S23)에서는 상기 제1솔더 레지스트(130)의 내측으로 형성된 요 홈(135)에 제1도금층(240)을 형성한다. 즉, 상기 제1도금층(240)은 상기 제2배선층(224)의 상부에 형성되어, 상기 제1솔더 레지스트(130)의 상면(130a)과 상면(240a)이 동일 평면을 이룬다. 상기 제1도금층(240)은 SOP(Sn, Eutetic solder, SnAg), ENIG(Ni/Au), ENEPIG(Ni/Pd/Au), ENAG(Ni/Au) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. As shown in FIG. 7B, in the first plating layer forming step S23 of the first substrate layer forming step S2, the
도 7c에 도시된 바와 같이 제2기판층 형성 단계(S3)는 제2배선패턴 형성 단계(S31), 제2솔더 레지스트 형성 단계(S32) 및 제2도금층 형성 단계(S33)를 포함한다. 상기 제2기판층 형성 단계(S3)는 상기 제1기판층 형성 단계(S2)와 동일한 시간에 형성되며, 동일한 단계를 포함한다. 즉, 상기 제2기판층 형성 단계(S3)는 상기 절연층(110)의 제2구리박막(114) 상부에 제2배선패턴(250)인 제3배선층(252)과 제4배선층(254), 제2솔더 레지스트(160) 및 제2도금층(270)을 형성하며, 이러한 상기 제2기판층 형성 단계(S3)는 도 5b 내지 도 5i와, 도 7a 내지 도 7b에서 설명한 상기 제1기판층 형성 단계(S2)와 동일한 단계를 포함한다. 그러므로, 제2기판층 형성 단계(S3)에 관한 구체적인 설명은 생략한다. As shown in FIG. 7C, the second substrate layer forming step S3 includes a second wiring pattern forming step S31, a second solder resist forming step S32, and a second plating layer forming step S33. The second substrate layer forming step S3 is formed at the same time as the first substrate layer forming step S2 and includes the same step. That is, in the forming of the second substrate layer (S3), the
도 7d에 도시된 바와 같이 반도체 다이 어태치 단계(S4)에서는 적어도 하나의 도전성 범프(182)를 포함하는 반도체 다이(180)를 상기 제1도금층(240)의 상부로 이송하여, 상기 도전성 범프(182)와 상기 제1도금층(240)이 접촉되도록 상기 반도체 다이(180)가 상기 절연층(110)의 상부에 안착시킨다. 그리고 이때, 상기 반도체 다이(180)의 도전성 범프(182)와 상기 제1도금층(240) 사이의 공간에 언더필(185)을 주입한다. As illustrated in FIG. 7D, in the semiconductor die attach step S4, the semiconductor die 180 including the at least one
도 7e에 도시된 바와 같이 솔더볼 용착 단계(S5)에서는 제2솔더 레지스트(160)를 통하여 외부로 노출된 상기 제2도금층(270)에 솔더볼(190)을 용착한다. 예를 들면, 상기 노출된 제2도금층(270)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(190)을 임시로 안착한다. 이후, 반도체 패키지(100)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(190)이 상기 제2도금층(270)에 강하게 전기적 및 기계적으로 접속되도록 한다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 그래서 상기 반도체 패키지(100)의 솔더볼(190)과 상기 반도체 다이(180)는 제1도금층(240), 제1배선패턴(220), 제1구리박막(112), 도전성 비아(116), 제2구리박막(114), 제2배선패턴(250) 및 제2도금층(270)을 통해서 전기적으로 연결된다. As illustrated in FIG. 7E, in the solder ball welding step S5, the
도 8을 참조하면, 도 3의 반도체 패키지의 제조 방법 중 제1기판층 형성 단계를 도시한 순서도가 도시되어 있다. Referring to FIG. 8, a flowchart illustrating a first substrate layer forming step in the method of manufacturing the semiconductor package of FIG. 3 is illustrated.
도 8에 도시된 바와 같이 상기 반도체 패키지(300)의 제조 방법은 제1기판층 형성 단계(S2)는 제1배선패턴 형성 단계(S21), 제1솔더 레지스트 형성 단계(S22) 및 제1도금층 형성 단계(S23)의 상세한 순서도가 도시되어 있다. As shown in FIG. 8, in the method of manufacturing the
도 9a 내지 도 9e를 참조하면 도8에 도시된 제1기판층 형성 단계를 포함하는 반도체 패키지(300)의 제조 방법을 도시한 단면도가 도시되어 있다. 본 발명에 따른 반도체 패키지(300)의 제조방법은 제1솔더 레지스트 형성 단계(S22)의 제2배선층 제거 단계(S22d) 이전까지가 도 5a 내지 도 5m에 도시된 반도체 패키지(100)의 제조방법과 동일한 방법으로 제조 된다. 즉, 반도체 패키지(300)의 제조 방법에 서는 상기 제2배선층 제거 단계(S22d)의 이전단계인 평탄화 단계(S22b)까지는 생략하고자 한다. 9A through 9E are cross-sectional views illustrating a method of manufacturing the
도 9a에 도시된 바와 같이 제1기판층 형성 단계(S2)의 제2배선층 제거 단계(S22d)에서는 평탄화 단계(S22b)에서 상기 제1솔더 레지스트(130)의 상부로 노출된 상기 제2배선층(324)을 제거하여 상기 제1솔더 레지스트(130)의 내측으로 요 홈(136)을 형성한다. 즉, 상기 제1배선층(322)의 상부가 상기 제1솔더 레지스트(130)의 내측으로 형성된 요 홈(136)을 통해 외부로 노출된다. As shown in FIG. 9A, in the second wiring layer removing step S22d of the first substrate layer forming step S2, the second wiring layer exposed to the upper portion of the first solder resist 130 in the planarizing step S22b. 324 is removed to form a recess 136 inwardly of the first solder resist 130. That is, the upper portion of the
도 9b에 도시된 바와 같이 제1기판층 형성 단계(S2)의 제1도금층 형성 단계(S23)에서는 상기 제1솔더 레지스트(130)의 내측으로 형성된 요 홈(136)에 제1도금층(340)을 형성한다. 즉, 상기 제1도금층(340)은 상기 제1배선층(322)의 상부에 형성되어, 상기 제1솔더 레지스트(130)의 상면(130a)보다 상면(340a)이 더 낮게 형성되어, 상기 제1도금층(340)의 상부에는 요 홈(340b)이 형성된다. 상기 제1도금층(340)은 SOP(Sn, Eutetic solder, SnAg), ENIG(Ni/Au), ENEPIG(Ni/Pd/Au), ENAG(Ni/Au) 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. As shown in FIG. 9B, in the first plating layer forming step S23 of the first substrate layer forming step S2, the
도 9c에 도시된 바와 같이 제2기판층 형성 단계(S3)는 제2배선패턴 형성 단계(S31), 제2솔더 레지스트 형성 단계(S32) 및 제2도금층 형성 단계(S33)를 포함한다. 그리고 상기 제2기판층 형성 단계(S3)는 상기 제1기판층 형성 단계(S2)와 동일 한 시간에 형성되며, 동일한 단계를 포함한다. 즉, 상기 제2기판층 형성 단계(S3)는 상기 절연층(110)의 제2구리박막(114) 상부에 제2배선패턴(350)인 제3배선층(352)과 제4배선층(354), 제2솔더 레지스트(160) 및 제2도금층(370)을 형성하며, 이러한 상기 제2기판층 형성 단계(S3)는 도 5b 내지 도 5i와, 도 9a 내지 도 9b에서 설명한 상기 제1기판층 형성 단계(S2)와 동일한 단계를 포함한다. 그러므로, 제2기판층 형성 단계(S3)에 관한 구체적인 설명은 생략한다. As shown in FIG. 9C, the second substrate layer forming step S3 includes a second wiring pattern forming step S31, a second solder resist forming step S32, and a second plating layer forming step S33. The second substrate layer forming step S3 is formed at the same time as the first substrate layer forming step S2 and includes the same step. That is, in the forming of the second substrate layer S3, the
도 9d에 도시된 바와 같이 반도체 다이 어태치 단계(S4)에서는 적어도 하나의 도전성 범프(182)를 포함하는 반도체 다이(180)를 상기 제1도금층(340)의 상부로 이송하여, 상기 도전성 범프(182)와 상기 제1도금층(340)이 접촉되도록 상기 반도체 다이(180)가 상기 절연층(110)의 상부에 안착시킨다. 그리고 이때, 상기 반도체 다이(180)의 도전성 범프(182)와 상기 제1도금층(340) 사이의 공간에 언더필(185)을 주입한다. As illustrated in FIG. 9D, in the semiconductor die attach step S4, the semiconductor die 180 including at least one
도 9e에 도시된 바와 같이 솔더볼 용착 단계(S5)에서는 제2솔더 레지스트(160)를 통하여 외부로 노출된 상기 제2도금층(370)에 솔더볼(190)을 용착한다. 예를 들면, 상기 노출된 제2도금층(370)에 점도가 있는 휘발성 플럭스(flux)를 도포한 후, 그것에 솔더볼(190)을 임시로 안착한다. 이후, 반도체 패키지(100)를 대략 100 내지 300℃의 온도를 갖는 퍼니스(furnace)에 넣었다 꺼냄으로써, 상기 솔더볼(190)이 상기 제2도금층(370)에 강하게 전기적 및 기계적으로 접속되도록 한 다. 물론, 상기 퍼니스 내에서 상기 플럭스는 모두 휘발되어 제거된다. 그래서 상기 반도체 패키지(100)의 솔더볼(190)과 상기 반도체 다이(180)는 제1도금층(340), 제1배선패턴(320), 제1구리박막(112), 도전성 비아(116), 제2구리박막(114), 제2배선패턴(350) 및 제2도금층(370)을 통해서 전기적으로 연결된다. As shown in FIG. 9E, in the solder ball welding step S5, the
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for carrying out the semiconductor package and the method of manufacturing the same according to the present invention, and the present invention is not limited to the above-described embodiment, as claimed in the following claims. Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.2 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.3 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention.
도 4a 내지 도 4b는 도 1의 반도체 패키지의 제조 방법을 도시한 순서도이다.4A through 4B are flowcharts illustrating a method of manufacturing the semiconductor package of FIG. 1.
도 5a 내지 도 5m은 도 4에 도시된 반도체 패키지의 제조 방법을 도시한 단면도 이다. 5A through 5M are cross-sectional views illustrating a method of manufacturing the semiconductor package shown in FIG. 4.
도 6은 도 2의 반도체 패키지의 제조 방법 중 제1기판층 형성 단계를 도시한 순서도이다.6 is a flowchart illustrating a first substrate layer forming step in the method of manufacturing the semiconductor package of FIG. 2.
도 7a 내지 도 7e는 도 6에 도시된 반도체 패키지의 제조 방법 중 제1기판층 형성 단계를 도시한 단면도 이다. 7A to 7E are cross-sectional views illustrating a first substrate layer forming step in the method of manufacturing the semiconductor package shown in FIG. 6.
도 8은 도 3의 반도체 패키지의 제조 방법 중 제1기판층 형성 단계를 도시한 순서도이다.FIG. 8 is a flowchart illustrating a first substrate layer forming step in the method of manufacturing the semiconductor package of FIG. 3.
도 9a 내지 도 9e는 도 8에 도시된 반도체 패키지의 제조 방법 중 제1기판층 형성 단계를 도시한 단면도 이다. 9A through 9E are cross-sectional views illustrating a first substrate layer forming step in the method of manufacturing the semiconductor package illustrated in FIG. 8.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
100, 200, 300; 반도체 패키지100, 200, 300; Semiconductor package
110; 절연층 120,220, 320; 제1배선패턴110; Insulating layers 120,220, 320; First wiring pattern
130; 제1솔더 레지스트 140; 제1도금층130; First solder resist 140; First Plating Layer
150, 250, 350; 제2배선패턴 160; 제2솔더 레지스트150, 250, 350;
170; 제2도금층 180; 반도체 다이170;
190; 솔더볼190; Solder ball
Claims (24)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080022381A KR100927773B1 (en) | 2008-03-11 | 2008-03-11 | Semiconductor package and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080022381A KR100927773B1 (en) | 2008-03-11 | 2008-03-11 | Semiconductor package and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090097317A KR20090097317A (en) | 2009-09-16 |
| KR100927773B1 true KR100927773B1 (en) | 2009-11-20 |
Family
ID=41356693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080022381A KR100927773B1 (en) | 2008-03-11 | 2008-03-11 | Semiconductor package and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100927773B1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101047136B1 (en) * | 2009-11-27 | 2011-07-07 | 삼성전기주식회사 | Package Substrate and Manufacturing Method of Package Substrate |
| KR20160019252A (en) | 2014-08-11 | 2016-02-19 | 앰코 테크놀로지 코리아 주식회사 | Manufacturing method of semiconductor device |
| NL2014598B1 (en) * | 2015-04-08 | 2017-01-20 | Suss Microtec Lithography Gmbh | Method for coating a substrate. |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004095836A (en) | 2002-08-30 | 2004-03-25 | Casio Comput Co Ltd | Semiconductor device and its manufacturing method |
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| JP2006041459A (en) | 2004-07-26 | 2006-02-09 | Samsung Electro Mech Co Ltd | Bga package substrate and its manufacturing method |
| KR100778597B1 (en) | 2003-06-03 | 2007-11-22 | 가시오게산키 가부시키가이샤 | Stackable Semiconductor Device and Method of Manufacturing the Same |
-
2008
- 2008-03-11 KR KR1020080022381A patent/KR100927773B1/en active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004095836A (en) | 2002-08-30 | 2004-03-25 | Casio Comput Co Ltd | Semiconductor device and its manufacturing method |
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| JP2006041459A (en) | 2004-07-26 | 2006-02-09 | Samsung Electro Mech Co Ltd | Bga package substrate and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090097317A (en) | 2009-09-16 |
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|---|---|---|---|
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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