KR100926430B1 - Array circuit board of LCD and fabrication method of thereof - Google Patents

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Abstract

본 발명에 의한 액정표시장치용 어레이 기판의 제조방법은, 소정 간격 이격되어 서로 단선된 두 금속 라인이 형성되는 단계와; 상기 두 금속 라인의 상부에 절연막층이 형성되고, 상기 단선된 영역에 대해 상기 절연층의 일부가 남고 나머지 절연층이 제거됨으로써 멀티홀이 형성되는 단계와; 상기 멀티홀을 포함하여 투명 도전성 금속이 증착되고, 상기 멀티홀의 내부에 형성된 격벽의 윗부분에 증착된 상기 투명 도전성 금속이 제거되는 단계가 포함되는 것을 특징으로 한다. According to an aspect of the present invention, there is provided a method of manufacturing an array substrate for a liquid crystal display device, the method including: forming two metal lines which are separated from each other by a predetermined interval; Forming an insulating layer on the two metal lines and forming a multi-hole by removing a portion of the insulating layer and removing the remaining insulating layer with respect to the disconnected region; And depositing the transparent conductive metal including the multi-hole, and removing the transparent conductive metal deposited on the upper portion of the partition wall formed inside the multi-hole.

이와 같은 본 발명에 의하면, 패드와 쇼팅바 사이에 일정간격 이격되어 형성된 영역에 대해 공정상 금속 잔막 발생으로 상기 영역이 단락 등 각종 불량이 발생되는 것을 방지하여 쇼팅바에 의한 신호검사를 보다 정확히 할 수 있고, 이에 따라 액정패널의 생산성 향상이 향상된다.According to the present invention, it is possible to more accurately check the signal by the shorting bar by preventing the occurrence of various defects such as short-circuit due to the generation of metal residual film in the process for the area formed by a predetermined interval spaced between the pad and the shorting bar. As a result, productivity improvement of the liquid crystal panel is improved.

Description

액정표시장치용 어레이 기판 및 그 제조방법{array circuit board of LCD and fabrication method of thereof}Array substrate for liquid crystal display device and manufacturing method thereof

도 1은 종래의 액정표시장치용 어레이 기판의 일부 화소를 도시한 확대 평면도.1 is an enlarged plan view showing some pixels of a conventional array substrate for a liquid crystal display device;

도 2a 내지 도 2e는 도 1의 특정부분(Ⅴ-Ⅴ)에 대한 공정 단면도.2A-2E are process cross-sectional views of certain portions (V-V) of FIG.

도 3은 본 발명에 의한 멀티 홀이 형성된 어레이 기판 상의 영역을 도시한 단면도.3 is a cross-sectional view showing a region on an array substrate on which multi-holes are formed according to the present invention.

도 4a 내지 4e는 도 3에 도시된 멀티 홀이 형성되는 공정을 나타내는 공정단면도.4A to 4E are cross-sectional views illustrating a process of forming the multi-holes shown in FIG. 3.

도 5는 본 발명의 실시예에 의한 액정표시장치용 어레이 기판의 일부 화소를 도시한 확대 평면도.FIG. 5 is an enlarged plan view showing some pixels of an array substrate for a liquid crystal display according to an embodiment of the present invention; FIG.

도 6a 내지 도 6d는 도 5의 구성을 공정순서에 따라 도시한 공정 평면도와, 이를 Ⅲ-Ⅲ과 Ⅳ-Ⅳ, Ⅴ-Ⅴ를 따라 절단하여 도시한 공정 단면도.6A to 6D are process plan views showing the configuration of FIG. 5 according to the process sequence, and process sectional views cut along III-III, IV-IV, and V-V.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

20, 20' : 단선 영역 31 : 제 1쇼팅바20, 20 ': disconnection area 31: first shorting bar

32b : 제 2 라인 51 : 게이트 절연막32b: second line 51: gate insulating film

54, 72 : 격벽 57 : 보호막 54, 72: bulkhead 57: protective film                 

67a : 식각홀 56 : 투명전극67a: etching hole 56: transparent electrode

58 : 포토레지스트58: photoresist

70, 71 : 금속 라인 73 : 멀티홀70, 71 metal line 73: multi-hole

본 발명은 액정표시장치에 관한 것으로 특히, 액정표시장치용 어레이 기판의 제조공정 중 기판에 구성되는 쇼팅바와 상기 쇼팅바와 연결되는 다수의 신호 라인과의 연결구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a connection structure between a shorting bar formed on a substrate and a plurality of signal lines connected to the shorting bar during a manufacturing process of an array substrate for a liquid crystal display device.

액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용하는 것으로, 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 갖고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.  The driving principle of the liquid crystal display device is to use the optical anisotropy and polarization property of the liquid crystal. The liquid crystal has a long and thin structure, and thus the liquid crystal has directivity in the arrangement of the molecules. Can be.

따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의하여 상기액정의 분자 배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.Accordingly, if the molecular arrangement direction of the liquid crystal is arbitrarily adjusted, the molecular arrangement of the liquid crystal is changed, and light is refracted in the molecular arrangement direction of the liquid crystal due to optical anisotropy to express image information.

현재에는 전술한 바 있는 박막 트랜지스터와 상기 박막 트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬액정 표시장치(Active Matrix LCD : AM-LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있다. Currently, the active matrix liquid crystal display (AM-LCD) in which the above-described thin film transistor and pixel electrodes connected to the thin film transistor are arranged in a matrix manner is attracting the most attention due to its excellent resolution and ability to implement video.

도 1은 종래의 액정표시장치용 어레이 기판의 일부 화소를 도시한 확대 평면도이다. 1 is an enlarged plan view illustrating some pixels of a conventional array substrate for a liquid crystal display device.                         

도시한 바와 같이, 어레이 기판(22)은 다수의 화소(P)로 구성되며, 상기 화소는 스위칭 소자인 박막트랜지스터(thin-film-transistor)(T)와 화소전극(pixel electrode)(17)과 보조용량인 스토리지 캐패시터(storage capacitor)(C)로 구성된다.As shown in the drawing, the array substrate 22 is composed of a plurality of pixels P. The pixels include a thin-film transistor T and a pixel electrode 17 as switching elements. It consists of a storage capacitor (C) as a secondary capacity.

상기 박막트랜지스터(T)는 게이트전극(26)과 소스전극(28)과 드레인전극(30)과 액티브층(active layer)(33)으로 구성되고, 상기 소스전극(28)은 데이터 라인(15)과 연결되며 상기 게이트전극(26)은 상기 데이터 라인(15)과 교차하여 화소영역(P)을 정의하는 게이트 라인(13)과 연결되도록 구성된다.The thin film transistor T includes a gate electrode 26, a source electrode 28, a drain electrode 30, and an active layer 33. The source electrode 28 is a data line 15. The gate electrode 26 is connected to the gate line 13 crossing the data line 15 to define the pixel area P.

여기서, 상기 게이트 라인(13)과 데이터 라인(15)의 끝단에는 소정면적으로 연장 형성된 게이트패드(41)와 데이터패드(미도시)가 구성되고, 상기 각 패드는 투명 패드단자(43)가 구성되어 외부신호를 입력 받는다.Here, a gate pad 41 and a data pad (not shown) extending to a predetermined area are formed at ends of the gate line 13 and the data line 15, and each pad includes a transparent pad terminal 43. To receive an external signal.

상기 게이트패드 상에 구성된 투명 패드단자는 게이트패드 단자라 하고, 데이터패드 상에 구성된 투명 패드단자는 데이터패드 단자라 한다.The transparent pad terminal formed on the gate pad is called a gate pad terminal, and the transparent pad terminal formed on the data pad is called a data pad terminal.

상기 게이트 라인(13)과 데이터 라인(15)은 홀수번째와 짝수번째로 나뉘어져 각각 쇼팅바(shorting bar)(31, 33)로 연결되도록 구성한다.The gate line 13 and the data line 15 are divided into an odd number and an even number and are configured to be connected to shorting bars 31 and 33, respectively.

일반적으로, 액정패널의 기판(22)은 일반적으로 투명한 글라스기판을 사용하기 때문에 공정 중 발생하는 정전기가 기판 및 기판 상부의 어레이 패턴에 유입되어 국소적으로 존재하게 된다. In general, since the substrate 22 of the liquid crystal panel generally uses a transparent glass substrate, the static electricity generated during the process flows into the substrate and the array pattern on the substrate to exist locally.

이러한 정전기는 전하량은 매우 작지만 국소적으로 존재하기 때문에 그 전압은 매우 높아 박막트랜지스터 등의 세밀한 소자들에게 데미지(damage)를 입힌다. Since the static electricity is very small but locally present, the voltage is very high and damages fine devices such as thin film transistors.                         

이를 방지하기 위한 방법으로 상기 다수의 게이트 라인(13)과 데이터 라인(15)을 전술한 쇼팅바로 연결하여 등전위를 형성하도록 하며, 이러한 쇼팅바는 2n번째와 2n+1번째 라인들을 각각 하나로 연결한다.In order to prevent this, the gate lines 13 and the data lines 15 are connected to the shorting bar described above to form an equipotential, and the shorting bar connects the 2nth and 2n + 1th lines to each other. .

이와 같이 구성된 기판은 라인의 단선 또는 단락여부를 테스트(IPT 방식)하게 되며, 이러한 전기적인 테스트가 끝난 후에 상기 쇼팅바는 기판으로부터 제거된다. The substrate thus constructed is tested for disconnection or short circuit of the line (IPT method), and after the electrical test is completed, the shorting bar is removed from the substrate.

도 1의 구성에서 게이트 라인(13)은 제 1 쇼팅바(31)에 일체화하여 연결되며, 제 2 쇼팅바(33)는 상기 데이터 라인(15)과 동일층에 동일물질로 구성된다.In the configuration of FIG. 1, the gate line 13 is integrally connected to the first shorting bar 31, and the second shorting bar 33 is formed of the same material on the same layer as the data line 15.

이러한 구성에서, 상기 게이트 라인(13)의 단선(open) 및 단락(short) 테스트를 위해, 상기 게이트 라인(13)은 2n번째와 2n+1번째로 나누어져 전압을 인가한 후 테스트하게 된다.In this configuration, for the open and short test of the gate line 13, the gate line 13 is divided into 2nth and 2n + 1th and tested after applying a voltage.

따라서, 상기 게이트 라인(13)은 홀수번째(13b)와 짝수번째(13a)로 나뉘어 구성하는 것이 필요하며, 이때 상기 제 1 쇼팅바(31)에 연결된 게이트 라인(13)중 홀수번째 또는 짝수번째 게이트 라인(13a) 상부에 절단부를 구성하여, 상기 절단부를 통해 상기 게이트 라인(13)을 절단한 후, 절단된 게이트 라인을 상기 제 2 쇼팅바(33)에 연결하여 주는 공정이 필요하다. (편의상 상기 제 2 쇼팅바와 연결되는 라인은 짝수번째 게이트 라인이라 한다.)Therefore, the gate line 13 needs to be divided into an odd number 13b and an even number 13a, and at this time, an odd number or even number number among the gate lines 13 connected to the first shorting bar 31. After cutting the gate line 13 through the cut portion by forming a cut portion on the gate line 13a, a process of connecting the cut gate line to the second shorting bar 33 is necessary. (For convenience, the line connected to the second shorting bar is called an even gate line.)

따라서, 상기 짝수번째 게이트 라인(13a)은 상기 제 1 쇼팅바(31)와 연결된 부위가 절단되며 연속으로 상기 제 2쇼팅바(33)와는 투명전극 패턴(37)에 의해 연결되는 구조로 형성된다. Accordingly, the even-numbered gate line 13a has a structure in which a portion connected to the first shorting bar 31 is cut and continuously connected to the second shorting bar 33 by a transparent electrode pattern 37. .                         

이와 같은 구성에서, 상기 게이트 라인(13)과 연결된 제 1 쇼팅바(31)와 제 2 쇼팅바(33)는 기판 제작과 테스트가 끝난 후, 도시한 바와 같이 A-B 또는 E-F를 따라 절단하여 제거하게 된다.In such a configuration, the first shorting bar 31 and the second shorting bar 33 connected to the gate line 13 may be cut and removed along the AB or EF as shown after the substrate fabrication and testing are completed. do.

도 2a 내지 도 2e는 도 1의 특정부분(Ⅴ-Ⅴ)에 대한 공정 단면도이다.2A to 2E are cross-sectional views of a process of the specific part (V-V) of FIG.

이 때 상기 특정부분(Ⅴ-Ⅴ)은 제 1쇼팅바(31)와 짝수번째 게이트 라인(13a) 사이에 일정간격 이격 즉, 단선(open)되어 형성된 영역(20)으로서 앞서 설명한 바와 같은 전압이 높은 정전기가 발생된 경우, 단선된 상기 영역(20)에 그 순간 단락(short)이 발생되어 상기 정전기에 의해 발생되는 어레이 내부의 불량을 방지하며, 또한 상기 단락 등의 여부를 상기 IPT 검사를 통해 알 수 있게 하는 역할을 한다. At this time, the specific portion (V-V) is a region 20 formed between the first shorting bar 31 and the even-numbered gate line 13a by a predetermined distance, that is, disconnection. When high static electricity is generated, a short circuit occurs at the disconnected area 20 to prevent defects in the array caused by the static electricity, and also through the IPT inspection whether the short circuit or the like is performed. It plays a role in knowing.

먼저 도 2a를 참조하면, 상기 영역의 양측에 형성된 라인(31, 13a)은 게이트 라인 및 게이트 패드 등이 형성될 때 형성되는 것으로, 구리 등의 금속으로 형성된다. 단, 앞서 설명한 바와 같이 상기 영역 양측의 형성된 라인은 서로 단선(open)되어 있는 형태로 패터닝 되어 있다. First, referring to FIG. 2A, lines 31 and 13a formed at both sides of the region are formed when a gate line and a gate pad are formed, and are formed of a metal such as copper. However, as described above, the lines formed on both sides of the region are patterned in a form in which they are open to each other.

다음으로 도 2b에 도시된 바와 같이 상기 라인 상부에 게이트 절연막(51) 및 보호막(57) 등 절연막층이 형성된다. 이 때 상기 절연막층으로 종래의 경우 실리콘 질화막(이하 SiNx) 등이 사용되었으나, 최근에는 고 개구율 액정표시장치의 개발에 따라 저유전율의 유기절연막 즉, 포토레지스트(photo resist) 성분을 가지는 포토아크릴(Photo Acryl) 등의 유기재료를 많이 사용하고 있다. Next, as shown in FIG. 2B, an insulating layer such as a gate insulating layer 51 and a protective layer 57 is formed on the line. In this case, a silicon nitride film (SiNx) or the like has been used as the insulating layer in the related art. Recently, according to the development of a high aperture liquid crystal display device, a photoacryl having a low dielectric constant organic insulating film, that is, a photoresist component, Many organic materials such as photo acryl) are used.

다음으로 도 2c에 도시된 바와 같이 상기 라인 상에 형성된 절연막층의 일부 에 홀(hole)(67)을 형성한다. 이 때 상기 절연막층의 일부 영역은 상기 금속 성분 라인의 단선된 부분을 말하는 것이며, 이는 정전기 발생 등의 불량이 발생된 경우 이를 제거하기 위함이다.Next, as shown in FIG. 2C, a hole 67 is formed in a portion of the insulating layer formed on the line. In this case, a portion of the insulating layer may refer to a disconnected portion of the metal component line, and this is to remove a defect such as static electricity generation.

그 다음 도 2d를 참조하면, 상기 절연막층의 일부에 홀(67)이 형성된 뒤에는 투명 도전성 금속 즉, 투명전극(56)이 기판 전체에 증착되고, 그 위에 포토레지스트(58)가 일정한 두께로 도포된다. 이는 상기 영역 외에 형성되는 화소전극 등을 패터닝하기 위하여 이루어지는 공정이다.Next, referring to FIG. 2D, after the hole 67 is formed in a part of the insulating layer, a transparent conductive metal, that is, a transparent electrode 56 is deposited on the entire substrate, and the photoresist 58 is coated on the substrate at a constant thickness. do. This is a process made to pattern a pixel electrode or the like formed outside the region.

다음으로 도 2e를 참조하면, 얻고자 하는 패턴(pattern)의 노광 마스크(mask)를 사용하여 빛을 선택적으로 상기 포토레지스트(58)에 조사함으로써 마스크의 패턴과 동일한 패턴을 시킨다. 그러나, 이 경우 원하는 패턴의 투명전극을 형성하기 위해서는 상기 마스크를 통해 선택적으로 노광된 영역에 대해 상기 포토레지스트(58)가 완전히 제거되어야 하는데(Positive type의 포토레지스트의 경우) 상기 홀(67) 영역 내에 도포된 포토레지스트(58)의 경우는 완전히 제거되어야 함에도 불구하고 홀 영역 안쪽과 바깥쪽의 단차에 의해 제거되지 못하고 일부 잔존하게 된다.Next, referring to FIG. 2E, light is selectively irradiated to the photoresist 58 using an exposure mask of a pattern to obtain the same pattern as that of the mask. However, in this case, in order to form a transparent electrode of a desired pattern, the photoresist 58 must be completely removed from the region selectively exposed through the mask (for a positive type photoresist). In the case of the photoresist 58 applied therein, although it must be completely removed, it cannot be removed by the step inside and outside the hole area and remains partially.

이는 상기 절연막층(51, 57)을 포토아크릴(Photo Acryl) 등의 유기재료를 사용할 경우 상기 단차가 더 심해지므로 상기와 같이 포토레지스트(58)가 제거되지 못하고 잔존되는 현상이 더 심하게 나타나게 된다. 이와 같이 상기 홀(67) 영역에 포토레지스트(58)가 잔존하게 되면, 현상공정 및 식각 공정을 거친 후에도 결국 투명전극(56)이 원하지 않는 영역 즉, 홀 영역 안에 제거되지 않고 남아 있게 된다. When the insulating layers 51 and 57 are made of an organic material such as photo acryl, the step becomes more severe, so that the phenomenon in which the photoresist 58 is not removed and remains as described above becomes more severe. When the photoresist 58 remains in the hole 67 region as described above, the transparent electrode 56 remains unremoved in the undesired region, that is, the hole region, even after the development process and the etching process.                         

결론적으로 상기와 같은 종래의 액정표시장치 어레이 기판 구조에 의할 경우, 앞서 설명한 바와 같이 상기 홀(67) 영역 내에 투명전극(56)이 제거되지 않고 잔존함에 따라 금속 성분인 라인(31, 13a)과 상기 투명전극(56)이 전기적으로 연결되어 결국 상기 단선되어야 할 상기 영역에서의 금속 라인이 전기적으로 쇼트되는 불량이 발생되는 것이다. In conclusion, according to the conventional liquid crystal display array substrate structure as described above, as described above, the transparent electrodes 56 are not removed from the hole 67 and remain as metal lines 31 and 13a. And the transparent electrode 56 are electrically connected to each other, thereby causing a defect in which the metal line in the region to be disconnected is electrically shorted.

본 발명은 게이트 패드와 이와 연결되는 쇼팅바에 있어 상기 게이트 패드와 쇼팅바 사이의 단선되는 영역에 다중 홀을 형성함으로써, 상기 영역에서 상기 게이트 패드와 쇼팅바가 단락되는 것을 방지하는 액정표시장치용 어레이 기판 및 그 제조방법을 제공함에 그 목적이 있다. According to an exemplary embodiment of the present invention, an array substrate for a liquid crystal display device which prevents a short circuit between the gate pad and the shorting bar in the region by forming multiple holes in the gate pad and the shorting bar connected to the gate pad and the shorting bar. And to provide a method for producing the object.

상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 액정표시장치용 어레이 기판은, 기판 상에 서로 평행하게 이격되어 일 방향으로 형성된 제 1쇼팅바 및 제 2쇼팅바와, 상기 제 1쇼팅바와 전기적으로 접속되는 홀수번째 라인 및 상기 제 2쇼팅바와 전기적으로 접속되는 짝수번째 라인과, 상기 제 1쇼팅바와 상기 짝수번째 라인에서 각각 인출된 부분이 일정 간격 이격되어 서로 단선된 영역과, 상기 단선된 영역 사이에 절연막으로된 하나 이상의 격벽이 형성됨을 특징으로 한다. 또한, 상기 격벽은 포토 아크릴 계의 유기절연막을 포함하여 형성되고, 상기 제 1쇼팅바 및 제 2쇼팅바는 각각 홀수번째 게이트 라인과 짝수번째 게이트 라인에 전기적으로 접속됨을 특징으로 한다. In order to achieve the above object, an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention may include: a first shorting bar and a second shorting bar formed in one direction on a substrate and spaced apart from each other in parallel to each other, and electrically connected to the first shorting bar. Between the odd-numbered line connected to each other and the even-numbered line electrically connected to the second shorting bar, and portions drawn out from the first shorting bar and the even-numbered line, respectively, spaced apart from each other by a predetermined interval, and between the disconnected area. At least one partition wall formed of an insulating film is formed on the. In addition, the barrier rib may be formed to include an organic insulating layer of a photo acrylic type, and the first shorting bar and the second shorting bar may be electrically connected to odd-numbered gate lines and even-numbered gate lines, respectively.                     

또한, 상기 목적을 달성하기 위하여 본 발명에 의한 액정표시장치용 어레이 기판의 제조방법은, 소정 간격 이격되어 서로 단선된 두 금속 라인이 형성되는 단계와; 상기 두 금속 라인의 상부에 절연막층이 형성되고, 상기 단선된 영역에 대해 상기 절연층의 일부가 남고 나머지 절연층이 제거됨으로써 멀티홀이 형성되는 단계와, 상기 멀티홀을 포함하여 투명 도전성 금속이 증착되고, 상기 멀티홀의 내부에 형성된 격벽의 윗부분에 증착된 상기 투명 도전성 금속이 제거되는 단계가 포함되는 것을 특징으로 한다. In addition, to achieve the above object, a method of manufacturing an array substrate for a liquid crystal display device according to the present invention includes the steps of forming two metal lines which are disconnected from each other at a predetermined interval; An insulating layer is formed on the two metal lines, and a part of the insulating layer is left in the disconnected region and the remaining insulating layer is removed to form a multi-hole, and the transparent conductive metal including the multi-hole is formed. And depositing the transparent conductive metal deposited on the upper portion of the barrier rib formed in the multi-hole.

또한, 상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 액정표시장치용 어레이 기판의 제조방법은, 기판 상에 쇼팅바 및 게이트 라인이 형성되고, 상기 쇼팅바와 게이트 라인에서 각각 인출된 부분이 일정 간격 이격되어 서로 단선된 영역을 형성하는 단계와; 상기 단선된 영역을 포함하여 상기 기판 상에 절연막이 적층되는 단계와; 상기 단선된 영역 사이에 상기 절연막으로 구성된 하나 이상의 격벽이 형성되도록 상기 격벽이 형성되는 부분 이외에 적층된 절연막이 제거되는 단계와; 상기 격벽이 형성된 영역을 포함한 기판상에 투명 도전성 금속이 증착되고, 상기 격벽의 윗부분에 증착된 상기 투명 도전성 금속이 제거되는 단계가 포함되는 것을 특징으로 한다. In addition, in order to achieve the above object, in the method of manufacturing an array substrate for a liquid crystal display device according to an embodiment of the present invention, a shorting bar and a gate line are formed on the substrate, and portions respectively drawn out from the shorting bar and the gate line are constant. Forming regions disconnected from each other at intervals; Stacking an insulating film on the substrate including the disconnected region; Removing the stacked insulating film in addition to the portion where the partition wall is formed such that at least one partition wall formed of the insulating film is formed between the disconnected regions; And depositing a transparent conductive metal on the substrate including the region where the partition wall is formed, and removing the transparent conductive metal deposited on an upper portion of the partition wall.

또한, 상기 쇼팅바는 제 1쇼팅바와 제 2쇼팅바로 구분되며, 상기 제 1쇼팅바는 홀수번째 게이트 라인과 전기적으로 접속되고, 상기 제 2쇼팅바는 짝수번째 게이트 라인과 전기적으로 접속됨을 특징으로 한다. The shorting bar may be divided into a first shorting bar and a second shorting bar, wherein the first shorting bar is electrically connected to an odd-numbered gate line, and the second shorting bar is electrically connected to an even-numbered gate line. do.

또한, 상기 단선된 영역은 전기적으로 접속되지 않는 상기 제 1쇼팅바와 짝 수번째 게이트 라인에서 각각 인출된 부분이 일정 간격 이격되어 형성되며, 상기 절연막은 포토 아크릴 계의 유기절연막을 포함하여 형성됨을 특징으로 한다. In addition, the disconnected region may be formed by separating the first shorting bar, which is not electrically connected, and the portions drawn out from the even-numbered gate lines, at predetermined intervals, and the insulating layer may be formed of an organic insulating layer of photoacryl. It is done.

이와 같은 본 발명에 의하면, 패드와 쇼팅바 사이에 일정간격 이격되어 형성된 영역에 대해 공정상 금속 잔막 발생으로 상기 영역이 단락 등 각종 불량이 발생되는 것을 방지하여 쇼팅바에 의한 신호검사를 보다 정확히 할 수 있고, 이에 따라 액정패널의 생산성 향상이 향상된다.According to the present invention, it is possible to more accurately check the signal by the shorting bar by preventing the occurrence of various defects such as short-circuit due to the generation of metal residual film in the process for the area formed by a predetermined interval spaced between the pad and the shorting bar. As a result, productivity improvement of the liquid crystal panel is improved.

이하 첨부된 도면을 참조하여 본 발명에 의한 실시예를 상세히 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 멀티 홀이 형성된 어레이 기판 상의 영역을 도시한 단면도이다. 3 is a cross-sectional view showing a region on an array substrate on which multi-holes are formed according to the present invention.

도 3을 참조하면, 이는 상기 어레이 기판 중 게이트 패드 쇼팅바 영역 등과 같이 절연막에 멀티홀(73)이 형성된 영역에 대한 것이다. 상기 게이트 패드 쇼팅바에 있어서는 게이트를 구분 짓기 위해 분리하고, 정전기 발생 등의 오염이 있을 경우 오염원 제거를 위해 절연막을 뚫어 놓게 되는데, 이 때 절연막 두께가 1um이상 두꺼운 경우 상기 절연막 형성 후의 패터닝 공정이 원활하지 못하다. 즉, 상기 멀티홀(73)이 형성된 개구영역에 대해서 develop 불량이 나타나므로 실제 제거되어야 하는 막이 상기 개구영역 부위에 제거되지 못하고 남게 될 수 있다. 이 경우 전단계 공정에서 형성된 금속간(70, 71)의 쇼트를 유발할 수 있으므로 결국 예상치 못한 불량이 나타날 수 있는데, 이를 극복하기 위해 본 발명에서는 절연층 개구홀에 격벽(72)을 형성함을 그 특징으로 한다. 즉, 상기 개구 영역에 대해 두개 이상의 홀이 형성되는 멀티홀(73) 구조를 갖는 것이다. Referring to FIG. 3, this is a region in which the multi-holes 73 are formed in the insulating layer, such as a gate pad shorting bar region or the like, of the array substrate. In the gate pad shorting bar, the gates are separated to distinguish the gates, and when there is contamination such as static electricity, the insulating film is drilled to remove the source of contamination. Can not do it. That is, since development defects appear in the opening region in which the multi-hole 73 is formed, the film to be actually removed may remain in the opening region. In this case, it may cause a short of the intermetallics 70 and 71 formed in the previous step, and thus an unexpected defect may appear. In order to overcome this problem, the barrier rib 72 is formed in the insulating layer opening hole. It is done. That is, it has a multi-hole 73 structure in which two or more holes are formed in the opening area.

이러한 구조는 상기 패드부 뿐 아니라 통상적으로 1um 이상의 유기막을 형성하는 제품에 있어서 상/하 기판 간의 접착력을 높이기 위한 구조에도 사용될 수 있으며, 패드 링크부와 같이 메탈 패턴(metal pattern) 밀도가 높은 영역에서 접착력 강화를 위해 홀을 형성하고 상부 침식을 막기 위해 메탈로 섬 패턴(island pattern)을 형성할 때도 뜻하지 않는 라인 간 쇼트를 유발할 수 있으므로 반드시 앞서 설명한 멀티 홀로 형성하는 것이 바람직하다. Such a structure may be used not only for the pad portion but also for a structure for increasing adhesion between upper and lower substrates in a product forming an organic film of 1 μm or more, and in a region having a high metal pattern density such as a pad link portion. When forming a hole to enhance adhesion and forming an island pattern to prevent top erosion, an unexpected short-circuit may be caused. Therefore, it is preferable to form a multi-hole as described above.

도 4a 내지 4e는 도 3에 도시된 멀티 홀이 형성되는 공정을 나타내는 공정단면도이다. 단, 이는 도 2a 내지 도 2e의 공정과 대응되는 것으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용한다. 4A to 4E are cross-sectional views illustrating a process of forming the multi-holes shown in FIG. 3. However, this corresponds to the process of FIGS. 2A to 2E and uses the same reference numerals for the same components.

먼저 도 4a를 참조하면, 상기 영역의 양측에는 금속 재질의 라인(70, 71)이 서로 소정 간격 이격되어 형성된다. 즉 상기 라인은 서로 단선(open)되어 있는 형태로 패터닝 되어 있다. First, referring to FIG. 4A, lines 70 and 71 of a metal material are formed on both sides of the region, spaced apart from each other by a predetermined interval. That is, the lines are patterned in such a manner that they are open to each other.

다음으로 도 4b에 도시된 바와 같이 상기 라인(70, 71) 상부에 게이트 절연막(51) 및 보호막(57) 등 절연막층이 형성된다. 이 때 상기 절연막층으로 종래의 경우 실리콘 질화막(이하 SiNx) 등이 사용되었으나, 최근에는 고 개구율 액정표시장치의 개발에 따라 저유전율의 유기절연막 즉, 포토레지스트(photo resist) 성분을 가지는 포토아크릴(Photo Acryl) 등의 유기재료를 많이 사용하고 있다. Next, as shown in FIG. 4B, an insulating layer such as a gate insulating layer 51 and a protective layer 57 is formed on the lines 70 and 71. In this case, a silicon nitride film (SiNx) or the like has been used as the insulating layer in the related art. Recently, according to the development of a high aperture liquid crystal display device, a photoacryl having a low dielectric constant organic insulating film, that is, a photoresist component, Many organic materials such as photo acryl) are used.

다음으로 도 4c에 도시된 바와 같이 상기 라인 상에 형성된 절연막층의 일부에 멀티홀(hole)(73)을 형성한다. 이 때 상기 절연막층의 일부 영역은 상기 금속 성분 라인의 단선된 부분을 말하는 것이며, 이는 정전기 발생 등의 불량이 발생된 경우 이를 제거하기 위함이다.Next, as shown in FIG. 4C, a multi-hole 73 is formed in a portion of the insulating layer formed on the line. In this case, a portion of the insulating layer may refer to a disconnected portion of the metal component line, and this is to remove a defect such as static electricity generation.

여기서, 본 발명의 경우 상기 절연막층이 패터닝 되어 홀을 형성할 때 상기 단선 영역 즉, 상기 홀 영역의 내부에 격벽(72)이 형성될 영역을 제외하고는 모든 절연막층이 제거되며, 이를 통해 상기 단선 영역 즉, 개구 영역은 멀티홀(73)을 형성하게 되는 것이다. In the present invention, when the insulating layer is patterned to form a hole, all the insulating layer is removed except for the disconnection region, that is, the region where the partition wall 72 is to be formed in the hole region. The disconnection region, that is, the opening region, forms the multi-hole 73.

그 다음 도 4d를 참조하면, 상기 절연막층의 일부에 멀티홀(73)이 형성된 뒤에는 투명 도전성 금속 즉, 투명전극(56)이 기판 전체에 증착되고, 그 위에 포토레지스트(58)가 일정한 두께로 도포된다. 이는 상기 영역 외에 형성되는 화소전극 등을 패터닝하기 위하여 이루어지는 공정이다.4D, after the multi-holes 73 are formed in a portion of the insulating layer, a transparent conductive metal, that is, a transparent electrode 56 is deposited on the entire substrate, and the photoresist 58 is formed to have a constant thickness thereon. Is applied. This is a process made to pattern a pixel electrode or the like formed outside the region.

다음으로 도 4e를 참조하면, 얻고자 하는 패턴(pattern)의 노광 마스크(mask)를 사용하여 빛을 선택적으로 상기 포토레지스트(58)에 조사함으로써 마스크의 패턴과 동일한 패턴을 시킨다. 그러나, 이 경우 원하는 패턴의 투명전극을 형성하기 위해서는 상기 마스크를 통해 선택적으로 노광된 영역에 대해 상기 포토레지스트(58)가 완전히 제거되어야 하는데(Positive type의 포토레지스트의 경우) 상기 멀티홀(73) 영역 내에 도포된 포토레지스트(58)의 경우는 완전히 제거되어야 함에도 불구하고 멀티홀의 각각 영역 안쪽과 바깥쪽의 단차에 의해 제거되지 못하고 일부 잔존하게 된다.Next, referring to FIG. 4E, light is selectively irradiated to the photoresist 58 using an exposure mask of a pattern to obtain the same pattern as that of the mask. However, in this case, in order to form a transparent electrode having a desired pattern, the photoresist 58 must be completely removed (for a positive type photoresist) for the region selectively exposed through the mask. In the case of the photoresist 58 applied in the region, although it must be completely removed, it cannot be removed by the step inside and outside the respective regions of the multi-hole, and some remain.

이는 상기 절연막층(51, 57)을 포토아크릴(Photo Acryl) 등의 유기재료를 사용할 경우 상기 단차가 더 심해지므로 상기와 같이 포토레지스트(58)가 제거되지 못하고 잔존되는 현상이 더 심하게 나타나게 된다.When the insulating layers 51 and 57 are made of an organic material such as photo acryl, the step becomes more severe, so that the phenomenon in which the photoresist 58 is not removed and remains as described above becomes more severe.

이와 같이 상기 멀티홀(73) 영역에 포토레지스트(58)가 잔존하게 되면, 현상공정 및 식각 공정을 거친 후에도 결국 투명전극(56)이 원하지 않는 영역 즉, 홀 영역 안에 제거되지 않고 남아 있게 된다. 그러나, 본 발명의 경우에는 상기 멀티홀의 격벽에 의해 상기 격벽(72)의 윗부분에 증착된 상기 투명도전성 금속(56)은 식각되므로 결국 상기 두 라인은 단락되지 않고 단선을 유지할 수 있게 된다. When the photoresist 58 remains in the region of the multi-hole 73 as described above, the transparent electrode 56 remains unremoved in the undesired region, that is, the hole region, even after the developing process and the etching process. However, in the case of the present invention, since the transparent conductive metal 56 deposited on the upper portion of the partition 72 by the partition of the multi-hole is etched, the two lines can maintain the disconnection without shorting.

도 5는 본 발명의 실시예에 의한 액정표시장치용 어레이 기판의 일부 화소를 도시한 확대 평면도이다. 단, 도 1과 동일한 구성요소에 대해서는 동일한 부호를 사용하며, 동일한 구성에 대해서는 그 설명을 생략한다. 5 is an enlarged plan view illustrating some pixels of an array substrate for a liquid crystal display according to an exemplary embodiment of the present invention. However, the same reference numerals are used for the same components as those in FIG. 1, and the description thereof will be omitted.

도 5를 참조하면, 본 발명에 의한 액정표시장치용 어레이 기판은 도 1에 도시된 액정표시장치용 어레이 기판과 그 구성이 다소 유사하나 특정 부분 즉, 제 1쇼팅바(31)와 짝수번째 게이트 라인(13a) 사이에 일정간격 이격 즉, 단선(open)되어 형성된 영역(20')의 구성이 서로 다르게 형성되어 있다.이는 본 발명의 경우 상기 단선되어 형성된 영역(20') 사이에 절연막으로된 하나 이상의 격벽(54)이 형성되어 있어 이후 상기 어레이 기판 제조 공정에서 발생될 수 있는 불량에 의해 상기 단선 영역이 단락(short)되는 것을 방지하게 되는 것이다. Referring to FIG. 5, an array substrate for a liquid crystal display device according to an exemplary embodiment of the present invention is somewhat similar in configuration to the array substrate for a liquid crystal display device illustrated in FIG. 1, but the specific portion, that is, the first shorting bar 31 and the even-numbered gates. The structures of the regions 20 'which are formed at predetermined intervals, that is, disconnected, are formed between the lines 13a. In the present invention, an insulating film is formed between the regions 20' formed by the disconnection. One or more barrier ribs 54 are formed to prevent the short-circuit area from being shorted by defects that may occur in the array substrate manufacturing process.

상기 단선 영역(20')은 전압이 높은 정전기가 발생된 경우, 정전기가 발생된 그 순간 단락(short)이 발생되어 이에 의해 발생되는 어레이 내부의 불량을 방지하며, 또한 상기 단락 등의 여부를 상기 IPT 검사를 통해 알 수 있게 하는 역할을 하는 것으로 정전기 발생 전에 단락된 경우에는 상기와 같은 역할을 수행할 수 없게 된다. When the static electricity having a high voltage is generated, the disconnection area 20 ′ may generate a short circuit at the moment when the static electricity is generated, thereby preventing defects in the array caused by the static electricity. It is a function to be known through the IPT test, if the short circuit before the static electricity generation can not perform the above role.

결국 본 발명에서와 같이 상기 단선 영역(20')에 대해 절연막으로 구성된 소정의 격벽(54)을 형성함으로써 상기 영역(20')의 단선을 유지하는 것은 상기 제 1, 2쇼팅바를 통해 신호검사를 보다 정확히 할 수 있고, 이에 따라 액정패널의 생산성을 향상시키기 위함이다. As a result, maintaining the disconnection of the region 20 'by forming a predetermined partition wall 54 formed of an insulating film for the disconnection region 20' as in the present invention is performed through the first and second shorting bars. In order to improve the productivity of the liquid crystal panel.

도 6a 내지 도 6d는 도 3의 구성을 공정순서에 따라 도시한 공정 평면도와, 이를 Ⅲ-Ⅲ과 Ⅳ-Ⅳ, Ⅴ-Ⅴ를 따라 절단하여 도시한 공정 단면도이다. (이하, 설명은 5 마스크 공정을 예를 들어 설명한다.)6A to 6D are process plan views showing the configuration of FIG. 3 according to the process sequence, and process sectional views cut along the III-III, IV-IV, and V-V views. (Hereinafter, the description will be given by taking a 5-mask process as an example.)

먼저, 기판(22)에 이물질이나 유기성 물질을 제거하고, 증착될 게이트물질의 금속박막과 유리기판의 접촉성(adhesion)을 좋게 하기 위하여 세정을 실시한 후, 스퍼터링(sputtering) 등에 의하여 금속막을 증착한다. First, a foreign material or an organic material is removed from the substrate 22, and the metal film is deposited by sputtering or the like after cleaning to improve the adhesion between the metal film of the gate material to be deposited and the glass substrate. .

도 6a에 도시한 바와 같이, 기판 상에 구리(Cu) 또는 구리합금 등을 증착하고 패턴하여, 끝단에 소정면적으로 연장 형성된 게이트패드(41)를 포함하는 게이트 라인(13)과, 상기 게이트 라인(13)에서 일방향으로 돌출 형성된 게이트전극(26)과, 상기 다수의 게이트 라인(13)을 연결하는 제 1 쇼팅바(31)를 형성한다.여기서, 상기 게이트 라인 중 짝수번째 게이트 라인(31a)은 상기 게이트패드에서 연장 형성되고, 제 1 라인(32a)과 제 2 라인(32b)으로 분기되어 형성되며, 상기 제 2 라인(32b)이 상기 제 1 쇼팅바(31)로 연장 형성된다. As shown in FIG. 6A, a gate line 13 including a gate pad 41 formed on a substrate by depositing and patterning copper (Cu), a copper alloy, or the like and extending to a predetermined area at the end thereof, and the gate line A gate electrode 26 protruding in one direction from 13 and a first shorting bar 31 connecting the plurality of gate lines 13 are formed. Here, even-numbered gate lines 31a of the gate lines are formed. Is extended from the gate pad, is branched into a first line 32a and a second line 32b, and the second line 32b extends to the first shorting bar 31.

이 때 상기 제 2 라인(32b)은 상기 제 1쇼팅바(31)와 상기 짝수번째 게이트 라인(13a)에서 각각 인출된 부분으로서, 일정 간격 이격되어 서로 단선되도록 형성 한다.In this case, the second line 32b is a portion drawn out from the first shorting bar 31 and the even-numbered gate line 13a, respectively, and is formed to be disconnected from each other at a predetermined interval.

이와 같이 상기 영역(20')을 서로 단선되도록 형성하는 것은 전압이 높은 정전기가 발생된 경우, 단선된 상기 영역(20')에 그 순간 단락(short)이 발생되어 상기 정전기에 의해 발생되는 어레이 내부의 불량을 방지하며, 또한 상기 단락 등의 여부를 상기 IPT 검사를 통해 알 수 있게 하기 위함이다.As described above, the regions 20 'are disconnected from each other in the case where static electricity having a high voltage is generated, a short circuit occurs at the disconnected region 20' to generate an internal short circuit. This is to prevent the failure of the and also to know whether the short circuit or the like through the IPT test.

다음으로, 상기 게이트 라인(13) 등이 형성된 기판(22) 상에 절연물질(51)과, 순수 비정질실리콘(a-Si:H)(53`)과 불순물이 함유된 비정질실리콘(n+ a-Si:H)(55`)을 적층한 후, 상기 비정질 실리콘을 패턴하여, 상기 게이트전극(26) 상부에 아일랜드형태로 액티브층(53)과 오믹콘택층(55)을 형성한다.Next, an insulating material 51, pure amorphous silicon (a-Si: H) 53`, and an amorphous silicon (n + a-) containing impurities are formed on the substrate 22 on which the gate line 13 and the like are formed. After the Si: H) 55 'is stacked, the amorphous silicon is patterned to form an active layer 53 and an ohmic contact layer 55 in an island shape on the gate electrode 26.

다음으로, 도 6b에 도시한 바와 같이, 상기 액티브층(53)과 오믹콘택층이 패턴된 기판(22) 상에 도전성 금속을 증착하고 패턴하여, 데이터 라인(15)과 상기 데이터 라인(15)에서 일방향으로 돌출 형성된 소스전극(28)과 이와는 소정간격 이격된드레인전극(30)을 형성한다.Next, as illustrated in FIG. 6B, a conductive metal is deposited and patterned on the substrate 22 on which the active layer 53 and the ohmic contact layer are patterned, thereby forming the data line 15 and the data line 15. A source electrode 28 protruding in one direction at and a drain electrode 30 spaced apart from each other are formed.

동시에, 상기 제 1 쇼팅바(31)과 소정간격 이격 되어 평행하게 구성된 제 2 쇼팅바(33)을 형성한다.At the same time, the second shorting bar 33 is formed to be parallel to the first shorting bar 31 at a predetermined interval.

이때, 상기 소스전극(28)과 드레인전극(30)은 마스킹 레이어(masking layer)로 이용되고, 이를 마스크로 하여 노출된 오믹콘택층(55)의 일부(K)가 식각된다.In this case, the source electrode 28 and the drain electrode 30 are used as a masking layer, and a portion K of the ohmic contact layer 55 exposed using the mask is etched.

도 6c에 도시한 바와 같이, 상기 소스 및 드레인전극 등이 형성된 기판 상에 절연물질을 증착하고 보호막(57)을 형성한다.As illustrated in FIG. 6C, an insulating material is deposited on the substrate on which the source and drain electrodes and the like are formed, and a protective film 57 is formed.

다음으로, 상기 보호막(57)을 패턴하여, 상기 드레인전극(28) 상부에 드레인 콘택홀(59)과, 상기 게이트패드(41) 상부에 게이트패드 콘택홀(61)과, 상기 제 1 라인 (32a)상부에 제 1 접촉콘택홀(63)과, 제 1 라인(32a)에 근접한 위치의 상기 제2 데이터 쇼팅바(33) 상부에 제 2 접촉콘택홀(65)을 형성한다.Next, the passivation layer 57 is patterned to form a drain contact hole 59 on the drain electrode 28, a gate pad contact hole 61 on the gate pad 41, and a first line ( A second contact contact hole 65 is formed on the first contact contact hole 63 and an upper portion of the second data shorting bar 33 at a position close to the first line 32a.

결국, 일정부분 단선되어 형성된 상기 제 2 라인(32b)의 상부에는 게이트 절연막(51) 및 보호막(57) 등 절연막층이 형성되는데, 이 때 상기 절연막층으로 종래의 경우 실리콘 질화막(이하 SiNx) 등이 사용되었으나, 최근에는 고 개구율 액정표시장치의 개발에 따라 저유전율의 유기절연막 즉, 포토레지스트(photo resist) 성분을 가지는 포토아크릴(Photo Acryl) 등의 유기재료를 많이 사용하고 있다.As a result, an insulating film layer, such as a gate insulating film 51 and a protective film 57, is formed on the second line 32b formed by disconnecting a predetermined portion. In this case, the insulating film is a silicon nitride film (SiNx) in the related art. Recently, according to the development of a high aperture liquid crystal display, organic materials such as photoacryl having a low dielectric constant, that is, a photoresist having a photoresist component have been used.

또한, 상기 보호막(57)이 패터닝 될 때, 상기 제 2 라인(32a) 상부에 형성된 절연막층은 상기 단선 영역(20')에 있어서 상기 단선 영역의 일부 즉, 격벽(54)이 형성될 영역을 제외하고는 모두 제거된다. In addition, when the passivation layer 57 is patterned, the insulating layer formed on the second line 32a may be a portion of the disconnection region, that is, the region where the partition wall 54 is to be formed in the disconnection region 20 '. All except are removed.

즉, 상기 절연막으로 형성된 격벽(54)을 제외한 부분의 보호막(57) 및 게이트 절연막(51)을 제거하여 상기 제 2라인(32b)이 서로 이격되어 단선된 영역(20')에 식각 홈(67a)을 형성한다. 여기서, 상기 격벽(54)은 상기 제 2라인(32a)이 서로 이격되어 단선된 부분(20')의 사이에 형성된다. That is, by removing the passivation layer 57 and the gate insulating layer 51 except for the partition wall 54 formed of the insulating layer, the etch groove 67a is formed in the region 20 'where the second line 32b is spaced apart from each other. ). Here, the partition wall 54 is formed between the portions 20 ′ where the second line 32 a is spaced apart from each other.

다음 단계로, 도 6d에 도시한 바와 같이, 상기 패턴된 보호막(57)의 상부에 투명도전성 금속을 증착하고 패턴하여, 상기드레인 콘택홀(59)을 통해 상기 드레인전극(30)과 접촉하고 상기 화소영역(P) 상에 구성되는 화소전극(17)을 형성한다.동시에, 상기 게이트 패드(41) 상부에 아일랜드 형태로 게이트패드 단자전극(43)을 형성하고, 상기 제 1 접촉 콘택홀(63)과 제 2 접촉 콘택홀(65)을 통해 상기 제 2 쇼팅바(33)과 상기 짝수번째 게이트 라인(13)을 연결하는 투명연결전극(37)을 형성한다.Next, as shown in FIG. 6D, a transparent conductive metal is deposited and patterned on the patterned passivation layer 57 to contact the drain electrode 30 through the drain contact hole 59 and the A pixel electrode 17 is formed on the pixel region P. At the same time, a gate pad terminal electrode 43 is formed in an island shape on the gate pad 41, and the first contact contact hole 63 is formed. ) And a transparent connection electrode 37 connecting the second shorting bar 33 and the even-numbered gate line 13 through the second contact contact hole 65.

이와 동시에 상기 제 2라인 영역에 증착된 상기 투명도전성 금속(56)을 식각하여 상기 제 2라인 영역의 단선 부분이 서로 단락되는 것을 방지한다.At the same time, the transparent conductive metal 56 deposited in the second line region is etched to prevent short circuits of the second line region from being shorted to each other.

이 때, 상기 식각홈(67a) 내부에 잔존하는 포토레지스트(58)에 의해 상기 투명도전성 금속(56)이 제대로 식각되지 않을 수 있으나, 상기 격벽(54)의 윗부분에 증착된 상기 투명도전성 금속(56)은 식각되므로 결국 상기 제 1쇼팅바와 상기 짝수번째 라인에서 각각 인출된 부분은 단락되지 않고 단선을 유지할 수 있게 된다. At this time, the transparent conductive metal 56 may not be properly etched by the photoresist 58 remaining in the etching groove 67a, but the transparent conductive metal deposited on the partition 54 is formed. 56 is etched, so that portions drawn out from the first shorting bar and the even-numbered line, respectively, can be maintained without disconnection.

이를 좀 더 상세히 설명하면, 상기 식각홈(67a)이 형성된 뒤에 투명전극 즉, 투명도전성 금속(56)이 기판 전체에 증착되고, 그 위에 포토레지스트(58)가 일정한 두께로 도포된다. 이는 앞서 설명한 바와 같이 상기 단선 영역 외에 형성되는 화소전극 등을 패터닝하기 위함이며, 그 다음으로는 얻고자 하는 패턴(pattern)의 노광 마스크(mask)를 사용하여 빛을 선택적으로 상기 포토레지스트(58)에 조사함으로써 마스크의 패턴과 동일한 패턴을 시킨다.In more detail, after the etching groove 67a is formed, a transparent electrode, that is, a transparent conductive metal 56 is deposited on the entire substrate, and a photoresist 58 is coated on the substrate. This is to pattern the pixel electrode or the like formed outside the disconnection region as described above. Next, light is selectively selected using an exposure mask of a pattern to be obtained. Irradiation to the same pattern as the pattern of the mask.

그러나, 이 경우 원하는 패턴의 투명전극을 형성하기 위해서는 상기 마스크를 통해 선택적으로 노광된 영역에 대해 상기 포토레지스트가 완전히 제거되어야 하는데(Positive type의 포토레지스트의 경우) 상기 식각홈(67a) 영역 내에 도포된 포토레지스트(58)의 경우는 완전히 제거되어야 함에도 불구하고 식각홈 영역 안쪽과 바깥쪽의 단차에 의해 제거되지 못하고 일부 잔존하게 된다. However, in this case, in order to form a transparent electrode of a desired pattern, the photoresist must be completely removed (for a positive type photoresist) to the region selectively exposed through the mask. Although the photoresist 58 may be completely removed, the photoresist 58 may remain partially removed due to a step inside and outside the etch groove area.

이는 상기 절연막층을 포토아크릴(Photo Acryl) 등의 유기재료를 사용할 경 우 상기 단차가 더 심해지므로 상기와 같이 포토레지스트(58)가 제거되지 못하고 잔존되는 현상이 더 심하게 나타나게 되며, 이와 같이 상기 식각홈(67a) 영역에 포토레지스트(58)가 잔존하게 되면, 현상공정 및 식각 공정을 거친 후에도 결국 투명 도전성 금속(56)이 원하지 않는 영역 즉, 식각홈(67a) 영역 안에 제거되지 않고 남아 있게 된다. This is because when the insulating layer is used an organic material such as photo acryl (Photo Acryl), the step becomes more severe, so that the phenomenon that the photoresist 58 cannot be removed as shown above remains more severe. When the photoresist 58 remains in the groove 67a region, the transparent conductive metal 56 remains unremoved in the undesired region, that is, the etching groove 67a region, even after the development process and the etching process. .

그러나, 본 발명의 경우 상기 단선 영역에는 절연막으로된 상기 격벽(54)이 형성되어 있으며, 이에 따라 상기 식각홈(67a) 영역 내에 상기 투명 도전성 금속(56)이 잔존한다 할 지라도 상기 격벽(54) 위에 증착된 투명 도전성 금속(56)은 제대로 제거 됨으로 결국 상기 제 1쇼팅바와 상기 짝수번째 라인에서 각각 인출된 부분은 단락되지 않고 단선을 유지할 수 있게 되는 것이다. However, in the present invention, the barrier rib 54 formed of an insulating layer is formed in the disconnection region. Thus, even if the transparent conductive metal 56 remains in the etching groove 67 a region, the barrier rib 54 is formed. The transparent conductive metal 56 deposited thereon is properly removed, so that portions drawn out from the first shorting bar and the even-numbered line, respectively, can maintain a disconnection without short-circuit.

상기와 같이 소정의 영역에 격벽(54)을 형성함으로써, 포토레지스트(58)가 완전히 제거되지 않아 발생되는 불량을 극복하는 것은 상기 제 2라인의 단선 영역(20')에 반드시 한정되는 것은 아니다. By forming the partition wall 54 in the predetermined region as described above, overcoming the defect caused by not completely removing the photoresist 58 is not necessarily limited to the disconnection region 20 'of the second line.

상기와 같은 본 발명에 의한 액정표시장치용 어레이 기판 및 그 제조방법에 의하면, 패드와 쇼팅바 사이에 일정간격 이격되어 형성된 영역에 대해 공정상 금속 잔막 발생으로 상기 영역이 단락 등 각종 불량이 발생되는 것을 방지하여 쇼팅바에 의한 신호검사를 보다 정확히 할 수 있고, 이에 따라 액정패널의 생산성 향상이 향상되는 장점이 있다.According to the array substrate for a liquid crystal display device and a method of manufacturing the same according to the present invention as described above, various defects such as short circuits are generated due to the occurrence of metal residual film in the process with respect to a region formed at a predetermined interval between the pad and the shorting bar. It is possible to prevent the signal inspection by the shorting bar more accurately, thereby improving the productivity of the liquid crystal panel.

Claims (8)

소정 간격 이격되어 서로 단선된 두 금속 라인이 형성되는 단계와,Forming two metal lines which are separated from each other by a predetermined interval, and are disconnected from each other; 상기 두 금속 라인의 상부에 절연층이 형성되고, 상기 단선된 영역에 대해 상기 절연층의 일부를 제거하여 두 개의 홀을 형성하고, 남겨진 상기 절연층으로 격벽을 형성하는 단계와, Forming an insulating layer on top of the two metal lines, removing a portion of the insulating layer with respect to the disconnected region to form two holes, and forming a partition wall with the remaining insulating layer; 상기 두 개의 홀을 포함하여 투명 도전성 금속이 증착되고, 상기 두 개의 홀사이에 형성된 상기 격벽의 윗부분에 증착된 상기 투명 도전성 금속이 제거되는 단계가 포함되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.And depositing a transparent conductive metal including the two holes, and removing the transparent conductive metal deposited on an upper portion of the partition wall formed between the two holes. Manufacturing method. 기판 상에 서로 평행하게 이격되어 일 방향으로 형성된 제 1쇼팅바 및 제 2쇼팅바와,A first shorting bar and a second shorting bar formed in one direction spaced apart from each other in parallel to the substrate, 상기 제 1쇼팅바와 전기적으로 접속되는 홀수번째 라인 및 상기 제 2쇼팅바와 전기적으로 접속되는 짝수번째 라인과, An odd-numbered line electrically connected to the first shorting bar and an even-numbered line electrically connected to the second shorting bar; 상기 제 1쇼팅바와 상기 짝수번째 라인에서 각각 인출된 부분이 일정 간격 이격되어 서로 단선된 영역과, An area where the portions drawn out from the first shorting bar and the even-numbered line are separated from each other by a predetermined interval, and are disconnected from each other; 상기 단선된 영역의 중심영역에 절연막으로된 격벽이 형성되고 상기 격벽과 이웃한 영역에 두 개의 홀을 형성함을 특징으로 하는 액정표시장치용 어레이 기판.And a partition wall formed of an insulating layer in a center area of the disconnected area, and forming two holes in the area adjacent to the partition wall. 제 2항에 있어서,The method of claim 2, 상기 격벽은 포토 아크릴 계의 유기절연막을 포함하여 형성됨을 특징으로 하는 액정표시장치용 어레이 기판.And the barrier rib is formed including a photo acryl-based organic insulating layer. 제 2항에 있어서,The method of claim 2, 상기 제 1쇼팅바 및 제 2쇼팅바는 각각 홀수번째 게이트 라인과 짝수번째 게이트 라인에 전기적으로 접속됨을 특징으로 하는 액정표시장치용 어레이 기판.And the first shorting bar and the second shorting bar are electrically connected to odd-numbered gate lines and even-numbered gate lines, respectively. 기판 상에 쇼팅바 및 게이트 라인이 형성되고, 상기 쇼팅바와 게이트 라인에서 각각 인출된 부분이 일정 간격 이격되어 서로 단선된 영역을 형성하는 단계와,Forming a shorting bar and a gate line on the substrate, and the portions drawn out from the shorting bar and the gate line are separated from each other by a predetermined interval to form a disconnected region; 상기 단선된 영역을 포함하여 상기 기판 상에 절연막이 적층되는 단계와,Stacking an insulating film on the substrate including the disconnected region; 상기 절연막의 일부를 제거하여 상기 단선된 영역의 외곽영역에 두 개의 홀을 형성하고, 남겨진 상기 절연막으로 상기 단선된 영역의 중심영역에 격벽을 형성하는 단계와, Removing a portion of the insulating film to form two holes in the outer region of the disconnected region, and forming a partition in the center region of the disconnected region with the remaining insulating film; 상기 격벽이 형성된 영역을 포함한 기판상에 투명 도전성 금속이 증착되고, 상기 격벽의 윗부분에 증착된 상기 투명 도전성 금속이 제거되는 단계가 포함되는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조방법.And depositing a transparent conductive metal on the substrate including the region where the barrier ribs are formed, and removing the transparent conductive metal deposited on an upper portion of the barrier ribs. 제 5항에 있어서,The method of claim 5, 상기 쇼팅바는 제 1쇼팅바와 제 2쇼팅바로 구분되며, 상기 제 1쇼팅바는 홀수번째 게이트 라인과 전기적으로 접속되고, 상기 제 2쇼팅바는 짝수번째 게이트 라인과 전기적으로 접속됨을 특징으로 하는 액정표시장치용 어레이 기판 제조방법.The shorting bar is divided into a first shorting bar and a second shorting bar, wherein the first shorting bar is electrically connected to an odd-numbered gate line, and the second shorting bar is electrically connected to an even-numbered gate line. Method of manufacturing array substrate for display device. 제 6항에 있어서, 상기 제 1쇼팅바와 짝수번째 게이트 라인에서 각각 인출된 부분이 일정 간격 이격되어 상기 단선된 영역을 형성함을 특징으로 하는 액정표시장치용 어레이 기판 제조방법.7. The method of claim 6, wherein portions drawn out from the first shorting bar and the even-numbered gate line are spaced apart from each other by a predetermined interval to form the disconnected region. 제 5항에 있어서,The method of claim 5, 상기 절연막은 포토 아크릴 계의 유기절연막을 포함하여 형성됨을 특징으로 하는 액정표시장치용 어레이 기판 제조방법.And the insulating film is formed of a photo acrylic organic insulating film.
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