KR100925624B1 - 적층형 칩 커패시터 - Google Patents
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Abstract
Description
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- 복수의 유전체층의 적층에 의해 형성되고 서로 대향하는 제1 및 제2 장측면과 서로 대향하는 제1 및 제2 단측면을 갖는 커패시터 본체;상기 제1 및 제2 장측면에 각각 배치되고 서로 다른 극성을 갖는 제1 및 제2 외부 전극;상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 배치된 제1 내부 전극과 제2 내부 전극을 갖는 제1 내부 전극쌍; 및상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 배치된 제3 내부 전극과 제4 내부 전극을 갖는 제2 내부 전극쌍;을 포함하고,상기 제1 내부 전극, 제2 내부 전극, 제3 내부 전극 및 제4 내부 전극은 각각 단 1개의 리드를 갖고 적층방향을 따라 순차 배치되고,상기 제1 내부 전극은 상기 제1 장측면과 제1 단측면이 만나는 제1 코너 또는 제1 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제1 리드를 갖고, 상기 제2 내부 전극은 상기 제1 코너와 대각선 방향으로 마주보는 제2 코너 또는 제2 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제2 리드를 갖고,상기 제3 내부 전극은 상기 제1 장측면과 제2 단측면이 만나는 제3 코너 또는 제3 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제3 리드를 갖고, 상기 제4 내부 전극은 상기 제3 코너와 대각선 방향으로 마주보는 제4 코너 또는 제4 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제4 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
- 제1항에 있어서,상기 제1 내부 전극쌍은 상기 제1 코너에서 제2 코너로 향하는 전류 흐름을 형성하고, 상기 제2 내부 전극쌍은 상기 제3 코너에서 제4 코너로 향하는 전류 흐름을 형성하는 것을 특징으로 하는 적층형 칩 커패시터.
- 제1항에 있어서,상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 제1 코너, 제2 코너, 제3 코너 및 제4 코너로 각각 연장된 것을 특징으로 하는 적층형 칩 커패시터.
- 제3항에 있어서,상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 외부 전극과의 연결부에서 내부 전극의 메인부와의 연결부로 갈수록 리드 폭이 점차적으로 좁아지는 것을 특징으로 하는 적층형 칩 커패시터.
- 제1항에 있어서,상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 제1 내지 제4 코너에 인접한 단측면부로 각각 연장된 것을 특징으로 하는 적층형 칩 커패시터.
- 제5항에 있어서,상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 해당 내부 전극의 메인부와 특정 각도를 이루며 각 코너 쪽으로 비스듬히 연장된 것을 특징으로 하는 적층형 칩 커패시터.
- 제1항에 있어서,상기 본체 내에서 유전체층을 사이에 두고 서로 대향 배치된 제5 및 제6 내부 전극을 갖는 제3 내부 전극쌍; 및상기 본체 내에서 유전체층을 사이에 두고 서로 대향 배치된 제7 및 제8 내부 전극을 갖는 제4 내부 전극쌍;을 더 포함하고,상기 제5 내부 전극, 제6 내부 전극, 제7 내부 전극 및 제8 내부 전극은 각각 단 1개의 리드를 갖고 상기 제1 내부 전극, 제2 내부 전극, 제3 내부 전극, 제4 내부 전극, 제5 내부 전극, 제6 내부 전극, 제7 내부 전극 및 제8 내부 전극은 적층방향을 따라 순차 배치되고,상기 제5 내부 전극은 상기 제1 코너 또는 제1 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제5 리드를 갖고, 상기 제6 내부 전극은 상기 제2 코너 또는 제2 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제6 리드를 갖고,상기 제7 내부 전극은 상기 제3 코너 또는 제3 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제7 리드를 갖고, 상기 제8 내부 전극은 상기 제4 코너 또는 제4 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제8 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
- 제7항에 있어서,동일 극성을 갖는 수직으로 인접한 리드들은 특정 각을 이루면서 서로 다른 방향으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
- 제8항에 있어서,상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 상기 제1 코너, 제2 코너, 제3 코너 및 제4 코너에 인접한 장측면부로 각각 연장되고, 상기 제5 리드, 제6 리드, 제7 리드 및 제8 리드는 상기 제1 코너, 제2 코너, 제3 코너 및 제4 코너에 인접한 단측면부로 각각 연장된 것을 특징으로 하는 적층형 칩 커패시터.
- 제1항에 있어서,상기 본체 내에서 유전체층을 사이에 두고 서로 대향 배치되어 각 내부 전극의 장변 전체 길이에 걸쳐서 상기 제1 및 제2 외부 전극에 각각 접속되는 제1 및 제2 장방형 내부 전극을 갖는 장방형 내부 전극쌍을 더 포함하고,상기 장방형 내부 전극쌍은 상기 커패시터 본체 내에서 적어도 1회 적층되어 제1 커패시터부를 형성하고,상기 제1 및 제2 내부 전극쌍은 상기 커패시터 본체 내에서 적어도 1회 교대 적층되어 제2 커패시터부를 형성하고,상기 제1 커패시터부와 제2 커패시터부는 적층방향을 따라 배열된 것을 특징으로 하는 적층형 칩 커패시터.
- 제10항에 있어서,상기 제1 커패시터부는 상기 커패시터 본체 내의 하단에 배치되고 상기 제2 커패시터부는 상기 제1 커패시터부 위에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
- 제10항에 있어서,상기 커패시터 본체 내의 상단 및 하단에 각각 상기 제1 커패시터부가 배치되고, 상기 제2 커패시터부는 상기 상단 및 하단에 배치된 제1 커패시터부 사이에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
- 제12항에 있어서,상기 상하단의 제1 커패시터부는 서로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
- 제10항에 있어서,상기 제2 커패시터부 내의 제1 또는 제2 내부 전극쌍에 의해 제공되는 1층당 ESR은, 상기 제1 커패시터부 내의 서로 대향하는 1쌍의 제1 및 제2 장방형 내부 전극에 의해 제공되는 1층당 ESR보다 크고,상기 제1 커패시터부 내의 서로 대향하는 1쌍의 제1 및 제2 장방형 내부 전극에 의해 제공되는 1층당 ESL은, 상기 제1 커패시터부 내의 제1 또는 제2 내부 전극쌍에 의해 제공되는 1층당 ESL보다 작은 것을 특징으로 하는 적층형 칩 커패시 터.
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