KR100925624B1

KR100925624B1 - 적층형 칩 커패시터

Info

Publication number: KR100925624B1
Application number: KR1020080015732A
Authority: KR
Inventors: 이병화; 위성권; 정해석; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2008-02-21
Filing date: 2008-02-21
Publication date: 2009-11-06
Also published as: US8194389B2; US20090213525A1; KR20090090491A

Abstract

본 발명의 일 양태에 따른 적층형 칩 커패시터는, 제1 및 제2 장측면과 제1 및 제2 단측면을 갖는 커패시터 본체와; 상기 제1 및 제2 장측면에 각각 배치된 제1 및 제2 외부 전극과; 제1 내부 전극과 제2 내부 전극을 갖는 제1 내부 전극쌍과; 제3 내부 전극과 제4 내부 전극을 갖는 제2 내부 전극쌍;을 포함한다. 상기 제1 내지 제4 내부 전극은 각각 단 1개의 리드를 갖고 적층방향을 따라 순차 배치된다. 상기 제1 내지 제4 내부 전극은 상기 커패시터 본체의 제1 내지 제4 코너 또는 제1 내지 제4 코너의 인접부로 각각 연장되어 제1 및 제2 외부 전극에 교대로 접속되는 제1 내지 제4 리드를 각각 갖는다. 상기 제1 내부 전극쌍과 제2 내부 전극쌍은, 서로 반대인 장변 방향의 전류 성분을 갖는 대각선 방향의 전류 흐름을 형성한다.

적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multilayer Chip Capacitor}

본 발명은 MPU(Micro Processor Unit)의 전력 분배망(Power Distribution Network)의 디커플링 커패시터로 사용하기에 적합한 적층형 칩 커패시터에 관한 것으로, 특히 등가직렬 저항(ESR; Equivalent Serial Resistance)은 높고, 등가직렬 인덕턴스(ESL; Equivalent Serial Inductance)의 증가는 최대한 억제된 2단자 저 인덕턴스 칩 커패시터(Low Inductance Chip Capacitor)에 관한 것이다.

고속 MPU(Micro Processor Unit)의 동작 주파수는 계속해서 증가하면서 소모 전류는 지속적으로 커지고 있으며 MPU 칩의 사용 전압은 낮아지는 추세이다. 따라서 MPU의 부하 전류(load current)의 급작스러운 변화에 따른 공급 DC 전압의 노이즈를 일정 범위(통상 10%) 내로 억제하는 것은 점점 어려워지고 있다. 이러한 전압 노이즈를 제거하는 수단으로 적층형 칩 커패시터가 전력 분배망에 널리 사용되고 있다. 이러한 디커플링용의 적층형 칩 커패시터는 부하 전류의 급격한 변화시 전류를 CPU에 공급함으로써 전압 노이즈를 제거하는 역할을 한다.

최근, MPU의 동작 주파수가 더욱 증가함에 따라 부하 전류의 변화가 더욱 심 하게 되었으며, 이에 따라 디커플링 커패시터의 용량과 ESR을 증가시키고 ESL을 낮추도록 요구되어 지고 있다. 이는 광대역의 주파수 범위에서 전력 분배망의 임피던스의 크기가 낮고 일정하기 유지되도록 하기 위함이며, 궁극적으로 부하 전류의 급격한 변화에 따른 공급 DC 전압 노이즈를 억제하는 데에 도움을 줄 수 있다.

현재 널리 사용되고 있는 2단자 저 인덕턴스 칩 커패시터(LICC)는 RGC(Reverse Geometry Capacitor)라고도 불리우며, 그 외형 및 내부 전극 구조는 도 1a 및 1b에 도시된 바와 같다. 이종 극성을 갖는 장방형(직사각형) 내부 전극(1, 2)은 유전체층(21a)을 사이에 두고 LICC(20)의 본체(21) 내에서 서로 교대로 배치된다. 종래의 LICC(20)의 외부 전극(11, 12)은 커패시터 본체(21)의 장측면에 넓게 도포되어 외부 전극(11, 12)과 내부 전극(1, 2)간 접촉 면적이 넓고, 짧은 전류 경로(화살표)를 형성하여 ESL을 낮출 수 있는 장점이 있다. 그러나 내부 전극(1, 2) 내의 짧은 전류 경로와 내외부 전극간 넓은 접촉 면적으로 인해 ESL이 낮아짐과 동시에 ESR도 낮아지는데, 이는 전술한 바와 같이 고속 MPU의 전력 분배망을 불안정하게 만드는 요인으로 작용한다.

본 발명은, 높은 ESR을 나타내면서도 ESR의 증가는 최대한 억제된 2단자 적층형 칩 커패시터를 제공한다.

본 발명의 일 양태에 따른 적층형 칩 커패시터는,

복수의 유전체층의 적층에 의해 형성되고 서로 대향하는 제1 및 제2 장측면과 서로 대향하는 제1 및 제2 단측면을 갖는 커패시터 본체와;

상기 제1 및 제2 장측면에 각각 배치되고 서로 다른 극성을 갖는 제1 및 제2 외부 전극과;

상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 배치된 제1 내부 전극과 제2 내부 전극을 갖는 제1 내부 전극쌍과;

상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 배치된 제3 내부 전극과 제4 내부 전극을 갖는 제2 내부 전극쌍;을 포함하고,

상기 제1 내지 제4 내부 전극은 각각 단 1개의 리드를 갖고 적층방향을 따라 순차 배치되고,

상기 제1 내부 전극은 상기 제1 장측면과 제1 단측면이 만나는 제1 코너 또는 제1 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제1 리드를 갖고, 상기 제2 내부 전극은 상기 제1 코너와 대각선 방향으로 마주보는 제2 코너 또는 제2 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제2 리드를 갖고,

상기 제3 내부 전극은 상기 제1 장측면과 제2 단측면이 만나는 제3 코너 또는 제3 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제3 리드를 갖고, 상기 제4 내부 전극은 상기 제3 코너와 대각선 방향으로 마주보는 제4 코너 또는 제4 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제4 리드를 갖는다.

상기 제1 내부 전극쌍은 상기 제1 코너에서 제2 코너로 향하는 전류 흐름을 형성하고, 상기 제2 내부 전극쌍은 상기 제3 코너에서 제4 코너로 향하는 전류 흐름을 형성할 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 내지 제4 리드는 제1 내지 제4 코너로 각각 연장될 수 있다. 상기 제1 내지 제4 리드는 외부 전극과의 연결부에서 내부 전극의 메인부와의 연결부로 갈수록 리드 폭이 점차적으로 좁아질 수 있다.

본 발명의 실시형태에 따르면, 상기 제1 내지 제4 리드는 제1 내지 제4 코너에 인접한 단측면부로 각각 연장될 수 있다. 특정 실시예에 따르면, 상기 제1 내지 제4 리드는 해당 내부 전극(the corresponding internal electrodes)의 메인부와 특정 각도를 이루며 각 코너(the respective corners) 쪽으로 비스듬히 연장될 수 있다.

본 발명의 실시형태에 따르면, 상기 커패시터는,

상기 본체 내에서 유전체층을 사이에 두고 서로 대향 배치된 제5 및 제6 내부 전극을 갖는 제3 내부 전극쌍과;

상기 본체 내에서 유전체층을 사이에 두고 서로 대향 배치된 제7 및 제8 내부 전극을 갖는 제4 내부 전극쌍;을 더 포함하고,

상기 제5 내지 제8 내부 전극은 각각 단 1개의 리드를 갖고 상기 제1 내지 제8 내부 전극은 적층방향을 따라 순차 배치되고,

상기 제5 내부 전극은 상기 제1 코너 또는 제1 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제5 리드를 갖고, 상기 제6 내부 전극은 상기 제2 코너 또는 제2 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제6 리드를 갖고,

상기 제7 내부 전극은 상기 제3 코너 또는 제3 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제7 리드를 갖고, 상기 제8 내부 전극은 상기 제4 코너 또는 제4 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제8 리드를 가질 수 있다.

상기 실시형태에서, 동일 극성을 갖는 수직으로 인접한 리드들(예컨대, 제1 리드와 제5 리드)은 특정 각을 이루면서 서로 다른 방향으로 연장될 수 있다. 특히, 상기 제1 내지 제4 리드는 상기 제1 내지 제4 코너에 인접한 장측면부로 각각 연장되고, 상기 제5 내지 제8 리드는 상기 제1 내지 제4 코너에 인접한 단측면부로 각각 연장될 수 있다.

본 발명의 실시형태에 따르면, 상기 커패시터는,

상기 본체 내에서 유전체층을 사이에 두고 서로 대향 배치되어 각 내부 전극의 장변 전체 길이에 걸쳐서 상기 제1 및 제2 외부 전극에 각각 접속되는 제1 및 제2 장방형 내부 전극을 갖는 장방형(직사각형) 내부 전극쌍을 더 포함하고,

상기 장방형 내부 전극쌍은 상기 커패시터 본체 내에서 적어도 1회 적층되어 제1 커패시터부를 형성하고,

상기 제1 및 제2 내부 전극쌍은 상기 커패시터 본체 내에서 적어도 1회 교대 적층되어 제2 커패시터부를 형성하고,

상기 제1 커패시터부와 제2 커패시터부는 적층방향을 따라 배열될 수 있다.

상기 실시형태에서, 상기 제1 커패시터부는 상기 커패시터 본체 내의 하단에 배치되고 상기 제2 커패시터부는 상기 제1 커패시터부 위에 배치될 수 있다.

또한, 상기 커패시터 본체 내의 상단 및 하단에 각각 상기 제1 커패시터부가 배치되고, 상기 제2 커패시터부는 상기 상하단의 제1 커패시터부 사이에 배치될 수 있다. 상기 상하단의 제1 커패시터부는 서로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 가질 수 있다.

상기 실시형태에 따르면, 상기 제2 커패시터부 내의 제1 또는 제2 내부 전극쌍에 의해 제공되는 1층당 ESR은, 상기 제1 커패시터부 내의 서로 대향하는 1쌍의 제1 및 제2 장방형 내부 전극에 의해 제공되는 1층당 ESR보다 크고, 상기 제1 커패시터부 내의 서로 대향하는 1쌍의 제1 및 제2 장방형 내부 전극에 의해 제공되는 1층당 ESL은, 상기 제1 커패시터부 내의 제1 또는 제2 내부 전극쌍에 의해 제공되는 1층당 ESL보다 작을 수 있다.

본 발명에 따르면, ESR은 높고 ESL의 증가는 최대한 억제된 저 인덕턴스 칩 커패시터를 구현할 수 있다. 또한 내부 전극의 리드가 칩의 코너로 인출되게 함으로써 커패시터 제조 공정 중 칩 연마후 외부 전극과의 연결성이 향상되어 ESR 산포가 줄어들게 된다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 도면 상의 동일한 부호로 표시되는 요소는 동일하거나 유사한 요소이다.

도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타내는 사시도이고, 도 3은 도 2의 커패시터의 내부 전극 구조를 나타낸 횡단면도이고, 도 4는 도 2의 커패시터를 X-X' 라인을 따라 자른 단면도이다.

도 2를 참조하면, 커패시터(100)는 서로 대향하는 2개의 장측면(longer side surfaces: Lf1, Lf2)과 서로 대향하는 2개의 단측면(shorter side surfaces: Sf1, Sf2), 그리고 상면(Tf) 및 하면(Bf)을 갖는 직육면체 형상의 커패시터 본체(110)를 구비한다. 커패시터 본체(110)는 상하면(Tf, Bf)에 평행한 복수의 유전체층(도 2의 도면부호 110a 참조)의 적층물을 갖는다. 커패시터 본체(110)의 2개 장측면(Lf1, Lf2)에는, 이종극성의 2 단자인 외부 전극(111, 112)이 각각 배치되어 있다. 외부 전극(111, 112)은 각 장측면(Lf1, Lf2)을 덮어 상하면 및 단측면(Tf, Bf, Sf1, Sf2) 상으로 부분적으로 연장되어 있다.

도 2 내지 4를 참조하면, 커패시터 본체(110)는 복수의 유전체층(110a)과 제1 내부 전극쌍(A1, B1)과 제2 내부 전극쌍(C1, D1)을 갖는다. 제1 내부 전극쌍(A1, B1)과 제2 내부 전극쌍(C1, D1)은 적어도 1회 교대로 반복 적층될 수 있다. 제1 내부 전극쌍(A1, B1)은 유전체층(110a)을 사이에 두고 서로 대향하도록 배치된 제1 내부 전극(A1)과 제2 내부 전극(B1)을 포함하며, 제2 내부 전극쌍(C1, D1)은 유전체층(110a)을 사이에 두고 서로 대향하도록 배치된 제3 내부 전극(C1)과 제4 내부 전극(D1)을 포함한다.

제1 내지 제4 내부 전극(A1, B1, C1, D1)은 적층방향을 따라 순차 배치되어 하나의 블록을 형성하고, 필요한 용량에 따라 이 블록(A1-B1-C1-D1)은 1회 이상 반복 적층될 수 있다. 즉, 내부 전극들은 A1-B1-C1-D1-A1-B1-C1-D1-...의 순서로 반 복 적층 가능하며, 이러한 주기적인 반복 적층체의 한 주기에 해당하는 제1 내지 제4 내부 전극(A1, B1, C1, D1)은 하나의 블록을 형성한다.

제1 내부 전극쌍에 있어서, 제1 및 제2 내부 전극(A1, B1)은 각각 장방형의 메인부(101, 102)와 리드(101a, 102a)를 포함한다. 제1 내부 전극(A1)의 메인부(101)와 제2 내부 전극의 메인부(102)는 유전체층(110a)을 사이에 두고 서로 대향 배치됨으로써 소정의 커패시턴스 성분을 발생시킨다. 각 내부 전극(A1, B1)의 리드(101a, 102a)는 내외부 전극간의 접속을 제공한다.

특히, 제1 내부 전극(A1)의 리드(101a)는 커패시터 본체(110)의 제1 장측면(Lf1)과 제1 단측면(Sf1)이 만나는 제1 코너(Cn1)로 연장되어 일극성(예컨대, +극성)의 제1 외부 전극(111)에 접속된다. 제2 내부 전극(B1)의 리드(102a)는 제2 장측면(Lf2)과 제1 단측면(Sf1)이 만나는 제2 코너(Cn2)로 연장되어 타극성(예컨대, -극성)의 제2 외부 전극(112)에 접속된다. 제1 리드(101a)와 제2 리드(102a)는 서로 대각선으로 마주보는 코너들(Cn1, Cn2)로 연장되며, 내부 전극의 메인부(101, 102)의 대각선 방향으로 마주보는 양쪽 단에 배치된다.

제2 내부 전극쌍에 있어서, 제3 및 제4 내부 전극(C1, D1)은 각각 장방형의 메인부(103, 104)와 리드(103a, 104a)를 포함한다. 제3 내부 전극(C1)의 메인부(103)와 제4 내부 전극의 메인부(104)는 유전체층(110a)을 사이에 두고 서로 대 향 배치됨으로써 소정의 커패시턴스 성분을 발생시킨다. 각 내부 전극(C1, D1)의 리드(103a, 104a)는 내외부 전극간의 접속을 제공한다.

특히, 제3 내부 전극(C1)의 리드(103a)는 커패시터 본체(110)의 제1 장측면(Lf1)과 제2 단측면(Sf2)이 만나는 제3 코너(Cn3)로 연장되어 일극성의 제1 외부 전극(111)에 접속된다. 제4 내부 전극(D1)의 리드(104a)는 제2 장측면(Lf2)과 제2 단측면(Sf2)이 만나는 제4 코너(Cn4)로 연장되어 타극성의 제2 외부 전극(112)에 접속된다. 제3 리드(103a)와 제4 리드(104a)는 서로 대각선으로 마주보는 코너들(Cn3, Cn4)로 연장되며, 내부 전극의 메인부(103, 104)의 대각선 방향으로 마주보는 양쪽 단에 배치된다.

커패시터 동작중 전류는 +극성의 제1 리드(101a)로부터 -극성의 제2 리드(102a)로 흐르기 때문에, 도 3에 화살표로 도시된 바와 같이, 제1 내부 전극쌍(A1, B1)은 제1 코너(Cn1)으로부터 제2 코너(Cn2)로 향하는 대각선 방향의 전류 흐름을 형성한다. 또한, 도 3에 화살표로 도시된 바와 같이, 제2 내부 전극쌍(C1, D1)은 제3 코너(Cn3)로부터 제4 코너(Cn4)로 향하는 대각선 방향의 전류 흐름을 형성한다. 따라서, 내외부 전극간 연결부의 폭이 좁아짐과 동시에(도 1b와 비교), 전류 경로(current path)가 대각선 방향으로 길게 연장됨으로써 커패시터의 ESR을 크게 증가시킬 수 있다. 더욱이, 전류 경로는 내부 전극의 메인부(101, 102, 103, 104)에서뿐만 아니라 리드에서도 증가되는데, 이는 각 리드(101a, 102a, 103a, 104a)가 대각선 방향(또는 내부 전극의 메인부에 대하여 경사진 방향)으로 연장되어 있기 때문이다.

또한, 제1 내부 전극쌍(A1, B1)에 형성된 전류 흐름과 제2 내부 전극쌍(C1, D1)에 형성된 전류 흐름은, 내부 전극 메인부의 장변 방향(long side direction; x축 방향)의 성분에 있어서 서로 역방향으로 형성된다. 이에 따라, 제1 내부 전극쌍(A1, B1)의 전류에 의한 자속과 제2 내부 전극쌍(C1, D1)의 전류에 의한 자속은 상당 부분 소거되어 전류 경로의 증가에 따른 ESL의 증가를 억제할 수 있게 된다. 또한, 각 내부 전극(A1, B1, C1, D1)의 리드(101a, 102a, 103a, 104a)의 폭과 길이를 조절하면 ESL과 ESR을 미세하게 조절할 수 있다.

상술한 실시형태에 따르면, ESR이 높고 ESL의 증가가 억제될 수 있을 뿐만 아니라, 리드를 통한 내부 전극과 외부 전극 간의 연결성 향상 및 ESR의 산포 감소에도 유리하다. 커패시터 제조 공정 중 커패시터 본체 형성후 외부 전극 도포 전에 리드를 외부로 노출시키기 위해 본체 칩을 연마하는데, 본체 측면 중앙부보다 본체의 모서리(코너)부가 더 잘 연마된다. 따라서, 코너로 연장된 리드는 본체 칩의 연마에 의해 외부로 더 확실히 노출될 수 있고, 이에 따라 후속의 외부 전극 형성후 내외부 전극간 접촉 연결을 확실히 하고 내외부 전극간 연결성 부족 또는 편차로 인한 ESR의 산포를 줄일 수 있다.

도 5는 본 발명의 다른 실시형태에 따른 커패시터의 내부 전극 구조를 나타낸 횡단면도이다. 도 6은 도 5의 내부 전극의 리드 부분을 확대하여 도시한 도면이다. 도 5의 내부 전극 구조를 갖는 커패시터 역시 도 2의 커패시터 외형을 가지며, 내부 전극과 외부 전극 간의 연결관계, 각 리드의 배치, 그리고 제1 및 제2 내부 전극쌍에 형성되는 대각선 방향(장변 방향의 전류 성분이 서로 역방향임)의 전류 흐름 또한 전술한 실시형태와 마찬가지이다.

도 5의 실시형태에서는, 제1 내지 제4 내부 전극(A2, B2, C2, D2)의 각 리드(101b, 102b, 103b, 104b)는 외부 전극과의 연결부에서 내부 전극의 메인부(101, 10)와의 연결부로 갈수록 리드 폭이 점차적으로 좁아진다. 이러한 리드 형태의 예가 도 6의 확대도에 자세히 도시되어 있는데, 도 6에 도시된 바와 같이, 제1 내부 전극(A2)의 리드(101b)는 제1 외부 전극(111)과의 연결부(a)에서 제1 내부 전극(A1)의 메인부(101)와의 연결부(b)로 갈수록 리드 폭이 점차 줄어든다.

이로써 리드(101b)와 메인부(101)와의 연결부(b)에서의 리드 폭이 리드(101b)와 외부 전극(111)과의 연결부(a)에서의 리드 폭보다 작게 된다. 따라서, 외부 전극(111)과 리드(101b)간 연결부(a)에서의 전기적 연결성(connectivity)을 충분히 확보 유지하면서도 메인부(101)와 리드(101b)간 연결부(b)에서의 전류 경로의 폭의 감소로 커패시터의 ESR을 더욱 증가시킬 수 있다.

본 발명에 다른 실시형태로서, 내부 전극의 리드는 반드시 커패시터 본체의 코너 중심으로 연장될 필요는 없으며, 예컨대, 커패시터 본체의 코너에 인접한 단측면부 또는 장측면부로 리드가 연장될 수도 있다. 이러한 실시예들이 도 7 내지 9에 도시되어 있다.

도 7 및 8은 본 발명의 다른 실시형태들에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이다. 도 7 및 8의 실시형태도, 커패시터 외형, 내외부 전극 간 연결관계, 내부 전극의 메인부에서의 대각선 방향의 전류 흐름이 전술한 실시형태와 마찬가지이다. 그러나, 도 7 및 8의 실시형태에서는 리드가 커패시터 본체의 코너로 연장되기보다는 코너에 인접한 단측면부로 연장되어 있다.

도 7을 참조하면, 제1 내부 전극(A3)의 리드(101c)는 커패시터 본체의 제1 코너에 인접한 단측면부로 연장되어 제1 외부 전극(111)에 접속되고, 제2 내부 전극(B3)의 리드(102c)는 제1 코너와 대각선 방향으로 마주보는 제2 코너에 인접한 단측면부로 연장되어 제2 외부 전극(112)에 접속된다. 또한 제3 내부 전극(C3)의 리드(103c)는 (제1 코너와 장변 방향으로 대향하는) 제3 코너의 인접한 단측면부로 연장되어 제1 외부 전극(111)에 접속되고, 제4 내부 전극(D3)의 리드(104d)는 제3 코너와 대각선 방향으로 마주보는 제4 코너에 인접한 단측면부로 연장되어 제2 외부 전극(112)에 접속된다.

도 7에서 화살표로 나타난 바와 같이, 제1 내부 전극쌍(A3, B3)에서 형성된 대각선 방향의 전류 흐름은 제2 내부 전극쌍(C3, D3)에서 형성된 대각선 방향의 전류 흐름과는 장변 방향의 성분에 있어서 서로 역방향이 된다. 따라서, 대각선 방향으로 길게 연장된 전류 경로에 의해 ESR은 높아지고, 역방향의 전류 성분으로 인해 ESL의 증가는 억제된다.

도 8의 실시형태에서는, 제1 내지 제4 내부 전극(A4, B4, C4, D4)의 리드(101d, 102d, 103d, 104d)는 해당 내부 전극(A4, B4, C4, D4)의 메인부와 특정 각도를 이루며 각 코너 쪽으로 경사지게 연장되어 있다. 도 8의 리드는 도 7의 리드에 비하여 해당 코너에 더 가깝게 배치된다. 이로써 리드가 외부 전극(111, 112)의 밖으로 노출되는 것을 방지하고 리드와 외부 전극 간의 연결성의 높일 수 있다. 또한, 경사진 리드 형태에 의해 리드에서의 전류 경로 길이가 증가된다.

도 9는 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이며, 도 10은 도 9의 내부 전극의 리드 배치의 일부분을 확대하여 도시한 도면이다. 도 9의 실시형태도, 커패시터 외형, 내외부 전극 간 연결관계, 내부 전극의 메인부에서의 대각선 방향의 전류 흐름이 전술한 실시형태와 마찬가지이다. 그러나, 도 9의 실시형태에서는, 수직으로 인접한(적층방향에서 볼 때 인접한) 동일 극성의 리드는 특정 각을 이루면서 서로 다른 방향으로 연장될 수 있다.

도 9를 참조하면, 제1 내지 제8 내부 전극(A5, B5, C5, D5, A6, B6, C6, D6)이 순차 배치되어 있다. 제1 내부 전극쌍(A5, B5)과 제2 내부 전극쌍(C5, D5)의 리드들(101e~104e)은 해당 코너에 인접한 장측면부로 연장되고, 제3 내부 전극쌍(A6, B6)와 제4 내부 전극쌍(C6, D6)은 해당 코너에 인접한 단측면부로 연장된다. 제1 내부 전극쌍(A5, B5)과 제2 내부 전극쌍(C5, D5)은 서로 반대의 장변 방향 전류 성분을 갖도록 대각선 방향의 전류 흐름(화살표 참조)을 형성한다. 제3 내부 전극쌍(A6, B6)과 제4 내부 전극쌍(C6, D6)도 마찬가지로 서로 반대의 장변 방향 전류 성분을 갖도록 대각선 방향의 전류 흐름을 형성한다.

도 9 및 10에 도시된 바와 같이, 동일 극성(+극성)을 갖는 제1 내부 전극(A5)의 리드(101e)와 제5 내부 전극(A6)의 리드(101c)는 특정 각(본 실시형태에서는 거의 90도)을 이루면서 서로 다른 방향으로 연장된다. 마찬가지로, 동일 극성(-극성)을 갖는 제2 내부 전극(B5)의 리드(102e)와 제6 내부 전극(B6)의 리드(102c)의 리드는 특정 각을 이루면서 서로 다른 방향으로 연장된다. +극성의 리드(103e)와 리드(103c)도 특정 각을 이루면서 서로 다른 방향으로 연장되고, -극성의 리드(104e)와 리드(104c)도 특정 각을 이루면서 서로 다른 방향으로 연장된다.

동일 극성을 갖는 수직으로 인접한 리드들(예컨대, 101e와 101c)이 서로 다른 방향으로 연장됨으로써, 이러한 리드 배치는 동일 극성을 갖는 리드들의 상호 인덕턴스(mutual inductance)로 인한 ESL을 감소시키는데 기여한다.

도 11은 또 다른 실시형태에 따른 적층형 칩 커패시터의 X-X' 라인을 따라 자른 단면도이고, 도 12는 도 11의 커패시터의 내부 전극 구조를 나타낸 평면도이다. 도 11의 커패시터의 외형도 도 2에 도시된 외형과 마찬가지이다. 도 11 및 도 12의 실시형태에서는, 본 발명의 실시예에 따른 내부 전극 구조(A1~D1)와 종래의 LICC(도 1b 참조)의 내부 전극 구조(121, 122)가 혼용되어 사용된다.

도 11 및 12를 참조하면, 종래 LICC의 장방형 내부 전극(121, 122)은 커패시터 본체(110) 내의 하단에 배치되어 제1 커패시터부(CR1)를 형성하고, 각 내부 전극의 장변 전체 길이에 걸쳐서 제1 및 제2 외부 전극(111, 112)에 각각 접속된다. 제1 커패시터부(CR1) 위에는 상술한 실시형태의 내부 전극들(A1, B1, C1, D1)이 배치되어 제2 커패시터부(CR2)를 형성한다. 필요에 따라, 장방형 내부 전극(121, 122)이 교대로 반복 배치될 수 있고, 제1 내부 전극쌍(A1, B1) 및 제2 내부 전극쌍(C1, D1)도 교대로 반복 배치될 수 있다. 여기서, 커패시터 본체(110)의 하면(Bf) 또는 하단은 커패시터가 실장될 경우 실장면에 가까운 측에 위치하고 본체(110)의 상면(Tf) 또는 상단은 하면(Bf) 또는 하단의 반대측에 해당한다. 커패시터의 실장면에 가까운 내부 전극부터 순서대로 내부 전극의 적층 순서를 나타내면, 121-122-121-122-.... A1-B1-C1-D1-A1-B1-.... 이다.

1쌍의 장방형 내부 전극쌍(121, 122)은 넓은 내외부간 접촉 면적과 짧은 전류 경로로 인하여 내부 전극쌍(A1, B1) 또는 (C1, D1)에 의해 제공되는 1층당 ESL(여기서, 1층당 ESL은 유전체층을 사이에 두고 서로 대향하는 인접한 2개의 내부 전극에 의해 제공되는 ESL을 말함)보다 더 낮은 ESL을 제공할 수 있다. 또한 내부 전극쌍(A1, B1) 또는 (C1, D1)은 대각선 방향으로 길게 연장된 전류 경로로 인하여 1쌍의 장방형 내부 전극쌍(121, 122)에 의해 제공되는 1층당 ESR(여기서, 1층당 ESR은 유전체층을 사이에 두고 서로 대향하는 인접한 2개의 내부 전극에 의해 제공되는 ESR을 말함)보다 더 높은 ESR을 제공할 수 있다. 장방형 내부 전극(121, 122)의 수와 내부 전극(A1, B1, C1, D1)의 수를 조절함으로써 커패시터 전체의 ESR 조절을 조절할 수 있다.

낮은 ESL을 갖는 장방형 내부 전극(121, 122)을 최하단에 배치하고 그 위에 상술한 내부 전극들(A1, B1, C1, D1)을 배치하면, 고주파에서 커패시터 내에 흐르는 전류는 낮은 1층당 ESL을 갖는 하단의 장방형 내부 전극에 집중되어 흐르게 되므로 실질적인 전류 루프에 의한 전류 경로가 짧아져서 전체 ESL은 종래의 LICC(도 1b 참조)와 거의 유사하게 낮게 유지되면서도, 전체 ESR은 크게 증가된 2단자 저 인덕턴스 칩 커패시터를 구현할 수 있다.

도 13은 또 다른 실시형태에 따른 적층형 칩 커패시터의 X-X' 라인을 따라 자른 단면도이다. 도 13의 실시형태는 도 11의 제2 커패시터부(CR2) 위에 또 하나의 제1 커패시터부를 더 적층한 형태에 해당한다.

도 13에 도시된 바와 같이, 커패시터 본체(110)의 상단 및 하단에 2개의 제1 커패시터부(CR1a, CR1b: CR1)이 배치되고, 상하단의 제1 커패시터부(CR1a, CR1b) 사이에 제2 커패시터부(CR2)가 배치되어 있다. 제1 커패시터부(CR1a, CR1b)에는 기존의 장방형 내부 전극(121, 122)이 교대로 배치되고, 제2 커패시터부(CR2)에는 상술한 내부 전극들(A1, B1, C1, D1)이 배치된다(도 12 참조). 실장면으로부터 가까운 내부 전극부터 순서대로 내부 전극 순서를 나타내면 121-122-121-122- ... A1-B1-C1-D1-A1-B1- ... 121-122-121-122- ... 이다.

특히, 상하단의 제1 커패시터부(CR1a, CR1b)는 서로 대칭적으로 배치되고, 적층형 칩 커패시터가 상하 대칭성을 가질 수 있다. 이로써 커패시터의 실장의 대칭성을 확보할 수 있어, 커패시터의 상하면 구별없이 실장면에 실장될 수 있다. 본 실시예에서도 역시 고주파에서 커패시터 내에 흐르는 전류는 기존의 LICC 내부 전극 구조(121, 122)에 집중되어 흐르게 되므로 기존의 LICC와 ESL은 거의 유사하면서도 ESR이 크게 증가된 2단자 LICC를 구현할수 있게 된다. 도 11의 실시형태와 마찬가지로, 장방형 내부 전극(121, 122)의 수와 내부 전극(A1, B1, C1, D1)의 수를 조절함으로써 커패시터 전체의 ESR 조절을 조절할 수 있다.

도 14는 도 11 및 도 13의 커패시터의 등가 회로도이다. 도 14에 도시된 바와 같이, 제1 커패시터부(CR1)의 등가회로는 정전용량(C1), 인덕턴스(L1) 및 저항(R1)의 직렬 회로로 표시되고, 제2 커패시터부(CR2)의 등가회로도 마찬가지 방식 으로 정전용량(C2), 인덕턴스(L2) 및 저항(R2)의 직렬 회로로 표시될 수 있다. 제1 커패시터부(CR1)와 제2 커패시터부(CR2)는 외부 전극(111, 121)을 통해 서로 병렬 연결된다. 상술한 바와 같이, 인덕턴스(L1)의 1층당 성분(제1 커패시터부의 1층당 ESL)은 인덕턴스(L2)의 1층당 성분(제2 커패시터부의 1층당 ESL)보다 낮게 되고, 저항(R2)의 1층당 성분(제2 커패시터부의 1층당 ESR)은 저항(R1)의 1층당 성분(제1 커패시터부의 1층당 ESR)보다 높게 될 수 있다.

상술한 도 11 및 13의 실시형태에서는 제2 커패시터부(CR2)로서 도 3의 내부 전극 구조(A1-B1-C1-D1)를 사용하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 증가된 ESR을 갖는 제2 커패시터부(CR2)로서 도 5, 7, 8 또는 9의 내부 전극 구조(A2~D2, A3~D3, A4~D4 또는 A5~D6)를 사용할 수도 있다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.

도 1a는 종래의 2단자 LICC의 외형을 나타낸 사시도이다.

도 1b는 도 1a의 내부 전극 구조를 나타낸 도면으로서 y축에 수직인 면으로 자른 횡단면도이다.

도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 외형을 나타낸 사시도이다.

도 3은 도 2의 커패시터의 내부 전극 구조를 나타낸 횡단면도이다.

도 4는 도 2의 커패시터의 X-X' 라인을 따라 자른 단면도이다.

도 5는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이다.

도 6은 도 5의 내부 전극의 리드를 나타낸 부분 확대도이다.

도 7은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이다.

도 8은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이다.

도 9는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸 횡단면도이다.

도 10은 도 9의 내부 전극의 리드 배치를 나타낸 부분 확대도이다.

도 11은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 X-X' 라인을 따라 자른 단면도이다.

도 12는 도 11의 커패시터의 내부 전극 구조를 나타낸 평면도이다.

도 13은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 X-X' 라인을 따라 자른 단면도이다.

도 14는 도 11 및 도 13의 커패시터의 등가 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

100: 적층형 칩 커패시터 101 ~ 104: 내부 전극의 메인부

101a, 102a, 103a, 104a: 리드 110: 커패시터 본체

110a: 유전체층 111: 제1 외부 전극

112: 제2 외부 전극 A1, B1, C1, D1: 내부 전극

Claims

복수의 유전체층의 적층에 의해 형성되고 서로 대향하는 제1 및 제2 장측면과 서로 대향하는 제1 및 제2 단측면을 갖는 커패시터 본체;

상기 제1 및 제2 장측면에 각각 배치되고 서로 다른 극성을 갖는 제1 및 제2 외부 전극;

상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 배치된 제1 내부 전극과 제2 내부 전극을 갖는 제1 내부 전극쌍; 및

상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 배치된 제3 내부 전극과 제4 내부 전극을 갖는 제2 내부 전극쌍;을 포함하고,

상기 제1 내부 전극, 제2 내부 전극, 제3 내부 전극 및 제4 내부 전극은 각각 단 1개의 리드를 갖고 적층방향을 따라 순차 배치되고,

상기 제1 내부 전극은 상기 제1 장측면과 제1 단측면이 만나는 제1 코너 또는 제1 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제1 리드를 갖고, 상기 제2 내부 전극은 상기 제1 코너와 대각선 방향으로 마주보는 제2 코너 또는 제2 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제2 리드를 갖고,

상기 제3 내부 전극은 상기 제1 장측면과 제2 단측면이 만나는 제3 코너 또는 제3 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제3 리드를 갖고, 상기 제4 내부 전극은 상기 제3 코너와 대각선 방향으로 마주보는 제4 코너 또는 제4 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제4 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 내부 전극쌍은 상기 제1 코너에서 제2 코너로 향하는 전류 흐름을 형성하고, 상기 제2 내부 전극쌍은 상기 제3 코너에서 제4 코너로 향하는 전류 흐름을 형성하는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 제1 코너, 제2 코너, 제3 코너 및 제4 코너로 각각 연장된 것을 특징으로 하는 적층형 칩 커패시터.
제3항에 있어서,

상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 외부 전극과의 연결부에서 내부 전극의 메인부와의 연결부로 갈수록 리드 폭이 점차적으로 좁아지는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 제1 내지 제4 코너에 인접한 단측면부로 각각 연장된 것을 특징으로 하는 적층형 칩 커패시터.
제5항에 있어서,

상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 해당 내부 전극의 메인부와 특정 각도를 이루며 각 코너 쪽으로 비스듬히 연장된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 본체 내에서 유전체층을 사이에 두고 서로 대향 배치된 제5 및 제6 내부 전극을 갖는 제3 내부 전극쌍; 및

상기 본체 내에서 유전체층을 사이에 두고 서로 대향 배치된 제7 및 제8 내부 전극을 갖는 제4 내부 전극쌍;을 더 포함하고,

상기 제5 내부 전극, 제6 내부 전극, 제7 내부 전극 및 제8 내부 전극은 각각 단 1개의 리드를 갖고 상기 제1 내부 전극, 제2 내부 전극, 제3 내부 전극, 제4 내부 전극, 제5 내부 전극, 제6 내부 전극, 제7 내부 전극 및 제8 내부 전극은 적층방향을 따라 순차 배치되고,

상기 제5 내부 전극은 상기 제1 코너 또는 제1 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제5 리드를 갖고, 상기 제6 내부 전극은 상기 제2 코너 또는 제2 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제6 리드를 갖고,

상기 제7 내부 전극은 상기 제3 코너 또는 제3 코너의 인접부로 연장되어 제1 외부 전극에 접속되는 제7 리드를 갖고, 상기 제8 내부 전극은 상기 제4 코너 또는 제4 코너의 인접부로 연장되어 제2 외부 전극에 접속되는 제8 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

동일 극성을 갖는 수직으로 인접한 리드들은 특정 각을 이루면서 서로 다른 방향으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
제8항에 있어서,

상기 제1 리드, 제2 리드, 제3 리드 및 제4 리드는 상기 제1 코너, 제2 코너, 제3 코너 및 제4 코너에 인접한 장측면부로 각각 연장되고, 상기 제5 리드, 제6 리드, 제7 리드 및 제8 리드는 상기 제1 코너, 제2 코너, 제3 코너 및 제4 코너에 인접한 단측면부로 각각 연장된 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 본체 내에서 유전체층을 사이에 두고 서로 대향 배치되어 각 내부 전극의 장변 전체 길이에 걸쳐서 상기 제1 및 제2 외부 전극에 각각 접속되는 제1 및 제2 장방형 내부 전극을 갖는 장방형 내부 전극쌍을 더 포함하고,

상기 장방형 내부 전극쌍은 상기 커패시터 본체 내에서 적어도 1회 적층되어 제1 커패시터부를 형성하고,

상기 제1 및 제2 내부 전극쌍은 상기 커패시터 본체 내에서 적어도 1회 교대 적층되어 제2 커패시터부를 형성하고,

상기 제1 커패시터부와 제2 커패시터부는 적층방향을 따라 배열된 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제1 커패시터부는 상기 커패시터 본체 내의 하단에 배치되고 상기 제2 커패시터부는 상기 제1 커패시터부 위에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 커패시터 본체 내의 상단 및 하단에 각각 상기 제1 커패시터부가 배치되고, 상기 제2 커패시터부는 상기 상단 및 하단에 배치된 제1 커패시터부 사이에 배치된 것을 특징으로 하는 적층형 칩 커패시터.
제12항에 있어서,

상기 상하단의 제1 커패시터부는 서로 대칭적으로 배치되고, 상기 적층형 칩 커패시터는 상하 대칭성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제10항에 있어서,

상기 제2 커패시터부 내의 제1 또는 제2 내부 전극쌍에 의해 제공되는 1층당 ESR은, 상기 제1 커패시터부 내의 서로 대향하는 1쌍의 제1 및 제2 장방형 내부 전극에 의해 제공되는 1층당 ESR보다 크고,

상기 제1 커패시터부 내의 서로 대향하는 1쌍의 제1 및 제2 장방형 내부 전극에 의해 제공되는 1층당 ESL은, 상기 제1 커패시터부 내의 제1 또는 제2 내부 전극쌍에 의해 제공되는 1층당 ESL보다 작은 것을 특징으로 하는 적층형 칩 커패시 터.