KR100925474B1 - Methods for manufacturing thin film transistor panels for liquid crystal display - Google Patents

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Abstract

절연 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성한다. 이어, 게이트 배선을 덮는 게이트 절연막을 형성한 다음, 게이트 전극의 게이트 절연막 상부에 반도체 패턴을 형성한다. 이어, 반도체 패턴 또는 게이트 절연막 상부에 데이터선과 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 데이터 배선을 형성한다. 이어, 데이터 배선 및 반도체 패턴을 덮는 보호막을 도포한 다음, 보호막의 일부를 제거하여 드레인 전극을 드러내는 제1 접촉 구멍을 형성한다. 이어, 보호막에 Cl2/O2 또는 HCl/O2 기체를 이용하여 플라스마 처리를 실시한 다음, O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정을 실시한다. 이어, 제1 접촉 구멍을 통해 드러난 드레인 전극과 연결되는 화소 전극을 형성한다.A gate wiring including a gate line, a gate electrode, and a gate pad is formed on the insulating substrate. Next, a gate insulating film covering the gate wiring is formed, and then a semiconductor pattern is formed on the gate insulating film of the gate electrode. Subsequently, a data line including a data line, a source electrode, a drain electrode, and a data pad is formed on the semiconductor pattern or the gate insulating layer. Subsequently, a protective film covering the data line and the semiconductor pattern is applied, and then a portion of the protective film is removed to form a first contact hole exposing the drain electrode. Subsequently, the protective film is subjected to plasma treatment using Cl 2 / O 2 or HCl / O 2 gas, and then dry cleaning using O 2 plasma or wet cleaning using an etching solution containing HNO 3, such as an etching solution of Al or Cr. Next, a pixel electrode connected to the drain electrode exposed through the first contact hole is formed.

플라스마, 건식세정, 습식세정, 접촉구멍, 유기절연막, 접촉저항 Plasma, dry cleaning, wet cleaning, contact hole, organic insulating film, contact resistance

Description

액정 표시 장치용 박막 트랜지스터 기판의 제조 방법{METHODS FOR MANUFACTURING THIN FILM TRANSISTOR PANELS FOR LIQUID CRYSTAL DISPLAY}The manufacturing method of the thin-film transistor board | substrate for liquid crystal display devices {METHODS FOR MANUFACTURING THIN FILM TRANSISTOR PANELS FOR LIQUID CRYSTAL DISPLAY}

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,1 is a layout view of a thin film transistor substrate for a liquid crystal display according to a first exemplary embodiment of the present invention.

도 2는 도 1의 Ⅱ-Ⅱ' 선에 따른 단면도이며,FIG. 2 is a cross-sectional view taken along line II-II 'of FIG. 1,

도 3a는 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 공정을 도시한 배치도이고,3A is a layout view illustrating a manufacturing process of a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention.

도 3b는 도 3a의 Ⅲb-Ⅲb' 선에 대한 단면도이며,3B is a cross-sectional view taken along line IIIb-IIIb 'of FIG. 3A.

도 4a는 본 발명의 실시예에 따라 제조하는 박막 트랜지스터 기판의 배치도로서, 도 3a의 다음 단계를 도시한 도면이고,FIG. 4A is a layout view of a thin film transistor substrate manufactured according to an embodiment of the present invention, and illustrates the next step of FIG. 3A.

도 4b는 도 4a의 Ⅳb-Ⅳb' 선에 대한 단면도이며,4B is a cross-sectional view taken along line IVb-IVb 'of FIG. 4A.

도 5a는 본 발명의 실시예에 따라 제조하는 박막 트랜지스터 기판의 배치도로서, 도 4a의 다음 단계를 도시한 도면이고,FIG. 5A is a layout view of a thin film transistor substrate manufactured according to an embodiment of the present invention, and illustrates the next step of FIG. 4A.

도 5b는 도 5a의 Vb-Vb' 선에 대한 단면도이며,5B is a cross-sectional view taken along line Vb-Vb ′ of FIG. 5A.

도 5c는 도 5b의 다음 단계를 도시한 단면도이며,5C is a cross-sectional view showing the next step in FIG. 5B.

도 6a는 본 발명의 실시예에 따라 제조하는 박막 트랜지스터 기판의 배치도로서, 도 5a의 다음 단계를 도시한 도면이고,FIG. 6A is a layout view of a thin film transistor substrate manufactured according to an embodiment of the present invention, and illustrates the next step of FIG. 5A.

도 6b는 도 5a의 Ⅵb-Ⅵb' 선에 대한 단면도이며,FIG. 6B is a cross-sectional view taken along line VIb-VIb ′ of FIG. 5A;

도 7은 O2 량에 따른 크롬의 식각 특성을 나타낸 그래프이고,7 is a graph showing the etching characteristics of chromium according to the amount of O 2,

도 8은 가시 광선 영역의 파장에 따른 투과율의 변화를 나타낸 그래프이고,8 is a graph showing the change in transmittance according to the wavelength of the visible light region,

도 9a는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,9A is a layout view of a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention.

도 9b는 도 9a의 Ⅸb-Ⅸb' 선에 대한 단면도이며,FIG. 9B is a cross-sectional view taken along line VIIb-VIIb 'of FIG. 9A;

도 10a는 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고,10A is a layout view of a thin film transistor substrate for a liquid crystal display according to a third exemplary embodiment of the present invention.

도 10b는 도 10a의 Ⅹb-Ⅹb' 선에 대한 단면도이며,FIG. 10B is a sectional view taken along the line VIIb-VIIb 'of FIG. 10A,

도 11a는 본 발명의 제4 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조를 개략적으로 도시한 배치도이고,11A is a layout view schematically illustrating a structure of a thin film transistor substrate for a liquid crystal display according to a fourth exemplary embodiment of the present invention.

도 11b 및 도 11c는 도 11a에서 ⅩⅠb-ⅩⅠb' 및 ⅩⅠc-ⅩⅠc' 선에 대한 단면도이며,11B and 11C are cross-sectional views taken along the lines Ib-XIb 'and VIc-XIC' of FIG. 11A,

도 12a는 본 발명의 제4 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 과정을 도시한 배치도이고, 12A is a layout view illustrating a process of manufacturing a thin film transistor substrate for a liquid crystal display according to a fourth embodiment of the present invention;

도 12b 및 도 12c는 도 12a의 XⅡb-XⅡb' 및 XⅡc-XⅡc 선에 대한 단면도이고,12B and 12C are cross-sectional views taken along lines XIIb-XIIb 'and XIIc-XIIc of FIG. 12A, and

도 13a 및 13b는 각각 도 12b 및 도 12c의 다음 단계를 도시한 단면도이고,13A and 13B are cross-sectional views illustrating the next steps of FIGS. 12B and 12C, respectively;

도 14a는 도 13a의 다음 단계를 도시한 박막 트랜지스터 기판의 배치도이고,FIG. 14A is a layout view of a thin film transistor substrate showing the next step of FIG. 13A;

도 14b 및 14c는 각각 도 14a에서 ⅩⅣb-ⅩⅣb' 선 및 ⅩⅣc-ⅩⅣc' 선에 대 한 단면도이고, 14B and 14C are cross-sectional views taken along line XIVb-XIVb 'and XIVc-XIVc' in FIG. 14A, respectively.

도 15a, 16a, 17a와 도 15b, 16b, 17b는 각각 도 14a에서 ⅩⅣb - ⅩⅣb' 선 및 ⅩⅣc - ⅩⅣc' 선에 대한 단면도로서 도 14b 및 도 14c의 다음 단계를 도시한 단면도이고,15A, 16A, 17A and 15B, 16B, and 17B are cross-sectional views taken along the lines IVB-XIVb 'and XIVC-XIVc' in Fig. 14A, respectively, illustrating the next steps of Figs. 14B and 14C;

도 18a는 도 17a의 다음 단계를 도시한 박막 트랜지스터 기판의 배치도이고,FIG. 18A is a layout view of a thin film transistor substrate showing the next step of FIG. 17A;

도 18b 및 18c는 각각 도 18a에서 ⅩⅧb-ⅩⅧb' 선 및 ⅩⅧc-ⅩⅧc' 선에 대한 단면도이다.18B and 18C are cross-sectional views taken along the lines 'b-'b' and 'c-'c', respectively, in FIG. 18A.

본 발명은 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film transistor substrate for a liquid crystal display device.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 화상을 표시하는 장치이다.The liquid crystal display is one of the most widely used flat panel display devices. The liquid crystal display includes two substrates on which electrodes are formed and a liquid crystal layer interposed therebetween, and rearranges the liquid crystal molecules of the liquid crystal layer by applying a voltage to the electrode. Device to display an image by adjusting the amount of transmitted light.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 전극이 각각 형성되어 있고 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이며, 두 기판 중 하나에는 박막 트랜지스터와 화소 전극, 게이트 배선과 데이터 배선, 게이트 패드와 데이터 패드가 형성되어 있으며, 나머지 다른 기판에는 컬러 필터와 블랙 매트릭스(black matrix)와 전면의 공통 전극이 형성되어 있는 것이 일반적이다.Among the liquid crystal display devices, a liquid crystal display device having a thin film transistor for forming an electrode on each of two substrates and switching a voltage applied to the electrode is one of the liquid crystal display devices. Data lines, gate pads, and data pads are formed, and the other substrates are generally formed with a color filter, a black matrix, and a common electrode on the front surface.

이러한 액정 표시 장치를 제조함에 있어 배선과 배선 또는 배선과 전극 사이에는 산화 규소(SiO2) 또는 질화 규소(SiNx) 등으로 층간 절연막을 형성하여 도전성 배선을 서로 절연시키는데, 데이터선과 화소 전극 사이에서 발생하는 커플링 용량이 너무 커서 최근에는 보호막으로 BCB(benzocyclobutene), PFCB (perfloucyclobutene), 아크릴계 수지(acryl) 등의 낮은 유전율을 가지는 유기 절연막을 종종 사용하여 박막 트랜지스터의 고개구율을 실현하는데 사용하고 있다. 이러한 유기 절연막은 감광성을 가지므로, 별도의 감광막을 사용할 필요가 없고 보호막을 식각하는 공정도 생략할 수 있어 공정이 단순해진다.In manufacturing such a liquid crystal display device, an insulating interlayer is formed between a wiring and a wiring or a wiring and an electrode by using silicon oxide (SiO 2) or silicon nitride (SiNx) to insulate the conductive wiring from each other. The coupling capacity is so large that recently, organic insulating films having low dielectric constants such as benzocyclobutene (BCB), perfloucyclobutene (PFCB), and acrylic resin (acryl) are often used to realize high opening ratios of thin film transistors. Since the organic insulating film has photosensitivity, it is not necessary to use a separate photosensitive film, and the process of etching the protective film can be omitted, thereby simplifying the process.

그러나, 유기 절연막은 질화 규소막 등에 비해 상대적으로 무르기 때문에 패드를 드러내기 위해 접촉 구멍을 패터닝할 때에 막 물질이 접촉 구멍 내에 잔류하는 경향이 있어 접촉부의 접촉 저항이 높아지는 문제점이 있다.However, since the organic insulating film is relatively softer than the silicon nitride film or the like, the film material tends to remain in the contact hole when patterning the contact hole to expose the pad, resulting in a high contact resistance of the contact portion.

본 발명이 이루고자 하는 기술적 과제는 접촉부의 접촉 저항을 안정적으로 확보할 수 있는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a thin film transistor substrate for a liquid crystal display device capable of stably securing a contact resistance of a contact portion.

이러한 과제를 달성하기 위하여 본 발명에서는 Cl2/O2 또는 HCl/O2를 포함하는 기체를 이용하여 플라스마 처리를 실시한 다음에 O2 플라스마를 이용한 건식 세 정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정을 실시하여 접촉 구멍 내에 잔류하는 불순물을 제거한다.In order to achieve this object, in the present invention, the plasma treatment is performed using a gas containing Cl 2 / O 2 or HCl / O 2, followed by dry cleaning using an O 2 plasma or an etching solution containing HNO 3, such as an etchant of Al or Cr. Wet cleaning is used to remove impurities remaining in the contact holes.

본 발명의 실시예에 따르면, 절연 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성한다. 이어, 게이트 배선을 덮는 게이트 절연막을 형성하고, 게이트 전극의 게이트 절연막 상부에 반도체 패턴을 형성한다. 이어, 반도체 패턴 또는 게이트 절연막 상부에 데이터선과 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 데이터 배선을 형성한다. 이어, 데이터 배선 및 반도체 패턴을 덮는 보호막을 도포한 다음, 보호막의 일부를 제거하여 드레인 전극을 드러내는 제1 접촉 구멍을 형성한다. 이어, 보호막에 Cl2/O2 또는 HCl/O2 기체를 이용하여 플라스마 처리를 실시한 다음, O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정 중 적어도 하나 이상을 실시한다. 이어, 제1 접촉 구멍을 통해 드러난 드레인 전극과 연결되는 화소 전극을 형성한다.According to an embodiment of the present invention, a gate wiring including a gate line, a gate electrode, and a gate pad is formed on an insulating substrate. Next, a gate insulating film covering the gate wiring is formed, and a semiconductor pattern is formed on the gate insulating film of the gate electrode. Subsequently, a data line including a data line, a source electrode, a drain electrode, and a data pad is formed on the semiconductor pattern or the gate insulating layer. Subsequently, a protective film covering the data line and the semiconductor pattern is applied, and then a portion of the protective film is removed to form a first contact hole exposing the drain electrode. Subsequently, the protective film is subjected to plasma treatment using Cl2 / O2 or HCl / O2 gas, and then at least one of dry cleaning using O2 plasma or wet cleaning using an etchant containing HNO 3, such as an etchant of Al or Cr, is performed. do. Next, a pixel electrode connected to the drain electrode exposed through the first contact hole is formed.

이때, 보호막은 산화 규소나 질화 규소 따위의 무기 절연 물질 또는 BCB (benzocyclobutene), 아크릴계 수지(acryl) 등의 유기 절연 물질로 형성할 수 있다.In this case, the protective film may be formed of an inorganic insulating material such as silicon oxide or silicon nitride, or an organic insulating material such as BCB (benzocyclobutene) or acrylic resin (acryl).

이때, 보호막은 데이터 패드 및 게이트 패드를 각각 드러내는 제2 및 제3 접촉 구멍을 가지고 있고, 제2 및 제3 접촉 구멍을 통해 데이터 패드 및 게이트 패드와 각각 연결되어 있는 보조 데이터 패드 및 보조 게이트 패드를 형성하는 단계를 더 포함할 수 있다.In this case, the passivation layer has second and third contact holes exposing the data pad and the gate pad, respectively, and the auxiliary data pad and the auxiliary gate pad connected to the data pad and the gate pad through the second and third contact holes, respectively. It may further comprise the step of forming.

이때, 절연 기판 위에 블랙 매트릭스 및 컬러 필터를 형성하는 단계, 및 블랙 매트릭스 및 컬러 필터를 덮는 절연막을 형성하는 단계를 더 포함할 수 있다.In this case, the method may further include forming a black matrix and a color filter on the insulating substrate, and forming an insulating layer covering the black matrix and the color filter.

이때, 게이트 배선 및 데이터 배선의 상부 또는 하부에 크롬막을 형성하는 단계를 더 포함할 수 있다.In this case, the method may further include forming a chromium film on or below the gate wiring and the data wiring.

이때, 데이터 배선과 접촉층 패턴 및 반도체 패턴을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성할 수 있다.In this case, the data line, the contact layer pattern, and the semiconductor pattern may be formed by a photolithography process using one photoresist pattern.

여기서, 감광막 패턴을 하나의 마스크를 사용하여 형성할 수 있다.Here, the photoresist pattern may be formed using one mask.

그러면, 첨부한 도면을 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Then, a thin film transistor substrate for a liquid crystal display device and a method of manufacturing the same according to the first embodiment of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily practice the present invention. It explains in detail.

먼저, 도 1 내지 도 2를 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다.First, the structure of a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 2.

도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 2는 각각 도 1의 Ⅱ-Ⅱ' 선에 대한 단면도이다.1 is a layout view of a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line II-II ′ of FIG. 1, respectively.

도 1 및 도 2에 도시한 바와 같이, 절연 기판(10) 위에는 Al-Nd와 같이 저저항을 가지는 알루미늄 계열의 도전 물질로 이루어진 하부막(220, 240, 260)과 다른 물질과 접촉 특성이 우수한 물질인 크롬(Cr) 또는 몰리브덴(Mo) 등으로 이루어진 상부막(221, 241, 261)을 포함하는 게이트 배선(22, 24, 26)이 형성되어 있다. 게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가 받아 게이트선으로 전달하는 게이트 패드(24) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극 (26)을 포함한다.1 and 2, the lower layer 220, 240, and 260 made of an aluminum-based conductive material such as Al-Nd having high resistance on the insulating substrate 10 have excellent contact characteristics with other materials. Gate wirings 22, 24, and 26 are formed to include upper layers 221, 241, and 261 made of chromium (Cr), molybdenum (Mo), and the like. The gate wirings 22, 24, and 26 are connected to the gate lines 22 extending in the horizontal direction, the gate pads 24 connected to the ends of the gate lines 22 to receive gate signals from the outside, and to transfer the gate signals to the gate lines. And a gate electrode 26 of the thin film transistor connected to the gate line 22.

기판(10) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있으며, 게이트 절연막(30)은 이후에 형성되는 보호막(70)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)을 가지고 있다.On the substrate 10, a gate insulating film 30 made of silicon nitride (SiNx) covers the gate wirings 22, 24, and 26, and the gate insulating film 30 is formed along with a protective pad 70 formed thereafter. It has a contact hole 74 that exposes 24.

게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑 되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항 접촉층(55, 56)이 각각 형성되어 있다.A semiconductor layer 40 made of a semiconductor such as amorphous silicon is formed on the gate insulating layer 30 of the gate electrode 24, and n + is doped with silicide or n-type impurities at a high concentration on the semiconductor layer 40. Resistive contact layers 55 and 56 made of a material such as hydrogenated amorphous silicon are formed, respectively.

저항 접촉층(55, 56) 및 게이트 절연막(30) 위에는 게이트 배선(22, 24, 26)과 같이 저저항을 가지는 알루미늄 계열의 도전 물질과 다른 물질과 접촉 특성이 우수한 물질인 크롬(Cr) 또는 몰리브덴(Mo) 등을 포함하는 데이터 배선(62, 65, 66,68)이 형성되어 있다. 데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 단위 화소를 정의하는 데이터선(62), 데이터선(62)에 연결되어 있으며 저항 접촉층(55)의 상부까지 연장되어 있는 소스 전극(64), 데이터선(62)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가 받는 데이터 패드(68), 소스 전극(64)과 분리되어 있으며 게이트 전극(26)에 대하여 소스 전극 (64)의 반대쪽 저항 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다.On the resistive contact layers 55 and 56 and the gate insulating layer 30, such as the gate wirings 22, 24 and 26, chromium (Cr), which is a material having low resistance and a material having excellent contact properties with other materials, or Data wirings 62, 65, 66, 68 containing molybdenum (Mo) and the like are formed. The data lines 62, 65, 66, and 68 are formed in the vertical direction and are connected to the data line 62 and the data line 62, which cross the gate line 22 to define a unit pixel, and are connected to the ohmic contact layer 55. Is connected to one end of the source electrode 64 and the data line 62 extending up to the upper part of the circuit board, and is separated from the data pad 68 and the source electrode 64 to which an image signal from the outside is applied. And a drain electrode 66 formed over the ohmic contact layer 56 opposite the source electrode 64.

데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 BCB(bisbenzocyclobutene) 또는 PFCB(perfluorocyclobutene) 등과 같이 3.0 이하의 낮은 유전율을 가지며 300℃ 이상의 내열성이 우수한 유기 절연 물질로 이루어져 있으며, 평탄화되어 있는 보호막(70)이 형성되어 있다. 이때, 보호막(70)은 드레인 전극(66) 및 데이터 패드(68)를 드러내는 접촉구멍(76, 78)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드의 상부막(241)을 드러내는 접촉 구멍(74)을 가지고 있다. 여기서, 보호막(70)은 산화 규소(SiO2) 또는 질화 규소 (SiNx) 따위의 무기 절연 물질로 이루어진 절연막을 포함할 수 있다.It is an organic insulating material having a low dielectric constant of 3.0 or less, such as bisbenzocyclobutene (BCB) or perfluorocyclobutene (PFCB), and the like, having excellent heat resistance of 300 ° C. or higher on the data lines 62, 65, 66, and 68, and the semiconductor layer 40 which is not covered by these. And a planarized protective film 70 is formed. In this case, the passivation layer 70 has contact holes 76 and 78 exposing the drain electrode 66 and the data pad 68, and the contact exposing the upper layer 241 of the gate pad together with the gate insulating layer 30. It has a hole 74. The passivation layer 70 may include an insulating layer made of an inorganic insulating material such as silicon oxide (SiO 2) or silicon nitride (SiN x).

보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으면서 화소에 위치하는 화소 전극(82), 접촉 구멍(74, 78)을 각각 게이트 패드(24) 및 데이터 패드(68)와 전기적으로 연결되어 있는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 포함하며, ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어진 도전막 패턴이 형성되어 있다.The pixel electrode 82 and the contact holes 74 and 78 positioned in the pixel are electrically connected to the drain electrode 66 through the contact hole 76 on the passivation layer 70, respectively. An auxiliary gate pad 86 and an auxiliary data pad 88 electrically connected to the first electrode 68 are formed, and a conductive film pattern made of indium tin oxide (ITO) or indium zinc oxide (IZO) is formed.

이때, 화소 전극(82)은 도 1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다. 1 and 2, the pixel electrode 82 overlaps with the gate line 22 to form a storage capacitor. When the storage capacitor is insufficient, the pixel electrode 82 is disposed on the same layer as the gate lines 22, 24, and 26. It is also possible to add a storage capacitor wiring.

그러면, 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 3a 내지 도 8을 참고로 하여 상세히 설명한다.Next, a method of manufacturing the thin film transistor substrate for a liquid crystal display according to the first embodiment of the present invention will be described in detail with reference to FIGS. 3A to 8.

먼저, 도 3a 및 3b에 도시한 바와 같이, 절연기판(10) 위에 Al-Nd의 하부막(220, 240, 260)과 크롬의 상부막(221, 241, 261)을 차례로 적층하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 가로 방향의 게이트 배선을 형성한다.First, as shown in FIGS. 3A and 3B, the lower layers 220, 240, and 260 of Al-Nd and the upper layers 221, 241, and 261 of chromium are sequentially stacked on the insulating substrate 10, and a mask is used. Patterning is performed by a photolithography process to form a horizontal gate line including the gate line 22, the gate pad 24, and the gate electrode 26.

다음, 도 4a 및 4b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 저항성 접촉층(50)을 화학 기상 증착법을 이용하여 각각 증착하고, 마스크를 이용한 사진 공정으로 패터닝하여 게이트 전극(26)과 마주하는 게이트 절연막(30) 상부에 반도체층(40) 및 저항성 접촉층(50)을 형성한다.Next, as shown in FIGS. 4A and 4B, the gate insulating film 30, the semiconductor layer 40, and the ohmic contact layer 50 are deposited by chemical vapor deposition, respectively, and patterned by a photo process using a mask. The semiconductor layer 40 and the ohmic contact layer 50 are formed on the gate insulating layer 30 facing the electrode 26.

다음, 도 5a 내지 도 5b에 도시한 바와 같이, 알루미늄 또는 알루미늄 합금 또는 몰리브덴 또는 몰리브덴 합금 또는 크롬으로 이루어진 도전막을 적층한 후, 마스크를 이용한 사진 공정으로 패터닝하여 게이트선(22)과 교차하여 매트릭스 형태의 화소를 정의하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 있는 데이터 패드(68) 및 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선(62, 65, 66, 68)을 형성한다.Next, as illustrated in FIGS. 5A to 5B, a conductive film made of aluminum or an aluminum alloy or molybdenum or molybdenum alloy or chromium is laminated, and patterned by a photo process using a mask to cross the gate line 22 to form a matrix. A data line 62 defining a pixel of the pixel, a source electrode 65 connected to the data line 62 and extending to an upper portion of the gate electrode 26, and a data pad 68 connected to one end of the data line 62. ) And data lines 62, 65, 66, and 68 that are separated from the source electrode 65 and include a drain electrode 66 facing the source electrode 65 with respect to the gate electrode 26.

이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다.Subsequently, the doped amorphous silicon layer pattern 50, which is not covered by the data lines 62, 65, 66, and 68, is etched and separated on both sides of the gate electrode 26, while both doped amorphous silicon layers ( The semiconductor layer pattern 40 between 55 and 56 is exposed.

다음, 도 5c에 도시한 바와 같이, 유기 절연막으로 이루어진 보호막(70)을 도포한다. 여기서는 보호막(70)을 감광성 재료로 하여 형성하였는데, 비감광성 재료로 하여 도포할 수도 있다. 또는, 보호막(70)을 산화 규소막(SiO2) 또는 질화 규소막(SiNx) 등의 절연막으로 적층하여 형성할 수도 있다.Next, as shown in Fig. 5C, a protective film 70 made of an organic insulating film is applied. Although the protective film 70 was formed using the photosensitive material here, it can also apply | coat as a non-photosensitive material. Alternatively, the protective film 70 may be formed by laminating an insulating film such as a silicon oxide film (SiO 2) or a silicon nitride film (SiN x).

다음, 도 6b에 도시한 바와 같이, 보호막(70)을 노광하고 현상하여 드레인 전극(66) 및 데이터 패드(68)를 드러내는 접촉 구멍(76, 78)을 형성한다. 또한, 게이트 절연막(30)을 식각하여 게이트 패드(24)의 상부막(241)을 드러내는 접촉 구멍(74)을 형성한다. 이 단계에서, 접촉 구멍(74, 76, 78) 내부에 유기 절연 물질의 일부가 잔류하기도 한다.Next, as shown in FIG. 6B, the protective film 70 is exposed and developed to form contact holes 76 and 78 exposing the drain electrode 66 and the data pad 68. In addition, the gate insulating layer 30 is etched to form a contact hole 74 exposing the upper layer 241 of the gate pad 24. At this stage, some of the organic insulating material remains inside the contact holes 74, 76, 78.

이어, 보호막(70)에 Cl2/O2 또는 HCl/O2를 포함하는 기체를 이용하여 플라스마 처리를 실시한다. 이때, 접촉 구멍(74, 76, 78)을 통하여 드러난 크롬막 일부가 식각될 수 있다. 이어, O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정을 실시한다. 이를 통하여 접촉 구멍(74, 76, 78) 내부에 잔류하는 유기 절연 물질을 제거하여 접촉부의 접촉 저항을 감소시킬 수 있다. 이때, 보호막(70)의 표면 거칠기가 증가하여 이후의 공정에서 형성하는 투명 도전막과 보호막(70)과의 접착력을 향상시킬 수 있다.Subsequently, the protective film 70 is subjected to plasma treatment using a gas containing Cl 2 / O 2 or HCl / O 2. In this case, a portion of the chromium film exposed through the contact holes 74, 76, and 78 may be etched. Then, dry cleaning using an O 2 plasma or wet cleaning using an etching solution containing HNO 3, such as an etching solution of Al or Cr, is performed. As a result, the contact resistance of the contact portion may be reduced by removing the organic insulating material remaining in the contact holes 74, 76, and 78. At this time, the surface roughness of the protective film 70 is increased to improve the adhesion between the transparent conductive film formed in a later step and the protective film 70.

다음, 도 2에 도시한 바와 같이, ITO막을 적층하고 마스크를 이용한 패터닝을 실시하여 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 접촉 구멍(74, 78)을 통하여 게이트 패드(24) 및 데이터 패드(68)와 각각 연결되는 보조 게이트 패드(86) 및 보조 데이터 패드(88)를 각각 형성한다.Next, as shown in FIG. 2, the ITO film is laminated and patterned using a mask to form the pixel electrodes 82 and the contact holes 74 and 78 connected to the drain electrode 66 through the contact holes 76. The auxiliary gate pad 86 and the auxiliary data pad 88 connected to the gate pad 24 and the data pad 68, respectively, are formed therethrough.

다음은 이러한 본 발명의 실시예에 따른 효과를 지지할 수 있는 실험예에 대하여 설명하기로 한다.Next will be described an experimental example that can support the effect according to the embodiment of the present invention.

<실험예 1>Experimental Example 1

실험예 1에서는 플라스마 처리시 O2 유량의 변화에 따른 크롬(Cr)의 식각 특 성에 대해 도 7 및 표 1을 참조하여 설명하기로 한다.Experimental Example 1 will be described with reference to Figure 7 and Table 1 for the etching characteristics of the chromium (Cr) according to the change of the O2 flow rate during the plasma treatment.

도 7은 O2 유량의 변화에 따른 크롬(Cr)의 식각비, 식각 균일도 및 감광막 손실량을 나타낸 그래프이고, 표 1은 도 7의 그래프의 수치를 나타낸 도표이다.FIG. 7 is a graph showing the etching ratio, etching uniformity, and photoresist loss of chromium (Cr) according to the change of O 2 flow rate, and Table 1 is a graph showing the numerical values of the graph of FIG. 7.

실험예 1에서는 고주파(radio frequence) 소스 전력이 1800W 이고, 압력이 300mT 이고, 설비의 상부 전극과 하부 전극 사이의 간격이 60㎜이고, Cl2 기체 유량이 400 Sccm 이고, O2 기체의 유량은 100 내지 300 Sccm 의 범위에서 변화시키면서 Cr의 식각비, 식각 균일도 및 감광막의 손실량을 측정하였다. 도면에서 ▲은 Cr의 식각비(etching rate: E/R)로서 단위는 Å/min 이고, ■은 Cr의 식각 균일도로써 단위는 %이고, ●은 감광막(P.R)의 손실량로써 단위는 Å이다.In Experimental Example 1, the high frequency (radio frequence) source power is 1800W, the pressure is 300mT, the interval between the upper electrode and the lower electrode of the installation is 60mm, Cl2 gas flow rate is 400 Sccm, the flow rate of O2 gas is 100 to The etching rate, etching uniformity and loss of photoresist of Cr were measured while changing in the range of 300 Sccm. In the figure, 은 is the etching rate (E / R) of Cr, the unit is Å / min, 은 is the etch uniformity of Cr, the unit is%, and ● is the loss amount of the photoresist film (P.R).

표 1 및 도 7에서 보는 바와 같이, O2 유량이 100 Sccm 내지 300 Sccm의 범위에 따른 Cr의 식각비는 340Å/min 내지 540Å/min 범위이며, Cr의 식각 균일도는 8.0% 내지 14.5% 범위이고, 감광막의 손실량은 1620Å내지 2870Å 범위에서 측정되었다. 이 범위 내에서는 O2량이 증가함에 따라 감광막의 손실량은 증가하지만 패턴의 형성에 큰 영향을 주지 않으며 Cr의 식각비 및 식각 균일도는 거의 일정함을 알 수 있다. 이러한 결과를 통하여, O2 유량을 적절히 조절하여 플라스마 처리를 실시함으로써 Cr의 식각비 및 식각 균일도를 조절할 수 있음을 알 수 있다.As shown in Table 1 and FIG. 7, the etching ratio of Cr according to the O2 flow rate in the range of 100 Sccm to 300 Sccm is in the range of 340 kW / min to 540 kW / min, and the etching uniformity of Cr is in the range of 8.0% to 14.5%, The loss of the photoresist was measured in the range of 1620Å to 2870Å. Within this range, as the amount of O 2 increases, the loss of the photoresist film increases, but it does not significantly affect the formation of the pattern, and it can be seen that the etching ratio and the etching uniformity of Cr are almost constant. Through these results, it can be seen that the etching ratio and etching uniformity of Cr can be controlled by performing plasma treatment by appropriately adjusting the O 2 flow rate.

O2 유량(Sccm)O 2 flow rate (Sccm) 100100 150150 200200 250250 300300 Cr 식각비(Å/min)Cr etching ratio (비 / min) 346346 446446 500500 540540 539539 균일도(%)Uniformity (%) 14.414.4 9.09.0 8.38.3 10.010.0 -- 감광막 손실량(Å)Photoresist loss 16231623 26802680 28692869 -- --

<실험예 2>Experimental Example 2

실험예 2에서는 플라스마 처리를 실시한 후 건식 세정 또는 습식 세정의 실시 여부에 따른 접촉부의 접촉 저항에 대해 표 2를 참조하여 설명하기로 한다.In Experimental Example 2, a contact resistance according to whether dry cleaning or wet cleaning is performed after the plasma treatment will be described with reference to Table 2.

표 2는 200개의 접촉부를 형성하여 Cl2/O2 기체를 이용한 플라스마 처리를 실시한 다음에 O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정의 실시 여부에 따른 접촉부의 접촉 저항을 측정한 것이다.Table 2 shows the contact parts according to whether 200 cleaning parts were formed to perform plasma treatment using Cl2 / O2 gas, followed by dry cleaning using O2 plasma or wet cleaning using an etchant containing HNO 3, such as an etchant of Al or Cr. The contact resistance of is measured.

표 2에 나타낸 바와 같이, 조건 1 내지 조건 3에서와 같이 플라스마 처리 후 건식 세정 또는 습식 세정 중 하나 이상을 실시한 경우에는 접촉부의 접촉 저항이 105 내지 107 범위 내에 있고, 조건 4에서와 같이 플라스마 처리 후 건식 세정 및 습식 세정을 실시하지 않는 경우에는 접촉부의 접촉 저항이 1010 내지 1011 범위 내에 있음을 알 수 있다. 특히, 조건 1에서와 같이 플라스마 처리후 습식 세정만을 실시한 경우에는 접촉부의 접촉 저항이 105 수준으로 감소함을 알 수 있다. 이를 통하여 Cl2/O2 기체를 이용하여 플라스마 처리를 실시한 다음에 O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정 중 하나 이상을 실시함으로써 접촉부의 접촉 저항이 감소함을 알 수 있다.As shown in Table 2, when one or more of dry cleaning or wet cleaning is performed after plasma treatment as in conditions 1 to 3, the contact resistance of the contact is in the range of 105 to 107, and after plasma treatment as in condition 4 When dry and wet cleaning are not performed, it can be seen that the contact resistance of the contact portion is in the range of 1010 to 1011. In particular, when only wet cleaning is performed after plasma treatment as in condition 1, it can be seen that the contact resistance of the contact portion decreases to 105 levels. The contact resistance is reduced by performing plasma treatment using Cl2 / O2 gas and then performing one or more of dry cleaning using O2 plasma or wet cleaning using an etchant containing HNO3 such as an Al or Cr etchant. It can be seen.

처리조건Treatment condition 측점지점의 접촉저항(Ω)Contact resistance of the point 건식세정Dry cleaning 습식세정Wet cleaning R1R1 R2R2 R3R3 R4R4 R5R5 평균저항Average resistance 조건1Condition 1 진행않함No progress 진행Progress 2.41ㅧ105 2.41 ㅧ 10 5 7.18ㅧ105 7.18 ㅧ 10 5 1.29ㅧ106 1.29 ㅧ 10 6 6.09ㅧ105 6.09 ㅧ 10 5 5.04ㅧ105 5.04 ㅧ 10 5 6.7ㅧ105 6.7 ㅧ 10 5 조건2Condition 2 진행Progress 진행않함No progress 9.65ㅧ106 9.65 ㅧ 10 6 1.02ㅧ107 1.02 ㅧ 10 7 3.46ㅧ107 3.46 ㅧ 10 7 3.48ㅧ107 3.48 ㅧ 10 7 2.16ㅧ107 2.16 ㅧ 10 7 2.22ㅧ107 2.22 ㅧ 10 7 조건3Condition 3 진행Progress 진행Progress 1.12ㅧ107 1.12 ㅧ 10 7 1.19ㅧ107 1.19 ㅧ 10 7 2.29ㅧ107 2.29 ㅧ 10 7 1.52ㅧ107 1.52 ㅧ 10 7 1.37ㅧ107 1.37 ㅧ 10 7 1.49ㅧ107 1.49 ㅧ 10 7 조건4Condition 4 진행않함No progress 진행않함No progress 1010 -1011 10 10 -10 11 1010 -1011 10 10 -10 11 1010 -1011 10 10 -10 11 1010 -1011 10 10 -10 11 1010 -1011 10 10 -10 11 1010 -1011 10 10 -10 11

<실험예 3>Experimental Example 3

실시예 3에서는 Cl2/O2 기체를 이용하여 보호막에 플라스마 처리를 실시함에 따른 액정 표시 장치의 투과율 등의 표시 특성에 어떠한 영향을 미치는지에 대해 도 8을 참고하여 설명하기로 한다.In Example 3, the influence of the display characteristics such as the transmittance of the liquid crystal display according to the plasma treatment on the protective film using Cl 2 / O 2 gas will be described with reference to FIG. 8.

실시예 3은 가시 광선의 파장 영역에 따른 투과율의 변화를 나타낸 그래표이다. 여기서, ◆은 플라스마 처리를 실시하지 않는 조건에서의 투과율을 100으로 가정한 것이고, #은 플라스마 처리를 실시하지 않는 조건에 대한 실시예 2에서 조건 1 내지 조건 3의 상대적인 값으로 투과율을 나타낸 것이다.Example 3 is a graph showing a change in transmittance according to the wavelength region of visible light. Here, ◆ assumes a transmittance at 100 which is not subjected to the plasma treatment, and # is a transmittance as a relative value of Condition 1 to Condition 3 in Example 2 with respect to the condition which is not subjected to the plasma treatment.

도 8에 나타낸 바와 같이, 조건 1 내지 조건 3에 따른 실시에서는 가시 광선 파장 영역에서 투과율의 감소 정도는 크지 않으며, 파장이 짧아져 자외선 파장 영역으로 접근할수록 투과율의 감소 정도가 커지고 파장이 길어져 적외선 파장 영역으로 접근할수록 투과율의 감소가 크게 줄음을 알 수 있다. 이를 통하여 보호막에 Cl2/O2 또는 HCl/O2 기체를 이용하여 플라스마 처리 후 O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정을 실시하더라도 가시 광선 영역에서의 투과율 등의 표시 특성은 크게 저하지지 않음을 알 수 있다.As shown in FIG. 8, in the implementation according to the conditions 1 to 3, the decrease in the transmittance in the visible light wavelength region is not large, and as the wavelength is shortened and approaches the ultraviolet wavelength region, the decrease in the transmittance becomes larger and the wavelength becomes longer and the infrared wavelength is increased. As it approaches the area, it can be seen that the decrease in transmittance is greatly reduced. Through this process, plasma treatment using Cl2 / O2 or HCl / O2 gas in the protective film, followed by dry cleaning using O2 plasma or wet cleaning using an etchant containing HNO3, such as an etching solution of Al or Cr, transmittance in the visible region It can be seen that display characteristics such as do not deteriorate significantly.

이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서는 앞에서 설명한 바와 같이, Cl2/O2 또는 HCl/O2 기체를 이용하여 플라스마 처리 후 O2 플라스마를 이용한 건식 세정 또는 HNO3을 포함하는 식각액을 이용한 습식 세정으로 접촉 구멍(74, 76, 78) 내부에 잔류하는 유기 절연 물질을 제거함으로써 접촉부의 접촉 저항을 감소시킬 수 있다.As described above, the method for manufacturing a thin film transistor substrate for a liquid crystal display according to the first embodiment of the present invention includes dry cleaning or HNO 3 using O 2 plasma after plasma treatment using Cl 2 / O 2 or HCl / O 2 gas. Wet cleaning using an etchant may reduce the contact resistance of the contact portion by removing the organic insulating material remaining in the contact holes 74, 76, and 78.

한편, 액정 표시 장치용 박막 트랜지스터 기판은 컬러 필터를 박막 트랜지스터와 함께 형성할 수도 있다. 이에 대해 도면을 참조하여 구체적으로 설명하기로 한다.On the other hand, the thin film transistor substrate for a liquid crystal display device may form a color filter together with the thin film transistor. This will be described in detail with reference to the drawings.

먼저, 도 9a 및 도 9b를 참고로 하여 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조 및 그 제조 방법에 대해 설명한다.First, a structure and a manufacturing method of a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention will be described with reference to FIGS. 9A and 9B.

도 9a는 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 9b는 도 9a의 Ⅸb-Ⅸb' 선에 대한 단면도이다. FIG. 9A is a layout view of a thin film transistor substrate for a liquid crystal display according to a second exemplary embodiment of the present invention, and FIG. 9B is a cross-sectional view taken along the line VII-b 'of FIG. 9A.

우선, 도 9a 및 도 9b를 참조하여 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대해 설명한다.First, a structure of a thin film transistor substrate for a liquid crystal display according to a second embodiment of the present invention will be described with reference to FIGS. 9A and 9B.

본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조도 제1 실시예와 거의 동일하다.The structure of the thin film transistor substrate for a liquid crystal display according to the second embodiment of the present invention is also substantially the same as that of the first embodiment.

다만, 도 9a 및 도 9b에 도시한 바와 같이, 하부 절연 기판(10)의 상부에 구리 계열, 알루미늄 계열 또는 크롬 또는 몰리브덴 계열 또는 질화 크롬 또는 질화 몰리브덴 등을 포함하는 단일막 또는 다층막으로 이루어진 블랙 매트릭스(152)가 형성되어 있다. 블랙 매트릭스(152)는 매트릭스 모양의 화소에 개구부를 가지고 있어 그물 모양으로 형성되어 있으며, 화소의 사이에서 누설되는 빛을 차단하며, 이후에 형성되는 박막 트랜지스터의 반도체층(40)으로 입사하는 빛을 차단하기 위해 변형된 형태를 가질 수 있다. 이때, 본 발명의 실시예에서는 나타나지 않았지만 블랙 매트릭스와 동일한 층에는 이후에 형성되는 게이트 배선 및 데이터 배선에 주사 신호 및 화상 신호를 외부로부터 전달하기 위한 게이트 패드 및 데이터 패드가 형성될 수 있다.However, as shown in FIGS. 9A and 9B, a black matrix including a single layer or a multilayer layer including copper, aluminum, or chromium or molybdenum, chromium nitride, molybdenum nitride, or the like on the lower insulating substrate 10. 152 is formed. The black matrix 152 has an opening in a matrix pixel, and is formed in a mesh shape, and blocks light leaking between the pixels, and subsequently enters light incident into the semiconductor layer 40 of the thin film transistor. It may have a modified form to block. In this case, although not shown in the embodiment of the present invention, a gate pad and a data pad may be formed on the same layer as the black matrix to transmit scan signals and image signals from the outside to gate lines and data lines formed later.

하부 절연 기판(10)의 상부 화소에는 가장자리 부분이 블랙 매트릭스(152)를 덮는 적(R), 녹(G), 청(B)의 컬러 필터(160)가 각각 형성되어 있다. 여기서, 컬러 필터(160)는 블랙 매트릭스(152) 상부에서 서로 겹치도록 형성될 수 있으며, 350℃ 이상의 박막 트랜지스터 제조 온도에 의해서 색 특성이 변하지 않는 물질을 사용하는 것이 바람직하다.In the upper pixel of the lower insulating substrate 10, red (R), green (G), and blue (B) color filters 160 whose edge portions cover the black matrix 152 are formed, respectively. Here, the color filter 160 may be formed to overlap each other on the black matrix 152, and it is preferable to use a material whose color characteristics do not change due to the manufacturing temperature of the thin film transistor of 350 ° C. or higher.

블랙 매트릭스(152)와 컬러 필터(160) 위에는 BCB 또는 PFCB 등과 같이 낮은 유전율 및 내열성이 우수한 물질로 이루어져 있으며, 평탄화되어 있는 유기 절연막(170)이 형성되어 있다.The organic insulating layer 170 is formed on the black matrix 152 and the color filter 160 by a material having excellent dielectric constant and heat resistance such as BCB or PFCB.

이러한 구조의 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법은 앞서 설명한 제1 실시예에 따른 제조 방법과 거의 같다.The manufacturing method of the thin film transistor substrate for a liquid crystal display according to the second embodiment of the present invention having the structure is almost the same as the manufacturing method according to the first embodiment described above.

다만, 도전 물질을 스퍼터링 따위의 방법으로 증착하고 마스크를 이용한 사진 식각 공정으로 건식 또는 습식 식각하여, 하부 절연 기판(10) 위에 블랙 매트릭스(152)를 형성한다. However, the conductive material is deposited by a method such as sputtering and dry or wet etching by a photolithography process using a mask to form a black matrix 152 on the lower insulating substrate 10.

여기서, 도전 물질은 알루미늄 또는 알루미늄 합금 또는 구리 또는 구리 합금 또는 은 계열 등과 같이 저저항을 가지는 도전 물질 또는 ITO와 접촉 특성이 우수한 크롬 또는 몰리브덴 또는 티타늄 또는 반사도가 낮은 질화 크롬 등을 포함하는 다층막으로 형성하는 것이 바람직하다. Here, the conductive material is formed of a multilayer film including a conductive material having a low resistance, such as aluminum or an aluminum alloy or a copper or a copper alloy, or a silver series, or chromium or molybdenum or titanium having excellent contact characteristics with ITO, or a chromium nitride having low reflectivity. It is desirable to.

이때, 블랙 매트릭스(152)와 동일한 층에는 게이트 패드(24) 및 데이터 배선(62, 65, 66, 68)을 형성할 수도 있다.In this case, the gate pad 24 and the data lines 62, 65, 66, and 68 may be formed on the same layer as the black matrix 152.

이어, 적, 녹, 청의 안료를 포함하는 감광성 물질을 차례로 도포하고 마스크를 이용한 사진 공정으로 패터닝하여 적, 녹, 청의 컬러 필터(160)를 차례로 형성한다. 이때, 감광성 물질은 350℃ 이상의 온도에서도 색특성이 변하지 않는 내열성 물질을 사용하는 것이 바람직하며, 적, 녹, 청의 컬러 필터(160)는 세 장의 마스크를 사용하여 형성하지만, 제조 비용을 줄이기 위하여 하나의 마스크를 이동하면서 이용하여 형성할 수도 있다. 또한, 레이저(laser) 전사법이나 프린트(print)법을 이용하면 마스크를 사용하지 않고 형성할 수도 있어, 제조 비용을 최소화할 수도 있다. 이때, 도면에서 보는 바와 같이, 적, 녹, 청의 컬러 필터(160)의 가장자리는 블랙 매트릭스(152)와 중첩되도록 형성하는 것이 바람직하다.Subsequently, a photosensitive material including pigments of red, green, and blue is sequentially applied and patterned by a photo process using a mask to sequentially form the red, green, and blue color filters 160. In this case, the photosensitive material is preferably a heat-resistant material that does not change the color characteristics even at temperatures higher than 350 ℃, red, green, blue color filter 160 is formed using three masks, but to reduce the manufacturing cost It is also possible to form by using while moving the mask. In addition, using a laser transfer method or a print method can be formed without using a mask, thereby minimizing the manufacturing cost. In this case, as shown in the figure, the edges of the color filters 160 of red, green, and blue may be formed to overlap the black matrix 152.

이어, 하부 절연 기판(10) 상부에 350℃ 이상의 내열 특성과 평탄화 특성이 우수한 BCB 또는 PFCB 등의 유기 물질을 이용하여 유기 절연막(170)을 형성한다.Next, the organic insulating layer 170 is formed on the lower insulating substrate 10 by using an organic material such as BCB or PFCB having excellent heat resistance and planarization characteristics of 350 ° C. or higher.

본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 유기 절연막으로 이루어진 보호막(70)에 Cl2/O2 또는 HCl/O2를 포함하는 기체를 이용하여 플라스마 처리 후 O2 플라스마를 이용한 건식 세정 또는 Al, Cr, HNO3의 식각액을 이용한 습식 세정을 실시하여 접촉 구멍(74, 76, 78) 내부에 잔류하는 유기 절연 물질을 제거한다. 이로 인하여 접촉부의 접촉 저항을 감소시킨다. 이때, 보호막(70)의 표면 거칠기가 증가하는데, 이는 이후의 공정에서 형성하는 투명 도전막과 보호막(70)과의 접착력을 향상시킬 수 있다.Also in the method for manufacturing a thin film transistor substrate for a liquid crystal display device according to a second embodiment of the present invention using a gas containing Cl2 / O2 or HCl / O2 in the protective film 70 made of an organic insulating film after the plasma treatment using the O2 plasma Dry cleaning or wet cleaning using an etchant of Al, Cr, HNO 3 is performed to remove the organic insulating material remaining in the contact holes 74, 76, and 78. This reduces the contact resistance of the contacts. At this time, the surface roughness of the protective film 70 increases, which may improve the adhesion between the transparent conductive film and the protective film 70 formed in a later process.

이러한 본 발명의 제2 실시예에 따르면, 본 발명의 제1 실시예와 같은 효과뿐만 아니라 박막 트랜지스터 기판(10)에 컬러 필터(160) 및 블랙 매트릭스(152)를 박막 트랜지스터와 함께 형성함으로써 두 기판 사이의 정렬 오차를 고려하지 않아도 되므로 개구율을 향상시킬 수 있다.According to the second embodiment of the present invention, not only the same effect as the first embodiment of the present invention but also the two substrates by forming the color filter 160 and the black matrix 152 together with the thin film transistors on the thin film transistor substrate 10. Since the alignment error between them is not taken into consideration, the aperture ratio can be improved.

여기서는 컬러 필터를 박막 트랜지스터 하부에 형성하였는데, 컬러 필터를 박막 트랜지스터 상부에 형성할 수도 있다. 이에 대해 도 10a 및 10b를 참고로 하여 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 대하여 설명한다.Here, the color filter is formed under the thin film transistor, but the color filter may be formed over the thin film transistor. A thin film transistor substrate for a liquid crystal display device and a method of manufacturing the same according to a third embodiment of the present invention will be described with reference to FIGS. 10A and 10B.

도 10a는 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 10b는 도 10a의 Ⅹb-Ⅹb' 선에 대한 단면도이다.FIG. 10A is a layout view of a thin film transistor substrate for a liquid crystal display according to a third exemplary embodiment of the present invention, and FIG. 10B is a cross-sectional view taken along line VII-Bb ′ of FIG. 10A.

먼저, 도 10a 및 도 10b를 참고하여 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대해 설명한다.First, a structure of a thin film transistor substrate for a liquid crystal display according to a third exemplary embodiment of the present invention will be described with reference to FIGS. 10A and 10B.

본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조도 제1 실시예와 거의 동일하다.The structure of the thin film transistor substrate for a liquid crystal display according to the third embodiment of the present invention is also substantially the same as that of the first embodiment.

다만, 도 10a 및 도 10b에 도시한 바와 같이, 보호막(70) 위에는 R(적), G(녹), B(청)의 컬러 필터(160)가 각 화소 마다 번갈아 형성되어 있으며, 컬러 필터(160) 위에는 유기 절연막(170)이 형성되어 있다. 여기서, 유기 절연막(170), 컬러 필터(160) 및 보호막(70)을 통하여 드레인 전극(66) 및 데이터 패드(68)를 각각 노출시키는 접촉 구멍(76, 78)이 형성되어 있다. 또한, 유기 절연막(170), 컬러 필터(160), 보호막(70) 및 게이트 절연막(30)을 통하여 게이트 패드(24)의 상부막(241)을 드러내는 접촉 구멍(74)이 형성되어 있다. 화소의 컬러 필터(160) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으면서 화소에 위치하는 화소 전극(82)이 형성되어 있다.10A and 10B, the color filters 160 of R (red), G (green), and B (blue) are alternately formed on each of the pixels on the passivation layer 70. The organic insulating layer 170 is formed on the 160. Here, contact holes 76 and 78 exposing the drain electrode 66 and the data pad 68, respectively, are formed through the organic insulating layer 170, the color filter 160, and the passivation layer 70. In addition, a contact hole 74 exposing the upper layer 241 of the gate pad 24 is formed through the organic insulating layer 170, the color filter 160, the passivation layer 70, and the gate insulating layer 30. On the color filter 160 of the pixel, a pixel electrode 82 positioned in the pixel while being electrically connected to the drain electrode 66 through the contact hole 76 is formed.

이러한 구조의 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법은 앞서 설명한 제1 실시예에 따른 제조 방법과 거의 같다.The manufacturing method of the thin film transistor substrate for a liquid crystal display according to the third embodiment of the present invention having the structure is almost the same as the manufacturing method according to the first embodiment described above.

다만, 보호막(70) 위에 색소를 포함하는 감광성 물질을 도포하고 노광 및 현상하여 R(적), G(녹), B(청)의 컬러 필터(160)를 형성한다.However, a photosensitive material containing a dye is coated on the passivation layer 70, and then exposed and developed to form a color filter 160 of R (red), G (green), and B (blue).

이어, 컬러 필터 위에 스핀 코팅 등의 방법으로 유기 절연막(170)을 형성하고 유기 절연막(170), 컬러 필터(160) 및 보호막(70)을 패터닝하여 드레인 전극(66) 및 데이터 패드(68)를 각각 드러내는 접촉 구멍(76, 78)을 형성하며, 게이트 절연막(30)도 패터닝하여 게이트 패드(24)의 상부막(241)을 드러내는 접촉 구멍(74)을 형성한다. 이때, 접촉 구멍(76, 78, 74) 내에 컬러 필터 물질, 유기 절연 물질 등이 남아 있을 수 있다. 이를 방지하기 위해 본 발명의 제1 실시예와 같이, Cl2/O2 또는 HCl/O2를 포함하는 기체를 이용하여 플라스마 처리 후, O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정을 실시한다. 이 단계에서 접촉 구멍(76, 78, 74) 내부에 여전히 잔류하는 유기 절연 물질 또는 컬러 필터 물질을 제거한다. 이로 인하여 접촉부의 접촉 저항을 감소시킬 수 있다. 이때, 유기 절연막(170)의 표면 거칠기가 증가시켜 화소 전극(82)과의 접착력을 향상시킬 수 있다.Next, the organic insulating layer 170 is formed on the color filter by spin coating, and the organic insulating layer 170, the color filter 160, and the protective layer 70 are patterned to form the drain electrode 66 and the data pad 68. Respective contact holes 76 and 78 are formed, respectively, and the gate insulating film 30 is also patterned to form contact holes 74 that expose the upper film 241 of the gate pad 24. In this case, color filter material, organic insulating material, and the like may remain in the contact holes 76, 78, and 74. In order to prevent this, as in the first embodiment of the present invention, after plasma treatment using a gas containing Cl 2 / O 2 or HCl / O 2, dry cleaning using an O 2 plasma or HNO 3, such as an etchant of Al or Cr, is included. Wet cleaning using an etchant is performed. This step removes the organic insulating material or color filter material still remaining inside the contact holes 76, 78, 74. This can reduce the contact resistance of the contact portion. In this case, the surface roughness of the organic insulating layer 170 may be increased to improve adhesion to the pixel electrode 82.

이러한 본 발명의 실시예에서는 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매의 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 적용할 수 있다. 이에 대해서 도면을 참조하여 상세하게 설명한다. In this embodiment of the present invention, as described above, the present invention can be applied to a manufacturing method using five masks, but can also be applied to a manufacturing method of a thin film transistor substrate for a liquid crystal display device using four masks. This will be described in detail with reference to the drawings.

먼저, 도 11a 내지 도 11c를 참고로 하여 본 발명의 제4 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.First, a unit pixel structure of a thin film transistor substrate for a liquid crystal display device completed using four masks according to a fourth embodiment of the present invention will be described in detail with reference to FIGS. 11A to 11C.

도 11a는 본 발명의 제4 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 11b 및 도 11c는 각각 도 11a에 도시한 박막 트랜지스터 기판을 XⅠb-XⅠb' 선 및 XⅠc-XⅠc' 선에 대한 단면도이다.11A is a layout view of a thin film transistor substrate for a liquid crystal display according to a fourth exemplary embodiment of the present invention, and FIGS. 11B and 11C are lines XIb-XIb 'and XIc-XIc', respectively, of the thin film transistor substrate shown in FIG. The cross section for

절연기판(10) 위에 제1 실시 예에 동일하게 Al-Nd와 같이 저저항을 가지는 알루미늄 계열의 도전 물질로 이루어진 하부막(220, 240, 260)과 다른 물질과 접촉 특성이 우수한 물질인 크롬(Cr) 또는 몰리브덴(Mo) 등으로 이루어진 상부막(221, 241, 261)으로 이루어진 게이트선(22), 게이트 패드(24) 및 게이트 전극(26)을 포함하는 게이트 배선(22, 24, 26)이 형성되어 있다. 그리고 게이트 배선(22, 24, 26)은 절연기판(10) 상부에 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터인가 받는 게이트 배선과 동일한 구조로서 하부막(280), 상부막(281)으로 이루어진 유지 전극(28)을 포함한다. 유지전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.Similar to the first embodiment, the lower layers 220, 240, and 260 made of aluminum-based conductive materials such as Al-Nd and chromium (material having excellent contact properties with other materials) are formed on the insulating substrate 10. Gate wirings 22, 24, 26 including a gate line 22, a gate pad 24, and a gate electrode 26 made of upper layers 221, 241, and 261 made of Cr) or molybdenum (Mo) or the like. Is formed. The gate wirings 22, 24, and 26 have the same structure as the gate wirings that are parallel to the gate lines 22 on the insulating substrate 10 and receive a voltage such as a common electrode voltage input to the common electrode of the upper plate from the outside. The storage electrode 28 includes the lower layer 280 and the upper layer 281. The sustain electrode 28 overlaps the conductor pattern 68 for the sustain capacitor connected to the pixel electrode 82 to be described later to form a sustain capacitor which improves the charge retention capability of the pixel, and the pixel electrode 82 and the gate line to be described later. If the holding capacity generated by the overlap of (22) is sufficient, it may not be formed.

게이트 배선(22, 24, 26)과 유지 전극(28) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 있다.A gate insulating film 30 made of silicon nitride (SiNx) is formed on the gate wirings 22, 24, and 26 and the storage electrode 28.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.Semiconductor patterns 42 and 48 made of semiconductors such as hydrogenated amorphous silicon are formed on the gate insulating layer 30, and silicon doped with n-type impurities such as phosphorus (P) is heavily doped on the semiconductor patterns. An ohmic contact layer pattern or an intermediate layer pattern 55, 56, 58 is formed.

저항성 접촉층 패턴(55, 56 ,58) 위에는 저저항을 가지는 알루미늄 합금 또는 다른 물질과 접촉 특성이 우수한 물질인 크롬(Cr) 또는 몰리브덴(Mo) 등으로 이루어진 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. 데이터 배선(62, 64, 65, 66, 68)은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선의 분지인 박막 트랜지스터의 소스 전극(65), 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66) 및 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가하는 데이터 패드(68), 그리고 유지 전극(28) 상부의 유지 축전기용 도전체 패턴(64)도 포함한다. 유지 전극(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다. On the ohmic contact layer patterns 55, 56, and 58, data lines 62, 64, 65, and 66 made of chromium (Cr) or molybdenum (Mo), which are materials having excellent contact properties with aluminum alloys having low resistance or other materials. , 68). The data lines 62, 64, 65, 66, and 68 are formed in the data line 62 formed in the vertical direction, the source electrode 65 of the thin film transistor which is a branch of the data line, the gate electrode 26, or the channel portion of the thin film transistor. A data pad 68 connected to one end of the drain electrode 66 and the data line 62 of the thin film transistor positioned opposite to the source electrode 65 with respect to (C) to apply an image signal from the outside; Also included is a conductor pattern 64 for a storage capacitor over the electrode 28. When the sustain electrode 28 is not formed, the conductor pattern 64 for the storage capacitor is also not formed.

접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선과 완전히 동일한 모양을 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 65, 68)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다.The contact layer patterns 55, 56, and 58 serve to lower the contact resistance between the semiconductor patterns 42 and 48 below and the data lines 62, 64, 65, 66, and 68 above them. Have exactly the same shape. That is, the data line part intermediate layer pattern 55 is the same as the data line parts 62, 65 and 68, the drain electrode intermediate layer pattern 56 is the same as the drain electrode 66, and the storage capacitor intermediate layer pattern 58 is It is the same as the conductor pattern 64 for holding capacitors.

한편, 반도체 패턴 (42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터의 채널부(C)에서는 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터의 반도체 패턴(42)은 이곳에서 끊이지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.The semiconductor patterns 42 and 48 have the same shape as the data lines 62, 64, 65, 66, and 68 and the ohmic contact layer patterns 55, 56, and 58 except for the channel portion C of the thin film transistor. Doing. Specifically, the semiconductor capacitor 48 for the storage capacitor, the conductor pattern 68 for the storage capacitor, and the contact layer pattern 58 for the storage capacitor have the same shape, but the source electrode 65 in the channel portion C of the thin film transistor. ) And the drain electrode 66 are separated, and the data line intermediate layer 55 and the contact layer pattern 56 for the drain electrode are also separated, but the semiconductor pattern 42 of the thin film transistor is continuously connected here. Create a channel.

데이터 배선(62, 64, 65, 66, 68) 상부에는 질화규소나 아크릴계 따위의 유기 절연 물질로 이루어진 보호막(70)이 형성되어 있고, 이 보호막(70)에는 드레인 전극(66), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)의 알루미늄 계열의 도전 물질을 드러내는 접촉 구멍(76, 73, 74)을 가지고 있으며, 게이트 절연막(30)과 게이트 패드(24)와 접하고 있는 접촉 구멍(72)을 가지고 있다.A passivation layer 70 made of an organic insulating material such as silicon nitride or acrylic is formed on the data lines 62, 64, 65, 66, and 68, and the drain layer 66 and the data pad 68 are formed on the passivation layer 70. And the contact holes 76, 73, and 74 that expose the aluminum-based conductive material of the conductor pattern 64 for the storage capacitor, and are in contact with the gate insulating film 30 and the gate pad 24. Has)

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 IZO(indium tin oxide) 또는 ITO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 그리고 접촉 구멍(74)을 통하여 유지 축전기용 도전체 패턴(64)과 전기적으로 연결되어 화상 신호를 전달한다. 한편, 게이트 패드(24) 및 데이터 패드 (68)는 접촉 구멍(72, 73)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84), 보조 데이터 패드(86)가 형성되어 있으며, 이들은 패드(24, 68)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.On the passivation layer 70, a pixel electrode 82 that receives an image signal from a thin film transistor and generates an electric field together with the electrode of the upper plate is formed. The pixel electrode 82 is made of a transparent conductive material such as indium tin oxide (IZO) or indium tin oxide (ITO), and is held through the contact hole 76 and the drain electrode 66 through the contact hole 74. It is electrically connected to the conductor pattern 64 for the capacitor to transmit the image signal. On the other hand, the gate pad 24 and the data pad 68 are formed with auxiliary gate pads 84 and auxiliary data pads 86 connected to them through contact holes 72 and 73, respectively, which are pads 24. 68) and to protect the pads and the adhesion of the external circuit device, and is not essential, their application is optional.

그러면, 도 11a 내지 도 11c의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대해여 상세하게 도 11a 내지 도 11c와 도 12a 내지 도 18c를 참고하여 설명하기로 한다.Next, a method of manufacturing a thin film transistor substrate for a liquid crystal display device having the structure of FIGS. 11A through 11C using four masks will be described in detail with reference to FIGS. 11A through 11C and 12A through 18C. do.

먼저, 도 12a 내지 12c에 도시한 바와 같이, Al-Nd을 하부막(220, 240, 260)으로 하고 크롬을 상부막(221, 241, 261)으로 하여 차례로 적층하고 제1 마스크를 이용한 사진 식각 공정으로 절연 기판(10) 위에 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 전극(28)을 포함하는 게이트 배선을 형성한다. First, as shown in FIGS. 12A to 12C, Al-Nd is formed as a lower layer 220, 240, and 260, and chromium is formed as an upper layer 221, 241, and 261, and photo etching is performed using a first mask. In the process, a gate wiring including a gate line 22, a gate pad 24, a gate electrode 26, and a storage electrode 28 is formed on the insulating substrate 10.

다음, 도 13a 및 13b에 도시한 바와 같이, 화학 기상 증착법을 이용하여 게이트 절연막(30), 반도체층(40), 중간층(50)을 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착한 다음, 알루미늄 또는 알루미늄 합금 또는 크롬으로 이루어진 도전체층(60)을 차례로 스퍼터링 등의 방법으로 1,500Å 내지 3,000Å 정도로 증착을 한다. Next, as shown in FIGS. 13A and 13B, the gate insulating film 30, the semiconductor layer 40, and the intermediate layer 50 are respectively 1,500 kV to 5,000 kPa, 500 kPa to 2,000 kPa, 300 kPa to 600 kPa using chemical vapor deposition. After the continuous deposition to a thickness of, the conductor layer 60 made of aluminum, aluminum alloy or chromium is deposited by 1,500 kPa to 3,000 kPa in the order of sputtering or the like.

다음, 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다. 이어, 제2 마스크를 통하여 감광막(110)에 빛을 조사하고 현상을 하여 도 14b 및 14c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C)인 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. Next, the photosensitive film 110 is applied thereon with a thickness of 1 μm to 2 μm. Subsequently, the photoresist 110 is irradiated with light through a second mask and developed to form photoresist patterns 112 and 114 as shown in FIGS. 14B and 14C. At this time, among the photoresist patterns 112 and 114, the first portion 114 positioned between the source electrode 65 and the drain electrode 66, which is the channel portion C of the thin film transistor, is the data wiring portion A, that is, the data wiring. The thickness of the second portion 112 is smaller than that of the second portion 112 positioned at the portion where the 62, 64, 65, 66, and 68 are to be formed.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.As such, there may be various methods of varying the thickness of the photoresist layer according to the position. In order to control the light transmittance in the A region, a slit or lattice-shaped pattern is mainly formed or a translucent film is used.

이때, 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.At this time, the width of the slit is preferably smaller than the resolution of the exposure machine used during exposure, in the case of using a semi-transparent film may use a thin film having a different transmittance or a different thickness in order to control the transmittance when manufacturing a mask.

이와 같이 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. 다음 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남는다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 이런 경우는 피해야 한다.When the light is irradiated to the photosensitive film through the mask, the polymers are completely decomposed at the part directly exposed to the light, and the polymers are not completely decomposed because the amount of light is small at the part where the slit pattern or the translucent film is formed. In the area covered by, the polymer is hardly decomposed. When the next photoresist film is developed, only the portion where the polymer molecules are not decomposed is left, and a thinner photoresist film is left at the center portion where the light is not irradiated. In this case, if the exposure time is extended, all molecules are decomposed, and this should be avoided.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하며 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않은 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.The thin photoresist film 114 is formed by using a photoresist film made of a reflowable material, and is exposed to a conventional mask that is divided into a part that can completely transmit light and a part that cannot completely transmit light, and then develops and ripples. It can also be formed by making a part of the photosensitive film flow to the part in which the photosensitive film does not remain.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.Subsequently, etching is performed on the photoresist pattern 114 and the underlying layers, that is, the conductor layer 60, the intermediate layer 50, and the semiconductor layer 40. In this case, the data line and the lower layer of the data line remain in the data wiring portion A, and only the semiconductor layer should remain in the channel portion C, and the upper three layers 60, 50, 40 must be removed to expose the gate insulating film 30.

먼저, 도 15a 및 15b에 도시한 것처럼 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 거의 식각되지 않은 조건에서 행하는 것이 좋다. 그러나, 건식 식각의 경우에는 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않은 조건을 찾기가 쉽지 않기 때문에 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 제1 부분(114)이 제거되어 도전체층(60)이 드러나지 말아야 한다.First, as shown in FIGS. 15A and 15B, the exposed conductor layer 60 of the other portion B is removed to expose the lower intermediate layer 50. In this process, either a dry etching method or a wet etching method may be used. In this case, only the conductor layer 60 may be etched, and the photoresist patterns 112 and 114 may be performed under almost no etching conditions. However, in the case of dry etching, since only the conductor layer 60 is etched and the photoresist patterns 112 and 114 are not easily found, the photoresist patterns 112 and 114 may also be etched together. In this case, the thickness of the first portion 114 is thicker than that of the wet etching, so that the first portion 114 is removed so that the conductor layer 60 is not exposed.

이렇게 하면, 도 15a 및 15b에 도시한 것처럼, 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(64)만이 남고 기타 부분(B)의 도전체층은 모두 제거되어 그 하부의 중간층(50)이 드러난다. 이때, 남은 도전체 패턴(64, 67)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다.In this way, as shown in Figs. 15A and 15B, only the source / drain conductor pattern 67 and the storage capacitor conductor pattern 64 remain, and all the conductor layers of the other portion B are removed so that the intermediate layer thereunder. 50 is revealed. In this case, the remaining conductor patterns 64 and 67 are the same as those of the data lines 62, 64, 65, 66, and 68 except that the source and drain electrodes 65 and 66 are connected without being separated. .

다음, 도 16a 및 16b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때에는 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)이 동시에 식각되며, 게이트 절연막(30)은 식각되지 않은 조건에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다.Next, as shown in FIGS. 16A and 16B, the exposed intermediate layer 50 of the other portion B and the semiconductor layer 40 below it are simultaneously removed by the dry etching method together with the first portion 114 of the photosensitive film. do. In this case, the photoresist patterns 112 and 114, the intermediate layer 50, and the semiconductor layer 40 are simultaneously etched, and the gate insulating layer 30 should be performed under an unetched condition, and in particular, the photoresist patterns 112 and 114 and the semiconductors are etched. It is desirable to etch under conditions where the etch ratio to layer 40 is approximately equal.

이렇게 하면, 도 16a 및 16b에 도시한 바와 같이 채널부(114)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 데이터 배선부(A)의 제2 부분(112) 또한 식각되므로 두께가 얇아지며, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 여기서 도면 번호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 표시한다.This removes the first portion 114 of the channel portion 114 to reveal the source / drain conductor patterns, as shown in FIGS. 16A and 16B, and the intermediate layer 50 and the semiconductor layer of the other portion B. 40 is removed to expose the gate insulating film 30 below. On the other hand, since the second portion 112 of the data wiring portion A is also etched, the thickness becomes thin. At this stage, the semiconductor patterns 42 and 48 are completed. Reference numerals 57 and 58 denote intermediate layer patterns under the source / drain conductor patterns 67 and intermediate layer patterns under the storage capacitor conductor patterns 64, respectively.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴에 남아있는 감광막 찌꺼기를 제거한다.Subsequently, ashing removes the photoresist residue remaining on the source / drain conductor pattern of the channel part C.

다음, 도 17a 및 17b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67), 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 중간층 패턴(57)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. Next, as illustrated in FIGS. 17A and 17B, the source / drain conductor pattern 67 of the channel portion C and the source / drain intermediate layer pattern 57 below are etched and removed. In this case, the etching may be performed only by dry etching with respect to both the source / drain conductor pattern 67 and the intermediate layer pattern 57, and the wet / interface pattern 57 may be wet-etched with respect to the source / drain intermediate layer pattern 57. ) May be performed by dry etching.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66 ,68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.In this way, the source electrode 65 and the drain electrode 66 are separated, thereby completing the data lines 62, 64, 65, 66, and 68 and the contact layer patterns 55, 56, and 58 under the data lines.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.Finally, the second photoresist layer 112 remaining in the data wiring portion A is removed. However, the removal of the second portion 112 may be made after removing the conductor pattern 67 for the channel portion C source / drain and before removing the intermediate layer pattern 57 thereunder.

이와 같이 하여 데이터 배선(62, 64, 65, 66, 68)을 형성한 다음에, 도 18a 내지 도 18c에 도시한 바와 같이 화학 기상 증착법으로 유기 절연 물질을 스핀 코팅하여 3,000Å 이상의 두께를 가지는 보호막(70)을 형성한다. 다음, 그 위에 감광막을 도포한 후, 제3 마스크를 통하여 빛을 조사한 다음에 현상하면 감광막 패턴이 형성된다. 이어 보호막(70)을 건식 식각으로 행하여 게이트 패드(24), 데이터 패드(64), 드레인 전극(66) 및 유지 축전기용 도전체 패턴(68)을 드러내어 접촉구멍(72, 73, 74, 76)을 형성한다. 이 단계에서, 접촉 구멍(72, 73, 74, 76) 내부에 유기 절연 물질의 일부가 잔류하기도 한다. 이어, 본 발명의 제1 실시예와 같이, 보호막(70)에 Cl2/O2 또는 HCl/O2를 포함한 기체를 이용하여 플라스마 처리를 실시한다. 이때, 접촉 구멍(72, 73, 74, 76)을 통하여 드러난 크롬막 일부가 식각될 수 있다. 이어, O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정을 실시한다. 이를 통하여 접촉 구멍(72, 73, 74, 76) 내부에 잔류하는 유기 절연 물질을 제거하여 접촉부의 접촉 저항을 감소시킬 수 있다. 이때, 보호막(70)의 표면 거칠기가 증가하여 이후의 공정에서 형성하는 투명 도전막과 보호막(70)과의 접착력을 향상시킬 수 있다.After forming the data lines 62, 64, 65, 66, and 68 in this manner, as shown in FIGS. 18A to 18C, spin coating an organic insulating material by chemical vapor deposition to obtain a protective film having a thickness of 3,000 kPa or more. Form 70. Next, after the photosensitive film is applied thereon, light is irradiated through the third mask and then developed to form a photosensitive film pattern. Next, the protective film 70 is dry-etched to expose the gate pad 24, the data pad 64, the drain electrode 66, and the conductive pattern 68 for the storage capacitor to expose the contact holes 72, 73, 74, and 76. To form. At this stage, some of the organic insulating material may remain inside the contact holes 72, 73, 74, and 76. Subsequently, as in the first embodiment of the present invention, plasma treatment is performed using gas containing Cl 2 / O 2 or HCl / O 2 in the protective film 70. In this case, a portion of the chromium film exposed through the contact holes 72, 73, 74, and 76 may be etched. Then, dry cleaning using an O 2 plasma or wet cleaning using an etching solution containing HNO 3, such as an etching solution of Al or Cr, is performed. Through this, the organic insulating material remaining in the contact holes 72, 73, 74, and 76 may be removed to reduce the contact resistance of the contact portion. At this time, the surface roughness of the protective film 70 is increased to improve the adhesion between the transparent conductive film formed in a later step and the protective film 70.

다음, 도 11a 및 11c에 도시한 바와 같이, 400Å 내지 500Å 두께의 ITO층을 증착하고 제4 마스크를 사용하여 식각하여 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(88)를 형성한다.Next, as shown in FIGS. 11A and 11C, an ITO layer having a thickness of 400 μs to 500 μs is deposited and etched using a fourth mask to etch the pixel electrode 82, the auxiliary gate pad 84, and the auxiliary data pad 88. Form.

이러한 본 발명의 제4 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리되어 제조 공정을 단순화할 수 있다. In the fourth embodiment of the present invention, the data wirings 62, 64, 65, 66, and 68 and the contact layer patterns 55, 56, and 58 and the semiconductor pattern 42 below the data wirings 62, 64, 65, 66, and 68, as well as the effects of the first embodiment. , 48) may be formed using a single mask, and the source electrode 65 and the drain electrode 66 may be separated in this process to simplify the manufacturing process.

이와 같이, 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서는 보호막에 Cl2/O2 또는 HCl/O2 기체를 이용하여 플라스마 처리 후, O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정으로 접촉 구멍 내부에 잔류하는 유기 절연 물질을 제거함으로써 접촉부의 접촉 저항을 감소시킬 수 있다. 그리고, 박막 트랜지스터 기판에 컬러 필터를 박막 트랜지스터와 함께 형성함으로써 두 기판의 정렬 오차를 고려하지 않아도 되므로 개구율을 향상시킬 수 있다.As described above, in the method of manufacturing a thin film transistor substrate for a liquid crystal display according to an exemplary embodiment of the present invention, after plasma treatment using Cl 2 / O 2 or HCl / O 2 gas in a protective film, dry cleaning using an O 2 plasma or an etching solution of Al or Cr As described above, the contact resistance of the contact portion may be reduced by removing the organic insulating material remaining in the contact hole by wet cleaning using an etchant including HNO 3. In addition, since the color filter is formed on the thin film transistor substrate together with the thin film transistor, the alignment error of the two substrates does not have to be taken into account, so that the aperture ratio may be improved.

Claims (7)

절연 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,Forming a gate wiring including a gate line, a gate electrode, and a gate pad on the insulating substrate, 상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계,Forming a gate insulating film covering the gate wiring; 상기 게이트 전극의 게이트 절연막 상부에 반도체 패턴을 형성하는 단계,Forming a semiconductor pattern on the gate insulating layer of the gate electrode; 상기 반도체 패턴 또는 상기 게이트 절연막 상부에 데이터선과 소스 전극, 드레인 전극 및 데이터 패드를 포함하는 데이터 배선을 형성하는 단계,Forming a data line including a data line, a source electrode, a drain electrode, and a data pad on the semiconductor pattern or the gate insulating layer; 상기 데이터 배선 및 상기 반도체 패턴을 덮는 보호막을 도포하는 단계,Applying a passivation layer covering the data line and the semiconductor pattern; 상기 보호막의 일부를 제거하여 상기 드레인 전극을 드러내는 제1 접촉 구멍을 형성하는 단계,Removing a portion of the passivation layer to form a first contact hole exposing the drain electrode; 상기 보호막에 Cl2/O2 또는 HCl/O2 기체를 이용하여 플라스마 처리를 실시하는 단계,Performing a plasma treatment on the protective film using Cl 2 / O 2 or HCl / O 2 gas; 상기 플라스마 처리를 실시한 상기 보호막에 O2 플라스마를 이용한 건식 세정 또는 Al 또는 Cr의 식각액과 같이 HNO3을 포함하는 식각액을 이용한 습식 세정 중 적어도 하나를 실시하는 단계, 그리고Performing at least one of dry cleaning using an O 2 plasma or wet cleaning using an etchant containing HNO 3, such as an etching solution of Al or Cr, to the protective film subjected to the plasma treatment; and 상기 제1 접촉 구멍을 통해 드러난 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고,Forming a pixel electrode connected to the drain electrode exposed through the first contact hole, 상기 데이터 배선과 상기 반도체 패턴은 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 The data line and the semiconductor pattern are formed by a photolithography process using one photoresist pattern. 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The manufacturing method of the thin film transistor substrate for liquid crystal display devices. 제1항에서,In claim 1, 상기 보호막은 산화 규소나 질화 규소에서 선택된 무기 절연 물질 또는 BCB(benzocyclobutene), PFCB(perfluorocyclobutene), 아크릴계 수지(acryl)에서 선택된 유기 절연 물질 중 적어도 하나를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.The passivation layer may include at least one of an inorganic insulating material selected from silicon oxide or silicon nitride, or an organic insulating material selected from benzocyclobutene (BCB), perfluorocyclobutene (PFCB), and acrylic resin (acryl). . 제1항에서,In claim 1, 상기 보호막은 상기 데이터 패드 및 상기 게이트 패드를 각각 드러내는 제2 및 제3 접촉 구멍을 가지고 있고,The passivation layer has second and third contact holes exposing the data pad and the gate pad, respectively; 상기 제2 및 제3 접촉 구멍을 통해 상기 데이터 패드 및 게이트 패드와 각각 연결되어 있는 보조 데이터 패드 및 보조 게이트 패드를 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And forming an auxiliary data pad and an auxiliary gate pad connected to the data pad and the gate pad, respectively, through the second and third contact holes. 제1항에서,In claim 1, 상기 절연 기판 위에 블랙 매트릭스 및 컬러 필터를 형성하는 단계, 및Forming a black matrix and a color filter on the insulating substrate, and 상기 블랙 매트릭스 및 상기 컬러 필터를 덮는 절연막을 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And forming an insulating film covering the black matrix and the color filter. 제1항에서, In claim 1, 상기 게이트 배선 및 데이터 배선의 상부 또는 하부에 크롬막을 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.And forming a chromium film on or below the gate wiring and the data wiring. 제1항에서,In claim 1, 상기 감광막 패턴을 하나의 마스크를 사용하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.A method of manufacturing a thin film transistor substrate for a liquid crystal display device, wherein the photosensitive film pattern is formed using one mask. 제6항에서,In claim 6, 상기 게이트 절연막, 상기 반도체 패턴 및 상기 데이터 배선의 형성 단계는Forming the gate insulating film, the semiconductor pattern and the data wiring 상기 게이트 절연막, 반도체층 및 도전층을 차례로 증착하는 단계,Sequentially depositing the gate insulating film, the semiconductor layer, and the conductive layer, 상기 도전층 위에 감광막을 도포하는 단계,Applying a photoresist film on the conductive layer, 상기 감광막을 노광하여 제1 두께를 가지는 제1 부분 및 상기 제1 두께보다 두꺼운 제2 부분을 가지는 감광막 패턴과 상기 감광막이 제거된 제3 부분을 형성하는 단계,Exposing the photoresist to form a photoresist pattern having a first portion having a first thickness and a second portion thicker than the first thickness, and a third portion from which the photoresist is removed; 상기 제3 부분 아래에 위치하는 상기 도전층과 상기 반도체층을 식각하는 단계,Etching the conductive layer and the semiconductor layer under the third portion; 상기 제1 부분 및 그 아래에 위치하는 상기 도전층을 차례로 제거하여 상기 데이터 배선 및 반도체 패턴을 형성하는 단계, 그리고Sequentially removing the first portion and the conductive layer positioned below the first portion to form the data line and the semiconductor pattern, and 상기 감광막 패턴을 제거하는 단계Removing the photoresist pattern 를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.Method of manufacturing a thin film transistor substrate for a liquid crystal display device comprising a.
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