KR100925369B1 - Circuit for control of precharge and semiconductor memory device including the same - Google Patents

Circuit for control of precharge and semiconductor memory device including the same Download PDF

Info

Publication number
KR100925369B1
KR100925369B1 KR1020070134653A KR20070134653A KR100925369B1 KR 100925369 B1 KR100925369 B1 KR 100925369B1 KR 1020070134653 A KR1020070134653 A KR 1020070134653A KR 20070134653 A KR20070134653 A KR 20070134653A KR 100925369 B1 KR100925369 B1 KR 100925369B1
Authority
KR
South Korea
Prior art keywords
signal
sense amplifier
bank active
control signal
precharge
Prior art date
Application number
KR1020070134653A
Other languages
Korean (ko)
Other versions
KR20090066908A (en
Inventor
이상희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070134653A priority Critical patent/KR100925369B1/en
Publication of KR20090066908A publication Critical patent/KR20090066908A/en
Application granted granted Critical
Publication of KR100925369B1 publication Critical patent/KR100925369B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명에 따른 프리차지 제어회로는 센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부, 상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부 및 상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어 신호로 출력하는 출력부를 포함한다.

Figure R1020070134653

The precharge control circuit according to the present invention includes a bank active signal transfer unit for determining transfer of a bank active signal in synchronization with a sense amplifier driving control signal, a delay unit for delaying a signal transmitted from the bank active signal transfer unit, and the delay unit. And an output unit for converting the bank active signal according to the output and outputting the bank active signal as a precharge control signal.

Figure R1020070134653

Description

프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치{Circuit for control of precharge and semiconductor memory device including the same}Precharge control circuit and semiconductor memory device having the same {Circuit for control of precharge and semiconductor memory device including the same}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 프리차지 시점을 결정하는 로우 액티브 신호를 발생하는 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly, to a precharge control circuit for generating a low active signal for determining a precharge point, and a semiconductor memory device having the same.

일반적으로, 디램(DRAM)에서 오토 프리차지 모드가 실행되면, 로우 액티브(Row Active)가 스펙에 정해진 시간 내에 완료되어야 한다. 이러한 로우 액티브 시간(tRAS)은 회로 내부 딜레이에 의해서 결정되며, 지연 신호를 피드백 받아 일정한 지연 시간 이후에 로우 액티브 신호는 비활성화된다. 이후 로우 액티브 신호가 비활성화 상태를 유지하는 구간이 로우 프리차지 시간(tRP)으로 정해진다. In general, when auto precharge mode is executed in DRAM, the row active must be completed within the time specified in the specification. The low active time tRAS is determined by an internal circuit delay, and the low active signal is deactivated after a predetermined delay time by receiving a delay signal. Thereafter, the period in which the low active signal is kept inactive is determined as the low precharge time tRP.

도 1을 참조하면, 종래의 프리차지 제어회로(10)는 뱅크 액티브 신호가 인에이블 되면, 프리차지 제어회로(10)는 뱅크 액티브 신호를 소정시간만큼 지연시키고 래치하여 프리차지 시점을 결정하는 프리차지 제어신호 TRASMINb를 생성한다. Referring to FIG. 1, in the conventional precharge control circuit 10, when the bank active signal is enabled, the precharge control circuit 10 delays and latches the bank active signal by a predetermined time to determine a precharge time. Generate the charge control signal TRASMINb.

상기 프리차지 제어신호는 프리차지 블럭(미도시)으로 전달되어서, 프리차지 명령 신호가 뜨도록 하여 프리차지 시점의 결정을 제어함으로써, 로우 액티브 시 간(tRAS)을 보장하도록 해준다.The precharge control signal is transmitted to a precharge block (not shown), so that the precharge command signal is generated to control the determination of the precharge time point, thereby ensuring a low active time tRAS.

여기서, 종래의 프리차지 제어회로(10)의 제 1 지연단(20)과 제 2 지연단(30)은 외부 환경(PVT: Process, Voltage, Temperature)에 의한 변형을 줄이기 위해 RC 지연 회로를 사용하고 있다.Here, the first delay stage 20 and the second delay stage 30 of the conventional precharge control circuit 10 use an RC delay circuit to reduce deformation caused by external environment (PVT: Process, Voltage, Temperature). Doing.

하지만, 이러한 RC 지연회로는 레이아웃상에서 큰 비중의 면적을 차지한다. 또한, 오토 프리차지를 제어하는 경우, 뱅크 수에 따라 프리차지 제어회로가 구비되어야 하기 때문에, 종래의 프리차지 제어회로는 칩의 넷 다이를 감소시키고, 셀 효율을 떨어뜨리는 원인으로 작용한다. However, this RC delay circuit occupies a large area in the layout. In addition, when controlling the auto precharge, the precharge control circuit must be provided according to the number of banks, so that the conventional precharge control circuit reduces the net die of the chip and acts as a cause of lowering cell efficiency.

본 발명에 의하면, 레이아웃 효율을 증가시키고, 칩의 넷 다이를 증가시킬 수 있는 프리차지 제어회로 및 이를 구비하는 반도체 메모리 장치를 제공한다. According to the present invention, there is provided a precharge control circuit capable of increasing layout efficiency and increasing a net die of a chip, and a semiconductor memory device having the same.

본 발명에 따른 프리차지 제어회로는 센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부; 상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부; 및 상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어 신호로 출력하는 출력부;를 포함한다. The precharge control circuit according to the present invention includes a bank active signal transfer unit configured to determine transfer of a bank active signal in synchronization with a sense amplifier driving control signal; A delay unit delaying a signal transmitted from the bank active signal transfer unit; And an output unit converting the bank active signal according to the output of the delay unit and outputting the bank active signal as a precharge control signal.

이중, 상기 뱅크 액티브 신호 전달부는 상기 센스앰프 구동 제어신호로서 센스앰프를 오버 드라이브하기 위한 신호를 이용함이 바람직하다. The bank active signal transfer unit preferably uses a signal for over-driving a sense amplifier as the sense amplifier driving control signal.

또한, 상기 뱅크 액티브 신호 전달부는 상기 센스앰프 구동 제어신호로서 센스앰프를 정상 드라이브하기 위한 신호를 이용할 수 있다. The bank active signal transfer unit may use a signal for driving the sense amplifier normally as the sense amplifier driving control signal.

그리고, 상기 지연부는 고정된 상기 프리차지 제어신호의 지연량에서 상기 센스앰프 구동 제어신호를 이용한 지연량을 뺀 만큼의 지연량을 갖음이 바람직하다. The delay unit preferably has a delay amount equal to the delay amount of the fixed precharge control signal minus the delay amount using the sense amplifier driving control signal.

본 발명에 따른 반도체 메모리 장치는 뱅크 액티브 신호가 인에이블되면, 센스앰프의 풀업 구동을 위한 복수의 센스앰프 구동 제어신호를 생성하는 센스앰프 구동 제어신호 인에이블부; 및 상기 뱅크 액티브 신호를 복수의 상기 센스앰프 구동 제어신호 중 어느 하나에 동기시켜, 프리차지 시점을 결정하는 프리차지 제어신호를 생성하는 프리차지 제어부;를 포함한다. According to another aspect of the present invention, there is provided a semiconductor memory device including: a sense amplifier driving control signal enable unit configured to generate a plurality of sense amplifier driving control signals for pull-up driving of a sense amplifier when a bank active signal is enabled; And a precharge control unit configured to generate a precharge control signal for determining a precharge time point by synchronizing the bank active signal with any one of a plurality of the sense amplifier driving control signals.

이중, 상기 프리차지 제어부는 상기 센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부;와 상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부; 및 상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어신호로 출력하는 출력부;를 포함할 수 있다. The precharge control unit may include a bank active signal transfer unit configured to determine transfer of a bank active signal in synchronization with the sense amplifier driving control signal, and a delay unit to delay a signal transmitted from the bank active signal transfer unit; And an output unit converting the bank active signal according to the output of the delay unit and outputting the bank active signal as a precharge control signal.

그리고, 상기 프리차지 제어부는 상기 센스앰프 구동 제어신호로서 센스앰프를 오버 드라이브하기 위한 신호를 이용함이 바람직하다. The precharge control unit preferably uses a signal for over-driving a sense amplifier as the sense amplifier driving control signal.

또한, 상기 프리차지 제어부는 상기 센스앰프 구동 제어신호로서 센스앰프를 정상 드라이브하기 위한 신호를 이용함이 바람직하다. In addition, the precharge control unit preferably uses a signal for driving a sense amplifier normally as the sense amplifier driving control signal.

그리고, 상기 지연부는 고정된 상기 프리차지 제어신호의 지연량에서 상기 센스앰프 구동 제어신호를 이용한 지연량을 뺀 만큼의 지연량을 갖음이 바람직하다. The delay unit preferably has a delay amount equal to the delay amount of the fixed precharge control signal minus the delay amount using the sense amplifier driving control signal.

본 발명에 따른 반도체 메모리 장치의 프리차지 제어방법은 메모리 셀이 액티브된 상태에서 뱅크 액티브 신호가 생성되고, 상기 뱅크 액티브 신호에 연동하여 센스앰프를 구동시키기 위한 센스앰프 구동 제어신호가 인에이블되며, 상기 뱅크 액티브 신호는 상기 센스 앰프 구동 제어신호에 동기되며, 소정 시간 지연된 후 프리차지가 수행되게 한다.In the precharge control method of a semiconductor memory device according to the present invention, a bank active signal is generated when a memory cell is activated, and a sense amplifier driving control signal for driving a sense amplifier in conjunction with the bank active signal is enabled. The bank active signal is synchronized with the sense amplifier driving control signal and allows precharge to be performed after a predetermined time delay.

본 발명에 의하면, 프리차지 제어신호를 생성하기 위한 지연회로의 면적 비중을 줄임으로써, 칩의 넷 다이를 증가시키며, 셀 효율을 높일 수 있다.According to the present invention, by reducing the area specific gravity of the delay circuit for generating the precharge control signal, the net die of the chip can be increased and the cell efficiency can be increased.

본 발명은 프리차지 시점을 결정하기 위한 프리차지 제어신호를 생성함에 있어서, 센스 앰프 구동 제어신호를 이용한 지연회로를 구현함으로써, 프리차지 제어회로가 칩에서 차지하는 면적 비중을 줄일 수 있는 회로를 제시한다. The present invention provides a circuit that can reduce the area specific area occupied by a chip by implementing a delay circuit using a sense amplifier driving control signal in generating a precharge control signal for determining a precharge point. .

구체적으로, 도 2를 참조하면, 본 발명의 반도체 메모리 장치는 뱅크 액티브 신호 생성부(100), 워드라인 신호 인에이블부(200), 제 1 센스앰프 제어신호 인에이블부(300), 제 2 센스앰프 제어신호 인에이블부(400) 및 프리차지 제어신호 생성부(500)를 포함한다. Specifically, referring to FIG. 2, in the semiconductor memory device of the present invention, the bank active signal generator 100, the word line signal enable unit 200, the first sense amplifier control signal enable unit 300, and the second And a sense amplifier control signal enable unit 400 and a precharge control signal generator 500.

액티브 모드시 뱅크 액티브 신호 생성부(100)에서 뱅크 액티브 신호 BA_EN가 인에이블되면, X addess와의 마진 확보를 위해 워드라인 신호 인에이블부(200)에서 일정 시간이 지연된 후 워드라인 인에이블 신호 WL_EN가 생성된다. When the bank active signal BA_EN is enabled in the bank active signal generation unit 100 in the active mode, the word line enable signal WL_EN is delayed after a predetermined time delay in the word line signal enable unit 200 to secure a margin with X addess. Is generated.

이어서, 워드라인 인에이블 신호 WL_EN가 생성된 이후, 제 1 센스앰프 제어신호 인에이블부(300)는 센스앰프(미도시)를 접지전압 VSS 레벨로 구동시키기 위한 제 1 NMOS 제어신호 SAN, 전원전압 VDD 레벨로 오버 드라이브하기 위한 제 1 PMOS 제어신호 SAP1을 생성한다. Subsequently, after the word line enable signal WL_EN is generated, the first sense amplifier control signal enable unit 300 performs a first NMOS control signal SAN and a power supply voltage to drive a sense amplifier (not shown) to the ground voltage VSS level. A first PMOS control signal SAP1 for overdrive to the VDD level is generated.

그리고, 제 2 센스앰프 제어신호 인에이블부(400)는 제 1 PMOS 제어신호 SAP1이 디스에이블됨과 동시에 센스앰프를 코어 전압 VCORE 레벨로 구동하기 위한 제 2 PMOS 제어신호 SAP2를 생성한다. The second sense amplifier control signal enable unit 400 generates a second PMOS control signal SAP2 for driving the sense amplifier to the core voltage VCORE level while the first PMOS control signal SAP1 is disabled.

한편, 뱅크 액티브 동작 후 리드 위드 오토 프리차지(Read with auto precharge) 명령이 인가되면, 프리차지 제어회로(500)는 로우 액티브 시간(tRAS) 이후에 프리차지 시점을 결정하는 프리차지 제어신호 TRASMINb를 출력한다. 이 프리차지 제어 신호 TRASMINb는 오토 프리차지 블럭(미도시)으로 전달되어, 프리차지 제어회로(500)에 의한 지연 후에 프리차지 명령 신호 Precharge command가 수행되게 한다. Meanwhile, when a read with auto precharge command is applied after the bank active operation, the precharge control circuit 500 may apply the precharge control signal TRASMINb to determine the precharge time point after the low active time tRAS. Output The precharge control signal TRASMINb is transmitted to an auto precharge block (not shown), so that the precharge command signal Precharge command is performed after a delay by the precharge control circuit 500.

자세하게는, 프리차지 제어회로(500)는 제 2 센스앰프 제어신호 SAP2에 동기되어 뱅크 액티브 신호 BA의 전달을 결정하는 뱅크 액티브 신호 전달부(520), 뱅크 액티브 신호 전달부(520)에서 전달되는 신호를 일정 시간 지연시키는 지연부(540) 및 지연부(540)의 출력과 뱅크 액티브 신호를 래치시켜서 프리차지 제어신호 TRASMINb로 출력하는 출력부(560)를 포함한다. In detail, the precharge control circuit 500 is transferred from the bank active signal transfer unit 520 and the bank active signal transfer unit 520 which determine the transfer of the bank active signal BA in synchronization with the second sense amplifier control signal SAP2. A delay unit 540 for delaying the signal for a predetermined time, and an output unit 560 for latching the output of the delay unit 540 and the bank active signal and outputting the precharge control signal TRASMINb.

뱅크 액티브 신호 전달부(520)는 뱅크 액티브 신호 생성부(100)로부터 전달받은 뱅크 액티브 신호 BA_EN를 제 2 센스앰프 제어신호 인에이블부(400)로부터 전달받은 제 2 센스앰프 제어신호 SAP2에 동기하여 출력하며, 인버터(IV1, IV2)와 낸드 게이트(ND1)로 구성될 수 있다. The bank active signal transmitter 520 synchronizes the bank active signal BA_EN received from the bank active signal generator 100 with the second sense amplifier control signal SAP2 received from the second sense amplifier control signal enable unit 400. The output unit may include an inverter IV1 and IV2 and a NAND gate ND1.

뱅크 액티브 신호 전달부(520)는 도 1에 도시된 종래의 프리차지 제어회로(10)와 비교하여, 제 1 RC 지연단(20) 대신 제 2 센스앰프 제어신호 SAP2를 이용함으로써, 동일한 지연량을 구현하며, RC 지연 회로를 제거함으로써 그만큼의 면적을 확보할 수 있다. The bank active signal transfer unit 520 uses the second sense amplifier control signal SAP2 instead of the first RC delay stage 20 in comparison with the conventional precharge control circuit 10 shown in FIG. By eliminating the RC delay circuit, the area can be secured.

지연부(540)는 고정된 로우 액티브 시간 tRAS 중 상기 언급한 제 1 RC 지연단(20)의 지연량을 대체한 즉, 뱅크 액티브 신호 인에이블 시점으로부터 제 2 센스앰프 제어신호 SAP2가 인에이블된 시점까지의 시간을 뺀 차이만큼의 지연량을 갖도록 구성하며, 인버터들(IV3, IV4, IV5), RC 지연단(542) 및 낸드 게이트(ND2)로 구성될 수 있다. The delay unit 540 replaces the delay amount of the first RC delay stage 20 mentioned above during the fixed low active time tRAS, that is, the second sense amplifier control signal SAP2 is enabled from the bank active signal enable time. It may be configured to have a delay amount equal to a difference minus the time to the viewpoint, and may be composed of inverters IV3, IV4, and IV5, an RC delay stage 542, and a NAND gate ND2.

예를 들어, 로우 액티브 시간 tRAS이 최소한 35ns만큼 보장되어야 한다면,뱅크 액티브 시점으로부터 제 2 센스앰프 제어신호 SAP2가 인에이블되는 시점까지의 시간이 25ns라고 할 때, RC 지연단(542)은 10ns만큼의 지연량을 구비하면 된다. 따라서, 25ns만큼의 지연량을 구현하기 위한 지연 회로의 면적을 확보할 수 있다. For example, if the low active time tRAS is to be guaranteed at least 35 ns, when the time from the bank active time to the time when the second sense amplifier control signal SAP2 is enabled is 25 ns, the RC delay stage 542 is 10 ns. What is necessary is just to provide the delay amount of. Therefore, the area of the delay circuit for realizing a delay amount of 25 ns can be secured.

출력부(560)는 신호 입력부(520)와 제 2 지연부(560)로부터 출력되는 신호들을 일정시간 동안 유지시키는 RS 래치(ND4, ND5)와 두 개의 인버터(IV9, IV10)로 구성되며, 최종적으로 다음 단계의 오토 프리차지 블럭(미도시)로 로우 액티브 신호를 전달시켜 오토 프리차지 시점이 결정되게 한다.The output unit 560 is composed of an RS latch (ND4, ND5) and two inverters (IV9, IV10) for maintaining the signals output from the signal input unit 520 and the second delay unit 560 for a predetermined time, and finally As a result, a low active signal is transmitted to the next auto precharge block (not shown) to determine the auto precharge time.

출력부(560)는 뱅크 액티브 신호 생성부(100)로부터 전달된 뱅크 액티브 신호 BA_EN를 일정 시간 지연시키고, 상기 언급한 지연부(540)에 의해 지연된 신호를 래치함으로써, 프리차지 제어신호 TRASMINb를 생성한다. The output unit 560 generates a precharge control signal TRASMINb by delaying the bank active signal BA_EN transmitted from the bank active signal generator 100 for a predetermined time and latching the signal delayed by the above-described delay unit 540. do.

이러한 출력부(560)는 뱅크 액티브 신호 BA_EN를 전달받는 인버터들(IV6, IV7,IV8)과 낸드 게이트(ND3), 지연부(540)로부터 전달된 신호와 낸드 게이트(ND3)로부터 전달된 신호를 래치하는 두 낸드 게이트(ND4, ND5) 및 상기 래치된 신호를 프리차지 제어신호 TRASMINb로 출력하는 인버터들(IV9, IV10)로 구성될 수 있다. The output unit 560 transmits the signals transmitted from the inverters IV6, IV7 and IV8 receiving the bank active signal BA_EN, the NAND gate ND3 and the delay unit 540, and the signal transferred from the NAND gate ND3. Two NAND gates ND4 and ND5 for latching and inverters IV9 and IV10 for outputting the latched signal as the precharge control signal TRASMINb.

도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치의 프리차지 제어회 로(500)가 뱅크 액티브 신호 BA_EN가 인에이블된 시점으로부터 제 2 센스앰프 제어신호 SAP2가 인에이블된 시점까지의 시간(A)을 프리차지 제어신호 TRASMINb를 생성하기 위한 지연량으로 이용함을 알 수 있다. Referring to FIG. 3, the time from the time when the precharge control circuit 500 of the semiconductor memory device according to the present invention is enabled is the bank active signal BA_EN to the time when the second sense amplifier control signal SAP2 is enabled. ) Is used as a delay amount for generating the precharge control signal TRASMINb.

이상에서 살펴본 바와 같이, 본 발명은 센스앰프 구동 제어신호를 입력으로 하여 로우 액티브 시간을 보장하고 프리차지 시점을 결정하는 프리차지 제어신호를 생성하기 위한 지연량으로 이용함으로써, 이에 상응하는 지연 회로만큼의 면적을 확보하며, 넷 다이를 증가시키고, 셀 효율을 증가시킬 수 있다. As described above, the present invention uses the sense amplifier driving control signal as an input to use a delay amount for guaranteeing a low active time and generating a precharge control signal for determining a precharge point, thereby providing a corresponding delay circuit. It is possible to secure the area, increase the net die, and increase the cell efficiency.

또한, 본 발명은 코어 동작을 위한 지연단을 공유함으로써, 로우 액티브 시간과 코어 동작 타이밍을 일원화하여 불량을 최소화할 수 있는 장점이 있다.In addition, the present invention has the advantage of minimizing failure by unifying the low active time and the core operation timing by sharing the delay stage for the core operation.

도 1은 종래의 반도체 메모리 장치를 도시한 도면.1 illustrates a conventional semiconductor memory device.

도 2는 본 발명에 따른 반도체 메모리 장치를 도시한 도면. 2 illustrates a semiconductor memory device according to the present invention.

도 3은 동작에 따른 타이밍 다이어그램.3 is a timing diagram according to the operation;

Claims (10)

센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부;A bank active signal transfer unit configured to determine transfer of the bank active signal in synchronization with the sense amplifier driving control signal; 상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부; 및A delay unit delaying a signal transmitted from the bank active signal transfer unit; And 상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어 신호로 출력하는 출력부;An output unit converting the bank active signal according to an output of the delay unit and outputting the bank active signal as a precharge control signal; 를 포함하는 프리차지 제어회로.Precharge control circuit comprising a. 제 1 항에 있어서, The method of claim 1, 상기 뱅크 액티브 신호 전달부는The bank active signal transfer unit 상기 센스앰프 구동 제어신호로서 센스앰프를 오버 드라이브하기 위한 신호를 이용하는 프리차지 제어회로.And a signal for over-driving a sense amplifier as the sense amplifier driving control signal. 제 1 항에 있어서, The method of claim 1, 상기 뱅크 액티브 신호 전달부는The bank active signal transfer unit 상기 센스앰프 구동 제어신호로서 센스앰프를 정상 드라이브하기 위한 신호를 이용하는 프리차지 제어회로. And a signal for driving a sense amplifier normally as the sense amplifier driving control signal. 제 1 항에 있어서,The method of claim 1, 상기 지연부는The delay unit 고정된 상기 프리차지 제어신호의 지연량에서 상기 센스앰프 구동 제어신호를 이용한 지연량을 뺀 만큼의 지연량을 갖는 프리차지 제어회로. And a delay amount equal to the fixed delay amount of the precharge control signal minus the delay amount using the sense amplifier driving control signal. 뱅크 액티브 신호가 인에이블되면, 센스앰프의 풀업 구동을 위한 복수의 센스앰프 구동 제어신호를 생성하는 센스앰프 구동 제어신호 인에이블부; 및 A sense amplifier driving control signal enable unit configured to generate a plurality of sense amplifier driving control signals for pull-up driving of the sense amplifier when the bank active signal is enabled; And 상기 뱅크 액티브 신호를 복수의 상기 센스앰프 구동 제어신호 중 어느 하나에 동기시켜, 프리차지 시점을 결정하는 프리차지 제어신호를 생성하는 프리차지 제어부;A precharge controller configured to generate a precharge control signal for determining a precharge time point by synchronizing the bank active signal with any one of a plurality of sense amplifier drive control signals; 를 포함하는 반도체 메모리 장치.Semiconductor memory device comprising a. 제 5 항에 있어서, The method of claim 5, wherein 상기 프리차지 제어부는The precharge control unit 상기 센스앰프 구동 제어신호에 동기되어 뱅크 액티브 신호의 전달을 결정하는 뱅크 액티브 신호 전달부;와 상기 뱅크 액티브 신호 전달부에서 전달되는 신호를 지연하는 지연부; 및 상기 지연부의 출력에 따라서 상기 뱅크 액티브 신호를 변환하여 프리차지 제어신호로 출력하는 출력부;를 포함하는 반도체 메모리 장치.A bank active signal transfer unit configured to determine transfer of a bank active signal in synchronization with the sense amplifier driving control signal, and a delay unit to delay a signal transmitted from the bank active signal transfer unit; And an output unit converting the bank active signal according to the output of the delay unit and outputting the bank active signal as a precharge control signal. 제 5 항에 있어서, The method of claim 5, wherein 상기 프리차지 제어부는 The precharge control unit 상기 센스앰프 구동 제어신호로서 센스앰프를 오버 드라이브하기 위한 신호 를 이용하는 프리차지 제어회로.And a signal for over-driving a sense amplifier as the sense amplifier driving control signal. 제 5 항에 있어서, The method of claim 5, wherein 상기 프리차지 제어부는The precharge control unit 상기 센스앰프 구동 제어신호로서 센스앰프를 정상 드라이브하기 위한 신호를 이용하는 프리차지 제어회로. And a signal for driving a sense amplifier normally as the sense amplifier driving control signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 지연부는The delay unit 고정된 상기 프리차지 제어신호의 지연량에서 상기 센스앰프 구동 제어신호를 이용한 지연량을 뺀 만큼의 지연량을 갖는 프리차지 제어회로.And a delay amount equal to the fixed delay amount of the precharge control signal minus the delay amount using the sense amplifier driving control signal. 메모리 셀이 액티브된 상태에서 뱅크 액티브 신호가 생성되고, The bank active signal is generated while the memory cell is activated. 상기 뱅크 액티브 신호에 연동하여 센스앰프를 구동시키기 위한 센스앰프 구동 제어신호가 인에이블되며,A sense amplifier driving control signal for driving a sense amplifier in association with the bank active signal is enabled, 상기 뱅크 액티브 신호는 상기 센스 앰프 구동 제어신호에 동기되며, 소정 시간 지연된 후 프리차지가 수행되게 하는 반도체 메모리 장치의 프리차지 제어방법. And pre-charging the bank active signal in synchronization with the sense amplifier driving control signal and performing a precharge after a predetermined time delay.
KR1020070134653A 2007-12-20 2007-12-20 Circuit for control of precharge and semiconductor memory device including the same KR100925369B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070134653A KR100925369B1 (en) 2007-12-20 2007-12-20 Circuit for control of precharge and semiconductor memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070134653A KR100925369B1 (en) 2007-12-20 2007-12-20 Circuit for control of precharge and semiconductor memory device including the same

Publications (2)

Publication Number Publication Date
KR20090066908A KR20090066908A (en) 2009-06-24
KR100925369B1 true KR100925369B1 (en) 2009-11-09

Family

ID=40994847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070134653A KR100925369B1 (en) 2007-12-20 2007-12-20 Circuit for control of precharge and semiconductor memory device including the same

Country Status (1)

Country Link
KR (1) KR100925369B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196350B2 (en) 2013-12-31 2015-11-24 SK Hynix Inc. Active control device, semiconductor device and system including the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170036195A (en) 2015-09-23 2017-04-03 에스케이하이닉스 주식회사 Semiconductor device and semiconductor system

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060106343A (en) * 2005-04-08 2006-10-12 주식회사 하이닉스반도체 Row active time control circuit in semiconductor memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060106343A (en) * 2005-04-08 2006-10-12 주식회사 하이닉스반도체 Row active time control circuit in semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196350B2 (en) 2013-12-31 2015-11-24 SK Hynix Inc. Active control device, semiconductor device and system including the same

Also Published As

Publication number Publication date
KR20090066908A (en) 2009-06-24

Similar Documents

Publication Publication Date Title
KR100757926B1 (en) Circuit and method for controlling sense amplifier in semiconductor memory apparatus
JP4758228B2 (en) Latency control circuit for semiconductor memory device
CN111192612B (en) Apparatus and method for reducing row address to column address latency
JP2004253038A (en) Semiconductor storage device
US10872648B2 (en) Apparatuses and methods for reducing row address to column address delay
JP2012104196A (en) Semiconductor device
TW200534281A (en) Pseudo SRAM having combined synchronous and asynchronous mode resister set
KR20150080261A (en) Active control device and semiconductor device including the same
JP2004335078A (en) Memory device capable of adjusting bit line sensing margin time for test mode, its bit line sense amplifying method and controller
US20050135172A1 (en) Semiconductor memory device for reducing write recovery time
US10902899B2 (en) Apparatuses and method for reducing row address to column address delay
KR100925369B1 (en) Circuit for control of precharge and semiconductor memory device including the same
US6636455B2 (en) Semiconductor memory device that operates in synchronization with a clock signal
US10541008B2 (en) Apparatuses and methods for reducing row address to column address delay for a voltage threshold compensation sense amplifier
JP2008097804A (en) Voltage controller and control method
US7263026B2 (en) Semiconductor memory device and method for controlling the same
KR20100032113A (en) Semiconductor memory device and sense amplifier control method using it
KR101082106B1 (en) Bank Active Signal Generation Circuit
KR100695512B1 (en) Semiconductor memory device
KR20140060684A (en) Circuit for generating overdrive pulse and column selecting pulse of a semiconductor memory apparatus
US20080080273A1 (en) Over-drive control signal generator for use in semiconductor memory device
KR100980403B1 (en) Auto Refresh Control Circuit and Semiconductor Memory Apparatus using the same
KR100781854B1 (en) Semiconductor memory device
KR20140146331A (en) Data strobe control device
KR100772541B1 (en) Semiconductor memory device and driving method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee