KR100925310B1 - 고 완화율 및 저 적층 결함 밀도를 갖는 박막 ｓｇｏｉ웨이퍼를 형성하는 방법 - Google Patents

고 완화율 및 저 적층 결함 밀도를 갖는 박막 ｓｇｏｉ웨이퍼를 형성하는 방법 Download PDF

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Abstract

실리콘 게르마늄 온 절연체 (SGOI) 구조물을 형성하는 방법. SiGe 층(104)이 SOI 웨이퍼(102, 100) 상에 증착된다 (300). SiGe 및 Si 층의 열적 혼합이 실행되어 (302) 고 완화율 및 저 적층 결함 밀도를 갖는 두꺼운 SGOI(106)를 형성한다. 다음에 SiGe 층(110)은 원하는 최종 두께로 박막화된다 (306). Ge 농도, 완화양 및 적층 결함 밀도는 박막화 프로세스에 의해서 변경되지 않는다. 따라서 고 완화율과 저 적층 결함 밀도를 갖는 얇은 SGOI 막이 성취된다. 다음에 Si 층(112)이 SGOI 웨이퍼 상에 증착된다. 박막화 방법은 저온 (550-700℃)의 HIPOX 또는 증기 산화, 에피택시 챔버 내에서의 HCl 에칭, 또는 CMP를 포함한다. HIPOX 또는 증기 산화 박막화로 인한 거친 SiGe 표면은 터치-업 CMP, 변형된 Si 증착 동안의 수소 베이크 및 SiGe 버퍼층 성장, HCl, DCS 및 GeH4의 가스 혼합물로 수소 분위기에서 웨이퍼 가열을 행하는 것으로 평활화된다.
SiGe-온-절연체 (SGOI), Si-온-절연체 (SOI), 열적 혼합, 적층 결함 밀도, 완화된 SiGe 층

Description

고 완화율 및 저 적층 결함 밀도를 갖는 박막 ＳＧＯＩ 웨이퍼를 형성하는 방법{METHOD OF FORMING THIN SGOI WAFERS WITH HIGH RELAXATION AND LOW STACKING FAULT DEFECT DENSITY}
본 발명은 일반적으로 실리콘 게르마늄 (Si1 - xGex 간략하게 SiGe로 언급) 온 절연체 (SGOI) 구조물에 관한 것으로, 더욱 특히는 얇은 고 완화 SiGe 층과 저 적층 결함 밀도를 갖는 SGOI 구조물을 형성하는 개선된 방법에 관한 것이다.
변형된(strained) Si 상보형 금속 산화물 반도체 (complementary metal oxide semiconductor;CMOS) 어플리케이션에서, 완화된 SiGe 상에 증착된 Si는 장력 변형되어 N형 전계 효과 트렌지스터 (NFET) 및 P형 전계 효과 트랜지스터 (PFET) 둘 다에 대해 채널 재료로 이용된다. NFET는 0.6%의 변형시 이동성이 상당히 증가하게 되지만; PFET의 이동성 증가에는 1.2% 보다 큰 변형이 필요하다. Si 온 절연체(SOI) 상의 CMOS와 유사하게, 매립 산화물 (BOX) 상의 Si/SiGe 박막이 고 성능의 소자에 매우 유용하다. 부가하여, Si 및 SiGe 재료에서의 적층 결함은 소스 투 드레인 단락(source to drain shorts)을 유발하므로 최소화되어야 한다.
현재 기술 상태의 예로는, 미국 특허 출원 공개 번호 2002/0185686이 부정규형 에피텍셜 SiGe 층을 SOI의 상부 상에 성장시키고, 이 층 아래로 경 원소의 이온을 주입하고, 완화 어닐링을 실행하여 SGOI 층을 제작하는 프로세스를 개시한다. 미국 특허 출원 공개 번호 2002/0168802는 조합된 SiGe/SOI 구조물을 제조하기 위한 프로세스를 기재하고 있으며, 여기에서 SOI의 상부층은 SiGe로 변환된 다음에 어닐링된다.
SGOI 웨이퍼를 제조하는 가장 좋은 방법 중 하나는 열적 혼합이다. 열적 혼합에서, 부정규형 SiGe 막이 SOI 웨이퍼 상에 증착되고, 고온 산화 (1200℃ 내지 1300℃)로 SiGe를 하지 Si와 혼합하고, SiGe를 완화시켜, 동시에 SiGe를 더 얇게 만든다. 열적 혼합 동안, Ge는 고온에서 산화물로부터 거부되므로, SiGe 막에서의 Ge의 양은 실질적으로 보존되게 된다. 예를 들어, 초기 SOI의 두께가 400Å 보다 크면 SOI 상에서의 600Å, 17%의 SiGe는 400Å, 25% SGOI, 또는 1000Å, 10% SGOI로 혼합될 수 있다.
그러나, 열적 혼합 이후의 SGOI 막은 보통 100% 완화되지 않는다. 상기 예에서, 400Å 25% SGOI는 오직 60%만 완화되는데, 이는 이 기판 상에 증착된 Si에 대해 약 0.6% 변형을 유발한다. 1.2% 변형을 얻기 위해서, SGOI에 대해 오직 60% 완화만 성취되는 경우 50%의 SiGe 막을 필요로 하게 된다. 이 고 농도의 SiGe 막은 저 농도의 재료에 비해서 많은 부가의 재료 문제와 CMOS 프로세스 집적 문제를 안고 있으며, 바람직하지 않다. 따라서, 비교적 낮은 농도이지만 고 완화율을 갖는 SiGe가 필요하다.
본 발명은 얇은 고 완화율의 SiGe 층과 저 적층 결함 밀도를 갖는 SGOI 구조물을 형성하는 개선된 방법을 제공하는 것으로 이들 문제를 해결한다. 본 발명에 따르면, SGOI 구조물을 형성하는 방법은 SOI 웨이퍼 상에 SiGe 층을 증착하는 것으로 시작된다. 다음에, 본 발명은 SiGe 층을 하지 Si 층과 혼합하고 SiGe 층 내에 변형을 부분적으로 완화하는 열적 혼합 프로세스를 실행한다. 열적 혼합 프로세스는 보통 산화 분위기에서 실행되며 산화양은 열적 혼합 이후에 SiGe 두께를 조절하는 데에 이용될 수 있다. 본 발명은 SiGe 층을 원하는 최종 두께로 박막화한다. 이 박막화 프로세스는 Ge 농도, 완화양 및 적층 결함 밀도를 변경되지 않게 유지한다. 이렇게 본 발명은 고 완화율 및 저 적층 결함 밀도를 갖는 SGOI 박막을 성취할 수가 있다. 표면 평활화 프로세스는 박막화 이후에 행해진다. 마지막으로, 본 발명은 얇은 SGOI 웨이퍼 상에 Si를 증착한다.
SiGe 층을 열적 혼합하는 프로세스는 산화 분위기에서 SiGe 층을 약 1200℃ 내지 1300℃로 가열하는 단계를 포함한다. 이 고온 산화 프로세스 동안, Ge 원자가 산화물에서 거부되어 산화물 아래의 SiGe 층에 축적되게 된다. 박막화 프로세스는 SiGe 층을 비선택적으로 얇게 하여 SiGe 층 내의 Si와 Ge를 기존의 몰 농도에 따라 제거되게 한다. 더욱 구체적으로 설명하면, 박막화 프로세스는 700℃ 미만의 온도에서 행해지는 고압 산화 (HIPOX) 프로세스, 700℃ 미만의 온도에서 행해지는 증기 산화 프로세스, HCl 에칭 프로세스, 또는 화학 기계적 연마 (CMP) 프로세스일 수 있다. 산화 박막화 프로세스가 이용되는 경우, SiGe 층은 박막화 이후에 평활화 프로세스로 평활화되고, 15Å 미만, 바람직하게는 10Å 미만의 표면 거칠기를 갖는다.
본 발명의 이들 및 그 외 형태 및 목적은 이하의 상세 설명 및 첨부한 도면을 참조하여 고찰하면 더 쉽게 이해될 것이다. 그러나, 본 발명의 특정 실시예는 이들의 상세 설명들을 나타내는 것으로 예시를 위한 것이지 제한하고자 하는 것이 아님을 이해해야 한다. 많은 변경 및 수정들이 본 발명의 영역내에 그 정신에서 벗어나지 않고 행해질 수 있으며, 본 발명은 모든 이들 변경을 포함하는 것이다.
본 발명은 도면을 참조한 다음 상세 설명으로부터 잘 이해될 것이다:
도 1은 열적 혼합 이후의 SGOI의 잔여 변형과 SiGe 두께 간의 관계를 나타낸다.
도 2는 Ge 농도와 SiGe 두께에 의존하는 SiGe 완화율을 나타낸다.
도 3은 SGOI의 적층 결함 밀도과 SiGe 두께 간의 관계를 나타낸다.
도 4 내지 9는 본 발명에서 구현되는 기본 처리 단계를 설명하는 개략도 (단면으로)이다.
도 10은 본 발명의 바람직한 방법을 설명하는 흐름도이다.
본 발명 및 이의 여러 특성 및 장점들은 첨부한 도면에서 기재되고 다음 설명에서 상세하게 기재되는 비제한적인 실시예를 참조하여 더욱 상세히 설명된다. 도면에서 설명되는 특성들은 반드시 비례적으로 그려진 것은 아님에 유의해야 한다. 공지의 구성 요소 및 처리 기술들에 대한 설명은 본 발명을 불필요하게 모호하게 하지 않도록 생략되었다. 여기에서 이용되는 예시는 단지 본 발명이 실행될 수 있는 방법의 이해를 돕고 또한 당업자들이 본 발명을 실행할 수 있도록 하기 위 한 것이다. 따라서, 예시들을 본 발명의 영역을 제한하는 것으로 해석되어서는 안될 것이다.
도 1은 열적 혼합 이후의 SGOI의 잔여 변형과 SiGe 두께 간의 관계를 나타낸다. 점선 곡선은 실험 데이터를, 실선 곡선은 이론 데이터를 나타낸다. 도 1은 변위 형성이 SiGe 막의 변형을 감소시키고 변형 에너지가 새로운 변위를 형성하는 데에 필요한 레벨 미만이 될 때 까지, 막이 완화되는 것을 나타내고 있다. 이론과 실험 데이터는 500Å의 SiGe 두께 아래에서는 잘 맞는다. 500Å 미만에서 실험 데이터는 더 많은 잔여의 변형을 나타내고, 따라서 이론으로 예측되는 것 보다 덜 완화된다. 도 2는 이미 지적한 바와 같이, Ge 농도 및 SiGe 두께에 의존하는 SGOI 완화율을 나타낸다. 실험 데이터는 SiGe 막 두께가 500Å 미만일 때 이론으로 예측한 것 보다 덜 완화된 것을 나타내고 있다. 이들 데이터는 임의의 Ge 농도에 대해서, SiGe 막 두께가 증가하면 완화율은 증가하는 것을 나타낸다. 예를 들어, 20%의 SiGe에 대해, 이론은 200Å SiGe 막에 대해 30%의 완화율을, 1000Å SiGe 막에 대해서는 80%의 완화율을 예측한다.
도 3은 본 발명자에 의해 얻어진 SGOI의 적층 결함 밀도 (결정 구조물의 원자 배열의 에러와 연관되는 평면형 결함)과 SiGe 두께 간의 관계를 나타낸다. SiGe 막의 두께가 150Å 만큼 증가되면, 적층 결함 밀도는 크기의 십분의 일만큼 감소하게 된다. 예를 들어, 본 발명에서 SGOI는 1×104㎠ 미만 (바람직하게는 1×102/㎠ 미만)의 적층 결함을 갖는다.
따라서, 고 완화율과 저 적층 결함 밀도를 갖는 SGOI 재료를 얻기 위해서 열 적 혼합 이후에 두꺼운 SGOI를 갖는 것이 바람직하다. 그러나, 상술된 바와 같이, 고성능의 소자는 고 완화된 SiGe를 갖는 얇은 최종 Si/SiGe 막을 필요로 하는데, 이는 종래의 열적 혼합으로는 성취하기가 어렵다. 본 발명은 두꺼운 열적 혼합 SiGe 층을 박막화함으로써 SGOI 구조물에 관한 열적 혼합 프로세스의 한계점을 극복한다.
더욱 구체적으로 설명하면, 도 4에 나타낸 바와 같이, 본 발명은 먼저 SOI(102 및 100) 상에 SiGe 층(104)를 증착하고, 여기에서 102는 Si 층을 100은 매립 산화물 (BOX)이다. SiGe 층(104)는 균일의 Ge 농도를 가지거나, Si 버퍼층이나 캡층을 포함하는 것과 같이, 막 두께를 따라 Ge 농도 변형을 가질 수 있다.
다음에, 도 5에서 나타낸 바와 같이, 본 발명은 1200℃ 내지 1300℃의 온도 범위의 산화 분위기에서 SiGe와 Si 층의 열적 혼합을 실행하고, 이는 SiGe와 Si를 혼합하며, 동시에 혼합된 SiGe 층을 산화 및 박막화하고, 동시에 SiGe 층 내의 변형을 부분 완화시킨다. 열적 혼합의 결과, 부분 완화된 SiGe 층(106)이 BOX(100)의 상부 상에 바로 형성되고, 산화물 층(108)이 SiGe 층의 상부에 형성된다. 내부 산화물이 열 산화 동안 발생할 수도 있으며; 그 결과, BOX(100)의 두께는 열 산화 이후 증가한다. 이 고온 산화 프로세스 동안, Ge는 산화물로부터 거부되므로, SiGe 층(106) 내의 Ge 양은 도 4에서의 SiGe 층(104)과 거의 동일하다.
도 6에서 나타낸 바와 같이, 본 발명은 플루오르화 수소산 에칭으로 산화물 층(108)을 제거한다. 이 프로세스의 에천트의 예로는 10:1 HF:H2O 용액이 있다. 다음에, 도 7에서 나타낸 바와 같이, 본 발명은 SiGe 층(106)를 원하는 최종 두께까지 비선택적으로 박막화하고; 이 박막화 SiGe 층은 도 7에서 층(110)으로 도시되어 있다. 이 비선택적 박막화는 게르마늄 농도, 완화양 및 적층 결함 밀도를 변경되지 않게 한다. 다시 말해, 박막화 프로세스는 완화된 SiGe 층 내의 Si와 Ge이 비례적으로 제거되도록 SiGe 층을 비선택적으로 얇게 한다. 이렇게 본 발명은 고 완화율 및 저 적층 결함 밀도를 갖는 얇은 SOGI 막을 성취할 수가 있다. 여기에서는 SiGe 층을 비선택적으로 박막화하기 위해 네 가지 다른 프로세스를 논의하고 있지만, 당업자라면 추가의 방법도 이용될 수 있다는 것이 이해될 것이다.
제1 방법으로, 550℃ 내지 700℃의 온도 범위에서의 HIPOX 프로세스가 SiGe 층(106)를 비선택적으로 산화하는 데에 이용된다. 프로세스 압력은 통상 1ATM 내지 50ATM이고, 바람직하게는 5ATM 내지 20ATM이다. 통상 증기가 산화 레이트를 증가시키기 위해 도입된다. 산화 이후, 산화물이 HF 에칭으로 제거된다. 제2 방법으로, 550℃ 내지 700℃의 온도 범위에서의 대기압 또는 감압 증기 산화 프로세스가 SiGe 층(106)을 비선택적으로 산화하는 데에 이용된다. 산화 이후, 산화물이 HF 에칭으로 제거된다. 제3 방법에서, 에피택시 챔버 내에서 인시츄(in-situ) HCl 에칭이 SiGe 층(106)을 박막화하는 데에 이용된다. 이 에칭은 통상의 에피택시 사전 세정에 이어, 변형된 Si 증착 이전에 행해진다. 이 에칭 프로세스는 1 내지 760Torr 사이의 압력, 700 내지 900℃ 사이의 온도 및 50sccm 내지 10slm 사이의 HCl 유량에서 실행된다. 제4 방법으로, 화학 기계적 연마 (CMP) 프로세스가 SiGe 층(106)을 박막화하는 데에 이용된다.
제1 및 제2 방법으로 설명된 바와 같이, 산화 방법으로 박막화된 SiGe 층(110)은 통상 매우 거칠다. AFM에 의해 측정된 RMS은 통상 20 내지 50Å의 표면 거칠기를 나타낸다. 도 8에 나타낸 바와 같이, SiGe 층(110)의 표면 거칠기를 15Å 미만으로, 바람직하게는 10Å 미만으로 감소시키기 위해 평활화 프로세스를 이용한다. 다음의 세 평활화 방법이 당업자에게는 이해되는 바와 같이 이용될 수 있다.
제1 방법으로, 표면 거칠기는 10Å 미만으로 감소하기 위해 터치-업(touch-up) CMP를 이용한다. 터치-업 CMP 동안 제거된 SiGe는 통상 200Å 미만, 바람직하게는 100Å 이하이다.
제2 방법으로, 변형된 Si 증착 이전에 인시츄 수소 베이크 및 SiGe 버퍼층 성장을 이용하여 SiGe의 표면 거칠기를 15Å 미만으로, 바람직하게는 10Å 미만으로 감소시킨다. 수소 베이크 프로세스는 통상 700℃ 내지 900℃의 온도 범위, 바람직하게는 750℃ 내지 850℃에서, 1Torr 내지 300Torr의 압력에서, 바람직하게는 5Torr 내지 80Torr에서, 30초 내지 300초 동안, 바람직하게는 60초 내지 120초 동안 실행된다. SiGe 버퍼는 SiH4 및 GeH4를 소스 가스로 이용하여 550℃ 내지 700℃의 온도에서, 또는 DCS 및 GeH4를 소스 가스로 이용하여 700℃ 내지 850℃의 온도에서 20 내지 500Å, 바람직하게는 50 내지 200Å가 성장된다.
제3 방법에서, 인시츄 평활화 프로세스는 700℃ 내지 900℃의 온도에서 HCl, DCS 및 GeH4의 가스 혼합물로 수소 분위기에서 웨이퍼를 가열하여 이용된다. 이 프로세스는 SiGe 에칭과 증착 프로세스를 실행하여 SiGe 표면을 평활화한다.
마지막으로, 도 9에서 나타낸 바와 같이, 본 발명은 박막화된 SGOI 웨이퍼 상에 변형된 Si(112)를 증착한다. Si 층은 통상 50 내지 300Å의 두께를 갖는다.
도 10은 본 발명을 플로우챠트 형태로 나타낸다. 더욱 구체적으로, 본 발명은 먼저 SOI 웨이퍼 상에 SiGe 층을 증착한다 (300). 다음에, 본 발명은 절연체 상에 부분 완화된 SiGe를 형성하기 위해 SiGe 및 Si 층의 열적 혼합을 실행한다 (302). 상술된 바와 같이, SiGe와 Si 층을 열적으로 혼합하는 프로세스는 산화 분위기에서 SiGe 층을 약 1200℃ 내지 1300℃로 가열하는 단계를 포함한다. 다음에 본 발명은 HF 에칭을 이용하여 SGOI 상의 산화물을 제거한다 (304). 비선택적 SiGe 박막화 프로세스를 실행하여 SiGe 두께를 원하는 두께로 감소하도록 한다 (306). 이것은 Ge 농도와 완화양을 SiGe 층의 두께와 상관없이 변경되지 않게 한다. 박막화 프로세스 이후에, SiGe 표면을 평활화한다 (308). 이렇게, 본 발명은 고 완화율, 저 적층 결함 밀도를 갖는 얇은 SGOI 막을 성취할 수가 있다. 마지막으로, 본 발명은 얇은 SGOI 웨이퍼 상에 Si를 증착한다 (310).
본 발명은 SGOI 막을 포함하는 고성능의 반도체 소자의 제조에 적용할 수 있다. 본 발명은 고 완화율 및 저 적층 결함 밀도를 갖는 얇은 SGOI를 얻기 위해서 열적 혼합으로 두꺼운 SGOI를 제조하고 이 두꺼운 SGOI를 박막화하는 전체 프로세스에 관련하여 기재되었다. 그러나, 당업자에게 잘 이해되는 바와 같이, 본 발명에서 기재되는 SiGe 박막화 및 평활화 기술은 막 전달 기술로 형성된 SGOI 웨이퍼와 같이, 미리 형성된 SGOI 웨이퍼에 적용될 수 있다. 이런 막 전달 기술에서, 부분 또는 완전 완화된 SiGe 층은 먼저 제1 웨이퍼 상에 형성된 다음에, 웨이퍼 접착을 이용하여 캐리어 웨이퍼에 전달되고, 절연체 층은 SiGe 층과 캐리어 웨이퍼 간에 형성된다.
본 발명이 바람직한 실시예에 관련하여 기재되었지만, 당업자라면 첨부한 청구범위의 정신 및 영역 내에서 변형을 행할 수 있을 것이다.

Claims (15)

  1. 저 적층 결함 밀도를 갖는 SiGe-온-절연체 (SGOI) 구조물 상에 변형된(strained) Si 층을 형성하는 방법에 있어서:
    절연체 위에 비변형된 Si 층을 갖는 Si-온-절연체 (SOI) 기판을 제공하는 단계;
    상기 Si 층 상에 제1 SiGe 층을 증착하는 단계;
    상기 제1 SiGe 층 및 상기 Si 층을 제1 두께의 완화된 SiGe 층으로 변형하기 위해 상기 제1 SiGe 층을 상기 Si 층과 열적 혼합하는 단계;
    상기 완화된 SiGe 층을 550℃ 내지 700℃의 온도 범위 및 5ATM 내지 20ATM의 압력 범위에서 고압 산화(HIPOX)를 통해 제2 두께로 박막화하는 단계; 및
    상기 완화된 SiGe 층 상에 변형된 Si 층을 증착하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 SiGe 층을 상기 Si 층과 열적 혼합하는 단계는 상기 제1 SiGe 층과 상기 Si 층을 산화 분위기에서 1200℃ 내지 1300℃까지 가열하는 단계를 포함하는 방법.
  3. 제1항에 있어서, 상기 박막화 프로세스는 상기 완화된 SiGe 층 내의 상기 Si와 Ge가 비례적으로 제거되도록 상기 완화된 SiGe 층을 비선택적으로 박막화하는 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 SGOI는 1x104/㎠ 미만의 적층 결함 밀도를 갖는 방법.
  8. 제1항에 있어서, 상기 제2 두께는 1000Å 미만인 방법.
  9. 제1항에 있어서, 상기 SGOI는 60% 보다 더 완화된 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1항에 있어서, 상기 SiGe의 표면 거칠기를 감소시키기 위해 상기 완화된 SiGe 층을 평활화하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서, 상기 평활화 단계는:
    터치-업(touch-up) CMP;
    상기 변형된 Si 층을 증착하기 전의 인시츄 수소 베이크 및 SiGe 버퍼 층 성장; 및
    700℃ 내지 900℃의 온도에서, HCl, DCS 및 GeH4의 가스 혼합물로 수소 분위기에서 상기 완화된 SiGe 층을 가열하는 단계
    중 하나를 포함하는 방법.
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