KR100925144B1 - Method of self-assembling electronic circuitry and circuits formed thereby - Google Patents

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Abstract

본 발명의 회로 형성 방법은 형판을 제공하는 단계와, 상기 형판 상에 반도체 재료를 자가-형성할 수 있게 하는 단계와, 회로를 형성하기 위하여 형판과 반도체 재료 사이에 접속부를 자가-형성할 수 있게 하는 단계를 포함한다. The circuit forming method of the present invention comprises the steps of providing a template, enabling to self-form a semiconductor material on the template, and being able to self-form a connection between the template and the semiconductor material to form a circuit. It includes a step.

Description

전자 회로의 자가-형성 방법 및 이 방법에 의해 형성된 회로{METHOD OF SELF-ASSEMBLING ELECTRONIC CIRCUITRY AND CIRCUITS FORMED THEREBY}METHOD OF SELF-ASSEMBLING ELECTRONIC CIRCUITRY AND CIRCUITS FORMED THEREBY}

본 발명은 전자 회로를 형성하는 형성 방법과, 이 방법을 이용하여 형성되는 전자 회로에 관한 것이다. 보다 구체적으로 말하면, 본 발명은 전자 회로를 자가-형성(self-assemble)할 수 있는 방법과 자가-형성된 전자 회로에 관한 것이다. TECHNICAL FIELD This invention relates to the formation method which forms an electronic circuit, and the electronic circuit formed using this method. More specifically, the present invention relates to a method capable of self-assembling an electronic circuit and to a self-formed electronic circuit.

리소그래피 기법을 이용하여 전자 회로를 형성하는 것은 널리 알려져 있다. 그러나, 이들 전자 회로를 형성하는 데에는 많은 층 형성 단계가 필요하다. 예컨대, 리소그래피 기법을 이용하여 전자 회로를 형성하는 데에는 25번 정도의 많은 마스킹 단계가 포함될 수 있다. 이들 공정을 실행하는 데에는 많은 비용이 소요되고, 각각의 층은 리소그래피 기법으로 전자 회로를 형성하는 제조 공정의 비용을 증대시킨다. It is well known to form electronic circuits using lithographic techniques. However, many layer forming steps are required to form these electronic circuits. For example, the formation of electronic circuitry using lithographic techniques can involve as many as 25 masking steps. It is expensive to implement these processes, and each layer increases the cost of the manufacturing process of forming electronic circuits by lithographic techniques.

회로를 형성하는 전자 소자의 사이즈를 줄이는 것이 또한 유리하다. 소자의 사이즈가 작을수록, 제조하기는 더욱 어려워지고, 소자를 제조하는 데에 보다 많은 비용이 소요된다. 이러한 경향은, 소자가 분자 크기 수준에 근접하게 됨에 따라, 분해능(resolution) 및 정렬에 의해 초래되는 리소그래피 제한에 기인하여 다단계의 리소그래피 방법이 전혀 유효하지 않을 수 있다는 사실로 인하여 더욱 증가하고 있다. 따라서, 분자 크기 수준과 같은 초소형 소자를 최소의 리소그래피 공정으로 형성할 수 있는 것이 유리하다. It is also advantageous to reduce the size of the electronic elements forming the circuit. The smaller the size of the device, the more difficult it is to manufacture and the more expensive it is to manufacture the device. This trend is further increased due to the fact that as the device approaches molecular size levels, multistage lithography methods may not be effective at all due to the lithography limitations caused by resolution and alignment. Thus, it is advantageous to be able to form micro devices such as molecular size levels with minimal lithography process.

본원의 출원인은 미국 특허 제6,262,129호 및 제6,265,021호를 본 명세서에서 전체적으로 참고로 인용하고 있다. Applicants hereby incorporated by reference in their entirety US Patent Nos. 6,262,129 and 6,265,021.

종래 기술의 방법 및 구조와 관련한 상기 및 기타의 문제, 결점 및 결함을 감안하여, 본 발명의 목적은 원자를 유리한 방식으로 결합시키는 구동력을 이용하여 전자 회로를 형성하는 방법 및 구조를 제공하는 것이다. In view of the above and other problems, shortcomings and deficiencies in connection with the prior art methods and structures, it is an object of the present invention to provide a method and structure for forming an electronic circuit using a driving force to couple atoms in an advantageous manner.

본 발명의 목적은 리소그래피 단계의 수를 최소화하는 것이다. 리소그래피를 1회의 리소그래피 단계로 실행하여, 비용을 절감할 수 있는 방법에 대해 설명한다. It is an object of the present invention to minimize the number of lithographic steps. Lithography is performed in one lithography step to describe how cost can be reduced.

본 발명의 일 양태에 따르면, 회로 형성 방법은 형판을 제공하는 단계와, 반도체 재료가 상기 형판 상에 자가-형성될 수 있게 하는 단계와, 회로를 형성하도록 반도체 재료와 형판 사이에 접속부가 자가-형성될 수 있게 하는 단계를 포함한다. According to one aspect of the present invention, a circuit forming method includes the steps of providing a template, allowing a semiconductor material to self-form on the template, and connecting a portion between the semiconductor material and the template to form a circuit. Allowing it to be formed.

본 발명의 다른 양태에 따르면, 회로 형성 방법은 기판 상에 제1 금속층을 형성하는 단계와, 상기 제1 금속층 상에 절연층을 형성하는 단계와, 상기 절연층 상에 제2 금속층을 형성하는 단계와, 상기 제1 금속층의 일측에 제1 반도전성 재료(semi-conductivity type material)를 자가-형성하는 단계와, 어셈블리를 형성하도록 상기 제1 금속층의 타측에 제2 반도전성 재료를 자가-형성하는 단계를 포함한다. According to another aspect of the present invention, a circuit forming method includes forming a first metal layer on a substrate, forming an insulating layer on the first metal layer, and forming a second metal layer on the insulating layer. Self-forming a first semi-conductivity type material on one side of the first metal layer, and self-forming a second semiconducting material on the other side of the first metal layer to form an assembly. Steps.

본 발명의 제3 양태에 따르면, 회로는 형판과, 이 형판에 자가-형성되는(self-assembled) 반도체 재료와, 회로를 형성하도록 상기 반도체 재료와 형판 사이에 자가-형성된 접속부를 포함한다. According to a third aspect of the invention, a circuit comprises a template, a semiconductor material self-assembled to the template, and a self-formed connection between the semiconductor material and the template to form a circuit.

본 발명의 예시적인 실시예는 적어도 하나의 자가-형성 단계를 이용하여 전자 소자를 형성한다. 본 발명의 실시예에 따른 방법은, 원자가 전자 회로를 완성하는 나노와이어 및 트랜지스터를 형성하게 하는 구동력을 인가함으로써 자가-형성 공정(self-assembly process)을 이용하여 분자-사이즈의 트랜지스터와 접속 와이어를 형성한다. 본 발명의 실시예에 따른 방법을 이용하면, 리소그래피 공정을 이용하여 전자 소자를 완성할 필요가 없다. An exemplary embodiment of the present invention uses at least one self-forming step to form an electronic device. The method according to an embodiment of the present invention utilizes a self-assembly process to apply molecular-size transistors and connection wires by applying a driving force to form nanowires and transistors that complete the valence electronic circuit. Form. Using the method according to an embodiment of the present invention, there is no need to complete an electronic device using a lithography process.

본 발명의 다른 실시예는 분자 치수를 갖는 전자 소자를 형성한다. 전자 소자는 나노미터 미만으로부터 수 나노미터에 이르는 사이즈를 가질 수 있는 유기 분자와, 나노미터 미만으로부터 수십 나노미터에 이르는 사이즈의 나노입자를 형성하는 원자의 클러스터(cluster)를 포함할 수 있다. Another embodiment of the invention forms an electronic device having molecular dimensions. Electronic devices may include organic molecules that may have sizes ranging from less than nanometers to several nanometers, and clusters of atoms that form nanoparticles of sizes ranging from less than nanometers to tens of nanometers.

본 발명의 실시예에 따른 방법은 원자, 분자, 또는 이들의 작은 클러스터와 같은 나노입자를 자체적으로 나노와이어로 형성시키는 구동력을 제공하며, 상기 나노와이어는 "셀프-어셈블리(self-assembly)"로 불리는 전자 회로를 완성하며, 이로써 원자를 나노와이어로 형성시키는 구동력을 인가함으로써 전자 소자가 형성된다. "셀프-어셈블리"용의 장(field) 또는 구동력은 분자 상호간의 그리고 표면과의 국부적 상호 인력과 같이 원자 크기 수준으로 있을 수도 있고, 원자 또는 이들의 클러스터가 원하는 위치 및 구조로 배치되게 하는 긴 범위로 있을 수도 있다. 구동력 또는 장은 균일할 수도 있고, 공간적 및 일시적 편차를 가질 수도 있다. 예시적인 장은 직류 전기장(DC field) 또는 교류 전기장(AC field)일 수 있는 전기장이다. 장의 다른 예로는, 광과 같은 전자기장, 화학장(chemical field) 또는 자기장이 포함된다. 이들 장의 조합으로 있을 수도 있다. The method according to an embodiment of the present invention provides a driving force for forming nanoparticles such as atoms, molecules, or small clusters thereof by themselves as nanowires, which are “self-assembly”. It completes an electronic circuit called an electronic device by applying a driving force to form atoms into nanowires. The field or driving force for the "self-assembly" may be at the atomic size level, such as local mutual attraction with the molecules and with the surface, and a long range to allow the atoms or their clusters to be placed in the desired position and structure. It may be. The driving force or field may be uniform and may have spatial and temporal deviations. An exemplary field is an electric field, which may be a DC field or an AC field. Other examples of fields include electromagnetic fields, such as light, chemical fields or magnetic fields. May be a combination of these chapters.

본 발명의 실시예에 따른 방법은 자가-형성되는 전자 회로를 형성한다. 본 발명은 많은 단계를 수반하는 고비용의 리소그래피를 회피하고, 분자 트랜지스터 소자의 이점을 갖고, 금속화를 위한 나노와이어를 형성하고, 필요에 따라 회로 소자 사이에 연결되는 캐패시터를 형성한다. The method according to an embodiment of the present invention forms a self-forming electronic circuit. The present invention avoids costly lithography involving many steps, has the advantages of molecular transistor devices, forms nanowires for metallization, and forms capacitors that are connected between circuit elements as needed.

다른 실시예에 따르면, 본 발명의 자가-형성 방법을 이용하여 와이어의 크로스오버(cross-over)를 형성한다. According to another embodiment, a cross-over of wires is formed using the self-forming method of the present invention.

첨부 도면을 참고로 하는 본 발명의 실시예에 대한 이하의 상세한 설명으로부터 상기 및 기타의 목적, 특징 및 이점을 보다 명확하게 이해할 것이다. The above and other objects, features and advantages will be more clearly understood from the following detailed description of embodiments of the present invention with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명에 따라 전자 인버터를 형성하는 제1 실시예의 방법을 도시하고, 1A-1D show a method of the first embodiment of forming an electronic inverter according to the present invention,

도 2는 도 1a 내지 도 1d의 선 Ⅱ-Ⅱ를 따른 인버터의 횡단면도를 도시하고, FIG. 2 shows a cross-sectional view of the inverter along the line II-II of FIGS. 1A-1D,

도 3은 도 1a 내지 도 1d의 제1 실시예의 방법에 의해 형성된 인버터의 회로도를 도시하고, 3 shows a circuit diagram of an inverter formed by the method of the first embodiment of FIGS. 1A-1D,

도 4는 도 1a 내지 도 1d의 제1 실시예의 방법의 흐름도를 도시하고, 4 shows a flowchart of a method of the first embodiment of FIGS. 1A-1D,

도 5a 내지 도 5e는 본 발명에 따라 전자 논리 낸드(NAND) 게이트를 형성하는 제2 실시예의 방법을 도시하고, 5A-5E illustrate a method of a second embodiment of forming an electronic logic NAND gate in accordance with the present invention,

도 6은 도 5a 내지 도 5e의 제2 실시예의 방법에 의해 형성된 낸드 게이트의 회로도를 도시하고, FIG. 6 shows a circuit diagram of a NAND gate formed by the method of the second embodiment of FIGS. 5A-5E,

도 7은 본 발명의 실시예에 따라 전기장인 구동력을 인가하는 예시적인 제1 방법을 도시하고, 7 shows an exemplary first method of applying a driving force that is an electric field in accordance with an embodiment of the invention,

도 8은 본 발명의 실시예에 따라 전기장인 구동력을 인가하는 예시적인 제2 방법을 도시한다. 8 shows an exemplary second method of applying a driving force that is an electric field in accordance with an embodiment of the invention.

본원의 발명자는 2개의 트랜지스터 인버터 회로를 구성하는 방법을 개시하여 본 발명의 제1 실시예의 방법을 설명하고자 한다. 이하의 설명에서는 특정의 실시예를 예시하고 있지만, 본 명세서에 개시된 실시예의 방법은, 예컨대 생의학 용례의 컴퓨터 또는 센서에 사용되는 많은 다양한 회로에 적용될 수 있다는 것을 이해할 것이다. The inventor of the present application discloses a method of constructing two transistor inverter circuits to describe the method of the first embodiment of the present invention. While the following description illustrates specific embodiments, it will be appreciated that the methods of the embodiments disclosed herein may be applied to many different circuits used in, for example, computers or sensors in biomedical applications.

제1 실시예First embodiment

본 발명에 따른 제1 실시예의 방법과 관련한 도 1a 내지 도 1d, 도 2 및 도 4를 참고하면, 제1 실시예의 방법은 단계 S400에서 시작하고, 단계 S402로 계속되며, 여기서 산화 실리콘과 같은 기판(도시 생략) 또는 절연체가 접지면으로서 사용될 수 있는 도전 평면에 마련된다. 1A-1D, 2 and 4 in connection with the method of the first embodiment according to the present invention, the method of the first embodiment starts at step S400 and continues to step S402 , wherein a substrate such as silicon oxide (Not shown) or an insulator is provided in the conductive plane that can be used as the ground plane.

단계 S404에서, 원 스텝 섀도우 마스크 또는 리소그래피 기법으로 형성된 영역을 사용하여 금속 또는 유기물일 수 있는 도전층을 상기 기판 상에 적층한다. 이러한 층의 예로는 패턴화 골드층(102; 도 1a 참조)이 있다. 골드층(102)은 Ti( 도시 생략)과 같은 접착층 상에 형성될 수 있다. 골드층(102)은 접점(104), 3개의 긴 스트라이프(106) 및 뾰족한 구조(108)를 포함하며, 상기 뾰족한 구조는 외부의 2개의 스트라이프로부터 연장되는 "장 집중부(field concentrator)"로서도 알려져 있다. 본 명세서에서 있어서, 스트라이프는 단지 예시 목적으로 길게 되어 있다. 실제 회로에 있어서, 스트라이프의 형상 및 치수는 인버터가 매립될 수 있는 시스템의 특정 구조에 따라 달라질 것이다. In step S404 , a conductive layer, which may be a metal or an organic material, is laminated on the substrate using a region formed by a one step shadow mask or a lithography technique. An example of such a layer is a patterned gold layer 102 (see FIG. 1A). The gold layer 102 may be formed on an adhesive layer such as Ti (not shown). The gold layer 102 includes a contact 104, three long stripes 106 and a pointed structure 108, which may also be referred to as a "field concentrator" extending from the two outer stripes. Known. In this specification, the stripe is long for illustrative purposes only. In practical circuits, the shape and dimensions of the stripe will depend on the specific structure of the system in which the inverter can be embedded.

단계 S406에서, 산화알루미늄과 같은 절연 박막(110: 도 2 참조)을 골드층(102)의 스트라이프(106)에 형성한다. 이 실시예는 절연 박막(110)으로서 산화알루미늄을 사용하고 있지만, 유기 재료를 포함한 많은 다른 재료를 사용할 수도 있다는 것을 이해할 것이다. In step S406 , an insulating thin film 110 (see FIG. 2) such as aluminum oxide is formed in the stripe 106 of the gold layer 102. Although this embodiment uses aluminum oxide as the insulating thin film 110, it will be appreciated that many other materials, including organic materials, may be used.

공정은 단계 S408로 계속되고, 이 단계에서 금속층(112; 예컨대 알루미늄층)을 형성한다(도 1b 참조). 골드층(102)은 도 1b 및 도 1c에서 파선으로 도시되어 있다. 알루미늄층(112)은 접점(114), 스트라이프(116) 및 장 집중부(118)를 포함한다. 알루미늄층(112)의 스트라이프(116)가 골드층(102)의 스트라이프(106) 위에 적층되고, 알루미늄층(112)의 장 집중부(118)가 골드층(102)의 장 집중부(108) 위에 적층된다. The process continues to step S408 , in which a metal layer 112 (such as an aluminum layer) is formed (see FIG. 1B). The gold layer 102 is shown in broken lines in FIGS. 1B and 1C. The aluminum layer 112 includes a contact point 114, a stripe 116 and a field concentrator 118. The stripe 116 of the aluminum layer 112 is stacked on the stripe 106 of the gold layer 102, and the long concentrator 118 of the aluminum layer 112 is the long concentrator 108 of the gold layer 102. Stacked on top.

골드층(102)과 알루미늄층(112)은, 절연된 인버터용의 테스트 프로브가 접근할 수 있을 정도로 접점 영역(104, 114)이 큰 경우에 마스킹을 이용하여 형성될 수 있다. 그러나, (후술하는) 접점 어레이를 사용하는 경우에, 접점 영역은 리소그래피 단계에 의해 형성될 수 있다. The gold layer 102 and the aluminum layer 112 may be formed using masking when the contact areas 104 and 114 are large enough to allow the test probe for an insulated inverter to be accessed. However, in the case of using a contact array (described later), the contact region can be formed by a lithography step.

단계 S410 및 S412에서, 말단에 티올을 포함하는 유기 분자는 골드 박막(102)의 하나의 에지만을 노출시키는 각도의 증발에 의해 적층된다. 대량의 유기 반도체 재료를 이용할 수 있다〔예컨대, 2002년 Advanced Materials, V14, p99의 C.D. Dimitrakopoulos and P.R.L. Malenfant의 총설(review paper) 참조〕. 이들 분자의 대부분의 말단에 황을 결합시키는 방법이 당업계에 널리 알려져 있다. 본 명세서에서는, 골드층이 금속층으로서 선택되었기 때문에 황을 선택하고 있다. 다른 도전체를 선택한 경우에, 반도체 분자의 대응하는 말단기는 황이 골드, 실버 또는 플래티늄에 부착되는 것과 같이 말단기 자체가 상기 층의 노출면에 우선 부착되도록 변형될 수 있다. In steps S410 and S412 , organic molecules containing thiols at the ends are deposited by evaporation at an angle that exposes only one edge of the gold thin film 102. A large number of organic semiconductor materials can be used (see, for example, a review paper of CD Dimitrakopoulos and PRL Malenfant, 2002 Advanced Materials, V14, p99). Methods of binding sulfur to most of the ends of these molecules are well known in the art. In this specification, sulfur is selected because the gold layer was selected as the metal layer. In the case where other conductors are selected, the corresponding end groups of the semiconductor molecule can be modified such that the end groups themselves attach first to the exposed surface of the layer, such as sulfur attached to gold, silver or platinum.

단계 S410에서, 말단에 티올(황)을 포함하는 제1 타입의 반도체 재료(120; 예컨대 p-형 재료)를 형성한다. 본 실시예에 대하여 실온과 같은 적절한 온도를 선택함으로써, 접근하는 분자는 다른 재료보다 골드와의 점착 계수가 보다 크게 된다. 그 결과, p-형 반도체 재료(120)는 일측에서 골드 박막(102)의 에지에서 적절한 방위로 적층되고 자가 형성된다. 골드 상에 있는 티올과 같은 황 함유 유기 반도체 분자의 자가 형성은 널리 알려져 있고 공표되어 있다. 황은 화학적 상호 작용에 의해 골드 표면에 결합된다. 유기 분자가 골드 표면 상에서 서로 근접하게 되면 반도전성 유기 박막 또는 층이 형성되며, 이 박막 또는 층은 수정에서와 같이 규칙 구조를 가질 수도 있고, 유리에서와 같이 불규칙 구조를 가질 수도 있다. In step S410 , a first type of semiconductor material 120 (for example, p-type material) containing thiol (sulfur) is formed at the end. By selecting an appropriate temperature, such as room temperature, for this example, the molecules approaching have a larger coefficient of adhesion with gold than other materials. As a result, the p-type semiconductor material 120 is laminated and self-forming in the proper orientation at the edge of the gold thin film 102 on one side. The self formation of sulfur containing organic semiconductor molecules such as thiols on gold is well known and published. Sulfur is bound to the gold surface by chemical interaction. When the organic molecules are in close proximity to each other on the gold surface, a semiconductive organic thin film or layer is formed, which may have a regular structure as in quartz or an irregular structure as in glass.

본 발명의 다른 실시예에 따르면, 유기 분자의 양단에 황이 존재할 때, 분자가 골드 표면에 수직이 아니라 골드 표면에 평탄하게 놓이는 것을 고려할 수 있다. 이 경우에는, 일단에만 황을 포함하는 유기 분자가 사용된다. 이 말단이 골드 표면에 부착되고 유기 분자가 자체적으로 자가 형성된 후에, 유기 분자의 타단은 황을 그 단부에 결합시키는 화학물질에 노출된다. According to another embodiment of the present invention, when sulfur is present at both ends of the organic molecule, it can be considered that the molecule lies flat on the gold surface, not perpendicular to the gold surface. In this case, organic molecules containing sulfur only at one end are used. After this end is attached to the gold surface and the organic molecule self-forms, the other end of the organic molecule is exposed to a chemical that binds sulfur to its end.

마찬가지로, 단계 S412에서는, 말단에 황을 포함하는 제2 타입의 재료(예컨대, n-형 유기 재료)가 타측으로부터 적층되어 자가 형성된 n-형 유기 박막(122)을 형성한다. Similarly, in step S412 , a second type of material (eg, n-type organic material) containing sulfur at the end is laminated from the other side to form a self-formed n-type organic thin film 122.

다음으로, 알루미늄층(112)을 황 함유 유기 반도체 재료(120, 122)의 표면의 〔골드 박막(102)에 부착된 말단과 반대측의〕 타단에 연결한다. 이는, 예컨대 중앙 전극의 어느 한쪽의 2개의 알루미늄 라인(112)과 중앙의 골드 박막(102) 사이에 장(예컨대, 전기장 등)을 인가함으로써, 어셈블리를 금속 나노입자를 함유하는 용액에 접촉시킴으로써(단계 S414), 단계 S414 및 S416에서 실행된다. 따라서, 나노입자로 형성되는 자가-형성 금속 나노와이어 접속부를 생성하도록 2개의 접촉 패드(예컨대, 104, 114) 사이에 전기장을 인가한다. 골드 나노입자를 이용하여 이러한 타입의 와이어를 형성하는 것은, 예컨대 Hermanson 등의 과학 문헌(Dielectrophoretic Assembly of Electrically Functional Microwires from Nanoparticle Suspension, Science, v.294, p1082, 2001)에 개시되어 있다. Next, the aluminum layer 112 is connected to the other end (opposite to the end attached to the gold thin film 102) of the surfaces of the sulfur-containing organic semiconductor materials 120 and 122. This is achieved by contacting the assembly with a solution containing metal nanoparticles, for example, by applying a field (e.g., an electric field, etc.) between two aluminum lines 112 on either side of the center electrode and the central gold thin film 102 ( Step S414 ), steps S414 and S416 . Thus, an electric field is applied between two contact pads (eg, 104, 114) to create self-forming metal nanowire connections formed of nanoparticles. The formation of this type of wire using gold nanoparticles is disclosed in, for example, the Dielectrophoretic Assembly of Electrically Functional Microwires from Nanoparticle Suspension, Science, v. 294, p1082, 2001.

라인(112)에는 전기장의 공간 분포에 있어서 구배를 제공하는 장 집중부가 각각 마련되어 있다. 상기 전기장은 용액 중의 나노입자를 장 집중부(118)에 부착시키고, 이 나노입자는 나노와이어(124)를 형성하도록 장 집중부(118)에 적층된다. 나노와이어(124)가 황 함유 유기 반도체 재료(120, 122)에서 종결되므로, 전기장 구배의 세기 때문에 장 집중부에 가장 인접한 다른 전극의 말단을 형성한다. 용액 중의 입자가 골드로 이루어지는 경우에, 유기 반도체 분자의 말단의 황은 나노와이어(124)와 결합부를 형성한다. 이로 인하여 단계 S418에서 형성이 완료되고, 결과로서 생기는 예시적인 구조는 도 3에 개략적으로 도시된 바와 같이 2개의 트랜지스터 인버터 회로(300)이다. Lines 112 are each provided with field concentrators that provide a gradient in the spatial distribution of the electric field. The electric field attaches nanoparticles in solution to the intestinal concentrator 118, which are deposited on the intestinal concentrator 118 to form the nanowires 124. As nanowires 124 terminate in sulfur-containing organic semiconductor materials 120 and 122, they form the ends of the other electrodes closest to the field concentrator due to the strength of the electric field gradient. When the particles in the solution consist of gold, sulfur at the ends of the organic semiconductor molecules forms a bond with the nanowires 124. As a result, formation is completed in step S418 , and the resulting exemplary structure is two transistor inverter circuit 300 as schematically shown in FIG.

전술한 실시예의 방법에 있어서, 골드 박막(102)은 와이어를 포함한 나노입자의 직경과 동일하거나 그보다 약간 큰 치수를 갖는 반도체 재료에서 종결된다. 나노입자 와이어가 두 전극 사이에서 접촉하게 되면, 인가된 전기장은 와이어로 한정되고, 따라서 와이어의 추가의 성장을 추진하는 전기장은 존재하지 않는다. 그러나, 온 및 오프로 전환될 수 있는 전류의 양을 개선하기 위하여 보다 큰 접촉 영역이 유리한 경우에, 이는 용액 중의 나노입자에 음전하를 갖는 골드 나노입자를 이용함으로써 달성될 수 있다. In the method of the foregoing embodiment, the gold thin film 102 terminates in a semiconductor material having a dimension equal to or slightly larger than the diameter of the nanoparticles including the wires. When the nanoparticle wire comes into contact between two electrodes, the applied electric field is confined to the wire, so there is no electric field that drives further growth of the wire. However, where larger contact areas are advantageous to improve the amount of current that can be switched on and off, this can be achieved by using gold nanoparticles with negative charges on the nanoparticles in solution.

골드 박막(102)에 인가된 양의 전압은 골드 입자를 반도체 분자의 말단에 부착하고, 황 원자에 결합할 것이다. 나노입자의 라인이 형성된 후에, 골드 입자는 중성 골드 입자를 함유하는 용액으로 대체되며, 이제 전술한 바와 같이 AC 전기장을 사용하여, 알루미늄 라인과, 반도체 재료에 결합된 골드 나노입자 사이에 와이어를 형성한다. The positive voltage applied to the gold thin film 102 will attach the gold particles to the ends of the semiconductor molecules and bind to the sulfur atoms. After the lines of nanoparticles are formed, the gold particles are replaced with a solution containing neutral gold particles, and using an AC electric field, as described above, now forms a wire between the aluminum line and the gold nanoparticles bonded to the semiconductor material. do.

이 실시예는 양의 전압을 골드층에 인가하는 것으로 설명하고 있지만, 본 발명은 임의의 전하를 포함할 수도 있다는 것을 이해할 것이다. Although this embodiment is described as applying a positive voltage to the gold layer, it will be appreciated that the present invention may include any charge.

도 3의 인버터(300)는 6개의 접점을 갖는 n-형 트랜지스터(304)와 p-형 트랜 지스터(302)를 구비한다. 이중 3개의 접점은 그라운드(306)에 연결되는 반면에, 하나는 입력부(308)이고, 다른 하나는 출력부(310)이며, 나머지 접점은 전압 공급원(312)에 연결되어 있다. 그 결과, 통상의 인버터(300)로 된다. Inverter 300 of FIG. 3 includes an n-type transistor 304 and a p-type transistor 302 having six contacts. Three of these contacts are connected to ground 306, while one is an input 308, the other is an output 310, and the other contact is connected to a voltage source 312. As a result, a normal inverter 300 is obtained.

단일의 트랜지스터 및 레지스터를 구비한 인버터가 필요한 경우에도, 이러한 인버터는 본 발명의 방법에 따라 형성될 수 있다. 예컨대, 전술한 골드 나노입자와 유사한 레지스터는 소정의 장 구배로 형성된 나노입자로 이루어질 수 있다. 적절한 유전체 재료로 금속 입자를 코팅함으로써 이러한 기술을 이용하여 캐패시터를 제조하는 것도 또한 가능하다. Even if an inverter with a single transistor and resistor is required, such an inverter can be formed according to the method of the present invention. For example, a resistor similar to the gold nanoparticles described above may be composed of nanoparticles formed with a predetermined long gradient. It is also possible to manufacture capacitors using this technique by coating metal particles with a suitable dielectric material.

제2 실시예Second embodiment

도 5a 내지 도 5e는 본 발명에 따른 구조〔예컨대, (도 6에 개략적으로 도시되어 있는 완전한 구조인) 낸드 게이트(500)〕를 형성하는 제2 실시예의 방법을 도시하고 있다. 5A-5E illustrate a method of the second embodiment for forming a structure according to the present invention (eg, a NAND gate 500 (which is a complete structure shown schematically in FIG. 6)).

도 5a에 있어서, 금속층(예컨대, 골드층)(502)은 예컨대 진공에서의 증발에 의해 기판(501; 도 5c 참조) 상에 형성되어 있다. 이들 박막의 두께는 수십 nm 범위로 있다. 이들 도면에서, 금속(예컨대, 골드) 라인(L1-L7)은 모두 실선 및 파선으로 도시되어 있다. 실선은 인버터 회로에 사용된 것과 유사한 것이며, 파선은 후술하는 바와 같이 접속부 및 크로스오버를 제공하도록 사용될 것이다. 도 5a는 라인(L1, L3, L5)이 후에 사용되는 장 집중부(508)를 포함하는 것을 도시하고 있다. In FIG. 5A, a metal layer (eg, a gold layer) 502 is formed on a substrate 501 (see FIG. 5C), for example by evaporation in vacuo. The thickness of these thin films is in the range of several tens of nm. In these figures, the metal (eg gold) lines L1-L7 are all shown in solid and dashed lines. Solid lines are similar to those used in inverter circuits, and dashed lines will be used to provide connections and crossovers as described below. 5A shows that lines L1, L3, L5 include field concentrators 508 that are used later.

도 5 및 도 6에 도시된 바와 같이, 골드층(502)의 라인(L4) 상에 있는 접촉 패드(526) 중 하나는 궁극적으로 출력부를 형성할 것이다. As shown in FIGS. 5 and 6, one of the contact pads 526 on the line L4 of the gold layer 502 will ultimately form an output.

이 금속층(골드층)(502)의 상부에 절연층(503; 도 5c에 단지 하나만 도시되어 있음)이 적층되고, 이어서 도 5b에 도시된 바와 같이 제1 금속층(504; 예컨대 알루미늄층)이 적층된다. 제1 금속층(504)은 접촉 패드(510)를 구비한다. 이들 접촉 패드 중 라인 L4 및 L6 상의 2개의 패드(508, 510)는 도 6에 도시된 바와 같이 접점 입력부(A, B)를 각각 형성할 것이다. 이들 도면의 정사각형 박스는 접속 라인(C1)과 크로스오버 라인(C2, C3, C4, C5)이 형성될 위치를 또한 보여주고 있다. On top of this metal layer (gold layer) 502 an insulating layer 503 (only one is shown in Fig. 5C) is laminated, followed by a first metal layer 504 (eg aluminum layer) as shown in Fig. 5B. do. The first metal layer 504 has a contact pad 510. Of these contact pads, two pads 508 and 510 on lines L4 and L6 will form contact inputs A and B, respectively, as shown in FIG. The square boxes in these figures also show where connection lines C1 and crossover lines C2, C3, C4 and C5 will be formed.

그 후, 도 5c의 횡단면도에 도시된 바와 같이, 제2 금속층(예컨대, 알루미늄층)(506)에 후속하여 제2 절연층(505)이 형성된다. 금속층(예컨대 골드층)(502), 제1 금속층(예컨대, 알루미늄층)(504), 제2 금속층(예컨대, 알루미늄층)(506)을 포함한 3개의 금속층이 있으며, 이들 금속층은 절연층(503, 505)에 의해 분리되어 있다. 제2 금속층(506)은 적어도 도 5d에 도시된 바와 같이 라인 L3, L5에 형성되어 있다. Thereafter, as shown in the cross-sectional view of FIG. 5C, a second insulating layer 505 is formed subsequent to the second metal layer (eg, aluminum layer) 506. There are three metal layers, including a metal layer (eg, a gold layer) 502, a first metal layer (eg, an aluminum layer) 504, and a second metal layer (eg, an aluminum layer) 506, which is an insulating layer 503. , 505). The second metal layer 506 is formed at lines L3 and L5 at least as shown in FIG. 5D.

이들 모든 다양한 재료는 공지의 증착 기법에 의해 적층될 수 있다. 절연층 및 도전층의 두께는 모두 수십 nm 범위로 있다. 사용된 정확한 두께는 금속(예컨대, 골드) 나노미터의 직경과, 소자의 유리한 전류량에 의해 결정될 수 있다. 예컨대, 전류의 양이 보다 많은 것이 유리하면, 보다 두꺼운 금속층(예컨대, 골드층)과 보다 큰 직경의 금속(예컨대, 골드) 나노입자가 사용된다. All these various materials can be deposited by known deposition techniques. The thicknesses of the insulating layer and the conductive layer are both in the range of several tens of nm. The exact thickness used can be determined by the diameter of the metal (eg, gold) nanometers and the amount of advantageous current of the device. For example, if a greater amount of current is advantageous, thicker metal layers (eg gold layers) and larger diameter metal (eg gold) nanoparticles are used.

접속부 C1에 있어서, 라인 L2의 금속층(예컨대, 골드층)(502)은 라인 L4의 금속층(예컨대, 골드층)(502)에 연결되어 있고, 라인 L6의 금속층(예컨대, 골드층)은 금속(예컨대, 골드) 나노입자의 존재 하에 2개의 적절한 라인 사이에 장(예컨대, AC 전기장)을 인가함으로써 제1 금속층(504)에 연결되어 있다. 사용된 정확한 장의 타입은 두 라인 사이의 간격에 의해 결정된다. 또한, 간격은 원하는 소자 치수에 의해 결정될 수 있다. In the connection C1 , the metal layer (eg gold layer) 502 of the line L2 is connected to the metal layer (eg gold layer) 502 of the line L4, and the metal layer (eg gold layer) of the line L6 is made of metal ( For example, gold) is connected to the first metal layer 504 by applying a field (eg, an AC electric field) between two suitable lines in the presence of nanoparticles. The exact type of field used is determined by the spacing between the two lines. The spacing can also be determined by the desired device dimensions.

크로스오버 C2에서, 라인 L1의 금속층(예컨대, 골드층)(502)은 제2 금속층(예컨대, 알루미늄층)(506)에 연결된 후, 라인 L3의 금속층(예컨대, 골드층)(502)에 연결되어, 라인 L2의 크로스오버를 제공한다. In crossover C2 , the metal layer (eg, gold layer) 502 of line L1 is connected to the second metal layer (eg, aluminum layer) 506 and then to the metal layer (eg, gold layer) 502 of line L3 . To provide a crossover of line L2 .

크로스오버 C3에서, 라인 L2의 제1 금속층(예컨대, 알루미늄층)(504)은 라인L3의 제2 금속층(예컨대, 알루미늄층)(506)에 연결되어 있고, 이 제2 금속층은 라인 L4에 연결되어 있다. 크로스오버 C4에서, 라인 L3의 제2 금속층(예컨대, 알루미늄층)(506)은 라인 L4의 제2 금속층(예컨대, 알루미늄층)(506)을 매개로 라인 L5의 제2 금속층(예컨대, 알루미늄층)(506)에 연결되어 있다. 마지막 크로스오버 C5는 라인 L5의 제2 금속층(예컨대, 알루미늄층)(506)을 라인 L5의 제2 금속층(예컨대, 알루미늄층)(506)을 매개로 라인 L6의 제1 금속층(예컨대, 알루미늄층)(504)에 연결한다. At crossover C3 , the first metal layer (eg, aluminum layer) 504 of line L2 is connected to the second metal layer (eg, aluminum layer) 506 of line L3 , which is connected to line L4 . It is. In crossover C4 , the second metal layer (eg, aluminum layer) 506 of the line L3 is connected to the second metal layer (eg, aluminum layer) of the line L5 via the second metal layer (eg, aluminum layer) 506 of the line L4 . 506). Finally crossover C5 is line L5 of the second metal layer (e.g., an aluminum layer), a second metal layer of a 506 line L5 (for example, an aluminum layer), the first metal layer of a 506 line-mediated L6 (for example, an aluminum layer 504).

제1 실시예의 방법에 따라 설명한 방법과 유사하게, 말단에 황 원자를 포함하는 유기질의 제1 및 제2 타입(예컨대, p-형 및 n-형) 반도체 분자는 소자의 활성 영역에서 금속(예컨대, 골드) 박막(502)의 하나의 에지만을 노출시키는 소정 각도의 증발에 의해 적층된다. Similar to the method described in accordance with the method of the first embodiment, first and second types of organic molecules (eg, p-type and n-type) semiconductor molecules containing sulfur atoms at their ends are formed of metal (eg, in the active region of the device). , Gold) deposited by evaporation at an angle that exposes only one edge of thin film 502.

도 5d에 도시된 바와 같이, 말단에 (황 함유) 티올 분자를 포함하는 제1 타입(예컨대, p-형)의 반도체 재료(520)가 형성되어 있다. 전술한 바와 같이, 제1 타입(예컨대, p-형) 반도체 재료(520)는 일측에서 금속(예컨대, 골드) 박막(502)의 에지에서 적절한 방위로 적층되고 자가 형성된다. 마찬가지로, 말단에 황을 포함하는 제2 타입(예컨대, n-형)의 유기질 재료가 타측으로부터 적층되어 금속(예컨대, 골드) 박막(502) 상에 자가-형성된 제2 타입(예컨대, n-형)의 유기질 박막(502)을 형성한다. As shown in FIG. 5D, a first type (eg, p-type) semiconductor material 520 is formed that includes (sulfur containing) thiol molecules at its ends. As described above, the first type (eg, p-type) semiconductor material 520 is stacked and self-formed at the edges of the metal (eg, gold) thin film 502 on one side in the proper orientation. Similarly, a second type (eg n-type) organic material containing sulfur at the end is laminated from the other side and self-formed on the metal (eg gold) thin film 502 (eg n-type). To form an organic thin film 502.

다음으로, 금속층(예컨대, 알루미늄층)(504)이 유기질 표면(520, 522)의 타단〔금속(예컨대, 골드) 박막(502)에 부착된 측면과 반대쪽의 측면〕에 연결되어 있다. 전술한 바와 같이, 이는, 어셈블리를 금속 나노분자를 함유하는 용액과 접촉시키고, 금속(예컨대, 골드) 박막(502)과 금속층(예컨대, 알루미늄층)(504) 사이에 전기장을 인가함으로서 실행된다. 전기장은 금속(예컨대, 골드) 나노입자를 (도 5a에 도시된) 장 집중부(508)에 부착시키고, 이로써 나노입자가 장 집중부(508)에 적층되어 나노와이어(524; 도 5e 참조)를 형성하며, 이 나노와이어는 황 함유 유기 반도체 재료(520, 522)에서 종결된다. 용액 중의 입자가 골드로 이루어지는 경우에, 황은 나노와이어(524)와 접합부를 형성할 것이다. 이로 인하여 제조 공정이 완료되고, 결과로서 얻어지는 예시적인 구조는 도 6에 개략적으로 도시된 바와 같이 낸드(NAND) 게이트(600)이다. Next, a metal layer (eg, an aluminum layer) 504 is connected to the other end of the organic surfaces 520, 522 (the side opposite to the side attached to the metal (eg, gold) thin film 502). As mentioned above, this is accomplished by contacting the assembly with a solution containing metal nanomolecules and applying an electric field between the metal (eg gold) thin film 502 and the metal layer (eg aluminum layer) 504. The electric field attaches metal (eg, gold) nanoparticles to the field concentrator 508 (shown in FIG. 5A), whereby the nanoparticles are stacked on the field concentrator 508 to allow nanowires 524 (see FIG. 5E). The nanowires are terminated in sulfur containing organic semiconductor materials 520 and 522. If the particles in solution consist of gold, sulfur will form a junction with nanowire 524. This completes the manufacturing process, and the resulting exemplary structure is a NAND gate 600 as schematically shown in FIG.

라인 L4와 라인 L6의 좌측에 있는 패드(510)는 도 6에 도시된 A 및 B 입력부를 제공하는 반면에, 라인 L4의 우측에 있는 패드(526)는 낸드 게이트를 형성하도 록 그라운드에 대한 출력부이다. 낸드 게이트를 형성하는 데 필요한 단계에 대한 상기의 설명에 따르면 4개의 트랜지스터, 즉 접속부 및 크로스오버를 구비하는 2개의 p-형 트랜지스터와 2개의 n-형 트랜지스터를 포함하는 회로가 얻어진다. 결과적인 회로가 도 6에 개략적으로 도시되어 있으며, 이 회로는 적절한 배터리 및 그라운드 접속부(도시 생략)가 제조되는 때에 낸드 게이트로서 기능한다. Pads 510 on the left side of lines L4 and L6 provide the A and B inputs shown in FIG. 6, while pads 526 on the right side of line L4 output to ground to form a NAND gate. It is wealth. According to the above description of the steps required to form the NAND gate, a circuit comprising four transistors, namely two p-type transistors with connections and crossovers and two n-type transistors, is obtained. The resulting circuit is shown schematically in FIG. 6, which functions as a NAND gate when a suitable battery and ground connection (not shown) is manufactured.

도 7은 본 발명의 하나의 실시예에 따라 전기 회로의 자가-형성을 허용하는 전기장인 구동력을 인가하는 하나의 예시적인 장치(700)를 도시하고 있다. 장치(700)는 금속(예컨대, 골드) 나노입자(도시 생략)를 포함하는 용액(704)을 수용하는 용기(702)를 구비한다. 도 1c에 도시된 바와 같은 패턴화 회로(714)가 용액(704)에 위치 결정되어 있다. 접점(104, 114)이 와이어(706)에 연결되어 있다. 와이어(706)는 레지스터(708), 전류계(710), AC 파워 서플라이(712)에 연결되어, 패턴화 회로(714) 상에서 전자 소자의 자가-형성을 허용하는 구동력을 인가하는 회로를 형성한다. AC 파워 서플라이(712)는, 전류계(710)가 패턴화 회로(714) 상에 전자 소자가 형성되었음을 검출할 때까지 AC 전력을 회로에 공급한다. 레지스터(708)는 형성되는 나노와이어에 공급되는 전류의 양을 제한하여 나노와이어의 손상을 방지하는 역할을 한다. FIG. 7 illustrates one exemplary apparatus 700 for applying a driving force, which is an electric field that allows self-forming of an electrical circuit in accordance with one embodiment of the present invention. Device 700 includes a container 702 that contains a solution 704 that includes metal (eg, gold) nanoparticles (not shown). A patterning circuit 714 as shown in FIG. 1C is positioned in the solution 704. Contacts 104 and 114 are connected to wire 706. Wire 706 is coupled to resistor 708, ammeter 710, AC power supply 712 to form a circuit that applies a driving force on the patterning circuit 714 to allow self-forming of the electronic device. The AC power supply 712 supplies AC power to the circuit until the ammeter 710 detects that an electronic element has been formed on the patterning circuit 714. The resistor 708 serves to prevent damage to the nanowires by limiting the amount of current supplied to the nanowires that are formed.

도 8은 본 발명의 하나의 예시적인 실시예에 따라 전기 회로의 자가-형성을 허용하는 전기장인 구동력을 인가하는 다른 예시적인 장치(800)를 도시하고 있다. 이 장치는 전자 소자가 자가-형성되는 패턴화 회로(802) 상의 패드(808)와 접촉하도록 위치 결정된 프로브(806)를 구비하는 패턴화 보드(804)를 포함한다. 전술한 바와 같이, 패턴화 회로(802)는 패드(808) 사이에 나노와이어를 형성하는 나노입자를 함유하는 용액 내로 위치된다. 프로브(806)는 접점(808)에 전기장을 공급하여 나노와이어(810)의 자가-형성을 허용한다. 패턴화 보드(804)는 2차원 어레이로 복수의 프로브(806; 일부 도시 생략)를 구비하여, 패턴화 회로(802) 상의 대응하는 복수의 접점(808; 일부 도시 생략)에 전기장을 인가한다. 이러한 방식으로, 복수의 나노와이어는 동시에 또는 순차적으로 자가-형성될 수 있다. 나노 크기 수준의 프로브를 갖춘 그러한 패턴화 보드는 스토리지 장치(2000년의 IBM J.Res.Dev. V44, 323에서 Vettiger 등에 의한 "밀리피드(Millipede)" - 미래의 AFM 데이터 스토리지를 위한 천 개 이상의 팁)와 관련하여 최근에 발표되고 있다. 이들 보드는 별도의 소자에 대하여 본 명세서에 설명하는 바와 같이 본 발명에 따른 예시적인 방법을 이용하여 형성되는 대형의 복잡한 회로에서 직렬 또는 병렬의 임의의 두 지점 사이에 전기장을 제공하도록 당업자에 의해 변형될 수 있다. 8 illustrates another exemplary apparatus 800 for applying a driving force that is an electric field to allow self-forming of an electrical circuit in accordance with one exemplary embodiment of the present invention. The device includes a patterning board 804 having a probe 806 positioned to contact a pad 808 on the patterning circuit 802 on which the electronic device is self-forming. As noted above, the patterning circuit 802 is placed into a solution containing nanoparticles that form nanowires between the pads 808. Probe 806 supplies an electric field to contact 808 to allow self-forming nanowire 810. The patterning board 804 includes a plurality of probes 806 (not shown) in a two-dimensional array to apply an electric field to the corresponding plurality of contacts 808 (not shown) on the patterning circuit 802. In this way, a plurality of nanowires can be self-formed simultaneously or sequentially. Such patterned boards with nano-scale probes were used as storage devices ("Millipede" by Vettiger et al. In IBM J.Res.Dev. V44, 323, 2000-more than a thousand for future AFM data storage). Recently published. These boards are modified by those skilled in the art to provide an electric field between any two points in series or in parallel in a large complex circuit formed using an exemplary method according to the present invention as described herein for a separate device. Can be.

제3 실시예Third embodiment

본 발명을 실행하는 제3 실시예의 방법(도시 생략)에 있어서, 직접적인 접촉없이 전기장을 국부적으로 인가할 수 있다. 이러한 제3 실시예에 있어서, 전자의 빔은 장 집중부를 포함하는 형판에 있어서 소정의 라인으로 집중되어 인가된다. 전자의 빔은 전자 빔 머신에 의해 발생될 수 있고, 소정의 나노미터로 폭으로 집중될 수 있다. 전자의 빔은 형판의 라인에 전하를 인가하므로, 라인 둘레에 장을 형성할 것이다. 형판의 다른 라인이 접지되어 있으면, 하전 라인과 접지 라인 사이에 장 구배가 확립된다. 장 구배는 장 집중부와, 접지 라인에 가장 인접한 지점에 서 집중된다. 이러한 장은 나노입자를 이동시켜 와이어로 자가-형성될 수 있게 하며, 상기 와이어는 집중부와 접지 라인의 최근접 지점 사이의 2개의 라인을 접속할 것이다. In the method (not shown) of the third embodiment for implementing the present invention, an electric field can be applied locally without direct contact. In this third embodiment, the electron beam is concentrated and applied to a predetermined line in the template including the field concentrator. The beam of electrons can be generated by an electron beam machine and can be concentrated in width to some nanometers. The beam of electrons applies charge to the lines of the template, thus forming a field around the lines. If the other line of the template is grounded, a long gradient is established between the charged line and the ground line. The field gradient is concentrated at the field concentrator and the point closest to the ground line. This field allows the nanoparticles to move and self-form into a wire, which will connect two lines between the concentrator and the nearest point of the ground line.

본 발명은 다른 구조체(예컨대, NOR 게이트 등)을 제조하도록 적합하게 될 수 있다. NOR 게이트가 유리한 경우에는, p-형 및 n-형 유기 재료가 낸드 게이트용의 유기 재료와 반대측에서 적층되는 것을 제외하고는 동일한 절차가 후속한다. The present invention may be adapted to fabricate other structures (eg, NOR gates, etc.). Where NOR gates are advantageous, the same procedure is followed except that the p-type and n-type organic materials are stacked on the opposite side to the organic material for the NAND gate.

위에서 설명한 자가-형성 전자 논리 게이트의 예는 구조체가 자가-형성 기법을 이용하여 형성되는 형판을 이용하였다. 사이즈 및 형상을 포함한 상기 형판의 구조가 임의의 자가-형성 회로에서 중요하게 된다. 적절한 전기장이 인가될 때에 기능 회로를 형성하도록 형판과, 형판의 재료, 원자, 분자, 원자의 클러스터를 선택하기 때문에, 실제의 자가-형성은 회로에 비하여 매우 큰 진공 시스템 및/또는 용액조에서 실행된다. 필요에 따라, 형판을 제조할 때만 리소그래피 기법이 요구된다. The example of the self-forming electron logic gate described above used a template in which the structure is formed using a self-forming technique. The structure of the template, including the size and shape, becomes important in any self-forming circuit. Because the template and the material, atoms, molecules, or clusters of atoms are selected to form a functional circuit when the appropriate electric field is applied, the actual self-forming is performed in a very large vacuum system and / or solution bath compared to the circuit. do. If desired, lithographic techniques are required only when manufacturing the template.

전술한 바와 같이, 본 발명의 목적은 리소그래피 단계의 수를 최소화하는 것이다. 전술한 바와 같은 예에서, 본 발명은 단일의 리소그래피 단계를 이용하는 것을 개시하고 있으며, 그에 따라 현저한 수준의 비용 절감을 달성하였다. As mentioned above, it is an object of the present invention to minimize the number of lithographic steps. In the example as described above, the present invention discloses the use of a single lithography step, thus achieving a significant level of cost savings.

상기의 설명에서는 소형 소자를 강조하고 있지만, 본 발명에 따른 자가-형성 방법은 보다 대형의 소자에도 적용될 수 있다는 것을 이해할 것이다. Although the above description emphasizes small devices, it will be understood that the self-forming method according to the invention can be applied to larger devices.

본 명세서에서 설명하는 접속 방법을 이용하여 소형 소자를 대형 소자에 연결할 수 있다는 것을 또한 이해할 것이다. 예컨대, 본 발명은 분자 크기 수준의 소자를 대형 요부를 갖는 리소그래피 기법으로 형성되는 소자에 연결하는 데에 사용될 수 있다. 판독 및 기록 지시를 메모리로 보내는 리소그래피 기법으로 형성된 감지 소자에 분자 크기 수준의 메모리 소자를 연결하는 예가 있을 수 있다. It will also be appreciated that the small device can be connected to the large device using the connection methods described herein. For example, the present invention can be used to connect devices at the molecular size level to devices formed by lithographic techniques having large recesses. An example may be the connection of a molecular size memory device to a sensing device formed by lithographic techniques that send read and write instructions to memory.

여러 개의 실시예를 참고로 하여 본 발명을 설명하였지만, 당업자는 본 발명에 대한 변형이 있을 수 있다는 것을 인식할 것이다. While the invention has been described with reference to several embodiments, those skilled in the art will recognize that variations may be made to the invention.

또한, 본원의 출원인은 본원의 속행 중에 후에 보정될수도 있는 청구범위의 모든 구성 요소의 등가물을 포괄하는 것으로 의도하고 있다. 또한, 본원의 출원인은 속행 중에 후에 보정될 모든 청구범위의 구성 요소의 등가물을 포함하는 것을 의도하고 있다. In addition, the applicant of the present application is intended to cover the equivalents of all components of the claims that may be amended later during the application of the present application. Applicants also intend to include equivalents of all claims of the claims to be amended later in the process.

Claims (18)

형판과, Template, 상기 형판과의 점착특성을 적용하여, 상기 형판 상에 자가-형성되는(self-assembled) n-형 또는 p-형 반도체 재료와, An n-type or p-type semiconductor material self-assembled on the template by applying adhesive properties with the template, 회로를 형성하기 위하여 상기 형판을 나노입자 함유 용액과 접촉시키고 구동력을 인가함으로써 상기 n-형 또는 p-형 반도체 재료와 형판 사이에 자가-형성된(self-assembled) 접속부Self-assembled connection between the n-type or p-type semiconductor material and the template by contacting the template with a nanoparticle containing solution and applying a driving force to form a circuit 를 포함하는 회로. Circuit comprising a. 제1항에 있어서, 상기 회로는 The circuit of claim 1, wherein the circuit is 기판 상의 제1 금속층과,A first metal layer on the substrate, 상기 제1 금속층 상의 절연층과, An insulating layer on the first metal layer, 상기 절연층 상의 제2 금속층과, A second metal layer on the insulating layer, 상기 제1 금속층의 일측에 자가-형성된 제1 반도전성 재료와, A first semiconducting material self-formed on one side of the first metal layer, 상기 제1 금속층의 타측에 자가-형성된 제2 반도전성 재료와, A second semiconductive material self-formed on the other side of the first metal layer, 상기 자가-형성된 접속부를 형성하도록 상기 제1 금속층 상의 장 집중부(field concentrator)와, 상기 제1 반도전성 재료와 상기 제2 반도전성 재료 중 어느 하나의 사이에서 연장되는 자가-형성된 나노와이어(nanowire)Self-formed nanowires extending between a field concentrator on the first metal layer and either one of the first semiconductive material and the second semiconductive material to form the self-formed interconnects. ) 를 포함하는 것인 회로. Circuit comprising a. 제2항에 있어서, 상기 제1 반도전성 재료는 p-형 재료를 포함하는 것인 회로. The circuit of claim 2, wherein the first semiconducting material comprises a p-type material. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제2항에 있어서, 상기 제2 반도전성 재료는 n-형 재료를 포함하는 것인 회로. The circuit of claim 2, wherein the second semiconductive material comprises an n-type material. 제2항에 있어서, 상기 자가-형성된 제1 반도전성 재료는 골드층의 한 에지 상의 유기 분자를 포함하는 것인 회로. The circuit of claim 2, wherein the self-formed first semiconducting material comprises organic molecules on one edge of the gold layer. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제2항에 있어서, 상기 자가-형성된 제2 반도전성 재료는 골드층의 한 에지 상의 유기 분자를 포함하는 것인 회로. The circuit of claim 2, wherein the self-forming second semiconductive material comprises organic molecules on one edge of the gold layer. 형판을 제공하는 단계와, Providing a template, 상기 형판과의 점착 특성을 적용하여, n-형 또는 p-형 반도체 재료가 상기 형판 상에 자가-형성(self-assembling)될 수 있게 하는 단계와, Applying an adhesive characteristic with the template to allow an n-type or p-type semiconductor material to self-assemble on the template; 회로를 형성하기 위하여 상기 형판을 나노입자 함유 용액과 접촉시키고 구동력을 인가함으로써 상기 n-형 또는 p-형 반도체 재료와 상기 형판 사이에 접속부가 자가-형성(self-assembling)될 수 있게 하는 단계Contacting the template with a nanoparticle-containing solution and applying a driving force to form a circuit so that a connection can be self-assembling between the n-type or p-type semiconductor material and the template 를 포함하는 회로 형성 방법. Circuit forming method comprising a. 제7항에 있어서, 상기 형판을 제공하는 상기 단계는 장 집중부를 제공하는 단계를 포함하고, 상기 접속부가 자가-형성될 수 있게 하는 상기 단계는 상기 장 집중부와 상기 반도체 재료 사이에 상기 접속부를 확립하는 단계를 포함하는 것인 회로 형성 방법. 8. The method of claim 7, wherein providing the template comprises providing a field concentrator, and wherein enabling the connection to be self-formed comprises: connecting the connection between the field concentrator and the semiconductor material. Establishing a circuit. 삭제delete 제8항에 있어서, 자가-형성될 수 있게 하는 상기 단계는The method of claim 8, wherein said step of enabling self-forming 분자의 공급원을 제공하는 단계와, Providing a source of molecules, 분자가 상기 장 집중부와 반도체 재료 사이에 나노와이어를 형성할 수 있게 하는 구동력을 인가하는 단계를 포함하는 것인 회로 형성 방법. And applying a driving force to enable molecules to form nanowires between the field concentrator and the semiconductor material. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제10항에 있어서, 상기 구동력을 인가하는 상기 단계는 전자기장을 인가하는 단계를 포함하는 것인 회로 형성 방법. The method of claim 10, wherein applying the driving force comprises applying an electromagnetic field. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제11항에 있어서, 상기 구동력을 인가하는 상기 단계는 화학적 구동력을 인가하는 단계를 더 포함하는 것인 회로 형성 방법. 12. The method of claim 11, wherein applying said driving force further comprises applying a chemical driving force. 기판 상에 제1 금속층을 형성하는 단계와, Forming a first metal layer on the substrate, 상기 제1 금속층 상에 제1 절연층을 형성하는 단계와, Forming a first insulating layer on the first metal layer; 상기 제1 절연층 상에 제2 금속층을 형성하는 단계와, Forming a second metal layer on the first insulating layer; 상기 제1 금속층과의 점착 특성을 적용하여, 상기 제1 금속층의 일측에 제1 반도전성 재료를 자가-형성(self-assembling)하는 단계와, Self-assembling a first semiconductive material on one side of the first metal layer by applying an adhesive property with the first metal layer; 어셈블리를 형성하도록 상기 제1 금속층과의 점착 특성을 적용하여, 상기 제1 금속층의 타측에 제2 반도전성 재료를 자가-형성(self-assembling)하는 단계Self-assembling a second semiconductive material on the other side of the first metal layer by applying adhesion properties with the first metal layer to form an assembly 를 포함하는 회로 형성 방법. Circuit forming method comprising a. 제13항에 있어서, 상기 어셈블리를 나노입자 함유 용액과 접촉시키는 단계로서, 상기 제1 금속층에 장 집중부가 포함되는 것인 단계와, 15. The method of claim 13, wherein contacting the assembly with a nanoparticle-containing solution, wherein the first metal layer comprises a field concentrator; 나노입자가 상기 장 집중부와, 상기 제1 반도전성 재료와 상기 제2 반도전성 재료 중 하나의 사이에서 연장되는 나노와이어를 형성하도록 하는 전자기장을 포함한 구동력을 인가하는 단계Applying a driving force including an electromagnetic field to cause nanoparticles to form nanowires extending between the field concentrator and one of the first semiconductive material and the second semiconductive material 를 더 포함하는 회로 형성 방법. Circuit forming method further comprising. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제14항에 있어서, 상기 회로는 논리 게이트(logic gate)를 포함하는 것인 회로 형성 방법. 15. The method of claim 14 wherein the circuit comprises a logic gate. 제14항에 있어서, The method of claim 14, 제2 절연층을 형성하는 단계와, Forming a second insulating layer, 상기 제2 절연층 상에 제3 금속층을 형성하는 단계Forming a third metal layer on the second insulating layer 를 더 포함하는 회로 형성 방법. Circuit forming method further comprising. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 was abandoned upon payment of a registration fee. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 제17항에 있어서, 상기 회로는 논리 게이트를 포함하는 것인 회로 형성 방법. 18. The method of claim 17 wherein the circuit comprises a logic gate.
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