KR100924705B1 - Semiconductor device - Google Patents

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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

프린트 배선 기판(1) 위에, 수지로 이루어지는 토대(3)가 형성되어 있다. 토대(3) 위에 접착제(4)가 도포되고, 그 위에 IC 칩(5)이 탑재 배치되어 고정되어 있다. 그리고, IC 칩(5)이, BGA형의 패키지 수지(7)에 의해 밀봉되어 있다. 토대(3)와 패키지 수지(7)는, 서로 동일한 수지로 구성되어 있다.On the printed wiring board 1, the base 3 which consists of resin is formed. The adhesive agent 4 is apply | coated on the base 3, and the IC chip 5 is mounted and fixed on it. The IC chip 5 is sealed by the BGA type package resin 7. The base 3 and the package resin 7 are comprised from resin mutually same.

프린트 배선 기판, 패키지 수지, 볼 그리드 어레이, IC 칩           Printed Wiring Boards, Package Resins, Ball Grid Arrays, IC Chips

Description

반도체 장치{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은, 볼 그리드 어레이(BGA: Ball Grid Array) 패키지를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device having a ball grid array (BGA) package and a method of manufacturing the same.

디지털 비디오 카메라, 디지털 휴대 전화 및 노트북 등의 휴대용 전자 기기에 대한 소형화, 박형화 및 경량화의 요구가 높아졌다. 이에 대응하기 위하여, 최근의 VLSI 등의 반도체 장치에서는, 3년간 7할 정도의 축소화가 실현되었다. 다만, 이것만으로 충분하지 않아, 실장 기판 위의 부품 실장 밀도를 어떻게 향상시킬 것인지가 중요한 과제로 거론되고 있다. 그리고, 이 과제에 대한 연구 및 개발이 이루어지고 있다.The demand for miniaturization, thinning, and lightening of portable electronic devices such as digital video cameras, digital cellular phones, and laptops has increased. In order to cope with this, in recent years, in semiconductor devices such as VLSI, miniaturization of about 70% has been realized for three years. However, this alone is not enough, and how to improve the component mounting density on the mounting board is considered as an important problem. And research and development on this subject is performed.

종래의 반도체 장치의 패키지로서는, 예를 들어, 리드 삽입형(THD: Through Hall Mount Device) 및 표면 실장형(SMD: Surface Mount Device) 패키지가 채용되고 있다. 리드 삽입형 패키지에서는, 프린트 기판에 설치된 관통 구멍에 리드선을 삽입하여 실장이 행해진다. 이 예로서는, DIP(Dual Inline Package) 및 PGA(Pin Grid Array) 등을 들 수 있다. 표면 실장형 패키지에서는, 리드선을 기판의 표면에 납땜하여 실장이 행해진다. 이 예로서는, QFP(Quad Flat Package), TCP(Tape Carrier Package), BGA(Ball Grid Array) 및 CSP(Chip Size Package: 칩 사이즈 패키지) 등을 들 수 있다.As a package of a conventional semiconductor device, for example, a lead insertion type (THD: Through Hall Mount Device) and a surface mount type (SMD) package are employed. In a lead insertion package, mounting is performed by inserting a lead wire into a through hole provided in a printed board. Examples of this include DIP (Dual Inline Package), PGA (Pin Grid Array), and the like. In the surface mount type package, the lead wire is soldered to the surface of the substrate to perform mounting. Examples of this include QFP (Quad Flat Package), TCP (Tape Carrier Package), BGA (Ball Grid Array) and CSP (Chip Size Package).

BCA 및 CSP에서는, 반도체 집적 회로(IC) 칩이 프린트 기판의 한쪽 면 위에 장착되어 고정되어 있다. 또한, 프린트 기판의 다른 쪽 면에는, 땜납 볼로 이루어지는 복수의 외부 접속 단자가 장착되어 있다. 그리고, IC 칩의 복수의 전극이 외부 접속 단자에 도출(導出)되어 있다. 도 9는 종래의 BGA 패키지를 나타내는 사시도이며, 도 10은 종래의 BGA 패키지를 나타내는 단면도이다.In BCA and CSP, a semiconductor integrated circuit (IC) chip is mounted and fixed on one side of a printed board. Moreover, the some external connection terminal which consists of a solder ball is attached to the other surface of a printed board. The plurality of electrodes of the IC chip are led out to the external connection terminals. 9 is a perspective view showing a conventional BGA package, Figure 10 is a cross-sectional view showing a conventional BGA package.

종래의 BGA 패키지에서는, 인터포저용 프린트 기판(101)의 한쪽 면에, IC 칩(반도체 집적 회로)(105)이 장착되어 있다. 프린트 기판(101)을 구성하는 절연층으로서는, 예를 들어, 유리 에폭시 수지층, 폴리이미드층 등이 사용되고 있다. 또한, 프린트 기판(101)의 다른 쪽 면에는, 땜납 볼로 이루어지는 복수의 외부 접속 단자(108)가 설치되어 있다. IC 칩(105)의 상면에 설치된 복수의 전극(110)에는, 본딩 와이어(bonding wire)(106)가 접속되고, 본딩 와이어(106)의 다른 쪽 끝은, 프린트 기판(101)에 설치된 랜드(Land)(102)에 접속되어 있다. 프린트 기판(101) 내에는 도전층(도시 생략)이 설치되어 있다. 랜드(102)는, 도전층을 통하여 외부 접속 단자(108)에 접속되어 있다. 그리고, 1C 칩(105) 등을 덮는 패키지 수지(107)가 형성되어, 패키지화된 반도체 장치가 구성되어 있다.In a conventional BGA package, an IC chip (semiconductor integrated circuit) 105 is attached to one surface of an interposer printed board 101. As an insulating layer which comprises the printed circuit board 101, a glass epoxy resin layer, a polyimide layer, etc. are used, for example. In addition, a plurality of external connection terminals 108 made of solder balls are provided on the other surface of the printed board 101. A bonding wire 106 is connected to the plurality of electrodes 110 provided on the upper surface of the IC chip 105, and the other end of the bonding wire 106 is a land provided on the printed board 101. Land 102). A conductive layer (not shown) is provided in the printed board 101. The land 102 is connected to the external connection terminal 108 via the conductive layer. Then, a package resin 107 covering the 1C chip 105 and the like is formed to constitute a packaged semiconductor device.

그리고, 도 11에 나타낸 바와 같이, 머더(mother) 프린트 기판(151)에 장착할 때에는, 반도체 장치의 각 외부 접속 단자(108)를, 머더 프린트 기판(151)에 설치된 프린트 기판 단자(152)에 접촉시킨 후, 리플로우에 의해 각 외부 접속 단자(108)의 하부를 용융(溶融)시켜서 프린트 기판 단자(152)에 용착(溶着)한다.And as shown in FIG. 11, when attaching to the mother printed board 151, each external connection terminal 108 of a semiconductor device is attached to the printed board terminal 152 provided in the mother printed board 151. As shown in FIG. After making contact, the lower part of each external connection terminal 108 is melted by reflow, and it welds to the printed circuit board terminal 152. FIG.

그러나, 이와 같은 장착을 행하면, 리플로우에 의한 열응력에 의해, 도 12에 나타낸 바와 같이, 인터포저용 프린트 기판(101)이 반대로 휘어지는 경우가 있다. 이 결과, 반도체 장치의 내부에 존재하는 IC 칩(105)도 휘어지게 된다. 그리고, IC 칩(105) 내에 강유전체 메모리를 구성하는 강유전체 커패시터 등의 압전 소자가 포함되어 있는 경우에는, 이 압전 소자에 압축 응력 또는 수축 응력이 인가되기 때문에, 정상적인 작동을 행할 수 없게 되어 버린다. 특히, 강유전체 메모리가 설치되어 있는 경우에는, 데이터 유지 기능을 상실하거나, 데이터 판독을 할 수 없게 되거나, 오작동이 발생한다.However, when such mounting is performed, the interposer printed board 101 may be bent in reverse as shown in FIG. 12 due to thermal stress caused by reflow. As a result, the IC chip 105 existing inside the semiconductor device is also bent. When the piezoelectric element such as the ferroelectric capacitor constituting the ferroelectric memory is included in the IC chip 105, since the compressive stress or shrinkage stress is applied to the piezoelectric element, normal operation cannot be performed. In particular, when the ferroelectric memory is provided, the data holding function is lost, data reading becomes impossible, or a malfunction occurs.

또한, 리플로우 시에 문제가 발생하지 않은 IC 칩에서도, 사용 시간의 경과와 동시에 내부에 물이 침입하여 팽창 및 변형이 발생하는 경우가 있다. 그리고, 상술한 바와 같이, 오작동 등이 발생하는 경우가 있다.In addition, even in an IC chip in which a problem does not occur at the time of reflow, water may invade the inside at the same time as the use time elapses, causing expansion and deformation. As described above, malfunctions or the like may occur.

[특허문헌 1] 일본국 특허공개 제2001-60638호 공보[Patent Document 1] Japanese Patent Application Laid-Open No. 2001-60638

[특허문헌 2] 일본국 특허공개 제2001-156095호 공보[Patent Document 2] Japanese Patent Application Laid-Open No. 2001-156095

[특허문헌 3] 일본국 특허공개 제2001-85458호 공보[Patent Document 3] Japanese Patent Application Laid-Open No. 2001-85458

[특허문헌 4] 일본국 특허공개 평7-45735호 공보[Patent Document 4] Japanese Patent Application Laid-Open No. 7-45735

본 발명의 목적은, IC 칩에 작용하는 응력을 완화할 수 있는 BGA 구조의 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.An object of the present invention is to provide a semiconductor device having a BGA structure capable of alleviating stress acting on an IC chip, and a method of manufacturing the same.

본 출원 발명자는, 상기 과제를 해결하기 위하여 예의 검토를 거듭한 결과, 종래의 BGA 패키지에서는, IC 칩(105)의 상방에만 수지층(107)이 존재하고 있기 때문에, 반도체 장치에 작용하는 응력의 편차가 크고, 상술한 바와 같은 휨 및 변형이 발생하는 것을 알아냈다.The inventors of the present application have made extensive studies to solve the above problems. As a result, in the conventional BGA package, since the resin layer 107 exists only above the IC chip 105, the stress applied to the semiconductor device is increased. It was found that the deviation was large and warpage and deformation as described above occurred.

본 출원 발명자는, 이와 같은 문제점에 착안하여, 이하에 나타낸 발명의 다양한 형태에 상도(想到)했다. The inventors of the present application have paid attention to such problems, and have applied to various aspects of the invention shown below.

본 발명에 따른 제 1 반도체 장치에는, 기판과, 상기 기판 위에 설치된 수지로 이루어지는 토대와, 상기 토대 위에 설치된 집적 회로 칩과, 상기 집적 회로 칩을 밀봉하는 수지로 이루어지는 볼 그리드 어레이형의 패키지재가 설치되어 있다.The first semiconductor device according to the present invention is provided with a ball grid array type package material comprising a substrate, a base formed of a resin provided on the substrate, an integrated circuit chip provided on the base, and a resin sealing the integrated circuit chip. It is.

본 발명에 따른 제 2 반도체 장치에는, 기판과, 상기 기판 위에 설치된 형상 기억 합금으로 이루어지는 금속판과, 상기 금속판 위에 설치된 집적 회로 칩과, 상기 집적 회로 칩을 밀봉하는 수지로 이루어지는 볼 그리드 어레이형의 패키지재가 설치되어 있다.In a second semiconductor device according to the present invention, there is provided a ball grid array type package comprising a substrate, a metal plate made of a shape memory alloy provided on the substrate, an integrated circuit chip provided on the metal plate, and a resin sealing the integrated circuit chip. Ash is installed.

본 발명에 따른 제 3 반도체 장치에는, 기판과, 상기 기판 위에 설치된 집적 회로 칩과, 상기 집적 회로 칩을 밀봉하는 수지로 이루어지는 볼 그리드 어레이형의 패키지재가 설치되어 있다. 그리고, 상기 기판에는, 제 1 및 제 2 절연판과, 상기 제 1 절연판과 제 2 절연판 사이에 끼워져, 상변태(相變態) 온도가 150℃ 내지 200℃인 형상 기억 합금으로 이루어지는 금속판이 설치되어 있다.The third semiconductor device according to the present invention is provided with a ball grid array type package material made of a substrate, an integrated circuit chip provided on the substrate, and a resin for sealing the integrated circuit chip. And the said board | substrate is provided with the metal plate which consists of a shape memory alloy which is sandwiched between a 1st and 2nd insulating plate, and the said 1st insulating plate and a 2nd insulating plate, and whose phase transformation temperature is 150 degreeC-200 degreeC.

도 1a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.1A is a cross-sectional view illustrating a manufacturing method of a semiconductor device according to a first embodiment of the present invention in the order of process.

도 1b는 도 1a에 이어서, 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.1B is a sectional view of the semiconductor device in a process order subsequent to FIG. 1A.

도 1c는 도 1b에 이어서, 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도.1C is a sectional view of the semiconductor device in a process order subsequent to FIG. 1B;

도 2는 제 1 실시예에 따른 반도체 장치를 나타내는 단면도.Fig. 2 is a sectional view showing the semiconductor device according to the first embodiment.

도 3은 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도.3 is a cross-sectional view showing a semiconductor device according to a second embodiment of the present invention.

도 4는 본 발명의 제 3 실시예에 따른 반도체 장치를 나타내는 단면도.4 is a cross-sectional view showing a semiconductor device according to a third embodiment of the present invention.

도 5는 Fe-Mn-Si계의 응력 유기(誘起) 형상 기억 합금의 온도 특성을 나타내는 그래프.Fig. 5 is a graph showing temperature characteristics of a stress-organic shape memory alloy of Fe-Mn-Si system.

도 6은 본 발명의 제 4 실시예에 따른 반도체 장치를 나타내는 단면도.6 is a sectional view of a semiconductor device according to the fourth embodiment of the present invention.

도 7은 본 발명의 제 5 실시예에 따른 반도체 장치를 나타내는 단면도.7 is a sectional view of a semiconductor device according to the fifth embodiment of the present invention.

도 8은 제 5 실시예에서의 프린트 배선 기판(1c)의 상세를 나타내는 단면도.Fig. 8 is a sectional view showing the details of the printed wiring board 1c in the fifth embodiment.

도 9는 종래의 BGA 패키지를 나타내는 사시도.9 is a perspective view showing a conventional BGA package.

도 10은 종래의 BGA 패키지를 나타내는 단면도.10 is a cross-sectional view showing a conventional BGA package.

도 11은 종래의 BGA 패키지와 머더 프린트 기판의 관계를 나타내는 단면도.11 is a cross-sectional view showing a relationship between a conventional BGA package and a mother printed circuit board.

도 12는 프린트 기판(11)의 휨을 나타내는 단면도.12 is a cross-sectional view showing the warpage of the printed board 11.

도 13a는 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.Fig. 13A is a sectional view of a method of manufacturing a printed wiring board in order of process;

도 13b는 도 13a에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13B is a cross-sectional view illustrating a method for manufacturing a printed wiring board following the process shown in FIG. 13A.

도 13c는 도 13b에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13C is a cross-sectional view illustrating a method of manufacturing a printed wiring board subsequent to FIG. 13B in a process order. FIG.

도 13d는 도 13c에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13D is a cross-sectional view illustrating a method of manufacturing a printed wiring board subsequent to FIG. 13C in a process order. FIG.

도 13e는 도 13d에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13E is a cross-sectional view illustrating a method of manufacturing a printed wiring board following the process shown in FIG. 13D.

도 13f는 도 13e에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13F is a sectional view of a method of manufacturing a printed wiring board subsequent to FIG. 13E, in a process order. FIG.

도 13g는 도 13f에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13G is a cross-sectional view illustrating a method of manufacturing a printed wiring board following the process shown in FIG. 13F in a process order. FIG.

도 13h는 도 13g에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13H is a cross-sectional view illustrating a method of manufacturing a printed wiring board subsequent to FIG. 13G in a process order. FIG.

도 13i는 도 13h에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13I is a cross-sectional view illustrating a method of manufacturing a printed wiring board subsequent to FIG. 13H in a process order. FIG.

도 13j는 도 13i에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13J is a cross-sectional view illustrating a method of manufacturing a printed wiring board subsequent to FIG. 13I in a process order. FIG.

도 13k는 도 13j에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13K is a cross-sectional view illustrating a method of manufacturing a printed wiring board subsequent to FIG. 13J in a process order. FIG.

도 13l은 도 13k에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13L is a cross-sectional view showing a method for manufacturing a printed wiring board subsequent to FIG. 13K in a process order. FIG.

도 13m은 도 13l에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13M is a cross-sectional view illustrating a method of manufacturing a printed wiring board subsequent to FIG. 13L in a process order. FIG.

도 13n은 도 13m에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13N is a cross-sectional view illustrating a method of manufacturing a printed wiring board subsequent to FIG. 13M, in a process order. FIG.

도 13o는 도 13n에 이어서, 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도.FIG. 13O is a cross-sectional view illustrating a method of manufacturing a printed wiring board subsequent to FIG. 13N in a process order. FIG.

도 14는 프린트 배선 기판의 예를 나타내는 도면.14 is a diagram illustrating an example of a printed wiring board.

이하, 본 발명의 실시예에 대해서, 첨부 도면을 참조하여 구체적으로 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described concretely with reference to an accompanying drawing.

(제 1 실시예)(First embodiment)

우선, 본 발명의 제 1 실시예에 대해서 설명한다. 다만, 여기에서는, 편의상, 반도체 장치의 단면 구조에 대해서는, 그 제조 방법과 함께 설명한다. 도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 나타내는 단면도이며, 도 2는 제 1 실시예에 따른 반도체 장치를 나타내는 단면도이다.First, the first embodiment of the present invention will be described. In addition, here, for convenience, the cross-sectional structure of a semiconductor device is demonstrated with the manufacturing method. 1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention in a process order, and FIG. 2 is a cross-sectional view illustrating a semiconductor device according to a first embodiment.

제 1 실시예에서는, 도 1a에 나타낸 바와 같이, 우선, 랜드(2)가 형성된 프린트 배선 기판(1) 위에, 수지로 이루어지는 토대(3)를 형성한다. 토대(3)의 높이는, 예를 들어 100㎛ 내지 200㎛ 정도로 한다. 프린트 배선 기판(1)으로서는, 예를 들어 유리 에폭시 기판을 사용할 수 있다.In the first embodiment, as shown in Fig. 1A, first, a base 3 made of resin is formed on the printed wiring board 1 on which the lands 2 are formed. The height of the base 3 is, for example, about 100 µm to 200 µm. As the printed wiring board 1, a glass epoxy board can be used, for example.

다음으로, 도 1b에 나타낸 바와 같이, 토대(3) 위에 접착제(4)를 도포하고, 그 위에 반도체 집적 회로 칩(IC 칩)(5)을 탑재 배치하여 고정한다. 접착제(4) 대신 은 페이스트를 사용해도 된다. IC 칩(5)으로서는, 예를 들어 강유전체 메모리를 구비한 것을 사용한다. IC 칩(5)의 높이는, 예를 들어 200㎛ 정도이다.Next, as shown in FIG. 1B, the adhesive agent 4 is apply | coated on the base 3, and the semiconductor integrated circuit chip (IC chip) 5 is mounted and fixed on it. Instead of the adhesive agent 4, silver paste may be used. As the IC chip 5, for example, one having a ferroelectric memory is used. The height of the IC chip 5 is about 200 μm, for example.

이어서, 도 1c에 나타낸 바와 같이, 본딩 와이어(6)에 의해, IC 칩(5)에 설치되어 있는 단자(도시 생략)와 랜드(2)를 접속한다. 그 후, 패키지 수지(7)에 의해, IC 칩(5) 및 본딩 와이어(6) 등을 밀봉한다. 이때, IC 칩(5)의 상면을 기준으로 한 패키지 수지(7)의 두께는, 40㎛ 이상으로 하는 것이 바람직하다. 또한, 패키지 수지(7)로서는, 필러를 함유하는 것을 사용하는 것이 바람직하다. 이어서, 패키지 수지(7)의 상면에 IC 칩(5)을 특정하기 위한 번호 등을, 레이저 등을 이용하여 날인한다. 프린트 배선 기판(1)의 이면(裏面)에, 외부 접속 단자로서, 예를 들어 땜납 볼(8)을 탑재 배치한다. 그 후, 다이싱을 행한다(도시 생략). 또한, 토대(3)를 구성하는 수지로서는, 예를 들어 패키지 수지(7)와 동일한 것을 사용한다. 다만, 이 경우, 토대(3)를 구성하는 수지의 필러 함유량을 패키지 수지(7)의 함유량보다도 높게 하는 것이 바람직하다.Subsequently, as illustrated in FIG. 1C, the land (2) and the terminal (not shown) provided on the IC chip 5 are connected by the bonding wire 6. Thereafter, the IC chip 5, the bonding wire 6, and the like are sealed with the package resin 7. At this time, it is preferable that the thickness of the package resin 7 based on the upper surface of the IC chip 5 is 40 micrometers or more. Moreover, as package resin 7, it is preferable to use what contains a filler. Next, the number etc. for specifying the IC chip 5 are stamped on the upper surface of the package resin 7 using a laser or the like. On the back surface of the printed wiring board 1, the solder ball 8 is mounted, for example, as an external connection terminal. After that, dicing is performed (not shown). In addition, as resin which comprises the base 3, the same thing as the package resin 7 is used, for example. However, in this case, it is preferable to make filler content of resin which comprises the base 3 higher than content of the package resin 7.

이와 같이 하여, BGA 패키지 구조의 반도체 장치를 완성시킨다. 이 반도체 장치는, 예를 들어, 도 2에 나타낸 바와 같이, 머더 프린트 기판(51) 위에 실장되어 사용된다.In this way, a semiconductor device having a BGA package structure is completed. This semiconductor device is mounted on the mother printed circuit board 51 and used, for example, as shown in FIG.

이와 같은 제 1 실시예에서는, IC 칩(5)의 하방에 패키지 수지(7)와 동일한 토대(3)가 존재한다. 이 때문에, 흡습(吸濕) 및 리플로우에 따라 패키지 수지(7)에 응력이 작용했다고 해도, IC 칩(5)에는 그 주위로부터 거의 균일하게 응력이 작 용한다. 따라서, 강유전체 메모리를 구성하는 강유전체 커패시터 등의 압전 소자가 포함되어 있어도, 오작동 등이 발생하지는 않는다.In this first embodiment, the same base 3 as the package resin 7 exists below the IC chip 5. For this reason, even if stress acts on the package resin 7 due to moisture absorption and reflow, the stress is applied to the IC chip 5 almost uniformly from the periphery thereof. Therefore, even if a piezoelectric element such as a ferroelectric capacitor constituting the ferroelectric memory is included, malfunction or the like does not occur.

또한, 토대(3)를 구성하는 수지의 필러 함유량을 패키지 수지(7)보다도 흡습량을 낮게 할 수 있다. 이 때문에, 보다 압축 응력을 완화하는 것이 가능해진다.In addition, the moisture content of the filler constituting the base 3 can be lower than that of the package resin 7. For this reason, it becomes possible to relieve compressive stress more.

또한, 본 실시예에서는, IC 칩(5)의 상면을 기준으로 한 패키지 수지(7)의 두께를 40㎛ 이상으로 하고 있기 때문에, 레이저에 의한 날인을 행하여도, IC 칩(5)에 손상이 생기지는 않는다.In addition, in the present embodiment, since the thickness of the package resin 7 based on the upper surface of the IC chip 5 is set to 40 µm or more, the IC chip 5 is not damaged even when stamped with a laser. It doesn't happen.

(제 2 실시예)(Second embodiment)

다음으로, 본 발명의 제 2 실시예에 대해서 설명한다. 도 3은, 본 발명의 제 2 실시예에 따른 반도체 장치를 나타내는 단면도이다.Next, a second embodiment of the present invention will be described. 3 is a cross-sectional view showing a semiconductor device according to a second embodiment of the present invention.

제 2 실시예에서는, 프린트 배선 기판(1) 위에 멀티 칩 패키지(MCP: Multi Chip Package) 테이프(9)가 부착되고, 그 위에 IC 칩(5)이 고정되어 있다. 그 외에는, 제 1 실시예와 동일하게 구성되어 있다.In the second embodiment, a Multi Chip Package (MCP) tape 9 is attached on the printed wiring board 1, and the IC chip 5 is fixed thereon. Other than that, it is comprised similarly to 1st Example.

이와 같이 구성된 제 2 실시예에서는, MCP 테이프(9)가 제 1 실시예에서의 토대(3)와 동일하게 작용한다. 이 결과, 제 1 실시예와 동일한 효과를 얻을 수 있다.In the second embodiment configured as described above, the MCP tape 9 acts in the same manner as the foundation 3 in the first embodiment. As a result, the same effects as in the first embodiment can be obtained.

(제 3 실시예)(Third embodiment)

다음으로, 본 발명의 제 3 실시예에 대해서 설명한다. 도 4는 본 발명의 제 3 실시예에 따른 반도체 장치를 나타내는 단면도이다.Next, a third embodiment of the present invention will be described. 4 is a cross-sectional view illustrating a semiconductor device according to a third exemplary embodiment of the present invention.

제 3 실시예에서는, 토대(3) 위에 접착제(4a)가 도포되고, 그 위에 형상 기 억 합금으로 이루어지는 금속판(11)이 부착되어 있다. 또한, 금속판(11) 위에 접착제(4b)가 도포되고, 그 위에 IC 칩(5)이 탑재 배치되어 고정되어 있다. 금속판(11)을 구성하는 형상 기억 합금은, 예를 들어 Fe-Mn-Si계의 응력 유기 형상 기억 합금으로서, 도 5에 나타낸 바와 같은 온도 특성을 구비하고 있다. 즉, 이 형상 기억 합금은, 240℃ 내지 270℃ 정도의 리플로우 온도를 경계로 하여 상변태한다. 또한, 접착제(4a, 4b) 대신 은 페이스트 등을 사용해도 된다.In the third embodiment, an adhesive 4a is applied on the base 3, and a metal plate 11 made of a shape memory alloy is attached thereto. Moreover, the adhesive agent 4b is apply | coated on the metal plate 11, and the IC chip 5 is mounted and fixed on it. The shape memory alloy which comprises the metal plate 11 is a Fe-Mn-Si type | system | group stress organic shape memory alloy, for example, and has temperature characteristics as shown in FIG. That is, this shape memory alloy phase-transforms at the reflow temperature of 240 degreeC-about 270 degreeC as a boundary. In addition, silver paste or the like may be used instead of the adhesives 4a and 4b.

이와 같이 구성된 제 3 실시예에서는, 리플로우 시에 열응력이 발생하여도, 형상 기억 합금으로 구성된 금속판(11)이 원래의 형상으로 복원하려고 한다. 이 때문에, IC 칩(5)에는 응력이 작용하지 않고, 강유전체 메모리 등의 오작동이 발생하지 않는다.In the third embodiment configured as described above, even when thermal stress is generated during reflow, the metal plate 11 made of the shape memory alloy attempts to restore the original shape. For this reason, stress does not act on the IC chip 5, and malfunctions, such as a ferroelectric memory, do not occur.

또한, 토대(3)는 반드시 설치되어 있을 필요는 없지만, 복합적인 효과를 얻기 위해서는, 설치되어 있는 것이 바람직하다.In addition, although the base 3 does not necessarily need to be provided, in order to acquire a composite effect, it is preferable that it is provided.

(제 4 실시예)(Example 4)

다음으로, 본 발명의 제 4 실시예에 대해서 설명한다. 도 6은 본 발명의 제 4 실시예에 따른 반도체 장치를 나타내는 단면도이다.Next, a fourth embodiment of the present invention will be described. 6 is a cross-sectional view illustrating a semiconductor device in accordance with a fourth embodiment of the present invention.

제 4 실시예에서는, 프린트 배선 기판(1) 위에 접착제(4a)가 도포되고, 그 위에 형상 기억 합금으로 이루어지는 금속판(11)이 부착되어 있다. 또한, 금속판(11) 위에 접착제(4b)가 도포되고, 그 위에 형상 기억 합금으로 이루어지는 금속판(11a)이 부착되어 있다. 그리고, 금속판(11a)에 접착제(4c)가 도포되고, 그 위에 IC 칩(5)이 탑재 배치되어 고정되어 있다. 또한, 금속판(11a)을 구성하는 형상 기억 합금으로서는, 85℃ 내지 100℃ 정도의 온도를 경계로 하여 상변태하는 것이 사용되고 있다. 또한, 접착제(4a 내지 4c) 대신 은 페이스트 등을 사용해도 된다.In the fourth embodiment, the adhesive 4a is applied onto the printed wiring board 1, and the metal plate 11 made of the shape memory alloy is attached thereto. Moreover, the adhesive agent 4b is apply | coated on the metal plate 11, and the metal plate 11a which consists of a shape memory alloy is affixed on it. And the adhesive agent 4c is apply | coated to the metal plate 11a, and the IC chip 5 is mounted and fixed on it. As the shape memory alloy constituting the metal plate 11a, a phase transformation is used at a temperature of about 85 ° C to 100 ° C as a boundary. In addition, silver paste or the like may be used instead of the adhesives 4a to 4c.

이와 같이 구성된 제 4 실시예에서는, 금속판(11)의 작용에 의해 제 3 실시예와 동일한 효과를 얻을 수 있다. 또한, 금속판(11a)이 설치되어 있기 때문에, 사용시에 온도가 85℃ 내지 100℃ 정도로 상승하고, 패키지 수지(7)에 열응력이 발생하는 경우에도, 이 열응력이 금속판(11a)의 복원력에 의해 상쇄(相殺)된다. 이 때문에, IC 칩(5)에는 응력이 작용하지 않고, 강유전체 메모리 등의 오작동이 발생하지 않는다. 85℃ 내지 100℃ 정도의 온도는, 예를 들어 자동차에 탑재된 경우에 도달하는 온도이다.In the fourth embodiment configured in this manner, the same effect as in the third embodiment can be obtained by the action of the metal plate 11. In addition, since the metal plate 11a is provided, even when the temperature rises to about 85 degreeC-100 degreeC at the time of use, and a thermal stress generate | occur | produces in the package resin 7, this thermal stress is based on the restoring force of the metal plate 11a. It is canceled by. For this reason, stress does not act on the IC chip 5, and malfunctions, such as a ferroelectric memory, do not occur. The temperature of about 85 degreeC-100 degreeC is the temperature reached when it is mounted in an automobile, for example.

또한, 제 4 실시예에서는 토대(3)가 설치되어 있지 않지만, 프린트 배선 기판(1)과 접착제(4a) 사이에 토대(3)가 설치되어 있어도 된다.In addition, although the base 3 is not provided in 4th Example, the base 3 may be provided between the printed wiring board 1 and the adhesive agent 4a.

(제 5 실시예)(Example 5)

다음으로, 본 발명의 제 5 실시예에 대해서 설명한다. 도 7은 본 발명의 제 5 실시예에 따른 반도체 장치를 나타내는 단면도이며, 도 8은 제 5 실시예에서의 프린트 배선 기판(1c)의 상세를 나타내는 단면도이다.Next, a fifth embodiment of the present invention will be described. 7 is a cross-sectional view showing a semiconductor device according to the fifth embodiment of the present invention, and FIG. 8 is a cross-sectional view showing details of the printed wiring board 1c in the fifth embodiment.

제 5 실시예에서는, 2매의 유리 에폭시 기판(1a, 1b)과, 이들 사이에 끼워진 금속판(12)으로 프린트 배선 기판(1c)이 구성되어 있다. 금속판(12)은, 예를 들어 150℃ 내지 200℃ 정도의 온도에서 상변태하는 형상 기억 합금으로 구성되어 있다. 그리고, 프린트 배선 기판(1c) 위에 접착제(4)를 통하여 IC 칩(5)이 고정되어 있다. 또한, 150℃ 내지 200℃ 정도의 온도는, 패키지 수지(7)를 경화할 때의 온도 이다.In the fifth embodiment, the printed wiring board 1c is composed of two glass epoxy substrates 1a and 1b and a metal plate 12 sandwiched therebetween. The metal plate 12 is comprised from the shape memory alloy which phase-transforms at the temperature of about 150 to 200 degreeC, for example. The IC chip 5 is fixed on the printed wiring board 1c via the adhesive agent 4. In addition, the temperature of about 150 to 200 degreeC is the temperature at the time of hardening the package resin 7.

프린트 배선 기판(1c)에는, 도 8에 나타낸 바와 같이, 복수의 관통 구멍이 형성되고, 그 내면에 절연막(13)이 형성되고, 그 내부에 도전재(14)가 매립되어 있다. 그리고, 도전재(14) 위에 랜드(2)가 형성되고, 랜드(2)에 본딩 와이어(6)가 접속되어 있다. 한편, 프린트 배선 기판(1c)의 이면 측에서는, 도전층(15)을 통하여 도전재(14)와 땜납 볼(8)이 접속되어 있다.As illustrated in FIG. 8, a plurality of through holes are formed in the printed wiring board 1c, an insulating film 13 is formed on the inner surface thereof, and a conductive material 14 is embedded therein. The land 2 is formed on the conductive material 14, and the bonding wire 6 is connected to the land 2. On the other hand, the conductive material 14 and the solder ball 8 are connected through the conductive layer 15 on the back surface side of the printed wiring board 1c.

이와 같이 구성된 제 5 실시예에서는, 경화 시에 발생하는 열응력이 금속판(12)의 복원력에 의해 상쇄된다. 이 때문에, 이 열응력에 의한 오작동을 방지할 수 있다. In the fifth embodiment configured as described above, the thermal stress generated during curing is canceled by the restoring force of the metal plate 12. For this reason, the malfunction by this thermal stress can be prevented.

또한, 제 5 실시예에서는, 토대(3)가 설치되어 있지 않지만, 프린트 배선 기판(1c)과 접착제(4) 사이에 토대(3)가 설치되어 있어도 된다.In addition, in the 5th Example, although the base 3 is not provided, the base 3 may be provided between the printed wiring board 1c and the adhesive agent 4. As shown in FIG.

또한, 평면에서 볼 때, 금속판(12)을 유리 에폭시 기판(1b, 1c)보다도 작게 해도 된다. 이 경우, 금속판(12)보다도 외측에, 리드 배선 및 관통 구멍 등을 형성해도 된다.In addition, in plan view, the metal plate 12 may be smaller than the glass epoxy substrates 1b and 1c. In this case, lead wirings, through holes, and the like may be formed outside the metal plate 12.

여기에서, 제 5 실시예에 적합한 프린트 배선 기판을 제조하는 방법에 대해서 설명한다. 도 13a 내지 도 13o는 프린트 배선 기판을 제조하는 방법을 공정순으로 나타내는 단면도이다.Here, a method of manufacturing a printed wiring board suitable for the fifth embodiment will be described. 13A to 13O are cross-sectional views showing a method of manufacturing a printed wiring board in the order of steps.

우선, 도 13a에 나타낸 바와 같이, 도전층(201) 및 절연층(202)이 서로 부착된 기재(基材)의 절연층(202) 측의 면 위에 레지스트 패턴(203)을 형성한다.First, as shown in FIG. 13A, a resist pattern 203 is formed on the surface on the insulating layer 202 side of the substrate on which the conductive layer 201 and the insulating layer 202 are attached to each other.

다음으로, 도 13b에 나타낸 바와 같이, 레지스트 패턴(203)을 마스크로 하여 절연층(202)을 패터닝한다. 그리고, 레지스트 패턴(203)을 제거한다.Next, as shown in FIG. 13B, the insulating layer 202 is patterned using the resist pattern 203 as a mask. Then, the resist pattern 203 is removed.

이어서, 도 13c에 나타낸 바와 같이, 절연층(202) 위 및 절연층(202)의 개구부 내에 도전층(204)을, 예를 들어 스퍼터링법에 의해 형성한다.Subsequently, as shown in FIG. 13C, the conductive layer 204 is formed on the insulating layer 202 and in the opening of the insulating layer 202 by, for example, a sputtering method.

그 후, 도 13d에 나타낸 바와 같이, 도전층(204)에 대하여 에치백 또는 CMP에 의한 평탄화를 행한다.Thereafter, as illustrated in FIG. 13D, the conductive layer 204 is planarized by etch back or CMP.

이어서, 도 13e에 나타낸 바와 같이, 절연층(202) 및 도전층(204) 위에 절연층(205)을 형성한다. 또한, 절연층(205) 위에 레지스트 패턴(217)을 형성한다.Next, as shown in FIG. 13E, an insulating layer 205 is formed over the insulating layer 202 and the conductive layer 204. In addition, a resist pattern 217 is formed over the insulating layer 205.

다음으로, 도 13f에 나타낸 바와 같이, 레지스트 패턴(217)을 마스크로 하여 절연층(205)을 패터닝한다. 그리고, 레지스트 패턴(217)을 제거한다.Next, as shown in FIG. 13F, the insulating layer 205 is patterned using the resist pattern 217 as a mask. Then, the resist pattern 217 is removed.

이어서, 도 13g에 나타낸 바와 같이, 절연층(205) 위 및 절연층(205)의 개구부 내에 도전층(206)을, 예를 들어 스퍼터링법에 의해 형성한다.Next, as shown to FIG. 13G, the conductive layer 206 is formed on the insulating layer 205 and in the opening part of the insulating layer 205, for example by the sputtering method.

그 후, 도 13h에 나타낸 바와 같이, 도전층(206)에 대하여 에치백 또는 CMP에 의한 평탄화를 행한다.Thereafter, as illustrated in FIG. 13H, the conductive layer 206 is planarized by etch back or CMP.

이어서, 도 13i에 나타낸 바와 같이, 전면(全面)에 절연층(216) 및 형상 기억 합금막(207)을 형성한다.13I, the insulating layer 216 and the shape memory alloy film 207 are formed in the whole surface.

다음으로, 도 13j에 나타낸 바와 같이, 형상 기억 합금막(207) 위에 레지스트 패턴(208)을 형성한다.Next, as shown in FIG. 13J, a resist pattern 208 is formed on the shape memory alloy film 207.

이어서, 도 13k에 나타낸 바와 같이, 레지스트 패턴(208)을 마스크로 하여 형상 기억 합금막(207)을 패터닝한다.Next, as shown in FIG. 13K, the shape memory alloy film 207 is patterned using the resist pattern 208 as a mask.

그 후, 도 13l에 나타낸 바와 같이, 레지스트 패턴(208)을 제거한다. 그리 고, 형상 기억 합금막(207) 위 및 형상 기억 합금막(207)의 개구부 내에 층간 절연막(209)을 형성한다.Thereafter, as shown in Fig. 13L, the resist pattern 208 is removed. Then, an interlayer insulating film 209 is formed on the shape memory alloy film 207 and in the opening of the shape memory alloy film 207.

이어서, 도 13m에 나타낸 바와 같이, 층간 절연막(209)에 대하여 에치백 또는 CMP에 의한 평탄화를 행한다. 다음으로, 전면에 절연층(210)을 형성하고, 그 위에 레지스트 패턴(211)을 형성한다. 그리고, 레지스트 패턴(211)을 마스크로 하여 절연층(210)을 패터닝한다.Subsequently, as shown in Fig. 13M, the interlayer insulating film 209 is planarized by etch back or CMP. Next, an insulating layer 210 is formed on the entire surface, and a resist pattern 211 is formed thereon. The insulating layer 210 is patterned using the resist pattern 211 as a mask.

또한, 도 13n에 나타낸 바와 같이, 레지스트 패턴(211)을 마스크로 하여 층간 절연막(209) 및 절연층(216)을 패터닝한다. 이 결과, 도전층(206)의 일부가 노출된다.13N, the interlayer insulating film 209 and the insulating layer 216 are patterned using the resist pattern 211 as a mask. As a result, part of the conductive layer 206 is exposed.

이어서, 도 13o에 나타낸 바와 같이, 레지스트 패턴(211)을 제거한다. 그리고, 전면에 도전층(206)까지 도달하는 도전층(212)을 형성한다. 도전층(212)은, 스퍼터링법에 의해 형성해도 된다. 또한, 도전층(212)으로서 W막을 형성하고, 이것으로부터 W플러그를 형성해도 된다.Subsequently, as shown in FIG. 13O, the resist pattern 211 is removed. And the conductive layer 212 which reaches to the conductive layer 206 is formed in the whole surface. The conductive layer 212 may be formed by sputtering. In addition, a W film may be formed as the conductive layer 212, and a W plug may be formed therefrom.

그리고, 이들과 동일한 도전층 및 절연층의 형성 및 패터닝을 반복함으로써, 도 14에 나타낸 바와 같은 프린트 배선 기판이 완성된다. 이 프린트 배선 기판에서는, 도전층(212)에 도전층(213, 214)이 접속되고, 도전층(214)에 랜드(215)가 접속되어 있다. 또한, 도전층(201)이 패터닝되고, 여기에 땜납 볼(8)이 접속되어 있다. 또한, 이들 도전층이 구성하는 리드 배선의 주위에는, 절연층(221, 222)이 형성되어 있다.And by repeating formation and patterning of the same conductive layer and insulating layer as these, the printed wiring board as shown in FIG. 14 is completed. In this printed wiring board, the conductive layers 213 and 214 are connected to the conductive layer 212, and the land 215 is connected to the conductive layer 214. In addition, the conductive layer 201 is patterned, and the solder balls 8 are connected thereto. Moreover, the insulating layers 221 and 222 are formed around the lead wiring which these conductive layers comprise.

또한, 각 실시예를 서로 조합시켜도 된다. 예를 들어, 제 5 실시예와 제 1 내지 제 4실시예를 조합시켜도 된다. 또한, 형상 기억 합금으로서, Fe-Mn-Si계의 것 이외에, Ti-Ni계의 것 등을 사용해도 된다.In addition, you may combine each Example with each other. For example, the fifth embodiment and the first to fourth embodiments may be combined. As the shape memory alloy, in addition to the Fe-Mn-Si type, a Ti-Ni type or the like may be used.

또한, 특허문헌 1에는, 프린트 기판 내에 형상 기억 부재를 설치하는 것이 개시되어 있지만, 그 상변태의 온도가 개시되어 있지 않다. 이 때문에, 어떤 상태에서 어떤 기능을 하는지가 불분명하다.Moreover, although providing the shape memory member in a printed circuit board is disclosed by patent document 1, the temperature of the phase transformation is not disclosed. Because of this, it is unclear which function is in what state.

특허문헌 2 및 3에는, 범프부를 형상 기억 합금으로 구성하는 것이 개시되어 있다. 특허문헌 4에는, 반도체 장치의 캡의 일부를 형상 기억 합금으로 하는 것이 개시되어 있다. 그러나, 리플로우 시의 열응력 및 경화 시의 열응력의 어느 것도 완화될 수 없다.Patent Documents 2 and 3 disclose that the bump part is formed of a shape memory alloy. Patent Document 4 discloses that a part of the cap of the semiconductor device is a shape memory alloy. However, neither of the thermal stress at reflow and the thermal stress at curing can be alleviated.

이상, 상술한 바와 같이, 본 발명에 의하면, 열응력 및/또는 흡습에 따른 응력이 발생했다고 해도, 이들 응력이 완화된다. 이 때문에, 집적 회로 칩에, 강유전체 커패시터 등의 압전 소자가 설치되어 있어도, 그 오작동이 회피된다.As described above, according to the present invention, even if a stress due to thermal stress and / or moisture absorption is generated, these stresses are alleviated. For this reason, even if a piezoelectric element such as a ferroelectric capacitor is provided in the integrated circuit chip, malfunction thereof is avoided.

Claims (20)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판과,Substrate, 상기 기판 위에 설치된 수지로 이루어지는 토대와,A base made of resin provided on the substrate, 상기 토대 위에 설치된 형상 기억 합금으로 이루어지는 금속판과, A metal plate made of a shape memory alloy provided on the foundation; 상기 금속판 위에 설치된 집적 회로 칩과,An integrated circuit chip provided on the metal plate, 상기 집적 회로 칩을 밀봉하는 수지로 이루어지는 볼 그리드 어레이형의 패키지재를 갖고,It has a ball grid array type package material which consists of resin which seals the said integrated circuit chip, 상기 토대를 구성하는 수지 및 상기 패키지재를 구성하는 수지는 필러를 함유하고,The resin constituting the base and the resin constituting the package member contain a filler, 상기 토대를 구성하는 수지의 필러 함유량은 상기 패키지재를 구성하는 수지의 필러 함유량보다 높고,Filler content of resin which comprises the said base is higher than filler content of resin which comprises the said package material, 상기 기판과 상기 집적 회로 칩 사이에 설치되어, 상기 금속판을 구성하는 형상 기억 합금과는 다른 온도에서 상변태하는 형상 기억 합금으로 이루어지는 제 2 금속판을 갖는 것을 특징으로 하는 반도체 장치.And a second metal plate provided between the substrate and the integrated circuit chip, the second metal plate comprising a shape memory alloy which phase-transforms at a temperature different from that of the shape memory alloy constituting the metal plate. 기판과,Substrate, 상기 기판 위에 설치된 수지로 이루어지는 토대와,A base made of resin provided on the substrate, 상기 토대 위에 설치된 집적 회로 칩과,An integrated circuit chip installed on the foundation, 상기 집적 회로 칩을 밀봉하는 수지로 이루어지는 볼 그리드 어레이형의 패키지재를 갖고,It has a ball grid array type package material which consists of resin which seals the said integrated circuit chip, 상기 기판은,The substrate, 제 1 및 제 2 절연판과,The first and second insulating plates, 상기 제 1 절연판과 제 2 절연판 사이에 끼워져, 상변태 온도가 150℃ 내지 200℃인 형상 기억 합금으로 이루어지는 금속판을 갖고,It has a metal plate which is sandwiched between the said 1st insulating plate and a 2nd insulating plate, and consists of a shape memory alloy whose phase transformation temperature is 150 degreeC-200 degreeC, 상기 토대를 구성하는 수지 및 상기 패키지재를 구성하는 수지는 필러를 함유하고,The resin constituting the base and the resin constituting the package member contain a filler, 상기 토대를 구성하는 수지의 필러 함유량은 상기 패키지재를 구성하는 수지의 필러 함유량보다 높고,Filler content of resin which comprises the said base is higher than filler content of resin which comprises the said package material, 상기 기판과 상기 집적 회로 칩 사이에 설치되어, 상기 금속판을 구성하는 형상 기억 합금과는 다른 온도에서 상변태하는 형상 기억 합금으로 이루어지는 제 2 금속판을 갖는 것을 특징으로 하는 반도체 장치.And a second metal plate provided between the substrate and the integrated circuit chip, the second metal plate comprising a shape memory alloy which phase-transforms at a temperature different from that of the shape memory alloy constituting the metal plate. 삭제delete 삭제delete 기판과,Substrate, 상기 기판 위에 설치된 형상 기억 합금으로 이루어지는 금속판과,A metal plate made of a shape memory alloy provided on the substrate; 상기 금속판 위에 설치된 집적 회로 칩과,An integrated circuit chip provided on the metal plate, 상기 집적 회로 칩을 밀봉하는 수지로 이루어지는 볼 그리드 어레이형의 패키지재와,A ball grid array type package material made of a resin for sealing the integrated circuit chip; 상기 기판과 상기 집적 회로 칩 사이에 설치되어, 상기 금속판을 구성하는 형상 기억 합금과는 다른 온도에서 상변태하는 형상 기억 합금으로 이루어지는 제 2 금속판을 갖는 것을 특징으로 하는 반도체 장치.And a second metal plate provided between the substrate and the integrated circuit chip, the second metal plate comprising a shape memory alloy which phase-transforms at a temperature different from that of the shape memory alloy constituting the metal plate. 제 11 항에 있어서,The method of claim 11, 상기 제 2 금속판을 구성하는 형상 기억 합금은 80℃ 내지 100℃에서 상변태하는 것을 특징으로 하는 반도체 장치.The shape memory alloy which comprises the said 2nd metal plate is phase-transformed at 80 degreeC-100 degreeC, The semiconductor device characterized by the above-mentioned. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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