KR100924704B1 - Display and method for transmitting clock signal in blank period - Google Patents

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Abstract

PURPOSE: A display device and a method of controlling the same are provided to remove EMI(Electro Magnetic Interference) generated in a clock line by applying a clock signal including control information to a data driver. CONSTITUTION: In a display device and a method of controlling the same, data bits are transmitted in an active period and are not transmitted in a blank period. A timing control part(100) applies a transmission clock signal having control information in the blank duration and applies a transmission signal corresponding to data bits in an active period. A scan driver(300) supplies a scan signal to a display panel(400) according to the clock signal and the start pulse from the timing controller. A data driver(200) produces a control signal by samples the control information included in the transmission clock signal applied in the blank period.

Description

블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법{display and method for transmitting clock signal in blank period}Display and method for transmitting clock signal in blank period

본 발명은 클록 신호를 전송하는 디스플레이 및 방법에 관한 발명이다.The present invention relates to a display and method for transmitting a clock signal.

디스플레이의 타이밍 제어부와 데이터 구동부 사이의 인터페이스의 종래 기술로서, 네셔널 세마이컨덕터사(社)(national semiconductor)에서 발표한 PPDS(point-to-point differential signaling) 방식이 있다. As a conventional technology of an interface between a timing controller of a display and a data driver, there is a point-to-point differential signaling (PPDS) scheme announced by National Semiconductor.

도 1은 PPDS를 방식을 설명하기 위한 도면이다. 도 1을 참조하면, PPDS 방식은 타이밍 제어부(1)와 각 데이터 구동부(2) 사이에 독립적인 데이터 선(3)이 연결된다는 특징을 지닌다. 이러한 PPDS 방식은 종래의 RSDS(Reduced Swing Differential Signaling) 및 mini-LVDS(Low Voltage Differential Siganling) 방식에 비하여 EMI가 줄어들고, 전체 신호선의 개수가 줄어든다는 장점을 가진다. 타이밍 제어부(1)와 데이터 구동부들(2) 사이에는 클록 선(4)과 로드 선(5)이 연결된다. 클록 선(4)과 로드 선(5)은 데이터 구동부들(2)에 대하여 공통적으로 연결된다. 데이터 신호 및 클록 신호의 전송에는 차동 신호 방식(differential signaling)이 사용되므로, 데이터 선(3) 및 클록 선(4)은 각각은 차동 쌍(differential pair)로 구성된다.1 is a diagram for explaining a PPDS scheme. Referring to FIG. 1, the PPDS scheme is characterized in that an independent data line 3 is connected between the timing controller 1 and each data driver 2. The PPDS scheme has an advantage of reducing EMI and reducing the total number of signal lines as compared to the conventional reduced swing differential signaling (RSDS) and low voltage differential sibling (mini-LVDS) schemes. The clock line 4 and the load line 5 are connected between the timing controller 1 and the data drivers 2. The clock line 4 and the load line 5 are commonly connected to the data drivers 2. Since differential signaling is used for the transmission of the data signal and the clock signal, the data line 3 and the clock line 4 each consist of a differential pair.

본 발명이 해결하고자 하는 기술적 과제는 블랭크 기간에 데이터 선을 통하여 클록 신호를 전송함으로써, 별도의 클록 선이 요구되지 아니하도록 하는 디스플레이 및 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a display and a method in which a separate clock line is not required by transmitting a clock signal through a data line in a blank period.

또한, 본 발명이 해결하고자 하는 기술적 과제는 데이터 선을 통하여 클록 신호를 전송함으로써, 별도의 클록 선으로부터 발생하는 EMI 성분을 제거할 수 있는 방법 및 장치를 제공하는 것이다.In addition, the technical problem to be solved by the present invention is to provide a method and apparatus that can remove the EMI component generated from a separate clock line by transmitting a clock signal through the data line.

또한, 본 발명이 해결하고자 하는 기술적 과제는 블랭크 기간에 데이터 선을 통하여 클록 신호와 함께 제어 정보를 전송할 수 있는 디스플레이 및 방법을 제공하는 것이다.Another object of the present invention is to provide a display and a method for transmitting control information together with a clock signal through a data line in a blank period.

상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제1 측면은 데이터 비트들을 전송하는 액티브 기간에는 데이터 비트들에 대응하는 송신 신호를 인가하고, 상기 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 제어 정보를 포함하는 송신 클록 신호를 인가하는 타이밍 제어부; 및 상기 블랭크 기간에는 상기 인가된 송신 클록 신호에 포함된 상기 제어 정보를 샘플링하여 상기 제어 정보에 상응하는 제어 신호를 생성하고, 상기 액티브 기간에는 상기 인가된 송신 신호(이하 수신 신호라 함)를 샘플링함으로써 상기 데이터 비트들을 복원하고, 상기 복원된 데이터 비트들에 따라 디스플레이 패널을 구동하는 데이터 구동부를 구비한 디스플레이를 제공한다. As a technical means for achieving the above object, the first aspect of the present invention is to apply a transmission signal corresponding to the data bits in the active period for transmitting the data bits, and to control in the blank period for not transmitting the data bits. A timing controller for applying a transmission clock signal including information; And generating the control signal corresponding to the control information by sampling the control information included in the applied transmission clock signal in the blank period, and sampling the applied transmission signal (hereinafter referred to as a reception signal) in the active period. Thereby restoring the data bits and providing a display having a data driver for driving a display panel according to the restored data bits.

본 발명의 제2 측면은 데이터 비트들에 대응하는 직렬화된 송신 비트들을 생성하는 직렬화부; 제어 정보를 포함하는 송신 클록 신호를 생성하는 클록 생성부; 및 상기 데이터 비트들을 전송하는 액티브 기간에는 상기 송신 비트들을 출력하고, 상기 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 상기 송신 클록 신호를 출력하는 다중화부를 제공한다. A second aspect of the invention provides a serialization unit for generating serialized transmission bits corresponding to data bits; A clock generator which generates a transmission clock signal including control information; And a multiplexer for outputting the transmission bits in an active period for transmitting the data bits and outputting the transmission clock signal in a blank period for not transmitting the data bits.

본 발명의 제3 측면은 수신 클록 신호-상기 수신 클록 신호는 제어 정보를 포함하며, 데이터 비트들이 전달되지 아니하는 블랭크 기간에 데이터 선을 통하여 전달됨-에 따라 샘플링 클록 신호를 생성하는 클록 생성부; 상기 샘플링 클록 신호에 따라 수신 신호-상기 수신 신호는 데이터 비트들이 전달되는 액티브 기간에 상기 데이터 선을 통하여 전달됨-를 샘플링함으로써 상기 수신 신호에 포함된 데이터 비트들을 복원하고, 상기 샘플링 클록 신호에 따라 상기 수신 클록 신호에 포함된 상기 제어 정보를 샘플링하는 샘플러; 및 상기 샘플링된 제어 정보에 상응하는 제어 신호를 생성하는 제어 신호 생성부를 제공한다.A third aspect of the invention provides a clock generator for generating a sampling clock signal according to a received clock signal, wherein the received clock signal includes control information and is transmitted through a data line in a blank period in which data bits are not transmitted. Restoring data bits included in the received signal by sampling a received signal according to the sampling clock signal, the received signal being transmitted through the data line in an active period in which data bits are transferred, and in accordance with the sampling clock signal. A sampler for sampling the control information included in a received clock signal; And a control signal generator for generating a control signal corresponding to the sampled control information.

본 발명의 제4 측면은 데이터 선을 통하여 타이밍 제어기로부터 데이터 구동부로 데이터 비트들을 전송하는 방법에 있어서, 상기 데이터 비트들이 전송되지 아니하는 블랭크 기간에, 상기 데이터 선을 통하여 제어 정보를 포함하는 송신 클록 신호를 전송하는 단계; 및 상기 데이터 비트들이 전송되는 액티브 기간에, 상기 데이터 선을 통하여 상기 데이터 비트들에 대응하는 송신 신호를 전송하는 단계를 구비하는 방법을 제공한다.A fourth aspect of the invention is a method of transmitting data bits from a timing controller to a data driver via a data line, comprising: a transmission clock comprising control information via the data line in a blank period in which the data bits are not transmitted. Transmitting a signal; And transmitting a transmission signal corresponding to the data bits over the data line in an active period during which the data bits are transmitted.

본 발명에 의한 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법은 데이터 선과 분리된 별도의 클록 선 없이도 클록 신호를 전송할 수 있다는 장점이 있다. 또한, 본 발명에 의한 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법은 별도의 클록 선으로부터 발생하는 EMI 성분이 제거된다는 장점이 있다. 또한, 본 발명에 따르면, 블랭크 기간에 데이터 선을 통하여 클록 신호와 함께 제어 정보를 전송할 수 있는 장점이 있다.The display and the method for transmitting the clock signal in the blank period according to the present invention have the advantage that the clock signal can be transmitted without a separate clock line separate from the data line. In addition, the display and method for transmitting the clock signal in the blank period according to the present invention has the advantage that the EMI component generated from a separate clock line is removed. Further, according to the present invention, there is an advantage in that control information can be transmitted together with a clock signal through a data line in a blank period.

도 2는 본 발명의 제1 실시 예에 의한 디스플레이의 구조도를 간략히 나타낸 도면이다. 도 2를 참조하면, 디스플레이는 타이밍 제어부(100), 데이터 구동부들(200), 주사 구동부들(300) 및 디스플레이 패널(400)을 구비한다. 2 is a view schematically illustrating a structure of a display according to a first embodiment of the present invention. Referring to FIG. 2, the display includes a timing controller 100, data drivers 200, scan drivers 300, and a display panel 400.

타이밍 제어부(100)는 데이터 비트들을 전송하는 액티브 기간에는 각 데이터 선(500)에 RGB 화상 데이터 비트들 및 제어 비트들에 대응하는 송신 신호를 인가한다. 타이밍 제어부(100)는 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 각 데이터 선(500)에 송신 클록 신호를 인가한다. 타이밍 제어부(100)는 블랭크 기간에는 송신 클록 신호에 제어 비트들에 대응하는 신호를 삽입하여, 제어 정보를 포함하는 송신 클록 신호를 각 데이터 선(500)에 인가한다. 예를 들어, 송신 클록 신호는 송신 신호의 1비트에 해당하는 기간의 정수 배에 해당하는 주기를 가질 수 있으며, 제어 정보는 송신 클록 신호의 하강 에지 바로 다음에 위치할 수 있다.The timing controller 100 applies a transmission signal corresponding to the RGB image data bits and the control bits to each data line 500 in the active period for transmitting the data bits. The timing controller 100 applies a transmission clock signal to each data line 500 in a blank period in which data bits are not transmitted. The timing controller 100 inserts a signal corresponding to the control bits into the transmission clock signal in the blank period and applies a transmission clock signal including the control information to each data line 500. For example, the transmission clock signal may have a period corresponding to an integer multiple of a period corresponding to 1 bit of the transmission signal, and the control information may be located immediately after the falling edge of the transmission clock signal.

타이밍 제어부(100)는 송신 클록 신호에 콤마 패턴(Comma Pattern)에 대응하 는 신호를 삽입하여, 콤마 패턴을 포함하는 송신 클록 신호를 각 데이터 선(500)에 인가한다. 예를 들어, 콤마 패턴에 대응하는 신호는 송신 클록 신호의 하강 에지 바로 다음에 위치할 수 있다.The timing controller 100 inserts a signal corresponding to a comma pattern into the transmission clock signal and applies a transmission clock signal including the comma pattern to each data line 500. For example, the signal corresponding to the comma pattern can be located immediately after the falling edge of the transmit clock signal.

타이밍 제어부(100)는 블랭크 기간인지 또는 액티브 기간인지를 알리는 액티브 신호(ACT)를 데이터 구동부(200)에 제공한다. 또한, 타이밍 제어부(100)는 주사 구동부(300)에 클록 신호(CLK_S) 및 스타트 펄스(SP)를 제공한다.The timing controller 100 provides the data driver 200 with an active signal ACT indicating whether it is a blank period or an active period. In addition, the timing controller 100 provides the clock driver CLK_S and the start pulse SP to the scan driver 300.

데이터 구동부(200)는 블랭크 기간에 데이터 선(500)을 통하여 전달된 송신 클록 신호(이하, 수신 클록 신호라 함)에 따라 샘플링 클록 신호를 생성한다. 데이터 구동부(200)는 블랭크 기간에 데이터 선(500)을 통하여 수신 클록 신호에 포함되어 전달된 제어 정보로부터 제어 비트들을 복원한다. 데이터 구동부(200)는 액티브 기간에 데이터 선(500)을 통하여 전달된 송신 신호(이하 수신 신호라 함)를 샘플링 클록 신호에 따라 샘플링함으로써 데이터 비트들 및 제어 비트들을 복원한다. 데이터 구동부(200)는 복원된 제어 비트들에 대응하는 제어 신호를 생성하고, 이 제어 신호의 제어에 따라 복원된 데이터 비트들에 따른 데이터 신호들을 디스플레이 패널(400)에 인가한다. 데이터 구동부(200)는 액티브 기간인지, 블랭크 기간인지 여부를 액티브 신호(ACT)에 따라 판단한다.The data driver 200 generates a sampling clock signal according to a transmission clock signal (hereinafter, referred to as a reception clock signal) transmitted through the data line 500 in the blank period. The data driver 200 recovers the control bits from the control information included in the received clock signal through the data line 500 in the blank period. The data driver 200 restores data bits and control bits by sampling a transmission signal (hereinafter referred to as a reception signal) transmitted through the data line 500 in accordance with a sampling clock signal in an active period. The data driver 200 generates a control signal corresponding to the restored control bits, and applies data signals corresponding to the restored data bits to the display panel 400 according to the control of the control signals. The data driver 200 determines whether the data driver 200 is an active period or a blank period according to the active signal ACT.

주사 구동부(300)는 타이밍 제어부(100)로부터 제공되는 클록 신호(CLK_S) 및 스타트 펄스(SP)에 따라 디스플레이 패널(400)에 주사 신호들을 인가한다.The scan driver 300 applies scan signals to the display panel 400 according to the clock signal CLK_S and the start pulse SP provided from the timing controller 100.

디스플레이 패널(400)은 주사 구동부들(300)로부터 제공되는 주사 신호(S1 내지 Sn) 및 데이터 구동부들(200)로부터 제공되는 데이터 신호(D1 내지 Dm)에 따 라 화상을 표시하는 부분이다 디스플레이 패널(400)은 예로서 LCD 패널, PDP 패널 또는 OELD 패널 등 여러 종류의 디스플레이 패널이 될 수 있으며, 이에 제한되지 아니한다. The display panel 400 displays an image according to the scan signals S1 to Sn provided from the scan drivers 300 and the data signals D1 to Dm provided from the data drivers 200. The 400 may be, for example, various types of display panels, such as an LCD panel, a PDP panel, or an OELD panel, but is not limited thereto.

타이밍 제어부(100)로부터 각 데이터 구동부(200)로 송신 신호 및 송신 클록 신호를 전달하는 방식으로는 하나의 배선을 이용한 단일 신호 방식(single-ended signalling)이 사용될 수도 있으며, LVDS와 같이 2개의 배선을 이용한 차동 신호 방식(differential signalling)이 사용될 수 있다. As a method of transferring the transmission signal and the transmission clock signal from the timing controller 100 to each data driver 200, a single-ended signaling using one wire may be used, and two wires such as LVDS may be used. Differential signaling may be used.

도 3의 (c)는 액티브 기간에 데이터 선(500)으로 전송되는 신호 및 액티브 신호(Act)의 일 예를 도시한 도면이다.3C is a diagram illustrating an example of a signal and an active signal Act transmitted to the data line 500 in an active period.

도 3의 (c)를 참조하면, 타이밍 제어부(100)는 송신 클록 신호의 하강 에지 바로 다음에 1 비트 이상으로 구성된 콤마 패턴을 삽입하여 데이터 선(500)에 인가하고, 그 후 RGB 화상 데이터 비트들에 대응하는 송신 신호 및 제어 비트들에 대응하는 송신 신호를 차례로 인가한다. 콤마 패턴은 이후에 RGB 화상 데이터 비트들에 대응하는 송신 신호가 인가되며, 미리 설정된 일정 클록 후에는 제어 비트들에 대응하는 송신 신호가 인가된다는 것을 데이터 구동부(200)에 알려주는 기능을 수행한다. 콤마 패턴이 송신 클록 신호의 하강 에지 바로 다음에 위치하는 것은 송신 클록 신호의 형태를 유지할 수 있도록 하기 위해서이다.Referring to FIG. 3C, the timing controller 100 inserts a comma pattern composed of one or more bits immediately after the falling edge of the transmission clock signal and applies the comma pattern to the data line 500, and thereafter, RGB image data bits. The transmission signal corresponding to the control signals and the transmission signal corresponding to the control bits are sequentially applied. The comma pattern subsequently performs a function of informing the data driver 200 that a transmission signal corresponding to the RGB image data bits is applied and a transmission signal corresponding to the control bits is applied after a predetermined clock. The comma pattern is located immediately after the falling edge of the transmission clock signal to maintain the shape of the transmission clock signal.

데이터 구동부(200)는 콤마 패턴을 감지하여, 콤마 패턴 이후에는 RGB 화상 데이터 비트들에 대응하는 송신 신호가 인가되고, 콤마 패턴 이후 미리 설정된 클 록이 경과하면 제어 비트들에 대응하는 송신 신호가 인가되는 것으로 결정한다.The data driver 200 detects a comma pattern, and after the comma pattern, a transmission signal corresponding to the RGB image data bits is applied, and when a predetermined clock passes after the comma pattern, the transmission signal corresponding to the control bits is applied. It is decided to become.

도면에 표현된 예의 경우, 로우 레벨(low level)의 액티브 신호(ACT)가 블랭크 기간임을 의미하고, 하이 레벨(high level)의 액티브 신호(ACT)가 액티브 기간임을 의미한다. 도 3에 표현된 예와 달리, 블랭크 기간인지 여부에 대한 정보는 다양한 방식으로 전송될 수 있다. 일례로, 펄스 형태의 액티브 신호가 인가된 후부터 제어 기간까지는 액티브 기간에 해당하고, 그 이외의 기간은 블랭크 기간에 해당할 수도 있다.In the example shown in the drawing, the low level active signal ACT means a blank period, and the high level active signal ACT means an active period. Unlike the example represented in FIG. 3, the information on whether it is a blank period may be transmitted in various ways. For example, the period from the pulse type active signal is applied until the control period corresponds to the active period, and other periods may correspond to the blank period.

도 3의 (a)는 블랭크 기간에 데이터 선(500)으로 전송되는 신호 및 액티브 신호(ACT)의 일례를 나타내는 도면이고, 도 3의 (b)는 블랭크 기간에 데이터 선(500)으로 전송되는 신호 및 액티브 신호(ACT)의 다른 일례를 나타내는 도면이다.FIG. 3A illustrates an example of a signal and an active signal ACT transmitted to the data line 500 in a blank period, and FIG. 3B illustrates a signal transmitted to the data line 500 in a blank period. It is a figure which shows another example of a signal and an active signal ACT.

도 3의 (a) 및 (b)를 참조하면, , 타이밍 제어부(100)는 송신 클록 신호의 하강 에지 바로 다음에 1 비트 이상으로 구성된 콤마 패턴을 삽입하여 데이터 선(500)에 인가하고, 그 후 제어 비트를 포함하는 송신 클록 신호를 인가한다.Referring to FIGS. 3A and 3B, the timing controller 100 inserts a comma pattern composed of one or more bits immediately after the falling edge of the transmission clock signal and applies the comma pattern to the data line 500. After that, the transmit clock signal including the control bit is applied.

데이터 구동부(200)는 콤마 패턴을 감지하여 콤마 패턴 이후에 미리 설정된 클록이 경과하면 제어 비트에 대응하는 신호가 인가되는 것으로 결정할 수 있다. 예를 들어, 제어 비트는 극성 정보 비트(POL)일 수 있다. 극성 정보 비트(POL)는 1 비트로 구성되며, 송신 클록 신호의 하강 에지 바로 다음에 위치할 수 있다. 극성 정보 비트(POL)가 송신 클록 신호의 하강 에지 바로 다음에 위치하는 것은 송신 클 록 신호의 형태를 유지하면서 송신 클록 신호에 극성 정보 비트(POL)를 삽입하기 위해서이다. 블랭크 기간이 2 이상의 라인 동안 지속되는 경우, 극성 정보 비트(POL)는 도 3의 (a) 및 (b)에 도시된 바와 같이 바뀔 수 있다.The data driver 200 may detect a comma pattern and determine that a signal corresponding to the control bit is applied when a predetermined clock elapses after the comma pattern. For example, the control bit may be a polarity information bit (POL). The polarity information bit (POL) consists of 1 bit and may be located immediately after the falling edge of the transmit clock signal. The polarity information bit POL is positioned immediately after the falling edge of the transmission clock signal to insert the polarity information bit POL into the transmission clock signal while maintaining the shape of the transmission clock signal. When the blank period lasts for two or more lines, the polarity information bits POL may be changed as shown in Figs. 3A and 3B.

도 4는 도 2에 표현된 타이밍 제어부(100)의 일례를 나타내는 도면이다. 도 4를 참조하면, 타이밍 제어부(100)는 수신부(110), 버퍼 메모리(120), 클록 생성부(130) 및 송신부(140)를 구비한다.4 is a diagram illustrating an example of the timing controller 100 illustrated in FIG. 2. Referring to FIG. 4, the timing controller 100 includes a receiver 110, a buffer memory 120, a clock generator 130, and a transmitter 140.

수신부(110)는 외부로부터 R, G, B 화상 데이터를 수신하여 TTL(transistor-transistor logic) 신호로 변환한다. 타이밍 제어부(100)로 입력되는 수신 신호는 도면에 표시된 바와 같은 LVDS 형태의 신호에 한정되지 않으며, TMDS(transition minimized differential signaling)형태의 신호일 수도 있으며, 다른 어떤 형태의 신호라도 무방하다. TTL 신호는 일반적으로 디지털로 변환된 신호를 의미하며, 0.35V의 작은 전압폭을 가지는 LVDS와 달리 전원 전압 수준의 큰 전압 폭을 가진다. The receiving unit 110 receives R, G, and B image data from the outside and converts it into a TTL (transistor-transistor logic) signal. The received signal input to the timing controller 100 is not limited to the LVDS type signal as shown in the figure, and may be a TMDS (transition minimized differential signaling) type signal, or any other type of signal. The TTL signal generally means a digitally converted signal, and unlike LVDS having a small voltage width of 0.35V, the TTL signal has a large voltage width at the power supply voltage level.

버퍼 메모리(120)는 TTL 신호로 변환된 화상 데이터를 일시적으로 저장한 후에 출력한다.The buffer memory 120 temporarily stores and outputs image data converted into a TTL signal.

클록 생성부(130)는 외부로부터 입력받은 동기 신호들을 이용하여, 주사 구동부(300)로 전달될 스타트 펄스(SP) 및 클록 신호(CLK_S) 등을 생성한다. 또한, 클록 생성부(130)는 외부로부터 입력받은 동기 신호들 및 인버전 설정 신호 등을 이용하여, 액티브 신호(ACT), 송신 클록 신호 및 제어 신호를 생성한다. 이때, 클 록 생성부(130)는 생성된 제어 신호를 송신 클록 신호에 삽입함으로써 제어 정보를 포함하는 송신 클록 신호(CLK_TX)를 생성할 수 있다. 일 예로서, 제어 정보는 송신 클록 신호의 하강 에지 바로 다음에 1비트로 구성되는 극성 정보일 수 있다.The clock generator 130 generates a start pulse SP, a clock signal CLK_S, and the like to be transmitted to the scan driver 300 using the synchronization signals received from the outside. In addition, the clock generation unit 130 generates an active signal ACT, a transmission clock signal, and a control signal by using the synchronization signals, the inversion setting signal, and the like input from the outside. In this case, the clock generation unit 130 may generate the transmission clock signal CLK_TX including the control information by inserting the generated control signal into the transmission clock signal. As an example, the control information may be polarity information consisting of 1 bit immediately after the falling edge of the transmission clock signal.

송신부(140)는 버퍼 메모리(120)에서 출력되는 화상 데이터와 클록 생성부(130)로부터 전달되는 신호를 입력받아, 각 데이터 구동부(200)로 전송될 송신 신호 또는 송신 클록 신호(CLK_TX)를 데이터 선(500)으로 출력한다. 이를 위하여 송신부(140)는 분배부(150), 직렬 변환부들(160), 다중화부들(170) 및 구동부들(180)을 구비한다. 도면에서 K는 타이밍 제어부(100)에 연결된 데이터 구동부들(200)의 개수를 의미한다. The transmitter 140 receives image data output from the buffer memory 120 and a signal transmitted from the clock generator 130, and transmits a transmission signal or a transmission clock signal CLK_TX to be transmitted to each data driver 200. Output to line 500. To this end, the transmitter 140 includes a distributor 150, serial converters 160, multiplexers 170, and drivers 180. In the drawing, K refers to the number of data drivers 200 connected to the timing controller 100.

분배부(150)는 버퍼 메모리(120)로부터 출력되는 화상 데이터에 대응하는 디지털 비트들을 직렬 변환부들(160)로 분배한다. 직렬 변환부(160)는 분배부(150)로부터 전달된 디지털 비트들에 대응하는 직렬화된 송신 비트들을 출력한다. 다중화부(170)는 액티브 기간에는 직렬 변환부(160)로부터 전달된 송신 비트들을 출력하고, 블랭크 기간에는 클록 생성부(130)로부터 전달된 송신 클록 신호(CLK_TX)를 출력한다. 구동부(180)는 다중화부(170)에서 출력되는 신호에 따라 데이터 선(500)을 구동한다. 구동부(180)는 일례로 차동 신호인 LVDS 신호를 출력할 수도 있으며, 다른 예로 단일 신호를 출력할 수도 있다.The distribution unit 150 distributes the digital bits corresponding to the image data output from the buffer memory 120 to the serial converters 160. The serial converter 160 outputs serialized transmission bits corresponding to the digital bits transmitted from the distribution unit 150. The multiplexer 170 outputs the transmission bits transmitted from the serial converter 160 in the active period, and outputs the transmission clock signal CLK_TX transmitted from the clock generator 130 in the blank period. The driver 180 drives the data line 500 according to the signal output from the multiplexer 170. For example, the driver 180 may output an LVDS signal, which is a differential signal, or may output a single signal as another example.

도 5는 도 2에 표현된 데이터 구동부(200)의 일례를 나타내는 도면이다. 도 5를 참조하면, 데이터 구동부(200)는 수신부(210), 데이터 래치(220), 디지털-아날 로그 변환기(230), 모드 신호 생성부(260) 및 제어 신호 생성부(270)를 구비한다.FIG. 5 is a diagram illustrating an example of the data driver 200 illustrated in FIG. 2. Referring to FIG. 5, the data driver 200 includes a receiver 210, a data latch 220, a digital-analog converter 230, a mode signal generator 260, and a control signal generator 270. .

수신부(210)는 블랭크 기간에 데이터 선(500)을 통하여 제어 정보가 포함된 송신 클록 신호(이하 수신 클록 신호라 함)를 수신하며, 이 수신 클록 신호에 따라 샘플링 클록 신호(CLK_SAM)를 생성하고, 제어 정보에 따라 제어 신호를 생성한다. 수신부(210)는 샘플링 클록 신호(CLK_SAM)에 따라 액티브 기간에 데이터 선(500)은 통하여 전달된 송신 신호(이하 수신 신호라 함)를 샘플링함으로써 수신 신호로부터 데이터 비트들 및 제어 신호를 복원한다. 이를 위하여 수신부(210)는 샘플러(240) 및 클록 생성부(250)를 포함한다.The receiver 210 receives a transmission clock signal (hereinafter referred to as a reception clock signal) including control information through the data line 500 in the blank period, and generates a sampling clock signal CLK_SAM according to the reception clock signal. The control signal is generated according to the control information. The receiving unit 210 restores the data bits and the control signal from the received signal by sampling the transmission signal (hereinafter referred to as a received signal) transmitted through the data line 500 in the active period according to the sampling clock signal CLK_SAM. To this end, the receiver 210 includes a sampler 240 and a clock generator 250.

클록 생성부(250)는 수신 클록 신호에 따라 샘플링 클록 신호(CLK_SAM)를 생성한다. 보다 구체적으로, 클록 생성부(250)는 블랭크 기간에는 수신 클록 신호에 따라 샘플링 클록 신호의 위상을 변경하고, 액티브 기간에는 샘플링 클록 신호의 위상을 블랭크 기간과 동일하게 유지한다.The clock generator 250 generates a sampling clock signal CLK_SAM according to the received clock signal. More specifically, the clock generator 250 changes the phase of the sampling clock signal in accordance with the received clock signal in the blank period, and maintains the phase of the sampling clock signal in the same period as the blank period.

샘플러(240)는 수신 클록 신호의 콤마 패턴을 샘플링한다.The sampler 240 samples the comma pattern of the received clock signal.

모드 신호 생성부(260)는 샘플링된 콤마 패턴에 상응하는 신호인 모드 신호를 생성한다. 예를 들어, 모드 신호 생성부(260)는 콤마 패턴이 샘플링된 후 미리 설정된 시간에 상승한 후, 미리 설정된 다른 시간에 따라 하강하는 모드 신호를 생성할 수 있다.The mode signal generator 260 generates a mode signal that is a signal corresponding to the sampled comma pattern. For example, the mode signal generator 260 may generate a mode signal that rises at a preset time after the comma pattern is sampled and then descends according to another preset time.

샘플러(240)는 액티브 기간에는 샘플링 클록 신호(CLK_SAM)에 따라 수신 신호를 샘플링함으로써 데이터 비트들 및 제어 비트들을 복원한다. 샘플러(260)는 모드 신호가 고레벨인 동안에 복원된 비트들은 데이터 비트들이므로, 데이터 비트들 을 데이터 레치(220)에 제공한다. 샘플러(240)는 모드 신호가 저레벨인 동안에 복원된 비트들은 제어 비트들이므로, 제어 비트들을 제어 신호 생성부(270)에 제공한다. The sampler 240 restores data bits and control bits by sampling the received signal according to the sampling clock signal CLK_SAM in the active period. The sampler 260 provides data bits to the data latch 220 since the bits recovered while the mode signal is high level are data bits. The sampler 240 provides the control bits to the control signal generator 270 since the bits recovered while the mode signal is at the low level are control bits.

샘플러(240)는 블랭크 기간에는 샘플링 클록 신호(CLK_SAM)에 따라 제어 비트들을 포함하는 수신 클록 신호를 샘플링함으로써 제어 비트들을 복원한다. 일 예로서, 샘플러(240)는 블랭크 기간에 극성 정보 비트가 포함된 수신 클록 신호를 샘플링함으로써 극성 정보 비트를 추출할 수 있다.The sampler 240 recovers the control bits by sampling the received clock signal including the control bits in accordance with the sampling clock signal CLK_SAM during the blank period. As an example, the sampler 240 may extract the polarity information bits by sampling the received clock signal including the polarity information bits in the blank period.

제어 신호 생성부(270)는 제어 정보에 상응하는 제어 신호를 생성하여 데이터 래치(220)나 DAC(230)에 제공한다. 일 예로서, 제어 신호 생성부(270)는 극성 정보 비트에 상응하는 극성 제어 신호를 생성하여 DAC(230)에 제공한다. 이때, 극성 정보 비트가 하이 레벨이면 하이 레벨의 극성 제어 신호를 생성하고, 극성 정보 비트가 로우 레벨이면 로우 레벨의 극성 제어 신호를 생성한다.The control signal generator 270 generates a control signal corresponding to the control information and provides the control signal to the data latch 220 or the DAC 230. As an example, the control signal generator 270 generates a polarity control signal corresponding to the polarity information bit and provides it to the DAC 230. At this time, if the polarity information bit is a high level, a high level polarity control signal is generated, and if the polarity information bit is a low level, a low level polarity control signal is generated.

데이터 래치(220)는 샘플러(240)로부터 출력되는 데이터 비트들을 순차적으로 저장한 후, 로드 신호에 따라 병렬로 출력한다.The data latch 220 sequentially stores the data bits output from the sampler 240 and outputs the data bits in parallel according to the load signal.

DAC(230)는 데이터 래치(220)에서 출력되는 데이터 비트들을 감마 기준 전압을 기준으로 하여 아날로그 데이터로 변환한다. 먼저, DAC(230)는 정극성(+) 감마 기준 전압에 기초하여 복수의 정극성 전압을 생성하고, 부극성(-) 감마 기준 전압에 기초하여 복수의 부극성 전압을 생성한다. 다음으로, DAC(230)는 데이터 래치(220)로부터 출력되는 데이터 비트들에 따라, 복수의 정극성 전압 중 하나의 정극성 전압 및 복수의 부극성 전압 중 하나의 부극성 전압을 선택한다. 마지막으로, DAC(230)는 극성 제어 신호에 따라 정극성 전압 및 부극성 전압 중 어느 하나를 선택하여, 디스플레이 패널(400)에 전달한다.The DAC 230 converts the data bits output from the data latch 220 into analog data based on the gamma reference voltage. First, the DAC 230 generates a plurality of positive voltages based on the positive (+) gamma reference voltage and generates a plurality of negative voltages based on the negative (−) gamma reference voltage. Next, the DAC 230 selects one of the plurality of positive voltages and one of the plurality of negative voltages according to the data bits output from the data latch 220. Finally, the DAC 230 selects one of the positive voltage and the negative voltage according to the polarity control signal, and transmits the selected voltage to the display panel 400.

도 6은 도 5에 표현된 클록 생성부(250)의 일례를 나타내는 도면이다. 도 6을 참조하면, 클록 생성부(250)는 위상 검출기(251), 저대역 통과 필터(252), 지연 선(253), 피드백 선(254) 및 스위치(255)를 구비한다. FIG. 6 is a diagram illustrating an example of the clock generator 250 illustrated in FIG. 5. Referring to FIG. 6, the clock generator 250 includes a phase detector 251, a low pass filter 252, a delay line 253, a feedback line 254, and a switch 255.

위상 검출기(251)는 수신 클록 신호와 피드백 클록 신호(FC) 사이의 위상 차를 검출한다. 바람직하게, 위상 검출기(251)는 블랭크 기간에는 수신 클록 신호 및 피드백 클록 신호(FC)의 위상 차에 대응하는 신호(UP, DN)를 출력하고, 액티브 기간에는 위상 차 없음에 대응하는 신호(일례로 UP 및 DN 모두가 0임)를 출력한다. The phase detector 251 detects a phase difference between the received clock signal and the feedback clock signal FC. Preferably, the phase detector 251 outputs signals UP and DN corresponding to the phase difference between the received clock signal and the feedback clock signal FC in the blank period, and a signal corresponding to no phase difference in the active period. UP and DN are both 0).

저대역 통과 필터(252)는 위상 검출기(251)에서 출력되는 위상 차에 대응하는 신호(UP, DN)의 고주파 성분을 제거한다. 저대역 통과 필터(252)는 일례로 전하 펌프일 수 있다. The low pass filter 252 removes high frequency components of the signals UP and DN corresponding to the phase difference output from the phase detector 251. The low pass filter 252 may be, for example, a charge pump.

지연 선(253)은 저대역 통과 필터(252)에서 출력되는 고주파 성분이 제거된 위상 차 신호(DIFF)에 대응하는 지연을 가진다. 지연 선(253)은 블랭크 기간에는 수신 클록 신호를 입력받으며, 액티브 기간에는 피드백 클록(FC)을 입력받는다. 지연 선(253)은 피드백 클록(FC)을 출력한다. 지연 선(253)은 복수의 인버터(I1 내지 I16)을 구비한다. 복수의 인버터(I1 내지 I16) 각각의 지연은 저대역 통과 필터(252)에서 출력되는 신호(DIFF)에 따라 조정된다. 복수의 인버터(I1 내지 I16) 각각은 대략 송신 신호의 1비트에 해당하는 기간의 반(T1/2)에 해당하는 지연을 가 진다. 제1, 제3, 제5, 제7, 제9, 제11, 제13 및 제15 인버터(I1, I3, I5, I7, I9, I11, I13, I15)에서 각각 출력되는 제1, 제3, 제5, 제7, 제9, 제11, 제13 및 제15 지연 클록(DC1, DC3, DC5, DC7, DC9, DC11, DC13, DC15)이 샘플링 클록 신호로서 샘플러(240)로 출력된다. 샘플러(240)는 액티브 기간 동안 제1, 제3, 제5, 제7, 제9, 제11, 제13 및 제15 지연 클록(DC1, DC3, DC5, DC7, DC9, DC11, DC13, DC15)을 사용하여 수신 신호를 샘플링함으로써, 수신 클록 신호의 한 주기에 해당하는 기간동안 수신 신호로부터 8비트의 데이터 비트들 및 제어 정보들을 복원한다. 샘플러(240)는 블랭크 기간 동안 제1, 제3, 제5, 제7, 제9, 제11, 제13 및 제15 지연 클록(DC1, DC3, DC5, DC7, DC9, DC11, DC13, DC15) 중 하나 또는 복수의 클록을 사용하여 제어 정보를 포함하는 수신 클록 신호를 샘플링함으로써 제어 정보를 복원한다. 일 예로서, 샘플러(240)는 제1 지연 클록(DC1)을 사용하여 극성 정보를 포함하는 수신 클록 신호를 샘플링함으로써 극성 정보를 추출할 수 있다.The delay line 253 has a delay corresponding to the phase difference signal DIFF from which the high frequency component output from the low pass filter 252 is removed. The delay line 253 receives a receive clock signal in a blank period and a feedback clock FC in an active period. Delay line 253 outputs a feedback clock FC. Delay line 253 includes a plurality of inverters I1 to I16. The delay of each of the plurality of inverters I1 to I16 is adjusted according to the signal DIFF output from the low pass filter 252. Each of the plurality of inverters I1 to I16 has a delay corresponding to half (T1 / 2) of a period corresponding to approximately one bit of the transmission signal. First, third, and fifth outputs from the first, third, fifth, seventh, ninth, eleventh, thirteenth, and fifteen inverters I1, I3, I5, I7, I9, I11, I13, and I15, respectively. The fifth, seventh, ninth, eleventh, thirteenth, and fifteenth delayed clocks DC1, DC3, DC5, DC7, DC9, DC11, DC13, and DC15 are output to the sampler 240 as sampling clock signals. The sampler 240 may include the first, third, fifth, seventh, ninth, eleventh, thirteenth, and fifteenth delayed clocks DC1, DC3, DC5, DC7, DC9, DC11, DC13, and DC15 during an active period. By sampling the received signal by using, to recover the 8-bit data bits and control information from the received signal for a period corresponding to one period of the received clock signal. The sampler 240 includes the first, third, fifth, seventh, ninth, eleventh, thirteenth, and fifteenth delayed clocks DC1, DC3, DC5, DC7, DC9, DC11, DC13, and DC15 during the blank period. The control information is recovered by sampling the received clock signal including the control information using one or a plurality of clocks. As an example, the sampler 240 may extract the polarity information by sampling the received clock signal including the polarity information by using the first delay clock DC1.

피드백 선(254)은 지연 선(253)에서 출력되는 피드백 클록 신호(FC)를 지연 선(254)으로 피드백하기 위하여 스위치(255)로 입력한다. The feedback line 254 is input to the switch 255 to feed back the feedback clock signal FC output from the delay line 253 to the delay line 254.

스위치(255)는 블랭크 기간에는 수신 클록 신호를 지연 선(253)에 입력하고, 액티브 기간에는 피드백 클록 신호(FC)를 지연선(253)에 입력한다. The switch 255 inputs the receive clock signal to the delay line 253 in the blank period and the feedback clock signal FC to the delay line 253 in the active period.

도 7은 도 6에 채용된 위상 검출기(251)의 일례를 나타내는 도면이다. 도 7을 참조하면, 위상 검출기(251)는 제1 플립-플랍(FF1), 제2 플립-플랍(FF2), 논리곱 연산기(AND) 및 논리합 연산기(OR)를 구비한다. FIG. 7 is a diagram illustrating an example of the phase detector 251 employed in FIG. 6. Referring to FIG. 7, the phase detector 251 includes a first flip-flop FF1, a second flip-flop FF2, an AND logic operator AND, and an OR logic OR.

제1 플립-플랍(FF1) 및 제2 플립-플랍(FF2) 각각은 양단 동작(positive edgge triggered) D 플립-플랍이다. 제1 플립-플랍(FF1)의 클록 단자(CLK)에는 데이터 라인(500)이 접속된다. 따라서, 블랭크 기간에 데이터 라인(500)으로 인가되는 수신 클록 신호가 상승하면 1을 출력하고, 리셋 단자(RS)로 인가되는 논리합 연산기(OR)의 출력이 1이 되면 0을 출력한다. 제2 플립-플랍(FF2)은 클록 단자(CLK)로 인가되는 피드백 클록 신호(FC)가 상승하면 1을 출력하고, 리셋 단자(RS)로 인가되는 논리합 연산기(OR)의 출력이 1이 되면 0을 출력한다. 논리곱 연산기(AND)는 제1 및 제2 플립-플랍(FF1, FF2)의 출력에 대하여 논리곱 연산을 수행하며, 논리합 연산기(OR)는 논리곱 연산기(AND)의 출력 및 액티브 신호(ACT)에 대하여 논리합 연산을 수행한다.Each of the first flip-flop FF1 and the second flip-flop FF2 is a positive edgge triggered D flip-flop. The data line 500 is connected to the clock terminal CLK of the first flip-flop FF1. Therefore, when the reception clock signal applied to the data line 500 rises in the blank period, 1 is outputted. When the output of the logical sum operator OR applied to the reset terminal RS becomes 1, 0 is outputted. The second flip-flop FF2 outputs 1 when the feedback clock signal FC applied to the clock terminal CLK rises, and when the output of the logical sum operator OR applied to the reset terminal RS becomes 1. Output 0. The AND operator AND performs an AND operation on the outputs of the first and second flip-flops FF1 and FF2, and the OR operator OR outputs and an active signal ACT of the AND operator AND. ) Is performed on the OR operation.

도 7에 표현된 위상 검출기(251)는 이와 같이 구성되어, 액티브 신호가 0이 되면(블랭크 기간이면) 데이터 선(500)을 통하여 전달된 신호(수신 클록 신호)와 피드백 클록 신호 사이의 위상 차에 대응하는 신호를 출력한다. 또한, 위상 검출기(251)는 액티브 신호가 1이 되면(액티브 기간이면) 데이터 선(500)을 통하여 전달된 신호(수신 신호)와 피드백 클록 신호(FC) 사이의 위상 차와 무관하게 위상 차 없음에 대응하는 신호(UP=0, DN=0)를 출력한다. The phase detector 251 shown in FIG. 7 is configured in this manner, and when the active signal becomes zero (a blank period), the phase difference between the signal (receive clock signal) transmitted through the data line 500 and the feedback clock signal Outputs a signal corresponding to In addition, when the active signal becomes 1 (active period), the phase detector 251 has no phase difference regardless of the phase difference between the signal (received signal) transmitted through the data line 500 and the feedback clock signal FC. Outputs a signal (UP = 0, DN = 0).

상술한 본 발명의 실시 예에 있어서, 액티브 기간에는 클록에 대한 정보가 타이밍 제어부(100)에서 데이터 구동부(200)로 전달되지 아니한다. 따라서, 이 기간에 샘플링 클록 신호(CLK_SAM)가 수신 신호와 어긋나서 정확한 샘플링이 수행되 지 아니할 위험이 있다. 이러한 위험을 방지하기 위하여, 액티브 기간에도 데이터 선(500)을 통하여 클록 정보가 전송될 수 있으며, 그 예로서, 주기적인 천이를 가지는 송신 신호가 전송될 수 있다. In the above-described embodiment of the present invention, the clock information is not transmitted from the timing controller 100 to the data driver 200 in the active period. Therefore, in this period, there is a risk that the sampling clock signal CLK_SAM is shifted from the received signal so that accurate sampling is not performed. In order to prevent such a risk, clock information may be transmitted through the data line 500 even during an active period. For example, a transmission signal having a periodic transition may be transmitted.

도 8은 송신 신호가 주기적인 천이를 가지는 경우의 송신 클록 신호 및 송신 신호를 설명하기 위한 도면이다. 도 8의 (a)는 블랭크 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이며, 도 8의 (b)는 액티브 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이다. 8 is a diagram for explaining a transmission clock signal and a transmission signal when the transmission signal has a periodic transition. FIG. 8A illustrates an example of a signal, an active signal ACT, and data bits DATA_BIT transmitted to the data line 500 in a blank period, and FIG. 8B illustrates data in an active period. FIG. 4 is a diagram illustrating an example of a signal, an active signal ACT, and data bits DATA_BIT transmitted through the line 500.

도 8의 (a)를 참조하면, 블랭크 기간에는 데이터 선(500)을 통하여 제어 정보가 포함된 송신 클록 신호가 전송된다.Referring to FIG. 8A, a transmission clock signal including control information is transmitted through the data line 500 in the blank period.

도 8의 (b)를 참조하면, 액티브 기간에는 데이터 선(500)을 통하여 송신 신호가 전송된다. 송신 신호는 주기적인 천이를 가진다. 주기적인 천이의 주기는 일례로 도면에 표현된 바와 같이 송신 클록 신호의 주기와 동일할 수 있다. 도면과 달리, 주기적인 천이의 주기는 송신 클록 신호의 주기의 정수 배일 수도 있으며, 또한, 송신 클록 신호의 주기는 주기적인 천이의 주기의 정수 배일 수도 있다. 주기적인 천이는 주기적으로 삽입된 더미 비트에 의하여 발생된다. 더미 비트는 일례로 도면과 같이 더미 비트 직전의 데이터 비트와 다른 값을 가질 수 있다. 도면과 달리, 더미 비트는 더미 비트 직후의 데이터 비트와 다른 값을 가질 수도 있다. 또한, 주기적인 천이는 주기적으로 삽입된 2비트의 더미 비트들에 의하여 발생될 수 도 있다. 이 경우, 더미 비트들은 고정 값(즉 01 또는 10)을 가진다.Referring to FIG. 8B, a transmission signal is transmitted through the data line 500 in the active period. The transmission signal has a periodic transition. The period of the periodic transition may be the same as the period of the transmit clock signal, for example, as represented in the figure. Unlike the figure, the period of the periodic transition may be an integer multiple of the period of the transmission clock signal, and the period of the transmission clock signal may also be an integer multiple of the period of the periodic transition. Periodic transitions are caused by dummy bits inserted periodically. For example, the dummy bit may have a value different from that of the data bit immediately before the dummy bit as shown in the figure. Unlike the figure, the dummy bit may have a value different from the data bit immediately after the dummy bit. In addition, the periodic transition may be caused by two bits of dummy bits inserted periodically. In this case, the dummy bits have a fixed value (ie 01 or 10).

타이밍 제어부(100)가 주기적인 천이를 가지는 송신 신호를 출력하기 위해서는, 도 4의 직렬변환부(160)가 더미 비트를 먼저 출력한 후에, 병렬로 입력된 데이터 비트들을 순차적으로 출력하면 된다. 이 경우, 더미 비트는 직전에 출력된 데이터 비트들 중 마지막 비트의 역(inversion)에 해당하는 값을 가진다.In order for the timing controller 100 to output a transmission signal having a periodic transition, the serial converter 160 of FIG. 4 may output dummy bits first, and then sequentially output data bits input in parallel. In this case, the dummy bit has a value corresponding to the inversion of the last bit among the data bits output immediately before.

데이터 구동부(200)가 수신 클록 신호 및 수신 신호의 주기적인 천이에 따라 샘플링 클록을 생성하기 위해서는, 데이터 구동부(200)가 도 6에 도시된 클록 생성부(250)를 대신하여, 도 9에 도시된 클록 생성부(250)를 사용하면 된다.In order for the data driver 200 to generate the sampling clock according to the reception clock signal and the periodic transition of the reception signal, the data driver 200 is shown in FIG. 9 instead of the clock generator 250 shown in FIG. 6. The clock generator 250 may be used.

도 9를 참조하면, 클록 생성부(250)는 천이 검출기(910), 엔에이블 신호 생성부(920), 기준 클록신호 생성부(930), DLL(940), 지연부(950) 및 스위치(960)를 구비한다. 기준 클록신호 생성부(930)는 논리곱 연산기(932) 및 플립플랍(934)를 구비하며, DLL(940)은 위상 검출기(942), 루프 필터(944) 및 지연선(946)을 구비한다.Referring to FIG. 9, the clock generator 250 includes a transition detector 910, an enable signal generator 920, a reference clock signal generator 930, a DLL 940, a delay unit 950, and a switch ( 960. The reference clock signal generator 930 includes an AND product 932 and a flip-flop 934, and the DLL 940 includes a phase detector 942, a loop filter 944, and a delay line 946. .

천이 검출기(910)는 액티브 기간에 수신 신호를 입력받아 입력받은 수신 신호의 천이를 검출한다. 예를 들어, 천이 검출기(910)는 수신 신호를 지연시킨 후, 수신 신호와 지연된 수신 신호에 대하여 배타적 논리합을 수행하여 수신 신호의 천이를 검출할 수 있다.The transition detector 910 receives a received signal in an active period and detects a transition of the received received signal. For example, the transition detector 910 may delay the received signal and then perform an exclusive OR on the received signal and the delayed received signal to detect a transition of the received signal.

엔에이블 신호 생성부(920)는 천이 검출기(910)가 검출한 수신 신호의 여러 천이들 중에서 더미 비트에 의한 주기적인 천이에 따라 기준 클록신호 생성부(930)가 기준 클록 신호를 생성할 수 있도록 하는 신호인 엔에이블 신호(EN)를 생성한다.The enable signal generator 920 may enable the reference clock signal generator 930 to generate a reference clock signal according to a periodic transition caused by a dummy bit among several transitions of the received signal detected by the transition detector 910. An enable signal EN is generated.

예를 들어, 주기적인 천이가 수행되는 시점을 T3, 수신 신호의 1비트의 데이터 비트 또는 더미 비트에 해당하는 기간을 T1이라고 가정하면, 바람직하게, 엔에이블 신호의 시작 시점인 T_START 및 엔에이블 신호의 종료 시점인 T_END는 아래의 수학식 1을 만족한다. For example, assuming that a time point at which the periodic transition is performed is T3, and a period corresponding to a data bit or dummy bit of 1 bit of the received signal is T1, preferably, T_START and the enable signal, which are starting points of the enable signal, are T1. T_END, which is the end point of, satisfies Equation 1 below.

T3 - T1 < T3_START < TT3-T1 <T3_START <T

T3 < T_END < T3 + T1T3 <T_END <T3 + T1

만일, 시작 시점(T_START)이 [T3 - T1] 이하이거나, 종료 시점(T_END)이 [T3 + T1] 이상이면, 엔에이블 신호(EN)가 인가되는 기간 안에, 주기적인 천이 이외의 수신 신호의 원치 아니하는 천이가 존재하게 된다. 또한, 시작 시점(T_START)이 T3 초과이거나, 종료 시점(T_END)이 T3 미만이면, 엔에이블 신호(EN)가 인가되는 기간 안에, 주기적인 천이가 존재하지 아니하게 된다. If the start time T_START is less than or equal to [T3-T1] or the end time T_END is more than or equal to [T3 + T1], within a period during which the enable signal EN is applied, the reception signal other than the periodic transition There are unwanted transitions. In addition, when the start time T_START is greater than T3 or the end time T_END is less than T3, there is no periodic transition in the period during which the enable signal EN is applied.

엔에이블 신호 생성부(920)는 DLL(940)에서 구해질 수 있는 여러 지연 클록들 중에서 적어도 하나에 따라 엔에이블 신호(EN)를 생성한다. 도 9에는 엔에이블 신호 생성부(920)가 제1 인버터(I1)에서 출력되는 제1 지연 클록(DC1) 및 제17 인 버터(I17)에서 출력되는 제17 지연 클록(DC17)을 입력받는 예가 표현되어 있다. 제1 지연 클록(DC1)은 피드백 클록 신호(FC)의 반전이 (T1/2)만큼 지연된 신호이고, 제17 지연 클록(DC17)은 피드백 클록 신호(FC)의 반전이 -(T1/2)만큼 지연된 신호이다. 예를 들어, 엔에이블 신호 생성부(920)는 도 9에 도시된 바와 같이 SR래치(922)로 구현될 수 있다. SR 래치(922)의 S 에는 제17 지연 클록(DC17)이 입력되고, SR 래치(922)의 R 에는 제1 지연 클록(DC1)이 입력되면, SR 래치(922)의 Q 출력을 엔에이블 신호(EN)로 할 수 있다. 다른 예를 들어, 엔에이블 신호 생성부(920)는 인버터 및 논리곱 연산기를 구비하며, 제17 지연 클록(DC17)을 반전시킨 신호와 제1 지연 클록(DC1)을 논리곱 연산하여 엔에이블 신호(EN)를 생성할 수 있다.The enable signal generator 920 generates the enable signal EN according to at least one of various delay clocks that can be obtained from the DLL 940. 9 illustrates an example in which the enable signal generator 920 receives a first delayed clock DC1 output from the first inverter I1 and a 17th delayed clock DC17 output from the 17th inverter I17. Is represented. The first delayed clock DC1 is a signal in which the inversion of the feedback clock signal FC is delayed by (T1 / 2), and the 17th delayed clock DC17 is an inversion of the feedback clock signal FC-(T1 / 2). As long as the signal is delayed. For example, the enable signal generator 920 may be implemented as the SR latch 922 as shown in FIG. 9. When the seventeenth delay clock DC17 is input to S of the SR latch 922 and the first delay clock DC1 is input to R of the SR latch 922, the Q output of the SR latch 922 is enabled. (EN). For another example, the enable signal generator 920 includes an inverter and an AND controller, and performs an AND operation on the inverted signal of the seventeenth delayed clock DC17 and the first delayed clock DC1. (EN) can be generated.

기준 클록신호 생성부(930)는 천이 검출기(910)가 검출한 수신 신호의 여러 천이들 중에서 더미 비트에 의한 주기적인 천이에 상응하는 클록 신호인 기준 클록 신호를 생성한다.The reference clock signal generator 930 generates a reference clock signal, which is a clock signal corresponding to a periodic transition by a dummy bit, among various transitions of the received signal detected by the transition detector 910.

논리곱 연산기(932)는 액티브 기간에는 천이 검출기(910)가 검출한 수신 신호의 천이와 엔에이블 신호 생성부(920)가 생성한 엔에이블 신호에 대하여 논리곱 연산을 수행함으로써 천이 검출기(910)가 검출한 수신 신호의 천이 중 더미 비트에 의한 주기적인 천이만을 플립플랍(934)의 클록단(CLK)에 입력시킨다The logical product operator 932 performs an AND operation on the transition of the received signal detected by the transition detector 910 and the enable signal generated by the enable signal generator 920 during the active period. Inputs only the periodic transition by the dummy bit out of the detected transition of the received signal to the clock stage CLK of the flip-flop 934.

플립플랍(934)은 양단 동작(positive edge triggered) D 플립플랍이다. 플립플랍(934)의 입력단(D)에는 비트 '1' 에 대응하는 신호(예를 들어, 전원 전압(VDD))가 입력되고, 클록단(CLK)에는 논리곱 연산기(932)로부터의 출력이 입력되 고, 리셋단(RS)에는 DLL(940)에서 구해질 수 있는 여러 지연 클록들 중에서 어느 하나가 입력된다. 플립플랍(934)은 기준 클록 신호로서 클록단(CLK)에 입력되는 신호의 상승 에지가 발생한 때부터 리셋단(RS)에 '1'이 입력될 때까지 '1'을 출력한다.Flip-flop 934 is a positive edge triggered D flip-flop. A signal corresponding to bit '1' (for example, a power supply voltage VDD) is input to the input terminal D of the flip-flop 934, and an output from the AND product 932 is input to the clock terminal CLK. One of the various delay clocks that can be obtained from the DLL 940 is input to the reset stage RS. The flip-flop 934 outputs '1' from when the rising edge of the signal input to the clock terminal CLK as the reference clock signal until '1' is input to the reset terminal RS.

지연부(950)는 복수의 인버터들로 구성될 수 있으며, 송신 클록 신호를 지연시킨다.The delay unit 950 may be configured of a plurality of inverters, and delay the transmission clock signal.

스위치(960)는 액티브 기간에는 기준 클록신호 생성부(930)에 의해 생성된 기준 클록 신호를 DLL(940)에 인가하고, 블랭크 기간에는 지연부(950)에 의해 지연된 송신 클록 신호를 DLL(940)에 인가한다.The switch 960 applies the reference clock signal generated by the reference clock signal generator 930 to the DLL 940 during the active period, and transmits the transmission clock signal delayed by the delay unit 950 to the DLL 940 during the blank period. ) Is applied.

DLL(940)은 액티브 기간에는 기준 클록신호 생성부(930)로부터 입력받은 기준 클록 신호로부터 샘플링 클록 신호(CLK_SAM)를 생성하고, 블랭크 기간에는 지연부(950)로부터 입력받은 수신 클록 신호로부터 샘플링 클록 신호(CLK_SAM)를 생성한다.The DLL 940 generates the sampling clock signal CLK_SAM from the reference clock signal input from the reference clock signal generator 930 in the active period, and the sampling clock from the received clock signal received from the delay unit 950 in the blank period. Generate the signal CLK_SAM.

위상 검출기(942)는 기준 클록 신호와 피드백 클록 신호(FC)의 천이 사이의 위상차 또는 수신 클록 신호와 피드백 클록 신호(FC)의 천이 사이의 위상차를 검출하고, 검출한 위상차에 비례하는 전압 신호를 루프 필터(944)에 출력한다. 루프 필터(944)는 위상 검출기(942)로부터 출력되는 전압 신호에서 고주파 성분을 제거 또는 감소시킴으로써 컨트롤 전압을 생성한다.The phase detector 942 detects the phase difference between the transition of the reference clock signal and the feedback clock signal FC or the phase difference between the transition of the received clock signal and the feedback clock signal FC and detects a voltage signal proportional to the detected phase difference. Output to loop filter 944. The loop filter 944 generates a control voltage by removing or reducing high frequency components in the voltage signal output from the phase detector 942.

지연 선(946)은 컨트롤 전압에 따라 기준 클록 신호를 지연시킴으로써 샘플링 클록 신호(CLK_SAM)를 생성한다. 지연 선(946)은 복수의 인버터(I1 내지 I18)를 구비한다. 복수의 인버터(I1 내지 I18) 각각의 지연은 루프 필터(944)로부터 입력되는 컨트롤 전압에 따라 조정되며, 예를 들어, 컨트롤 전압이 증가하면 인버터(I1 내지 I8) 각각의 지연은 감소할 수 있다. 복수의 인버터(I1 내지 I18) 각각은 대략 (T1/2)에 해당하는 지연을 가진다. 제3, 제5, 제7, 제9, 제11, 제13, 제15 및 제17 인버터(I3, I5, I7, I9, I11, I13, I15, I17)에서 각각 출력되는 제3, 제5, 제7, 제9, 제11, 제13, 제15 및 제17 지연 클록(DC3, DC5, DC7, DC9, DC11, DC13, DC15, DC17)이 샘플링 클록 신호로서 샘플러(240)로 출력된다. Delay line 946 generates a sampling clock signal CLK_SAM by delaying the reference clock signal in accordance with the control voltage. Delay line 946 includes a plurality of inverters I1-I18. The delay of each of the plurality of inverters I1 to I18 is adjusted according to the control voltage input from the loop filter 944. For example, if the control voltage is increased, the delay of each of the inverters I1 to I8 may decrease. . Each of the plurality of inverters I1 to I18 has a delay corresponding to approximately (T1 / 2). Third, fifth, fifth, seventh, ninth, eleventh, thirteenth, fifteenth, and seventeenth inverters I3, I5, I7, I9, I11, I13, I15, and I17 respectively outputted from the third and fifth. The seventh, ninth, eleventh, thirteenth, fifteenth, and seventeenth delayed clocks DC3, DC5, DC7, DC9, DC11, DC13, DC15, and DC17 are output to the sampler 240 as sampling clock signals.

본 발명은 또한 컴퓨터 등의 머신이 읽을 수 있는 기록매체에 머신이 읽을 수 있는 코드로서 구현하는 것이 가능하다. 머신이 읽을 수 있는 기록매체는 머신에 의해 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 머신이 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등이 있다. 또한, 머신이 읽을 수 있는 기록매체는 망으로 연결된 여러 머신에 분산되어, 분산방식으로 머신이 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고, 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.The present invention can also be embodied as machine-readable code on a machine-readable recording medium such as a computer. The machine-readable recording medium includes all kinds of recording devices that store data that can be read by the machine. Examples of machine-readable recording media include ROM, RAM, CD-ROM, magnetic tape, floppy disks, optical data storage devices, and the like. In addition, the machine-readable recording medium can be distributed over several machines connected by a network so that the machine-readable code can be stored and executed in a distributed manner. In addition, functional programs, codes, and code segments for implementing the present invention can be easily inferred by programmers in the art to which the present invention belongs.

이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.Such a method and apparatus of the present invention have been described with reference to the embodiments shown in the drawings for clarity, but these are merely exemplary, and various modifications and equivalent other embodiments are possible to those skilled in the art. Will understand. Therefore, the true technical protection scope of the present invention will be defined by the appended claims.

도 1은 종래기술에 의한 PPDS를 방식을 설명하기 위한 도면이다.1 is a view for explaining the prior art PPDS method.

도 2는 본 발명의 제1 실시 예에 의한 디스플레이의 구조도를 간략히 나타낸 도면이다. 2 is a view schematically illustrating a structure of a display according to a first embodiment of the present invention.

도 3의 (a)는 블랭크 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이며, 도 3의 (b)는 액티브 기간에 데이터 선(500)으로 전송되는 신호, 액티브 신호(ACT) 및 데이터 비트들(DATA_BIT)의 일례를 나타내는 도면이다. FIG. 3A illustrates an example of a signal, an active signal ACT, and data bits DATA_BIT transmitted to the data line 500 in a blank period, and FIG. 3B illustrates data in an active period. FIG. 4 is a diagram illustrating an example of a signal, an active signal ACT, and data bits DATA_BIT transmitted through the line 500.

도 4는 도 2에 표현된 타이밍 제어부(100)의 일례를 나타내는 도면이다.4 is a diagram illustrating an example of the timing controller 100 illustrated in FIG. 2.

도 5는 도 2에 표현된 데이터 구동부(200)의 일례를 나타내는 도면이다. FIG. 5 is a diagram illustrating an example of the data driver 200 illustrated in FIG. 2.

도 6은 도 5에 표현된 클록 생성부(250)의 일례를 나타내는 도면이다. FIG. 6 is a diagram illustrating an example of the clock generator 250 illustrated in FIG. 5.

도 7은 도 6에 채용된 위상 검출기(251)의 일례를 나타내는 도면이다.FIG. 7 is a diagram illustrating an example of the phase detector 251 employed in FIG. 6.

도 8은 송신 신호가 주기적인 천이를 가지는 경우의 송신 클록 신호 및 송신 신호를 설명하기 위한 도면이다. 8 is a diagram for explaining a transmission clock signal and a transmission signal when the transmission signal has a periodic transition.

도 9는 송신 신호가 주기적인 천이를 가지는 경우에 데이터 구동부(200)에 사용되는 클록 생성기(250)의 일례를 나타내는 도면이다. 9 is a diagram illustrating an example of a clock generator 250 used in the data driver 200 when the transmission signal has a periodic transition.

Claims (24)

데이터 비트들을 전송하는 액티브 기간에는 데이터 비트들에 대응하는 송신 신호를 인가하고, 상기 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 제어 정보를 포함하는 송신 클록 신호를 인가하는 타이밍 제어부; 및A timing control unit applying a transmission signal corresponding to the data bits in an active period for transmitting the data bits, and applying a transmission clock signal including control information in a blank period in which the data bits are not transmitted; And 상기 블랭크 기간에는 상기 인가된 송신 클록 신호(이하 수신 클록 신호라 함)에 포함된 상기 제어 정보를 샘플링하여 상기 제어 정보에 상응하는 제어 신호를 생성하고, 상기 액티브 기간에는 상기 인가된 송신 신호(이하 수신 신호라 함)를 샘플링함으로써 상기 데이터 비트들을 복원하고, 상기 복원된 데이터 비트들에 따라 디스플레이 패널을 구동하는 데이터 구동부를 구비하고,In the blank period, the control information included in the applied transmission clock signal (hereinafter referred to as a reception clock signal) is sampled to generate a control signal corresponding to the control information. In the active period, the control signal corresponding to the control information is described below. And a data driver for restoring the data bits by sampling a received signal and driving a display panel according to the restored data bits. 상기 데이터 구동부는 The data driver 샘플링 클록 신호-상기 샘플링 클록 신호는 상기 데이터 구동부에 전달된 상기 수신 클록 신호에 따라 생성됨-에 따라 상기 데이터 비트들을 샘플링하는 디스플레이.And sampling the data bits in accordance with a sampling clock signal, wherein the sampling clock signal is generated in accordance with the received clock signal transmitted to the data driver. 제 1 항에 있어서,The method of claim 1, 상기 제어 정보는 상기 수신 클록 신호의 하강 에지 바로 다음에 위치하는 디스플레이.And the control information is located immediately after the falling edge of the received clock signal. 제 1 항에 있어서,The method of claim 1, 상기 제어 정보는 극성 제어 신호에 대한 정보인 극성 정보이고, The control information is polarity information which is information on a polarity control signal. 상기 제어 정보에 상응하는 제어 신호는 상기 복원된 데이터 비트들을 아날로그 데이터로 변환하는 과정에서 정극성(+) 전압 또는 부극성(-) 전압 중 어느 하 나의 전압을 선택하도록 제어하는 극성 제어 신호인 디스플레이.The control signal corresponding to the control information is a polarity control signal for controlling to select one of a positive voltage or a negative voltage in the process of converting the restored data bits into analog data. . 제 1 항에 있어서, The method of claim 1, 상기 수신 신호는 주기적인 천이를 가지는 디스플레이.And the received signal has a periodic transition. 삭제delete 제 1 항에 있어서, The method of claim 1, 상기 타이밍 제어부는 상기 액티브 기간인지 또는 상기 블랭크 기간인지를 알리는 액티브 신호를 상기 데이터 구동부로 전송하는 디스플레이.And the timing controller transmits an active signal to the data driver indicating whether the timing period is the active period or the blank period. 제 1 항에 있어서,The method of claim 1, 상기 타이밍 제어부는The timing controller 콤마 패턴(comma pattern)의 모드 정보를 포함하는 송신 클록 신호를 인가하고,Apply a transmission clock signal including comma pattern mode information, 상기 데이터 구동부는The data driver 상기 콤마 패턴의 상기 모드 정보에 상응하는 모드 신호를 생성하고,Generating a mode signal corresponding to the mode information of the comma pattern, 상기 액티브 기간에는 상기 생성된 모드 신호에 따라 상기 수신 신호를 샘플링하여 상기 데이터 비트들 또는 제어 비트들을 복원하는 디스플레이.And in the active period, recovering the data bits or the control bits by sampling the received signal according to the generated mode signal. 데이터 비트들에 대응하는 직렬화된 송신 비트들을 생성하는 직렬화부;A serializer for generating serialized transmission bits corresponding to the data bits; 제어 정보 및 콤마 패턴(comma pattern)의 모드 정보를 포함하는 송신 클록 신호를 생성하는 클록 생성부; 및A clock generation unit generating a transmission clock signal including control information and comma pattern mode information; And 상기 데이터 비트들을 전송하는 액티브 기간에는 상기 송신 비트들을 출력하고, 상기 데이터 비트들을 전송하지 아니하는 블랭크 기간에는 상기 송신 클록 신호를 출력하는 다중화부A multiplexer which outputs the transmission bits in an active period for transmitting the data bits and outputs the transmission clock signal in a blank period in which the data bits are not transmitted 를 구비하는 타이밍 제어부.Timing control unit having a. 제 8 항에 있어서, 상기 제어 정보는The method of claim 8, wherein the control information is 상기 송신 클록 신호의 하강 에지 바로 다음에 위치하는 타이밍 제어부.A timing controller positioned immediately after a falling edge of the transmission clock signal. 제 8 항에 있어서, 상기 제어 정보는 The method of claim 8, wherein the control information is 극성 제어 신호에 대한 정보인 극성 정보인 타이밍 제어부.A timing control part which is polarity information which is information about a polarity control signal. 제 8 항에 있어서, The method of claim 8, 상기 송신 비트는 주기적인 천이를 가지는 타이밍 제어부.And the transmission bit has a periodic transition. 삭제delete 수신 클록 신호-상기 수신 클록 신호는 제어 정보를 포함하며, 데이터 비트들이 전달되지 아니하는 블랭크 기간에 데이터 선을 통하여 전달됨-에 따라 샘플링 클록 신호를 생성하는 클록 생성부;A clock generator for generating a sampling clock signal according to a received clock signal, wherein the received clock signal includes control information and is transmitted through a data line in a blank period in which data bits are not transmitted; 상기 샘플링 클록 신호에 따라 수신 신호-상기 수신 신호는 데이터 비트들이 전달되는 액티브 기간에 상기 데이터 선을 통하여 전달됨-를 샘플링함으로써 상기 수신 신호에 포함된 데이터 비트들 및 제어 정보를 복원하고,Restoring data bits and control information included in the received signal by sampling a received signal according to the sampling clock signal, wherein the received signal is transmitted through the data line in an active period in which data bits are transmitted; 상기 샘플링 클록 신호에 따라 상기 수신 클록 신호에 포함된 상기 제어 정보를 샘플링하는 샘플러; 및A sampler for sampling the control information included in the received clock signal according to the sampling clock signal; And 상기 샘플링된 제어 정보에 상응하는 제어 신호를 생성하는 제어 신호 생성부를 구비하는 데이터 구동부.And a control signal generator for generating a control signal corresponding to the sampled control information. 제 13 항에 있어서, 상기 제어 정보는The method of claim 13, wherein the control information is 상기 수신 클록 신호의 하강 에지 바로 다음에 위치하는 데이터 구동부.A data driver positioned immediately after a falling edge of the received clock signal. 제 13 항에 있어서, The method of claim 13, 상기 제어 정보는 극성 제어 신호에 대한 정보인 극성 정보이고,The control information is polarity information which is information on a polarity control signal. 상기 제어 정보에 상응하는 제어 신호는 상기 복원된 데이터 비트들을 아날 로그 데이터로 변환하는 과정에서 정극성(+) 전압 또는 부극성(-) 전압 중 어느 하나의 전압을 선택하도록 제어하는 극성 제어 신호인 데이터 구동부.The control signal corresponding to the control information is a polarity control signal for controlling to select one of a positive voltage or a negative voltage in the process of converting the restored data bits into analog data. Data driver. 제 13 항에 있어서, The method of claim 13, 상기 수신 클록 신호는 콤마 패턴의 모드 정보를 더 포함하며,The received clock signal further includes mode information of a comma pattern. 상기 액티브 기간에는 상기 생성된 모드 신호에 따라 상기 수신 신호를 샘플링하여 상기 데이터 비트들 또는 상기 제어 비트들을 복원하는 데이터 구동부.And a data driver configured to restore the data bits or the control bits by sampling the received signal according to the generated mode signal during the active period. 제 13 항에 있어서, 상기 클록 생성부는 The clock generator of claim 13, wherein the clock generator 블랭크 기간에 상기 수신 클록 신호 및 피드백 클록 신호의 위상 차를 검출하는 위상 검출기; 및 A phase detector for detecting a phase difference between the received clock signal and a feedback clock signal in a blank period; And 검출된 상기 위상 차에 대응하는 신호에 따라 지연이 변경되며, 상기 피드백 클록 신호 및 상기 샘플링 신호를 출력하며, 상기 블랭크 기간에는 상기 수신 클록 신호를 입력받고 상기 액티브 기간에는 상기 피드백 클록 신호를 입력받는 지연선을 구비하는 데이터 구동부.The delay is changed according to the signal corresponding to the detected phase difference, and outputs the feedback clock signal and the sampling signal, and receives the received clock signal in the blank period and the feedback clock signal in the active period. A data driver having a delay line. 제 13 항에 있어서, The method of claim 13, 상기 수신 신호는 주기적인 천이를 가지는 데이터 구동부.The data driver has a periodic transition. 제 18 항에 있어서, 상기 클록 생성부는 19. The apparatus of claim 18, wherein the clock generator 상기 블랭크 기간에는 상기 수신 클록 신호에 따라 상기 샘플링 클록 신호의 위상을 변경하고, 상기 액티브 기간에는 상기 주기적인 천이에 따라 상기 샘플링 클록 신호의 위상을 변경하는 데이터 구동부.And changing the phase of the sampling clock signal in response to the received clock signal in the blank period, and changing the phase of the sampling clock signal in accordance with the periodic transition in the active period. 제 13 항에 있어서, The method of claim 13, 상기 블랭크 기간인지 또는 상기 액티브 기간인지를 알리는 액티브 신호를 전달받는 데이터 구동부.And a data driver receiving an active signal indicating whether the blank period is active or the active period. 데이터 선을 통하여 타이밍 제어부로부터 데이터 구동부로 데이터 비트들을 전송하는 방법에 있어서, A method of transmitting data bits from a timing controller to a data driver through a data line, the method comprising: 상기 데이터 비트들이 전송되지 아니하는 블랭크 기간에, 상기 데이터 선을 통하여 콤마 패턴(comma pattern)의 모드 정보를 포함하는 송신 클록 신호를 전송하는 단계;Transmitting a transmission clock signal including mode information of a comma pattern through the data line in a blank period in which the data bits are not transmitted; 상기 블랭크 기간에 상기 데이터 선을 통하여 제어 정보를 포함하는 송신 클록 신호를 전송하는 단계; 및Transmitting a transmit clock signal comprising control information over the data line in the blank period; And 상기 데이터 비트들이 전송되는 액티브 기간에, 상기 데이터 선을 통하여 상기 데이터 비트들에 대응하는 송신 신호를 전송하는 단계;Transmitting a transmission signal corresponding to the data bits through the data line in an active period during which the data bits are transmitted; 를 구비하는 방법.Method of providing. 제 21 항에 있어서, The method of claim 21, 상기 제어 정보는 상기 송신 클록 신호의 하강 에지 바로 다음에 위치하는 방법.The control information is located immediately after the falling edge of the transmit clock signal. 제 21 항에 있어서, The method of claim 21, 상기 송신 신호는 주기적인 천이를 가지는 방법.The transmission signal has a periodic transition. 제 21 항에 있어서, The method of claim 21, 상기 송신 신호 및 상기 송신 클록 신호는 단일 신호 방식(single-ended signalling) 또는 차동 신호 방식(differential signalling)으로 전송되는 방법.Wherein the transmit signal and the transmit clock signal are transmitted in single-ended signaling or differential signaling.
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