KR100922788B1 - 액정표시장치 및 그의 구동방법 - Google Patents

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Abstract

본 발명은 화질을 향상시킬 수 있도록 한 액정표시장치에 관한 것이다.
본 발명의 액정표시장치는 게이트라인들로 소정의 기울기를 가지고 하강하는 제 1 및 제 2게이트신호를 공급하기 위한 게이트 드라이버와; 게이트 쉬프트 클럭을 입력받고, 입력받은 게이트 쉬프트 클럭과 다른 주기를 가지는 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭을 생성하기 위한 클럭 변형부와; 게이트 쉬프트 클럭을 입력받고, 입력받은 게이트 쉬프트 클럭의 4주기 중 한 주기동안 하이 상태를 갖는 홀수 출력 인에이블 및 짝수 출력 인에이블 신호를 생성하기 위한 제어신호 생성부를 구비한다.

Description

액정표시장치 및 그의 구동방법{Liquid Crystal Display and Driving Method Thereof}
도 1은 종래의 액정표시장치를 나타내는 도면.
도 2는 종래의 다른 실시예에 의한 액정표시장치를 나타내는 도면.
도 3은 도 2에 도시된 액정표시장치에 공급되는 구동파형을 나타내는 파형도.
도 4는 본 발명의 또 다른 실시예에 의한 액정표시장치를 나타내는 도면.
도 5a 및 도 5b는 도 2 및 도 4에 도시된 액정표시장치의 패널 위치에 따른 게이트신호를 나타내는 도면.
도 6은 본 발명의 제 1실시예에 의한 액정표시장치를 나타내는 도면.
도 7a 및 도 7b는 도 6에 도시된 액정표시장치의 패널 위치에 따른 게이트신호를 나타내는 도면.
도 8은 도 6에 도시된 클럭 변형부를 상세히 나타내는 도면.
도 9a는 도 8에 도시된 클력 변형부의 동작과정을 나타내는 파형도.
도 9b는 도 6에 도시된 게이트 드라이버에서 게이트신호가 생성되는 과정을 나타내는 파형도.
도 10은 도 6의 게이트 드라이버에 포함되는 게이트신호 생성부를 나타내는 도면.
도 11은 본 발명의 제 2실시예에 의한 액정표시장치를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
2,8,14,34,74 : 액정패널 4,10,16,30,70 : 데이터 드라이버
6,12,18,32,72 : 게이트 드라이버 13,15 : 액정셀
40,42 : 플립플롭 44,46 : 인버터
48 : 배타적 논리합 게이트 50 : 오어 게이트
52 : 지연기 60,80 : 클럭 발생부
62,82 : 제어신호 생성부 71 : 입력단자
73 : 출력단자
본 발명은 액정표시장치 및 그의 구동방법에 관한 것으로 특히, 화질을 향상시킬 수 있도록 한 액정표시장치 및 그의 구동방법에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 화소 매트릭스를 가지는 액정패널과 액정패널을 구동하기 위한 구동회로를 구비한다. 구동회로는 화상정보가 표시패널에 표시되도록 화소 매트릭스를 구동하게 된다.
도 1은 종래의 액정표시장치를 나타내는 도면이다.
도 1을 참조하면, 종래의 액정표시장치는 액정패널(2)과, 액정패널(2)의 데이터라인들(DL1 내지 DLm)을 구동하기 위한 데이터 드라이버(4)와, 액정패널(2)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(6)를 구비한다.
액정패널(2)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속되고 매트릭스 형태로 배열되어진 액정셀들을 구비한다.
게이트 드라이버(6)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따라 게이트 라인들(GL0 내지 GLn)에 순차적으로 게이트신호를 공급한다. 데이터 드라이버(4)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 게이트라인들(GL0 내지 GLn)에 게이트신호가 공급되는 1수평주기마다 1수평라인분의 비디오신호를 데이터라인들(DL1 내지 DLm)로 공급한다.
박막 트랜지스터(TFT)는 게이트라인(GL0 내지 GLn)으로부터의 게이트신호에 응답하여 데이터라인(DL1 내지 DLm)으로부터의 데이터를 액정셀로 공급한다. 액정셀은 액정을 사이에 두고 대면하는 공통전극과, 박막 트랜지스터(TFT)에 접속된 화소전극으로 구성되므로 등가적으로 액정 캐패시터(Clc)로 표시될 수 있다. 이러한 액정셀은 액정 캐패시터(Clc)에 충전된 데이터전압을 다음 데이터전압이 충전될 때 까지 유지시키기 위하여 이전단 게이트라인에 접속된 스토리지 캐패시터(도시되지 않음)를 포함한다.
이와 같은 종래의 액정표시장치의 액정셀들은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 위치되기 때문에 데이터라인들(DL1 내지 DLm)의 수만큼(즉 m개) 수직라인을 형성한다. 다시 말하여, 액정셀들은 m개의 수직라인 및 n개의 수평라인을 이루도록 매트릭스 형태로 배치된다.
여기서 알수 있듯이, 종래에는 m개의 수직라인의 액정셀들을 구동하기 위하여 m개의 데이터라인들(DL1 내지 DLm)을 필요로한다. 따라서, 종래에는 액정패널(2)을 구동하기 위하여 다수의 데이터라인들(DL1 내지 DLm)이 형성되고, 이에 따라 공정시간 및 제조비용이 낭비되는 단점이 있다. 이와 같은 단점을 극복하기 위하여 도 2와 같은 액정표시장치가 IBM에서 제안되었다.
도 2를 참조하면, 종래의 다른 실시예에 의한 액정표시장치는 액정패널(8)과, 액정패널(8)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(10)와, 액정패널(8)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(12)를 구비한다.
액정패널(8)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(9) 및 제 2액정셀(11)들을 구비한다. 제 1액정셀(9)은 데이터라인(DL)의 좌측에 형성된다. 제 2액정셀(11)은 데이터라인(DL)의 우측에 형성된다. 즉, 제 1액정셀(9) 및 제 2액정셀(11)은 하나의 데이터라인(DL)을 사이에 두고 좌/우측에 형성됨과 아울러 인접되게 위치된 데이터라인(DL)으로부터 비디오신호를 공급받는다. 다시 말하여, 수직으로 인접되게 위치된 제 1액정셀(9) 및 제 2액정셀(11)들은 하나의 데이터라인(DL)으로부터 비디오신호를 공급받고, 이에 따라 종래의 다른 실시예에 의한 액정표시장치는 도 1에 도시된 액정표시장치에 비하여 데이터라인(DL)의 수가 절반으로 줄어들게 된다.
한편, 제 1액정셀(9)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i(i는 정수)번째 게이트라인(GLi)에 접속되고, 소오스단자는 i+1번째 게이트라인(GLi+1)에 접속된다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 제 1박막 트랜지스터(TFT1)의 드레인단자에 접속됨과 아울러 소오스단자는 인접된 데이터라인(DL)에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다. 여기서, 액정 캐피시터(Clc)는 액정을 사이에 두고 대면하는 공통전극과, 제 2박막 트랜지스터(TFT2)에 접속된 화소전극을 등가적으로 나타내어 표시된다.
제 2액정셀(11)은 제 3박막 트랜지스터(TFT3)를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 소오스단자는 인접된 데이터라인(DL)에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다.
게이트 드라이버(12)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따라 게이트라인들(GL0 내지 GLn)에 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)를 순차적으로 공급한다. 여기서, 제 1게이트신호(SP1)는 제 2게이트신호(SP2)가 공급된 후에 공급되며 제 2게이트신호(SP2)보다 좁은 폭을 갖는다. 데이터 드라이버(10)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다.
이와 같은 종래의 다른 실시예에 의한 액정표시장치의 구동과정을 도 3을 참조하여 상세히 설명하기로 한다. 도 3은 제 i번째 게이트라인(GLi) 및 제 i+1번째 게이트라인(GLi+1)이 구동되는 과정을 도시한 도면이다.
도 3을 참조하면, 게이트 드라이버(12)는 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)를 공급함과 아울러 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)를 공급한다. 여기서, 제 2게이트신호(SP2)의 폭이 제 1게이트신호(SP1)의 폭 보다 넓게 설정되기 때문에 제 1기간(TA)동안 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)가 동시에 인가되고, 제 1기간(TA)에 이은 제 2기간(TB)동안 제 2게이트신호(SP2) 만이 인가된다.
제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)과 접속된 제 1액정셀(9)에 제 1비디오신호(DA)가 공급된다. 이를 상세히 설명하면, 제 i+1번째 게이트라인(GLi+1)에 공급되는 제 1게이트신호(SP1)는 제 i번째 게이트라인(GLi)의 제 1액정셀(9)에 형성된 제 1박막 트랜지스터(TFT1)의 소오스단자로 공급된다. 이때, 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP2)에 의해 제 1박막 트랜지스터(TFT1)가 턴-온되기 때문에 제 1박막 트랜지스터(TFT1)의 소오스단자로 공급된 제 1게이트신호(SP1)는 제 2박막 트랜지스터(TFT2)의 게이트단자로 공급되어 제 2박막 트랜지스터(TFT2)를 턴-온시킨다. 제 2박막 트랜지스터(TFT2)가 턴-온되면 데이터라인(DL)으로 공급되 는 제 1비디오신호(DA)가 제 1액정셀(9)의 액정 캐패시터(Clc)로 공급된다. 즉, 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)에 형성된 제 1액정셀(9)들에 제 1비디오신호(DA)가 공급된다.
이어서, 제 2기간(TB)에는 제 i번째 게이트라인(GLi)에 접속된 제 3박막 트랜지스터(TFT3)가 턴-온된다. 제 3박막 트랜지스터(TFT3)가 턴-온되면 제 2기간(TB)동안 데이터라인(DL)으로 공급되는 제 2비디오신호(DB)가 제 2액정셀(11)로 공급된다.
즉, 종래의 다른 실시예에 의한 액정표시장치에 의하면 하나의 데이터라인(DL)을 이용하여 좌/우로 인접되게 위치된 제 1액정셀(9) 및 제 2액정셀(11)을 구동할 수 있다.
한편, 도 2에 도시된 액정표시장치와 마찬가지로 데이터라인들(DL)의 수를 줄이기 위하여 도 4와 같은 액정표시장치가 한양대학교에서 제안되었다.
도 4를 참조하면, 종래의 또 다른 실시예에 의한 액정표시장치는 액정패널(14)과, 액정패널(14)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(16)와, 액정패널(14)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(18)를 구비한다.
액정패널(14)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(13) 및 제 2액정셀(15)들을 구비한다. 제 1액정셀(13)은 데이터라인(DL)의 좌측에 형성된다. 제 2액정셀(15)은 데이터라인(DL)의 우측에 형성된다. 즉, 제 1액정셀(13) 및 제 2액정셀(15)은 하나의 데이터라인(DL)을 사이에 두고 좌/우측에 형성됨과 아울러 인접되게 위치된 데이터라인(DL)으로부터 비디오신호를 공급받는다. 다시 말하여, 수직으로 인접되게 위치된 제 1액정셀(13) 및 제 2액정셀(15)들은 하나의 데이터라인(DL)으로부터 비디오신호를 공급받고, 이에 따라 종래의 또 다른 실시예에 의한 액정표시장치는 도 1에 도시된 액정표시장치에 비하여 데이터라인(DL)의 수가 절반으로 줄어들게 된다.
한편, 제 1액정셀(13)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 i(i는 정수)번째 게이트라인(GLi)에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i+1번째 게이트라인(GLi+1)에 접속됨과 아울러 소오스단자는 제 2박막 트랜지스터(TFT2)의 드레인단자에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다.
제 2액정셀(16)은 제 3박막 트랜지스터(TFT3) 및 제 4박막 트랜지스터(TFT4)를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 제 4박막 트랜지스터(TFT4)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 소오스단자는 제 3박막 트랜지스터(TFT3)의 드레인단자에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다.
게이트 드라이버(18)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따 라 게이트라인들(GL0 내지 GLn)에 제 2게이트신호(SP2) 및 제 1게이트신호(SP1)를 순차적으로 공급한다. 여기서, 제 1게이트신호(SP1)는 제 2게이트신호(SP2)가 공급된 후에 공급되며 제 2게이트신호(SP2)보다 좁은 폭을 갖는다. 데이터 드라이버(16)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다.
이와 같은 종래의 또 다른 실시예에 의한 액정표시장치의 구동과정을 도 3을 참조하여 상세히 설명하기로 한다. 도 3은 제 i번째 게이트라인(GLi) 및 제 i+1번째 게이트라인(GLi+1)이 구동되는 과정을 도시한 도면이다.
도 3을 참조하면, 게이트 드라이버(18)는 제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)를 공급함과 아울러 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)를 공급한다. 여기서, 제 2게이트신호(SP2)의 폭이 제 1게이트신호(SP1)의 폭 보다 넓게 설정되기 때문에 제 1기간(TA)동안 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)가 동시에 인가되고, 제 1기간(TA)에 이은 제 2기간(TB)동안 제 2게이트신호(SP2) 만이 인가된다.
제 i+1번째 게이트라인(GLi+1)에 제 1게이트신호(SP1)가 인가되고, 제 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 인가되는 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)과 접속된 제 1액정셀(13)에 제 1비디오신호(DA)가 공급된다. 이를 상세히 설명하면, 제 i+1번째 게이트라인(GLi+1)에 공급되는 제 1게이트신호(SP1)는 제 i번째 게이트라인(GLi)의 제 1액정셀(13)에 형성된 제 1박막 트랜지스터(TFT1)를 턴-온시킨다. 또한, 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP)는 제 i번째 게이트라인(GLi)의 제 1액정셀(13)에 형성된 제 2박막 트랜지스터(TFT2)를 턴-온시킨다. 즉, 제 1기간(TA)에는 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)가 턴-온되어 제 1액정셀(13)들에 제 1비디오신호(DA)가 공급된다.
이어서, 제 2기간(TB)에는 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP)에 의해 제 3 및 제 4박막 트랜지스터(TFT3,TFT4)가 턴-온된다. 제 3 및 제 4박막 트랜지스터(TFT3,TFT4)가 턴-온되면 데이터라인(DL)으로 공급되는 제 2비디오신호(DB)가 제 2액정셀들(15)로 공급된다.
즉, 종래의 또 다른 실시예에 의한 액정표시장치에 의하면 하나의 데이터라인(DL)을 이용하여 좌/우로 인접되게 위치된 제 1액정셀(13) 및 제 2액정셀(15)을 구동할 수 있다.
하지만, 이와 같은 도 2 및 도 4에 도시된 액정표시장치들은 게이트라인(GL)들의 저항에 의하여 패널의 화질이 저하되는 문제점이 발생된다. 이를 상세히 설명하면, 먼저 게이트 드라이버(12,18)와 인접되는 지점(예를 들면, 패널의 a지점)에서는 도 5a와 같이 게이트라인들(GL)에 구형파의 제 1 및 제 2게이트신호(SP1, SP2)가 공급되게 된다. 반면에, 게이트 드라이버(12,18)와 멀리 떨어진 지점(예를 들면, 패널의 b지점)에서는 도 5b와 같이 게이트라인들(GL)에 곡선 형태의 제 1 및 제 2게이트신호(SP1, SP2)가 공급되게 된다.
다시 말하여, 게이트 드라이버(12,18)로부터 멀리 떨어진 지점(b)에서는 게이트라인들(GL)의 자체저항에 의하여 제 1 및 제 2게이트신호(SP1,SP2)가 변형되게 된다. 따라서, 패널에 동일 데이터가 공급되더라도 패널의 a 및 b지점에서 표시되는 영상의 휘도가 상이해지고, 이에 따라 화질이 저하되는 문제점이 발생된다.
따라서, 본 발명의 목적은 화질을 향상시킬 수 있도록 한 액정표시장치 및 그의 구동방법에 관한 것이다.
상기 목적을 달성하기 위하여 본 발명의 액정표시장치는 게이트라인들로 소정의 기울기를 가지고 하강하는 제 1 및 제 2게이트신호를 공급하기 위한 게이트 드라이버와; 게이트 쉬프트 클럭을 입력받고, 입력받은 게이트 쉬프트 클럭과 다른 주기를 가지는 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭을 생성하기 위한 클럭 변형부와; 게이트 쉬프트 클럭을 입력받고, 입력받은 게이트 쉬프트 클럭의 4주기 중 한 주기동안 하이 상태를 갖는 홀수 출력 인에이블 및 짝수 출력 인에이블 신호를 생성하기 위한 제어신호 생성부를 구비한다.
상기 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭은 한 주기동안 게이트 쉬프트 클럭과 동일 형태의 제 1신호를 갖고, 게이트 쉬프트 클럭의 2주기 반동안 하이 상태를 갖는 제 2신호를 가짐과 아울러 게이트 쉬프트 클럭의 반주기 동안 로우 상태의 제 3신호를 갖는다.
상기 제 1신호 내지 제 3신호가 합쳐져 홀수 쉬프트 클럭 및 짝수 쉬프트 클 럭의 한 주기로 설정된다.
상기 짝수 쉬프트 클럭은 홀수 쉬프트 클럭을 게이트 쉬프트 클럭의 2주기 동안 지연하여 생성된다.
상기 홀수 출력 인에이블 신호가 하이상태로 상승되는 시점은 홀수 쉬프트 클럭의 제 2신호가 공급되는 시점과 동기되도록 설정된다.
상기 짝수 출력 인에이블 신호가 하이상태로 상승되는 시점은 짝수 쉬프트 클럭의 제 2신호가 공급되는 시점과 동기되도록 설정된다.
상기 홀수 출력 인에이블 신호가 하이 상태일 때 홀수 게이트라인들로 로우(Low)의 전압이 공급되고, 짝수 출력 인에이블 신호가 하이 상태일 때 짝수 게이트라인들로 로우(Low)의 전압이 공급된다.
상기 클럭 변형부는 게이트 쉬프트 클럭을 2분주하기 위한 제 1플립플롭과, 제 1플립플롭의 출력을 2분주하기 위한 제 2플립플롭과, 제 1플립플롭 및 제 2플립플롭의 출력을 배타적 논리합 연산하기 위한 제 1게이트와, 제 1게이트의 출력과 게이트 쉬프트 클럭을 논리합 연산하여 홀수 쉬프트 클럭을 생성하기 위한 제 2게이트와, 제 2게이트의 출력을 게이트 쉬프트 클럭의 2주기 동안 지연시켜 짝수 쉬프트 클럭을 생성하기 위한 지연기를 구비한다.
상기 게이트 드라이버는 홀수 쉬프트 클럭 및 홀수 출력 인에이블 신호를 이용하여 홀수 게이트라인들로 소정 기울기를 가지고 하강하는 제 1 및 제 2게이트신호를 공급하기 위한 제 1게이트신호 생성부와, 짝수 쉬프트 클럭 및 짝수 출력 인에이블 신호를 이용하여 짝수 게이트라인들로 소정 기울기를 가지고 하강하는 제 1 및 제 2게이트신호를 공급하기 위한 제 2게이트신호 생성부를 구비한다.
상기 제 1 및 제 2게이트신호 생성부는 각각은 게이트 하이 전압원과, 게이트 하이 전압원보다 낮은 전압을 가지는 기준전압원과, 하이(High)의 쉬프트 클럭이 입력되었을 때 턴온되는 제 1 및 제 2스위칭소자와, 제 1스위칭소자가 턴-온되었을 때 턴-온되어 게이트 하이 전압원의 전압값을 게이트라인들로 공급하기 위한 제 3스위칭소자와, 제 2스위칭소자가 턴-온되었을 때 턴-오프되는 제 4스위칭소자를 구비한다.
로우(Low)의 쉬프트 클럭이 입력되었을 때 제 1 및 제 2스위칭소자는 턴-오프되고, 제 1스위칭소자가 턴-오프되었을 때 제 3스위칭소자가 턴-오프되고, 제 2스위칭소자가 턴-오프되었을 때 제 4스위칭소자가 턴-온되어 기준전압원의 전압값을 게이트라인들로 공급한다.
상기 제 4스위칭소자와 게이트라인들 사이에 적어도 하나 이상 설치되어 기준전압원의 전압값이 공급되었을 때 전압값이 게이트하이 전압으로부터 기준전압원의 전압값으로 서서히 하강되도록 하는 저항을 구비한다.
본 발명의 액정표시장치의 구동방법은 게이트 쉬프트 클럭을 입력받고, 입력받은 게이트 쉬프트 클럭과 다른 주기를 가지는 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭을 생성하는 단계와; 게이트 쉬프트 클럭을 입력받고, 입력받은 게이트 쉬프트 클럭의 4주기 중 한 주기동안 하이 상태를 갖는 홀수 출력 인에이블 및 짝수 출력 인에이블 신호를 생성하는 단계와; 홀수 쉬프트 클럭 및 홀수 출력 인에이블 신호를 이용하여 소정의 하강기울기를 가지는 제 1 및 제 2게이트신호를 생성하여 홀수 게이트라인들로 공급하는 단계와; 짝수 쉬프트 클럭 및 짝수 출력 인에이블 신호를 이용하여 소정의 하강 기울기를 가지는 제 1 및 제 2게이트신호를 생성하여 짝수 게이트라인들로 공급하는 단계를 포함한다.
상기 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭은 한 주기동안 게이트 쉬프트 클럭과 동일 형태의 제 1신호를 갖고, 게이트 쉬프트 클럭의 2주기 반동안 하이 상태를 갖는 제 2신호를 가짐과 아울러 게이트 쉬프트 클럭의 반주기 동안 로우 상태의 제 3신호를 갖는다.
상기 제 1신호 내지 제 3신호가 합쳐져 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭의 한 주기로 설정된다.
상기 짝수 쉬프트 클럭은 홀수 쉬프트 클럭을 게이트 쉬프트 클럭의 2주기 동안 지연하여 생성된다.
상기 홀수 출력 인에이블 신호가 하이상태로 상승되는 시점은 홀수 쉬프트 클럭의 제 2신호가 공급되는 시점과 동기되도록 설정된다.
상기 짝수 출력 인에이블 신호가 하이상태로 상승되는 시점은 짝수 쉬프트 클럭의 제 2신호가 공급되는 시점과 동기되도록 설정된다.
상기 홀수 출력 인에이블 신호가 하이 상태일 때 홀수 게이트라인들로 로우(Low)의 전압이 공급되고, 짝수 출력 인에이블 신호가 하이 상태일 때 짝수 게이트라인들로 로우(Low)의 전압이 공급된다.
상기 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭을 생성하는 단계는 게이트 쉬프트 클럭을 2분주하여 제 1분주신호를 생성하는 단계와, 제 1분주신호를 2분주하여 제 2분주신호를 생성하는 단계와, 제 1분주신호 및 제 2분주신호를 배타적 논리합 연산하는 단계와, 배타적 논리합 연산된 신호와 게이트 쉬프트 클럭을 논리합 연산하여 홀수 쉬프트 클럭을 생성하는 단계와, 홀수 쉬프트 클럭을 게이트 쉬프트 클럭의 2주기 동안 지연시켜 짝수 쉬프트 클럭을 생성하는 단계를 포함한다.
하이(High)의 홀수 쉬프트 클럭이 입력될 때 게이트 하이전압을 출력하고, 로우의 홀수 쉬프트 클럭이 입력될 때 게이트 하이전압보다 낮은 전압을 가지는 기준전압을 출력하여 제 1 및 제 2게이트신호를 생성한다.
상기 홀수 게이트라인들에 접속되는 적어도 하나 이상의 저항에 의하여 게이트 하이전압으로부터 기준전압으로 소정의 기울기를 가지고 전압값이 하강된다.
하이(High)의 짝수 쉬프트 클럭이 입력될 때 게이트 하이전압을 출력하고, 로우의 짝수 쉬프트 클럭이 입력될 때 게이트 하이전압보다 낮은 전압을 가지는 기준전압을 출력하여 제 1 및 제 2게이트신호를 생성한다.
상기 짝수 게이트라인들에 접속되는 적어도 하나 이상의 저항에 의하여 게이트 하이전압으로부터 기준전압으로 소정의 기울기를 가지고 전압값이 하강된다.
상기 제 1게이트신호는 제 2게이트신보다 좁은 폭을 갖는다.
상기 i(i는 자연수)번째 게이트라인에 공급되는 제 2게이트신호는 i+2번째 게이트라인에 공급되는 제 1게이트신호와 동기되도록 공급된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 6 내지 도 11을 참조하여 본 발명의 바람직한 실시예에 대하여 설명 하기로 한다.
도 6은 본 발명의 제 1실시예에 의한 액정표시장치를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 제 1실시예에 의한 액정표시장치는 액정패널(34)과, 액정패널(34)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(30)와, 액정패널(34)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(32)를 구비한다.
액정패널(34)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(36) 및 제 2액정셀(38)들을 구비한다. 제 1액정셀(36)은 데이터라인(DL)의 좌측에 형성된다. 제 2액정셀(38)은 데이터라인(DL)의 우측에 형성된다. 즉, 제 1액정셀(36) 및 제 2액정셀(38)은 하나의 데이터라인(DL)을 사이에 두고 좌/우측에 형성됨과 아울러 인접되게 위치된 데이터라인(DL)으로부터 비디오신호를 공급받는다. 다시 말하여, 수직으로 인접되게 위치된 제 1액정셀(36) 및 제 2액정셀(38)들은 하나의 데이터라인(DL)으로부터 비디오신호를 공급받고, 이에 따라 도 1에 도시된 액정표시장치에 비하여 데이터라인(DL)의 수가 절반으로 줄어들게 된다.
한편, 제 1액정셀(36)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i(i는 정수)번째 게이트라인(GLi)에 접속되고, 소오스단자는 i+1번째 게이트라인(GLi+1)에 접속된다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 제 1박막 트랜지스터(TFT1)의 드레인단자에 접속됨과 아울러 소오스단자는 인접된 데이터라인(DL)에 접속되고, 드레인단자는 액정 캐 패시터(Clc)(즉, 화소전극)에 접속된다. 여기서, 액정 캐피시터(Clc)는 액정을 사이에 두고 대면하는 공통전극과, 제 2박막 트랜지스터(TFT2)에 접속된 화소전극을 등가적으로 나타내어 표시된다.
제 2액정셀(38)은 제 3박막 트랜지스터(TFT3)를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 소오스단자는 인접된 데이터라인(DL)에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다.
데이터 드라이버(30)는 도시되지 않은 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다.
게이트 드라이버(32)는 타이밍 제어부로부터의 제어신호에 따라 게이트라인들(GL0 내지 GLn)에 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)를 순차적으로 공급한다. 여기서, 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)는 소정의 하강기울기를 가지고 하강한다. 그리고, 제 1게이트신호(SP1)는 제 2게이트신호(SP2)가 공급된 후에 공급되며 제 2게이트신호(SP2)보다 좁은 폭을 갖는다.
한편, 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)가 소정의 하강기울기를 가지고 하강될 수 있도록 게이트 드라이버(32) 앞단에는 클럭 변형부(60) 및 제어신호 생성부(62)가 설치된다.
클럭 변형부(60)는 게이트 쉬프트 클럭(GSC)을 입력받아 도 7a와 같이 변형된 홀수 쉬프트 클럭(GSC_O) 및 짝수 쉬프트 클럭(GSC_E)을 생성한다. 홀수 쉬프 트 클럭(GSC_O)은 홀수 게이트라인들(GLO)에 게이트신호들(SP1,SP2)을 공급하기 위하여 이용되고, 짝수 쉬프트 클럭(GSC_E)은 짝수 게이트라인들(GLE)에 게이트신호들(SP1,SP2)을 공급하기 위하여 이용된다.
제어신호 생성부(62)는 게이트 쉬프트 클럭(GSC)을 입력받아 게이트 쉬프트 클럭(GSC)의 특정주기에 하이(High)신호를 갖는 홀수 게이트 출력 인에이블(GOE_O) 및 짝수 게이트 출력 인에이블(GOE_E) 신호를 생성한다. 홀수 게이트 출력 인에이블(GOE_O) 신호가 하이(High) 상태일 때 홀수 게이트라인들(GLO)에 로우(Low)신호가 공급되고, 짝수 게이트 출력 인에이블(GOE_E)가 하이(High) 상태일 때 짝수 게이트라인들(GLE)에 로우(Low) 신호가 공급된다. 한편, 클럭 변형부(60) 및/또는 제어신호 생성부(62)는 타이밍 제어부의 내부 또는 외부에 설치된다.
게이트 드라이버(32)는 자신에게 공급되는 홀수 쉬프트 클럭(GSC_O) 및 짝수 쉬프트 클럭(GSC_E)과, 홀수 출력 인에이블(GOE_O) 및 짝수 출력 인에이블(GOE_E) 신호를 이용하여 도 7a에 도시된 바와 같이 하강기울기를 가지는 제 1 및 제 2게이트신호(SP1, SP2)를 생성하여 게이트라인들(GL)로 공급하게 된다.
이와 같이 제 1 및 제 2게이트신호(SP1,SP2)가 하강기울기를 가지고 하강하게 되면 게이트라인들(GL)의 저항에 의한 화질저하 현상을 최소화할 수 있다. 이를 상세히 설명하면, 먼저 게이트 드라이버(32)와 인접되는 지점(예를 들어, 패널의 a지점)에는 도 7a와 같이 소정 기울기를 갖는 제 1 및 제 2게이트신호(SP1,SP2)가 게이트라인들(GL)로 공급된다. 그리고, 게이트 드라이버(32)와 멀리 떨어진 지점(예를 들면, 패널의 b지점)에서는 도 7b와 같이 곡선 형태의 제 1 및 제 2게이트 신호(SP1, SP2)가 게이트라인들(GL)로 공급된다. 이때, 패널의 a지점 및 b지점에 공급되는 제 1 및 제 2게이트신호들(SP1, SP2)은 유사한 형태를 갖는다. 다시 말하여, 게이트 드라이버(32)에서 미리 소정기울기를 가지는 제 1 및 제 2게이트신호(SP1, SP2), 즉 패널의 b지점에 인가되는 제 1 및 제 2게이트신호(SP1, SP2)와 유사한 형태의 제 1 및 제 2게이트신호(SP1, SP2)를 공급함으로써 게이트라인들(GL)의 위치와 무관하게 유사한 형태의 제 1 및 제 2게이트신호(SP1, SP2)가 인가될 수 있다. 즉, 본 발명에서는 게이트라인들(GL)의 저항에 의한 제 1 및 제 2게이트신호(SP1, SP2)의 변형을 최소화하여 화질을 향상시킬 수 있다.
게이트 드라이버(32)에서 제 1 및 제 2게이트신호(SP1, SP2)가 생성되는 과정을 도 8 내지 도 10을 참조하여 상세히 설명하기로 한다.
도 8은 도 6에 도시된 클럭 변형부(60)를 상세히 나타내는 도면이다.
도 8을 참조하면, 본 발명의 실시예에 의한 클럭 변형부(60)는 제 1 및 제 2D플립플롭(40,42)과, 제 1D플립플롭(40)의 출력을 인버터하여 재입력시키기 위한 제 1인버터(44)와, 제 2D플립플롭(42)의 출력을 인버터하여 재입력시키기 위한 제 2인버터(46)와, 제 1 및 제 2D플립플롭(40,42)의 출력을 배타적 논리 연산하기 위한 배타적 오어(이하 "XOR" 이라 함) 게이트(48)와, XOR(48) 게이트의 출력과 게이트 쉬프트 클럭(GSC)을 논리합 연산하기 위한 논리합(이하 "OR"라 함) 게이트(50)를 구비한다.
이와 같은 클럭 변형부(60)의 동작과정을 도 9a를 참조하여 상세히 설명하기로 한다. 먼저, 제 1D플립플롭(40)은 게이트 쉬프트 클럭(GSC)을 클럭신호로 입력 받는다. 이때, 제 1인버터(44)가 제 1D플립플롭(40)의 출력을 제 1D플립플롭(40)의 입력단자로 재입력시키기 때문에 제 1D플립플롭(40)은 게이트 쉬프트 클럭(GSC)을 2분주하게 된다.
제 2D플립플롭(42)은 제 1D플립플롭(40)의 출력을 자신의 클럭신호로 입력받는다. 이때, 제 2인버터(46)가 제 2D플립플롭(42)의 출력을 제 2D플립플롭(42)의 입력단자로 재입력시키기 때문에 제 2D플립플롭(40)은 제 1D플립플롭(40)의 출력을 2분주하게 된다.(즉, 게이트 쉬프트 클럭을 4분주하게 된다.)
XOR(48) 게이트는 제 1 및 제 2D플립플롭(40,42)의 출력을 배타적 논리합 연산하게 된다. 제 1 및 제 2D플립플롭(40)의 출력이 배타적 논리합 연산되면 도 9a에 도시된 바와 같이 제 2D플립플롭(42)의 출력이 게이트 쉬프트 클럭(GSC)의 한 주기만큼 지연된 형태로 출력된다.
OR(50) 게이트는 XOR(48) 게이트의 출력 및 게이트 쉬프트 클럭(GSC)을 논리합 연산한다. XOR(48) 게이트의 출력 및 게이트 쉬프트 클럭(GSC)이 논리합 연산되면 게이트 쉬프트 클럭(GSC)의 한 주기동안 하이 및 로우를 반복하고,(즉, 게이트 쉬프트 클럭(GSC)과 동일형태) 이후, 게이트 쉬프트 클럭(GSC)의 2주기 반동안 하이상태를 유지함과 아울러 게이트 쉬프트 클럭(GSC)의 반주기 동안 로우 상태를 유지하는 신호가 한 주기를 갖도록 생성된다.
이때, OR(50) 게이트에서 생성된 신호가 도 9b와 같이 홀수 쉬프트 클럭(GSC_O)으로서 게이트 드라이버(32)로 공급된다. 아울러, OR(50) 게이트에서 생성된 신호를 지연기(52)에서 게이트 쉬프트 클럭(GSC)의 2주기만큼 지연시켜 짝 수 쉬프트 클럭(GSC_E)을 생성하고, 생성된 짝수 쉬프트 클럭(GSC_E)는 게이트 드라이버(32)로 공급한다.
한편, 제어신호 생성부(62)는 도 9b와 같이 게이트 쉬프트 클럭(GSC)의 4주기 중 한 주기동안만 하이 상태를 갖는 게이트 출력 인에이블(GOE)를 생성한다. 여기서, 홀수 게이트 출력 인에이블(GOE_O)는 홀수 쉬프트 클럭(GSC_O)이 게이트 쉬프트 클럭(GSC)의 2주기 반동안 하이 상태를 유지하는 기간과 동기되도록 상승된다. 그리고 짝수 게이트 출력 인에이블(GOE_E)는 짝수 쉬프트 클럭(GSC_E)이 게이트 쉬프트 클럭(GSC)의 2주기 반동안 하이 상태를 유지하는 기간과 동기되도록 상승된다. 제어신호 생성부(62)에서 생성된 홀수 게이트 출력 인에이블(GOE_O) 및 짝수 게이트 출력 인에이블(GOE_E)은 게이트 드라이버(32)로 공급된다.
한편, 홀수 게이트 출력 인에이블(GOE_O)의 하이 기간에는 홀수 게이트라인들(GLO)로 로우의 신호가 공급되게 된다. 그리고, 짝수 게이트 출력 인에이블(GOE_E)의 하이 기간에는 짝수 게이트라인들(GLE)로 로우의 신호가 공급되게 된다.
홀수 쉬프트 클럭(GSC_O) 및 짝수 쉬프트 클럭(GSC_E)과, 홀수 출력 인에이블(GOE_O) 및 짝수 출력 인에이블(GOE_E)를 공급받은 게이트 드라이버(32)는 도 9b와 같이 소정기울기를 가지고 하강되는 제 1 및 제 2게이트신호(SP1,SP2)를 생성한다. 이를 위해, 게이트 드라이버(32)는 도 10과 같은 게이트신호 생성부를 구비한다.
여기서, 게이트 드라이버(32)는 홀수 게이트라인들(GLO) 및 짝수 게이트라인 들(GLE) 각각으로 제 1 및 제 2게이트신호(SP1, SP2)가 공급될 수 있도록 적어도 둘 이상의 게이트신호 생성부를 구비한다.(즉, 짝수 게이트라인들(GL) 및 홀수 게이트라인들(GL)은 서로 상이한 게이트신호 생성부로부터 게이트신호(SP1,SP2)를 공급받는다.)
게이트신호 생성부는 도 10에 도시된 바와 같이 4개의 스위칭소자들(Q1 내지 Q4)과, 게이트 하이전압(Vgh)과 제 1스위칭소자(Q1)의 컬렉터단자 사이에 설치되는 제 1 및 제 2분압저항(R1,R2)과, 입력단자(71)와 제 1스위칭소자(Q1)의 베이스단자에 접속되는 제 3저항(R3)과, 게이트 하이전압(Vgh)과 제 4스위칭소자(Q4)의 컬렉터단자 사이에 설치되는 제 4 및 제 5분압저항(R4,R5)과, 제 4저항(R4)과 제 3스위칭소자(Q3)의 베이스단자 사이에 접속되는 제 7저항(R7)과, 제 3스위칭소자(Q3)와 출력단자(73) 사이에 접속되는 제 6 및 제 8저항(R6,R8)을 구비한다.
동작과정을 상세히 설명하면, 먼저 입력단자(71)로 하이 상태의 홀수 쉬프트 클럭(GSC_O) 또는 짝수 쉬프트 클럭(GSC_E)이 입력되면 제 1스위칭소자(Q1) 및 제 4스위칭소자(Q4)가 턴-온된다.
제 1스위칭소자(Q1)가 턴-온되면 제 1저항(R1) 및 제 2저항(R2)으로 게이트 하이전압(Vgh)이 분압된다. 여기서, 제 1저항(R1) 및 제 2저항(R2)의 저항값은 제 1저항(R1)에 게이트 하이전압(Vgh) 보다 적어도 0.7V 낮은 전압이 인가되도록 설정된다. 따라서, 제 1스위칭소자(Q1)가 턴-온되면 제 2스위칭소자(Q2)가 턴-온된다. 제 2스위칭소자(Q2)가 턴-온되면 게이트 하이전압(Vgh)이 제 8저항(R8)을 경유하여 출력단자(73)로 공급된다. 출력단자(73)로 공급된 전압은 게이트 드라이버(32)에 의하여 홀수 게이트라인(GLO)들 중 어느 하나 또는 짝수 게이트라인(GLE)들 중 어느 하나의 라인으로 공급된다.
제 4스위칭소자(Q4)가 턴-온되면 제 4저항(R4) 및 제 5저항(R5)으로 게이트 하이전압(Vgh)이 분압된다. 여기서, 제 4저항(R4) 및 제 5저항(R5)의 저항값은 제 4저항(R4)에 인가되는 전압이 제 3스위칭소자(Q3)를 턴-온시키지 못하도록 설정된다. 따라서, 제 4스위칭소자(Q4)가 턴-온될 때 제 3저항(Q3)은 턴-오프 상태를 유지한다.
한편, 입력단자(71)로 로우 상태의 홀수 쉬프트 클럭(GSC_O) 또는 짝수 쉬프트 클럭(GSC_E)이 입력되면 제 1스위칭소자(Q1) 및 제 4스위칭소자( Q4)가 턴-오프된다.
제 1스위칭소자(Q1)가 턴-오프되면 제 2스위칭소자(Q2)의 베이스단자 및 이미터단자로 공급되는 전압값이 동일하게 설정된다. 따라서, 제 2스위칭소자(Q2)가 턴-오프된다.
제 4스위칭소자(Q4)가 턴-오프되면 제 4저항(R7) 및 제 7저항(R7)에 소정의 전압이 인가되어 제 3스위칭소자(Q3)를 턴-온시킨다. 제 3스위칭소자(Q3)가 턴-온되면 제 3스위칭소자(Q3)의 이미터단자에 접속된 기준전압(Vref)이 제 6저항(R6) 및 제 8저항(R8)을 경유하여 출력단자(73)로 공급된다. 여기서, 기준전압(Vref)의 전압값은 게이트 하이전압(Vgh)의 전압값보다 낮은 전압값을 갖도록 설정된다. 출력단자(73)로 공급된 기준전압(Vref)은 게이트 드라이버(32)에 의하여 홀수 게이트라인(GLO)들 중 어느 하나 또는 짝수 게이트라인(GLE)들 중 어느 하나의 라인으로 공급된다.
게이트라인들(GL)로 기준전압(Vref)이 공급될 때 제 6저항(R6) 및 제 8저항(R8)의 저항값 및 게이트라인(GL)의 자체저항값에 의하여 게이트라인들(GL)에는 게이트 하이전압(Vgh)으로부터 기준전압(Vref)으로 서서히 하강하는 전압이 인가된다. 한편, 출력단자(73)에 인가되는 전압과 무관하게 홀수 게이트 출력 인에이블(GOE_O)의 하이 기간동안 홀수 게이트라인들(GL)로 로우의 신호가 공급하고, 짝수 게이트 출력 인에이블(GOE_E)의 하이 기간동안 짝수 게이트라인들(GL)로 로우의 신호가 공급되게 된다. 이와 같은 방법으로 본 발명에서는 도 9b와 같은 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)를 공급하게 된다.
도 11은 본 발명의 제 2실시예에 의한 액정표시장치를 나타내는 도면이다.
도 11을 참조하면, 본 발명의 제 2실시예에 의한 액정표시장치는 액정패널(74)과, 액정패널(74)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(70)와, 액정패널(74)의 게이트라인들(GL0 내지 GLn)을 구동하기 위한 게이트 드라이버(72)를 구비한다.
액정패널(74)은 게이트라인들(GL0 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(76) 및 제 2액정셀(78)들을 구비한다. 제 1액정셀(76)은 데이터라인(DL)의 좌측에 형성된다. 제 2액정셀(78)은 데이터라인(DL)의 우측에 형성된다. 즉, 제 1액정셀(76) 및 제 2액정셀(78)은 하나의 데이터라인(DL)을 사이에 두고 좌/우측에 형성됨과 아울러 인접되게 위치된 데이터라인(DL)으로부터 비디오신호를 공급받는다. 다시 말하여, 수직으로 인접되 게 위치된 제 1액정셀(76) 및 제 2액정셀(78)들은 하나의 데이터라인(DL)으로부터 비디오신호를 공급받고, 이에 따라 도 1에 도시된 액정표시장치에 비하여 데이터라인(DL)의 수가 절반으로 줄어들게 된다.
한편, 제 1액정셀(76)은 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 i(i는 정수)번째 게이트라인(GLi)에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i+1번째 게이트라인(GLi+1)에 접속됨과 아울러 소오스단자는 제 2박막 트랜지스터(TFT2)의 드레인단자에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다.
제 2액정셀(78)은 제 3박막 트랜지스터(TFT3) 및 제 4박막 트랜지스터(TFT4)를 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 제 4박막 트랜지스터(TFT4)의 게이트단자는 i번째 게이트라인(GLi)에 접속됨과 아울러 소오스단자는 제 3박막 트랜지스터(TFT3)의 드레인단자에 접속되고, 드레인단자는 액정 캐패시터(Clc)(즉, 화소전극)에 접속된다.
데이터 드라이버(70)는 도시되지 않은 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다.
게이트 드라이버(72)는 타이밍 제어부로부터의 제어신호에 따라 게이트라인들(GL0 내지 GLn)에 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)를 순차적으로 공 급한다. 여기서, 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)는 소정의 하강기울기를 가지고 하강한다. 그리고, 제 1게이트신호(SP1)는 제 2게이트신호(SP2)가 공급된 후에 공급되며 제 2게이트신호(SP2)보다 좁은 폭을 갖는다.
한편, 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)가 소정의 하강기울기를 가지고 하강될 수 있도록 게이트 드라이버(72) 앞단에는 클럭 변형부(80) 및 제어신호 생성부(82)가 설치된다.
게이트 드라이버(72)는 클럭변형부(80) 및 제어신호 생성부(82)에서 공급되는 홀수 쉬프트 클럭(GSC_O) 및 짝수 쉬프트 클럭(GSC_E)과, 홀수 출력 인에이블(GOE_O) 및 짝수 출력 인에이블(GOE_E) 신호를 이용하여 도 7a에 도시된 바와 같이 하강기울기를 가지는 제 1 및 제 2게이트신호(SP1, SP2)를 생성하여 게이트라인들(GL)로 공급하게 된다.
이와 같이 제 1 및 제 2게이트신호(SP1,SP2)가 하강기울기를 가지고 하강하게 되면 게이트라인들(GL)의 저항에 의한 화질저하 현상을 최소화할 수 있다. 이를 상세히 설명하면, 먼저 게이트 드라이버(72)와 인접되는 지점(예를 들어, 패널의 a지점)에는 도 7a와 같이 소정 기울기를 갖는 제 1 및 제 2게이트신호(SP1,SP2)가 게이트라인들(GL)로 공급된다. 그리고, 게이트 드라이버(72)와 멀리 떨어진 지점(예를 들면, 패널의 b지점)에서는 도 7b와 같이 곡선 형태의 제 1 및 제 2게이트신호(SP1, SP2)가 게이트라인들(GL)로 공급된다. 이때, 패널의 a지점 및 b지점에 공급되는 제 1 및 제 2게이트신호들(SP1, SP2)은 유사한 형태를 갖는다. 다시 말하여, 게이트 드라이버(32)에서 미리 소정기울기를 가지는 제 1 및 제 2게이트신호(SP1, SP2), 즉 패널의 b지점에 인가되는 제 1 및 제 2게이트신호(SP1, SP2)와 유사한 형태의 제 1 및 제 2게이트신호(SP1, SP2)를 공급함으로써 게이트라인들(GL)의 위치와 무관하게 유사한 형태의 제 1 및 제 2게이트신호(SP1, SP2)가 인가될 수 있다. 즉, 본 발명에서는 게이트라인들(GL)의 저항에 의한 제 1 및 제 2게이트신호(SP1, SP2)의 변형을 최소화하여 화질을 향상시킬 수 있다.
한편, 게이트 드라이버(72)에서 소정 기울기를 가지고 하강하는 제 1 및 제 2게이트신호(SP1, SP2)를 생성하는 과정은 도 8 내지 도 10을 참조한 설명에서 상세히 설명되어 있으므로 생략하기로 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치 및 그의 구동방법에 의하면 게이트라인들로 소정기울기를 가지고 하강하는 제 1 및 제 2게이트신호를 공급함으로서 화질을 향상시킬 수 있다. 다시 말하여, 게이트 드라이버와 인접되게 위치된 지점과, 게이트 드라이버와 멀리 위치된 지점에 공급되는 게이트신호들이 유사한 형태를 갖기 때문에 게이트라인들의 저항에 의한 화질 저하 현상을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (26)

  1. 데이터라인을 사이에 두고 서로 인접되게 배치되는 제 1 및 제 2액정셀들이 기준이 되는 상기 데이터라인으로부터 데이터를 공급받는 액정표시장치에 있어서;
    게이트라인들로 기울기를 가지고 하강하는 제 1 및 제 2게이트신호를 공급하기 위한 게이트 드라이버와;
    게이트 쉬프트 클럭을 입력받고, 입력받은 상기 게이트 쉬프트 클럭과 다른 주기를 가지는 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭을 생성하기 위한 클럭 변형부와;
    상기 게이트 쉬프트 클럭을 입력받고, 입력받은 상기 게이트 쉬프트 클럭의 4주기 중 한 주기동안 하이 상태를 갖는 홀수 출력 인에이블 및 짝수 출력 인에이블 신호를 생성하기 위한 제어신호 생성부를 구비하는 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서,
    상기 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭은 한 주기동안 상기 게이트 쉬프트 클럭과 동일 형태의 제 1신호를 갖고, 상기 게이트 쉬프트 클럭의 2주기 반동안 하이 상태를 갖는 제 2신호를 가짐과 아울러 상기 게이트 쉬프트 클럭의 반주기 동안 로우 상태의 제 3신호를 갖는 것을 특징으로 하는 액정표시장치.
  3. 제 2항에 있어서,
    상기 제 1신호 내지 제 3신호가 합쳐져 상기 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭의 한 주기로 설정되는 것을 특징으로 하는 액정표시장치.
  4. 제 3항에 있어서,
    상기 짝수 쉬프트 클럭은 상기 홀수 쉬프트 클럭을 상기 게이트 쉬프트 클럭의 2주기 동안 지연하여 생성되는 것을 특징으로 하는 액정표시장치.
  5. 제 2항에 있어서,
    상기 홀수 출력 인에이블 신호가 하이상태로 상승되는 시점은 상기 홀수 쉬프트 클럭의 제 2신호가 공급되는 시점과 동기되도록 설정되는 것을 특징으로 하는 액정표시장치.
  6. 제 2항에 있어서,
    상기 짝수 출력 인에이블 신호가 하이상태로 상승되는 시점은 상기 짝수 쉬프트 클럭의 제 2신호가 공급되는 시점과 동기되도록 설정되는 것을 특징으로 하는 액정표시장치.
  7. 제 1항에 있어서,
    상기 홀수 출력 인에이블 신호가 하이 상태일 때 홀수 게이트라인들로 로우(Low)의 전압이 공급되고, 상기 짝수 출력 인에이블 신호가 하이 상태일 때 짝수 게이트라인들로 로우(Low)의 전압이 공급되는 것을 특징으로 하는 액정표시장치.
  8. 제 2항에 있어서,
    상기 클럭 변형부는
    상기 게이트 쉬프트 클럭을 2분주하기 위한 제 1플립플롭과,
    상기 제 1플립플롭의 출력을 2분주하기 위한 제 2플립플롭과,
    상기 제 1플립플롭 및 제 2플립플롭의 출력을 배타적 논리합 연산하기 위한 제 1게이트와,
    상기 제 1게이트의 출력과 상기 게이트 쉬프트 클럭을 논리합 연산하여 상기 홀수 쉬프트 클럭을 생성하기 위한 제 2게이트와,
    상기 제 2게이트의 출력을 상기 게이트 쉬프트 클럭의 2주기 동안 지연시켜 상기 짝수 쉬프트 클럭을 생성하기 위한 지연기를 구비하는 것을 특징으로 하는 액정표시장치.
  9. 제 2항에 있어서,
    상기 게이트 드라이버는
    상기 홀수 쉬프트 클럭 및 홀수 출력 인에이블 신호를 이용하여 홀수 게이트라인들로 기울기를 가지고 하강하는 제 1 및 제 2게이트신호를 공급하기 위한 제 1게이트신호 생성부와,
    상기 짝수 쉬프트 클럭 및 짝수 출력 인에이블 신호를 이용하여 짝수 게이트라인들로 기울기를 가지고 하강하는 제 1 및 제 2게이트신호를 공급하기 위한 제 2게이트신호 생성부를 구비하는 것을 특징으로 하는 액정표시장치.
  10. 제 9항에 있어서,
    상기 제 1 및 제 2게이트신호 생성부는 각각은
    게이트 하이 전압원과,
    상기 게이트 하이 전압원보다 낮은 전압을 가지는 기준전압원과,
    하이(High)의 쉬프트 클럭이 입력되었을 때 턴온되는 제 1 및 제 2스위칭소자와,
    상기 제 1스위칭소자가 턴-온되었을 때 턴-온되어 상기 게이트 하이 전압원의 전압값을 게이트라인들로 공급하기 위한 제 3스위칭소자와,
    상기 제 2스위칭소자가 턴-온되었을 때 턴-오프되는 제 4스위칭소자를 구비하는 것을 특징으로 하는 액정표시장치.
  11. 제 10항에 있어서,
    로우(Low)의 쉬프트 클럭이 입력되었을 때 상기 제 1 및 제 2스위칭소자는 턴-오프되고,
    상기 제 1스위칭소자가 턴-오프되었을 때 상기 제 3스위칭소자가 턴-오프되 고,
    상기 제 2스위칭소자가 턴-오프되었을 때 상기 제 4스위칭소자가 턴-온되어 상기 기준전압원의 전압값을 상기 게이트라인들로 공급하는 것을 특징으로 하는 액정표시장치.
  12. 제 11항에 있어서,
    상기 제 4스위칭소자와 상기 게이트라인들 사이에 적어도 하나 이상 설치되어 상기 기준전압원의 전압값이 공급되었을 때 전압값이 상기 게이트하이 전압으로부터 상기 기준전압원의 전압값으로 서서히 하강되도록 하는 저항을 구비하는 것을 특징으로 하는 액정표시장치.
  13. 데이터라인을 사이에 두고 서로 인접되게 배치되는 제 1 및 제 2액정셀들이 기준이되는 상기 데이터라인으로부터 데이터를 공급받는 액정표시장치의 구동방법에 있어서;
    게이트 쉬프트 클럭을 입력받고, 입력받은 게이트 쉬프트 클럭과 다른 주기를 가지는 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭을 생성하는 단계와;
    상기 게이트 쉬프트 클럭을 입력받고, 입력받은 게이트 쉬프트 클럭의 4주기 중 한 주기동안 하이 상태를 갖는 홀수 출력 인에이블 및 짝수 출력 인에이블 신호를 생성하는 단계와;
    상기 홀수 쉬프트 클럭 및 홀수 출력 인에이블 신호를 이용하여 하강 기울기를 가지는 제 1 및 제 2게이트신호를 생성하여 홀수 게이트라인들로 공급하는 단계와;
    상기 짝수 쉬프트 클럭 및 짝수 출력 인에이블 신호를 이용하여 하강 기울기를 가지는 제 1 및 제 2게이트신호를 생성하여 짝수 게이트라인들로 공급하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  14. 제 13항에 있어서,
    상기 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭은 한 주기동안 상기 게이트 쉬프트 클럭과 동일 형태의 제 1신호를 갖고, 상기 게이트 쉬프트 클럭의 2주기 반동안 하이 상태를 갖는 제 2신호를 가짐과 아울러 상기 게이트 쉬프트 클럭의 반주기 동안 로우 상태의 제 3신호를 갖는 것을 특징으로 하는 액정표시장치의 구동방법.
  15. 제 14항에 있어서,
    상기 제 1신호 내지 제 3신호가 합쳐져 상기 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭의 한 주기로 설정되는 것을 특징으로 하는 액정표시장치의 구동방법.
  16. 제 15항에 있어서,
    상기 짝수 쉬프트 클럭은 상기 홀수 쉬프트 클럭을 상기 게이트 쉬프트 클럭의 2주기 동안 지연하여 생성되는 것을 특징으로 하는 액정표시장치의 구동방법.
  17. 제 14항에 있어서,
    상기 홀수 출력 인에이블 신호가 하이상태로 상승되는 시점은 상기 홀수 쉬프트 클럭의 제 2신호가 공급되는 시점과 동기되도록 설정되는 것을 특징으로 하는 액정표시장치의 구동방법.
  18. 제 14항에 있어서,
    상기 짝수 출력 인에이블 신호가 하이상태로 상승되는 시점은 상기 짝수 쉬프트 클럭의 제 2신호가 공급되는 시점과 동기되도록 설정되는 것을 특징으로 하는 액정표시장치의 구동방법.
  19. 제 13항에 있어서,
    상기 홀수 출력 인에이블 신호가 하이 상태일 때 홀수 게이트라인들로 로우(Low)의 전압이 공급되고, 상기 짝수 출력 인에이블 신호가 하이 상태일 때 짝수 게이트라인들로 로우(Low)의 전압이 공급되는 것을 특징으로 하는 액정표시장치의 구동방법.
  20. 제 13항에 있어서,
    상기 홀수 쉬프트 클럭 및 짝수 쉬프트 클럭을 생성하는 단계는
    상기 게이트 쉬프트 클럭을 2분주하여 제 1분주신호를 생성하는 단계와,
    상기 제 1분주신호를 2분주하여 제 2분주신호를 생성하는 단계와,
    상기 제 1분주신호 및 제 2분주신호를 배타적 논리합 연산하는 단계와,
    상기 배타적 논리합 연산된 신호와 상기 게이트 쉬프트 클럭을 논리합 연산하여 상기 홀수 쉬프트 클럭을 생성하는 단계와,
    상기 홀수 쉬프트 클럭을 상기 게이트 쉬프트 클럭의 2주기 동안 지연시켜 상기 짝수 쉬프트 클럭을 생성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  21. 제 20항에 있어서,
    하이(High)의 상기 홀수 쉬프트 클럭이 입력될 때 게이트 하이전압을 출력하고, 로우의 상기 홀수 쉬프트 클럭이 입력될 때 상기 게이트 하이전압보다 낮은 전압을 가지는 기준전압을 출력하여 상기 제 1 및 제 2게이트신호를 생성하는 것을 특징으로 하는 액정표시장치의 구동방법.
  22. 제 21항에 있어서,
    상기 홀수 게이트라인들에 접속되는 적어도 하나 이상의 저항에 의하여 상기 게이트 하이전압으로부터 상기 기준전압으로 상기 기울기를 가지고 전압값이 하강되는 것을 특징으로 하는 액정표시장치의 구동방법.
  23. 제 20항에 있어서,
    하이(High)의 상기 짝수 쉬프트 클럭이 입력될 때 게이트 하이전압을 출력하 고, 로우의 상기 짝수 쉬프트 클럭이 입력될 때 상기 게이트 하이전압보다 낮은 전압을 가지는 기준전압을 출력하여 상기 제 1 및 제 2게이트신호를 생성하는 것을 특징으로 하는 액정표시장치의 구동방법.
  24. 제 23항에 있어서,
    상기 짝수 게이트라인들에 접속되는 적어도 하나 이상의 저항에 의하여 상기 게이트 하이전압으로부터 상기 기준전압으로 상기 기울기를 가지고 전압값이 하강되는 것을 특징으로 하는 액정표시장치의 구동방법.
  25. 제 13항에 있어서,
    상기 제 1게이트신호는 제 2게이트신호보다 좁은 폭을 갖는 것을 특징으로 하는 액정표시장치의 구동방법.
  26. 제 25항에 있어서,
    i(i는 자연수)번째 게이트라인에 공급되는 제 2게이트신호는 i+2번째 게이트라인에 공급되는 제 1게이트신호와 동기되도록 공급되는 것을 특징으로 하는 액정표시장치의 구동방법.
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