KR100921774B1 - Apparatus of Gernerating Scrambling Sequence - Google Patents

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KR100921774B1
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Abstract

스크램블링 시퀀스를 생성하는 장치는 복수의 제1 비트를 포함하고, 클럭당 디지털 변조의 차수에 해당하는 비트의 수를 이동시키는 제1 쉬프트 레지스터, 복수의 제2 비트를 포함하고, 클럭당 디지털 변조의 차수에 해당하는 비트의 수를 이동시키는 제2 쉬프트 레지스터 및 스크램블링 시퀀스를 생성하는 복수의 제1 배타적 논리합 연산부를 포함한다. An apparatus for generating a scrambling sequence comprises a first shift register comprising a plurality of first bits and shifting a number of bits corresponding to an order of digital modulation per clock, a plurality of second bits, And a plurality of first exclusive OR operations for generating a second shift register for shifting the number of bits corresponding to the order and a scrambling sequence.

복수의 제1 배타적 논리합 연산부 각각은 복수의 제1 비트 중 하나와 복수의 제2 비트 중 하나를 배타적 논리합 연산하여 스크램블링 시퀀스의 한 비트를 생성하고, 복수의 제1 배타적 논리합 연산부의 개수는 디지털 변조의 차수에 해당하는 비트의 개수에 해당한다.Each of the plurality of first exclusive OR operations generates an bit of the scrambling sequence by performing an exclusive OR operation on one of the plurality of first bits and one of the plurality of second bits, and the number of the plurality of first exclusive OR operations is determined by digital modulation. It corresponds to the number of bits corresponding to the order of.

복조, 스크램블링 시퀀스, 스크램블링 Demodulation, scrambling sequence, scrambling

Description

스크램블링 시퀀스 생성 장치{Apparatus of Gernerating Scrambling Sequence}Apparatus of Gernerating Scrambling Sequence

본 발명은 스크램블링 시퀀스 생성 장치에 관한 것이다. The present invention relates to an apparatus for generating a scrambling sequence.

본 발명은 정보통신부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2005-S-404-13, 과제명: 3G Evolution 무선전송 기술 개발].The present invention is derived from the research conducted as part of the IT growth engine technology development project of the Ministry of Information and Communication and the Ministry of Information and Communication Research and Development. [Task Management Number: 2005-S-404-13, Project Name: 3G Evolution Wireless Transmission Technology] .

동일 대역으로 신호를 송수신하는 무선 통신 시스템에서, 동일 대역 신호 사이의 간섭을 완화시키기 위해서는 신호의 임의성(ramdomness)을 높이는 것이 필요하다. 이와 같이 신호의 임의성을 높이기 위하여, 송신 장치는 채널 부호화한 데이터를 스크램블링하고 스크램블링한 신호를 디지털 변조하여 심볼 형태의 무선 신호를 전송한다. 이때, 일반적인 디지털 변조 방법에 따르면, 2 비트 이상의 신호를 소정 개수의 복소수에 매핑하여 변조 심볼을 생성한다. 이와 같은 변조 심볼을 수신한 수신 장치가 변조 심볼을 디지털 복조하면, 2비트 이상의 스크램블링된 신호가 출력된다.In a wireless communication system that transmits and receives signals in the same band, it is necessary to increase the signal randomness to mitigate interference between signals in the same band. In order to increase the randomness of the signal as described above, the transmitting apparatus scrambles the channel-coded data, digitally modulates the scrambled signal, and transmits a symbol-type wireless signal. In this case, according to a general digital modulation method, a modulation symbol is generated by mapping a signal of two or more bits to a predetermined number of complex numbers. When the receiving device receiving the modulation symbol digitally demodulates the modulation symbol, a scrambled signal of 2 bits or more is output.

또한, 수신 장치는 스크램블링된 신호를 디스크램블링하기 위하여, 스크램블 링 시퀀스를 생성하는 스크램블링 시퀀스 생성 장치로부터 스크램블링 시퀀스를 인가받는다. In addition, the receiving device receives the scrambling sequence from the scrambling sequence generating device for generating the scrambling sequence to descramble the scrambled signal.

일반적인 스크램블링 시퀀스 생성 장치는 클럭당 1비트의 스크램블링 시퀀스를 출력한다. 이에 따라, 수신 장치가 하나의 변조 심볼을 디지털 복조하여 생성한 2비트 이상의 스크램블링된 신호를 디스크램블링하기 위해서는, 2비트 이상의 스크램블링 시퀀스를 인가받기위해 소요되는 지연시간이 발생된다. 이와 같은 지연시간에 의해 수신 장치의 데이터 처리 속도가 낮아져서, 수신 성능이 저하될 수 있는 문제점이 있다.A general scrambling sequence generation device outputs a scrambling sequence of 1 bit per clock. Accordingly, in order to descramble two or more bits of the scrambled signal generated by the digital demodulation of one modulation symbol, a delay time required for receiving the two or more bits of the scrambling sequence is generated. Such a delay time lowers the data processing speed of the receiving apparatus, which may lower the reception performance.

또한, 이와 같은 지연시간의 발생을 방지하기 위하여, 스크램블링된 신호를 디스크램블링하기 전에 미리 2비트 이상의 스크램블링 시퀀스를 인가받을 수 있다. 이때, 수신 장치는 미리 인가된 2비트 이상의 스크램블링 시퀀스를 저장하기 위한 별도의 메모리를 구비하여야 하는 문제점이 있다.In addition, in order to prevent the occurrence of such a delay time, a scrambling sequence of 2 bits or more may be applied before descrambling the scrambled signal. In this case, the receiving apparatus has a problem in that a separate memory for storing a scrambling sequence of 2 bits or more applied in advance is required.

본 발명이 이루고자 하는 기술적 과제는 데이터 처리 속도를 향상시킬 수 있는 스크램블링 시퀀스 생성 장치를 제공하는 것이다.An object of the present invention is to provide an apparatus for generating a scrambling sequence capable of improving data processing speed.

이와 같은 과제를 해결하기 위한 본 발명의 특징에 따른 스크램블링 시퀀스 생성 장치는, 클럭당 디지털 변조의 차수에 해당하는 비트 수만큼 복수의 제1 비트를 이동시키는 제1 쉬프트 레지스터, 클럭당 상기 디지털 변조의 차수에 해당하는 비트 수만큼 복수의 제2 비트를 이동시키는 제2 쉬프트 레지스터 및 클럭당 상기 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링 시퀀스를 출력하는 복수의 제1 배타적 논리합 연산부를 포함한다. 여기서, 상기 복수의 제1 배타적 논리합 연산부 각각은 상기 복수의 제1 비트 중 적어도 하나와 상기 복수의 제2 비트 중 적어도 하나를 배타적 논리합 연산하여 스크램블링 시퀀스의 한 비트를 생성하고, 상기 복수의 제1 배타적 논리합 연산부의 개수는 상기 디지털 변조의 차수에 해당하는 비트의 개수에 해당한다.According to an aspect of the present invention, there is provided an apparatus for generating a scrambling sequence, comprising: a first shift register for moving a plurality of first bits by a number of bits corresponding to an order of digital modulation per clock; And a second shift register for shifting the plurality of second bits by the number of bits corresponding to the order, and a plurality of first exclusive OR operations for outputting a scrambling sequence corresponding to the number of bits corresponding to the order of the digital modulation per clock. Here, each of the plurality of first exclusive OR operations generates an bit of a scrambling sequence by performing an exclusive OR operation on at least one of the plurality of first bits and at least one of the plurality of second bits, and generating the first bit of the scrambling sequence. The number of exclusive OR operations corresponds to the number of bits corresponding to the order of the digital modulation.

그리고, 시퀀스 생성 장치는 복수의 제2 배타적 논리합 연산부를 더 포함한다. 여기서 상기 복수의 제2 배타적 논리합 연산부 각각은 상기 복수의 제1 비트 중 제1측의 적어도 하나와 상기 복수의 제1 비트 중 상기 제1측의 다른 적어도 하나를 배타적 논리합 연산하여 상기 복수의 제1 비트 중 제2측의 하나를 생성하고, 상기 복수의 제2 배타적 논리합 연산부의 개수는 상기 디지털 변조의 차수에 해당 하는 비트의 개수에 해당한다. 또한, 시퀀스 생성 장치는 복수의 제3 배타적 논리합 연산부를 더 포함한다. 이때, 상기 복수의 제3 배타적 논리합 연산부 각각은 상기 복수의 제2 비트 중 상기 제1측의 적어도 하나와 상기 복수의 제2 비트 중 상기 제1측의 다른 적어도 하나를 배타적 논리합 연산하여 상기 복수의 제2 비트 중 상기 제2측의 하나를 생성하며, 상기 복수의 제3 배타적 논리합 연산부의 개수는 상기 디지털 변조의 차수에 해당하는 비트의 개수에 해당한다.The sequence generating device further includes a plurality of second exclusive OR operations. Here, each of the plurality of second exclusive OR calculation units may perform an exclusive OR operation on at least one of a first side of the plurality of first bits and at least one other of the first side of the plurality of first bits to perform the exclusive OR operation. One of the second side of the bit is generated, and the number of the second exclusive OR operations corresponds to the number of bits corresponding to the order of the digital modulation. The sequence generating apparatus further includes a plurality of third exclusive OR operations. In this case, each of the plurality of third exclusive OR operations may perform an exclusive OR operation on at least one of the first side of the plurality of second bits and at least one other of the first side of the plurality of second bits. One of the second sides of the second bits is generated, and the number of the third exclusive OR operations corresponds to the number of bits corresponding to the order of the digital modulation.

본 발명의 다른 특징에 따른 스크램블링 시퀀스 생성 장치는, 복수의 디지털 변조의 차수에 해당하는 비트 수 각각과 대응하고, 클럭당 상기 대응하는 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링 시퀀스를 각각 생성하는 복수의 시퀀스 생성부 및 상기 복수의 시퀀스 생성부 각각이 출력하는 복수의 스크램블링 시퀀스 중 하나를 선택하는 다중부를 포함한다.An apparatus for generating a scrambling sequence according to another aspect of the present invention generates a scrambling sequence corresponding to each bit number corresponding to the orders of the plurality of digital modulations and corresponding to the number of bits corresponding to the order of the corresponding digital modulation. A plurality of sequence generation unit and a multiple unit for selecting one of a plurality of scrambling sequence output by each of the plurality of sequence generation unit.

상기 복수의 시퀀스 생성부 각각은, 클럭당 상기 대응하는 디지털 변조의 차수에 해당하는 비트 수만큼 복수의 제1 비트를 이동시키는 제1 쉬프트 레지스터, 클럭당 상기 대응하는 디지털 변조의 차수에 해당하는 비트 수만큼 복수의 제2 비트를 이동시키는 제2 쉬프트 레지스터 및 클럭당 상기 대응하는 디지털 변조의 차수에 해당하는 비트 수만큼의 상기 스크램블링 시퀀스를 출력하는 복수의 제1 배타적 논리합 연산부를 포함한다. 이때, 상기 복수의 제1 배타적 논리합 연산부 각각은 상기 복수의 제1 비트 중 적어도 하나와 상기 복수의 제2 비트 중 적어도 하나를 배타적 논리합 연산하여 상기 스크램블링 시퀀스의 한 비트를 출력하고, 상기 제1 배타적 논리합 연산부의 개수는 상기 대응하는 디지털 변조의 차수에 해당하는 비트의 개수에 해당한다.Each of the plurality of sequence generators includes: a first shift register for shifting a plurality of first bits by the number of bits corresponding to the order of the corresponding digital modulation per clock; and bits corresponding to the order of the corresponding digital modulation per clock. A second shift register for shifting the plurality of second bits by a number and a plurality of first exclusive OR operations for outputting the scrambling sequence by the number of bits corresponding to the order of the corresponding digital modulation per clock. In this case, each of the plurality of first exclusive OR operations may perform an exclusive OR operation on at least one of the plurality of first bits and at least one of the plurality of second bits to output one bit of the scrambling sequence, and output the first exclusive. The number of ORs corresponds to the number of bits corresponding to the order of the corresponding digital modulation.

또한, 상기 복수의 시퀀스 생성부 각각은 복수의 제2 배타적 논리합 연산부를 더 포함한다. 이때, 상기 복수의 제2 배타적 논리합 연산부 각각은 상기 복수의 제1 비트 중 제1측의 적어도 하나와 상기 복수의 제1 비트 중 상기 제1측의 다른 적어도 하나를 배타적 논리합 연산하여 상기 복수의 제1 비트 중 제2측의 하나를 생성하고, 상기 복수의 제2 배타적 논리합 연산부의 개수는 상기 대응하는 디지털 변조의 차수에 해당하는 비트의 개수에 해당한다. In addition, each of the plurality of sequence generators further includes a plurality of second exclusive OR operations. In this case, each of the plurality of second exclusive OR operations may perform an exclusive OR operation on at least one of a first side of the plurality of first bits and at least one other of the first side of the plurality of first bits to perform the exclusive OR operation. One of the second sides of one bit is generated, and the number of the second exclusive OR operations corresponds to the number of bits corresponding to the order of the corresponding digital modulation.

그리고 상기 복수의 시퀀스 생성부 각각은 복수의 제3 배타적 논리합 연산부를 더 포함한다. 이때, 상기 복수의 제3 배타적 논리합 연산부 각각은 상기 복수의 제2 비트 중 상기 제1측의 적어도 하나와 상기 복수의 제2 비트 중 상기 제1측의 다른 적어도 하나를 배타적 논리합 연산하여 상기 복수의 제2 비트 중 상기 제2측의 하나를 생성하고, 상기 복수의 제3 배타적 논리합 연산부의 개수는 상기 대응하는 디지털 변조의 차수에 해당하는 비트의 개수에 해당한다.Each of the plurality of sequence generators further includes a plurality of third exclusive OR operations. In this case, each of the plurality of third exclusive OR operations may perform an exclusive OR operation on at least one of the first side of the plurality of second bits and at least one other of the first side of the plurality of second bits. One of the second sides of the second bits is generated, and the number of the third exclusive OR operations corresponds to the number of bits corresponding to the order of the corresponding digital modulation.

본 발명에 따르면, 클럭당 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링 시퀀스를 출력할 수 있으므로, 신호의 병렬 처리가 가능하여 데이터 처리 속도를 향상시킬 수 있는 장점이 있다. 또한 복수의 디지털 변조 각각의 차수에 해당하는 서로 다른 비트 수를 갖는 복수의 스크램블링 시퀀스 중 어느 하나를 선택적으로 출력할 수 있어, 통합적인 처리가 가능하다.According to the present invention, since a scrambling sequence corresponding to the number of bits corresponding to the order of digital modulation per clock can be output, the parallel processing of signals can be performed, thereby improving the data processing speed. In addition, any one of a plurality of scrambling sequences having a different number of bits corresponding to each of the plurality of digital modulations may be selectively output, thereby enabling integrated processing.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise. In addition, the terms “… unit”, “… unit”, “module”, etc. described in the specification mean a unit that processes at least one function or operation, which may be implemented by hardware or software or a combination of hardware and software. have.

이하에서는 본 발명의 실시예에 따른 스크램블링 시퀀스 생성 장치에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 여기서, 스크램블링 시퀀스 생성 장치는 스크램블링된 신호를 디스크램블링하기 위한 스크램블링 시퀀스를 생성하는 장치를 의미한다. 그리고 스크램블링된 신호는 심볼 형태의 무선 신호를 디지털 복조하여 생성되는 신호를 의미하며, 해당하는 디지털 변조의 차수에 해당하는 비트 수를 갖는다. Hereinafter, a scrambling sequence generating apparatus according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. Here, the apparatus for generating a scrambling sequence refers to an apparatus for generating a scrambling sequence for descrambling a scrambled signal. The scrambled signal refers to a signal generated by digital demodulation of a symbol-type wireless signal, and has a number of bits corresponding to the order of the corresponding digital modulation.

본 발명의 실시예에 따른 스크램블링 시퀀스 생성 장치는 제1 비트열을 저장하는 제1 쉬프트 레지스터(R100), 제2 비트열을 저장하는 제2 쉬프트 레지스 터(R200), 복수의 제1 배타적 논리합(이하 "XOR"라 함) 연산기(300), 복수의 제2 XOR 연산기(400) 및 복수의 제3 XOR 연산기(500)를 포함한다. 여기서 제1 XOR 연산기(300), 제2 XOR 연산기(400) 및 제3 XOR 연산기(500) 각각의 개수는 디지털 변조의 차수에 해당하는 비트의 개수이다.An apparatus for generating a scrambling sequence according to an embodiment of the present invention includes a first shift register R100 for storing a first bit string, a second shift register R200 for storing a second bit string, and a plurality of first exclusive logical sums ( Hereinafter, referred to as "XOR" operator 300, a plurality of second XOR operator 400 and a plurality of third XOR operator 500. Here, the number of each of the first XOR operator 300, the second XOR operator 400, and the third XOR operator 500 is the number of bits corresponding to the order of digital modulation.

도 2은 본 발명의 실시예에 따른 스크램블링 시퀀스 생성 방법의 순서도를 나타낸 도면이다. 도 2에서는 스크램블링 시퀀스 생성 장치가 하나의 클럭동안 스크램블링 시퀀스를 생성하는 동작을 순차적으로 도시한 것이다.2 is a flowchart illustrating a scrambling sequence generation method according to an embodiment of the present invention. In FIG. 2, the scrambling sequence generation device sequentially illustrates an operation of generating a scrambling sequence during one clock.

스크램블링 시퀀스 생성 장치의 초기 구동시에, 제1 쉬프트 레지스터(R100)와 제2 쉬프트 레지스터(R200) 각각은 스크램블링 시퀀스를 생성하기 위한 제1 비트열과 제2 비트열을 임의의 초기값으로 설정한다. In the initial driving of the scrambling sequence generating apparatus, each of the first shift register R100 and the second shift register R200 sets the first bit string and the second bit string for generating the scrambling sequence to arbitrary initial values.

복수의 제1 XOR 연산기(300) 각각은 디지털 변조의 차수에 해당하는 횟수만큼 제1 비트열의 제1측의 적어도 하나와 제1 비트열의 제1측의 적어도 다른 하나를 XOR 연산하여, 결과값을 제1 비트열의 제2측의 한 비트로 설정한다(S110). Each of the plurality of first XOR operators 300 performs an XOR operation on at least one of the first side of the first bit string and at least one of the first side of the first bit string by the number of times corresponding to the order of the digital modulation to obtain a result value. One bit on the second side of the first bit string is set (S110).

복수의 제2 XOR 연산기(400) 각각은 디지털 변조의 차수에 해당하는 횟수만큼 제2 비트열의 제1측의 적어도 하나와 제2 비트열의 제1측의 적어도 다른 하나를 XOR 연산하여, 결과값을 제2 비트열의 제2측의 한 비트로 설정한다(S120).Each of the plurality of second XOR operators 400 performs an XOR operation on at least one of the first side of the second bit string and at least another of the first side of the second bit string by the number of times corresponding to the order of the digital modulation to obtain a result value. One bit on the second side of the second bit string is set (S120).

제1 쉬프트 레지스터(R100) 및 제2 쉬프트 레지스터(R200) 각각은 디지털 변조의 차수에 해당하는 횟수만큼 제1 비트열과 제2 비트열의 비트 위치를 제1측으로 이동시킨다(S130). Each of the first shift register R100 and the second shift register R200 moves bit positions of the first bit string and the second bit string to the first side by the number of times corresponding to the order of the digital modulation (S130).

복수의 제3 XOR 연산기(500) 각각은 제1 비트열의 적어도 하나와 제2 비트열 의 적어도 하나를 XOR 연산하여, 결과값을 스크램블링 시퀀스로 출력한다(S400). 이때, 스크램블링 시퀀스는 디지털 변조의 차수에 해당하는 비트 수를 갖는다. 즉, 스크램블링 시퀀스는 스크램블링된 신호와 동일한 비트 수로 생성된다.Each of the plurality of third XOR operators 500 performs an XOR operation on at least one of the first bit string and at least one of the second bit string, and outputs a result value as a scrambling sequence (S400). At this time, the scrambling sequence has the number of bits corresponding to the order of the digital modulation. That is, the scrambling sequence is generated with the same number of bits as the scrambled signal.

본 발명의 제1 실시예에 따른 스크램블링 시퀀스 생성 장치는 QPSK의 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링된 신호를 디스크램블링하는 디스크램블러에 클럭당 QPSK의 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링 시퀀스를 인가한다. 이때, QPSK 변조 방식에 따르면, 2개의 비트가 4개의 복소 값 중 하나로 매핑되므로, QPSK의 디지털 변조의 차수는 4이다. 즉, 제1 실시예에 따른 스크램블링 시퀀스 생성 장치는 클럭당 2비트의 스크램블링 시퀀스를 생성한다.The apparatus for generating a scrambling sequence according to the first embodiment of the present invention is a number of bits corresponding to the order of the digital modulation of QPSK per clock to a descrambler that descrambles the scrambled signal by the number of bits corresponding to the order of the digital modulation of the QPSK. As many scrambling sequences are applied. In this case, according to the QPSK modulation scheme, since two bits are mapped to one of four complex values, the order of digital modulation of QPSK is four. That is, the scrambling sequence generating apparatus according to the first embodiment generates a scrambling sequence of 2 bits per clock.

도 3은 본 발명의 제1 실시예에 따른 스크램블링 시퀀스 생성 장치의 회로도를 나타낸 도면이다.3 is a circuit diagram of an apparatus for generating a scrambling sequence according to a first embodiment of the present invention.

도 3에 도시한 바와 같이, 제1 실시예에 따른 스크램블링 시퀀스 생성 장치는 제1 쉬프트 레지스터(R100), 제2 쉬프트 레지스터(R200), 복수의 제1 XOR 연산기(300), 복수의 제2 XOR 연산기(400) 및 복수의 제3 XOR 연산기(500)를 포함한다. 여기서 제1 XOR 연산기(300), 제2 XOR 연산기(400) 제3 XOR 연산기(500) 각각의 개수는 QPSK의 디지털 변조의 차수에 해당하는 비트 수와 동일한 2개이다. As shown in FIG. 3, the apparatus for generating a scrambling sequence according to the first embodiment includes a first shift register R100, a second shift register R200, a plurality of first XOR operators 300, and a plurality of second XORs. An operator 400 and a plurality of third XOR operators 500 are included. Here, the number of each of the first XOR operator 300, the second XOR operator 400, and the third XOR operator 500 is two equal to the number of bits corresponding to the order of digital modulation of QPSK.

제1 실시예에 따르면, 제1 쉬프트 레지스터(R100)는 25 비트의 제1 비트열을 저장하며, 클럭 주기마다 제1 비트열의 비트 위치를 2비트씩 이동시킨다. 그리고 제2 쉬프트 레지스터(R200)는 25 비트의 제2 비트열을 저장하며, 클럭 주기마다 제 2 비트열의 비트 위치를 2비트씩 이동시킨다.According to the first embodiment, the first shift register R100 stores a first bit string of 25 bits, and shifts the bit position of the first bit string by 2 bits every clock period. The second shift register R200 stores a 25-bit second bit string and shifts the bit position of the second bit string by 2 bits every clock period.

제1 XOR 연산기(300)는 제1 비트열의 우측의 적어도 하나와 제1 비트열의 우측의 다른 적어도 하나를 XOR 연산하여 제1 비트열의 좌측의 한 비트로 인가한다(S110). The first XOR operator 300 performs an XOR operation on at least one of the right side of the first bit string and the other at least one of the right side of the first bit string, and applies it to one bit to the left of the first bit string (S110).

즉, 제1a XOR 연산기(300a)는 비트 위치를 이동시키기 이전의 제1 비트열에서 0번째 비트(100)와 3번째 비트(103)를 XOR 연산하여, 연산한 결과를 제1 비트열의 23번째 비트(123)로 입력한다. 그리고, 제1b XOR 연산기(300b)는 비트 위치를 이동시키기 이전의 제1 비트열에서 1번째 비트(101)와 4번째 비트(104)를 XOR 연산하여, 연산한 결과를 제1 비트열의 24번째 비트(124)로 입력한다. That is, the first a XOR operator 300a performs an XOR operation on the 0 th bit 100 and the third bit 103 in the first bit string before the bit position shift, and calculates the result of the 23 th bit of the first bit string. Enter as bit 123. The first b XOR operator 300b performs an XOR operation on the first bit 101 and the fourth bit 104 in the first bit string before moving the bit position, and calculates the result of the operation on the 24 th bit of the first bit string. Enter as bit 124.

제2 XOR 연산기(400)는 제2 비트열의 우측의 적어도 하나와 제2 비트열의 우측의 다른 적어도 하나를 XOR 연산하여 제2 비트열의 좌측의 적어도 하나로 인가한다(S120).The second XOR operator 400 performs an XOR operation on at least one of the right side of the second bit string and the other at least one of the right side of the second bit string, and applies it to at least one of the left side of the second bit string (S120).

즉, 제2a XOR 연산기(400a)는 비트 위치를 이동시키기 이전의 제2 비트열에서 0, 1번째 비트(200, 201)와 2, 3번째 비트(202, 203)를 XOR 연산하여, 연산한 결과를 제2 비트열의 23번째 비트(223)로 입력한다. 그리고, 제2b XOR 연산기(400b)는 비트 위치를 이동시키기 이전의 제2 비트열에서 1, 2번째 비트(201, 202)와 3, 4번째 비트(203, 204)를 XOR 연산하여, 연산한 결과를 제2 비트열의 24번째 비트(224)로 입력한다.That is, the 2a XOR operator 400a performs an XOR operation on the 0, 1st bits 200 and 201 and the 2nd and 3rd bits 202 and 203 in the second bit string before the bit position shift. The result is input to the 23rd bit 223 of the second bit string. The second b XOR operator 400b performs an XOR operation on the first and second bits 201 and 202 and the third and fourth bits 203 and 204 in the second bit string before moving the bit position. The result is input to the 24 th bit 224 of the second bit string.

다음, 제1 쉬프트 레지스터(R100)는 제1 비트열의 비트 위치를 QPSK의 디지털 변조의 차수에 해당하는 비트 수만큼 우측으로 이동시켜서 제1 비트열의 0번째 비트(100)와 1번째 비트(101)를 제거하고, 제2 쉬프트 레지스터(R200)는 제2 비트열의 비트 위치를 QPSK의 디지털 변조의 차수에 해당하는 비트 수만큼 우측으로 이동시켜서 제2 비트열의 0번째 비트(200)와 1번째 비트(201)를 제거한다(S130).Next, the first shift register R100 moves the bit position of the first bit string to the right by the number of bits corresponding to the order of the digital modulation of the QPSK, so that the 0th bit 100 and the first bit 101 of the first bit string are moved. The second shift register R200 shifts the bit position of the second bit string to the right by the number of bits corresponding to the order of the digital modulation of the QPSK, so that the 0th bit 200 and the 1st bit ( 201) is removed (S130).

제3 XOR 연산기(500)는 제1 비트열의 적어도 하나와 제2 비트열의 적어도 하나를 XOR 연산하여 스크램블링 시퀀스의 한 비트로 출력한다(S400).The third XOR operator 500 performs an XOR operation on at least one of the first bit string and at least one of the second bit string to output one bit of the scrambling sequence (S400).

제3a XOR 연산기(500a)는 비트 위치의 이동에 위해 제거되는 제1 비트열의 0번째 비트(100)와 제2 비트열의 0번째 비트(200)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 한 개의 비트로 출력한다. 그리고, 제3b XOR 연산기(500b)는 비트 위치의 이동에 위해 제거되는 제1 비트열의 1번째 비트(101)와 제2 비트열의 1번째 비트(201)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 다른 한 개의 비트로 출력한다. The 3a XOR operator 500a performs an XOR operation on the 0 th bit 100 of the first bit string and the 0 th bit 200 of the second bit string, which are removed to move the bit position, and calculates the result of the scrambling sequence. Output in four bits. The 3b XOR operator 500b performs an XOR operation on the first bit 101 of the first bit string and the first bit 201 of the second bit string, which are removed in order to move the bit position, and thus a scrambling sequence. Outputs the other bit of.

이상과 같이, 제1 실시예에 따르면, 한 클럭 주기동안 2비트씩 비트 위치를 이동시키는 제1 쉬프트 레지스터(R100)와 제2 쉬프트 레지스터(R200)를 포함하여, 클럭당 2비트의 스크램블링 시퀀스를 생성할 수 있다. 즉, 제1 실시예에 따른 스크램블링 시퀀스 생성 장치는 클럭당 QPSK의 디지털 변조의 차수에 해당하는 2비트의 스크램블링 시퀀스를 디스크램블러에 출력할 수 있으므로, 디스크램블러는 QPSK 변조 방식으로 디지털 변조된 심볼을 디지털 복조하여 생성한 스크램블링된 신호를 지연시간 없이 디스크램블링할 수 있다. As described above, according to the first embodiment, a scrambling sequence of two bits per clock is included, including a first shift register R100 and a second shift register R200 that shift bit positions by two bits during one clock period. Can be generated. That is, since the scrambling sequence generating apparatus according to the first embodiment can output a 2-bit scrambling sequence corresponding to the order of the digital modulation of QPSK per clock to the descrambler, the descrambler outputs a symbol that is digitally modulated by the QPSK modulation scheme. The scrambled signal generated by digital demodulation can be descrambled without delay.

다음, 본 발명의 제2 실시예에 따른 스크램블링 시퀀스 생성 장치는 16-QAM(Quadrature Amplitude Modulation)의 디지털 변조의 차수에 해당하는 비트 수 만큼의 스크램블링된 신호를 디스크램블링 하는 디스크램블러에 클럭당 16-QAM의 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링 시퀀스를 인가한다. 이때, 16-QAM 변조 방식에 따르면, 4개의 비트가 16개의 복소 값 중 하나로 매핑되므로, 16-QAM의 디지털 변조의 차수는 16이다. 즉, 제2 실시예에 따른 스크램블링 시퀀스 생성 장치는 클럭당 4비트의 스크램블링 시퀀스를 생성한다.Next, the apparatus for generating a scrambling sequence according to the second embodiment of the present invention is 16-per clock to a descrambler that descrambles a scrambled signal corresponding to the number of bits corresponding to the order of digital modulation of 16-QAM (Quadrature Amplitude Modulation). A scrambling sequence corresponding to the number of bits corresponding to the order of digital modulation of the QAM is applied. In this case, according to the 16-QAM modulation scheme, since 4 bits are mapped to one of 16 complex values, the order of digital modulation of 16-QAM is 16. That is, the scrambling sequence generating apparatus according to the second embodiment generates a scrambling sequence of 4 bits per clock.

도 4는 본 발명의 제2 실시예에 따른 스크램블링 시퀀스 생성 장치의 회로도를 나타낸 도면이다.4 is a circuit diagram of an apparatus for generating a scrambling sequence according to a second embodiment of the present invention.

도 4에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 스크램블링 시퀀스 생성 장치는 제1 쉬프트 레지스터(R100), 제2 쉬프트 레지스터(R200) 및 복수의 제1 XOR 연산기(300), 복수의 제2 XOR 연산기(400) 및 복수의 제3 XOR 연산기(500)를 포함한다. 여기서 제1 XOR 연산기(300), 제2 XOR 연산기(400) 제3 XOR 연산기(500) 각각의 개수는 16-QAM의 디지털 변조의 차수에 해당하는 비트 수와 동일한 4개이다.As shown in FIG. 4, the apparatus for generating a scrambling sequence according to the second embodiment of the present invention includes a first shift register R100, a second shift register R200, and a plurality of first XOR operators 300. A second XOR operator 400 and a plurality of third XOR operators 500 are included. Here, the number of each of the first XOR operator 300, the second XOR operator 400, and the third XOR operator 500 is four equal to the number of bits corresponding to the order of 16-QAM digital modulation.

제2 실시예에 따르면, 제1 쉬프트 레지스터(R100)는 25비트의 제1 비트열을 저장하며, 클럭 주기마다 제1 비트열의 비트 위치를 4비트씩 이동시킨다. 그리고 제2 쉬프트 레지스터(R200)는 25비트의 제2 비트열을 저장하며, 클럭 주기마다 제2 비트열의 비트 위치를 4비트씩 이동시킨다.According to the second embodiment, the first shift register R100 stores a first bit string of 25 bits, and shifts bit positions of the first bit string by 4 bits every clock period. The second shift register R200 stores a 25-bit second bit string and shifts bit positions of the second bit string by 4 bits every clock period.

제1 XOR 연산기(300)는 제1 비트열의 우측의 적어도 하나와 제1 비트열의 우측의 다른 적어도 하나를 XOR 연산하여 제1 비트열의 좌측의 한 비트로 인가한다(S110).The first XOR operator 300 performs an XOR operation on at least one of the right side of the first bit string and the other at least one of the right side of the first bit string, and applies it to one bit to the left of the first bit string (S110).

즉, 제1a XOR 연산기(300a)는 비트 위치를 이동시키기 이전의 제1 비트열에서 0번째 비트(100)와 3번째 비트(103)를 XOR 연산하여, 연산한 결과를 제1 비트열의 21번째 비트(121)로 입력한다. 제1b XOR 연산기(300b)는 비트 위치를 이동시키기 이전의 제1 비트열에서 1번째 비트(101)와 4번째 비트(104)를 XOR 연산하여, 연산한 결과를 제1 비트열의 22번째 비트(122)로 입력한다. 제1c XOR 연산기(300c)는 비트 위치를 이동시키기 이전의 제1 비트열에서 2번째 비트(102)와 5번째 비트(105)를 XOR 연산하여, 연산한 결과를 제1 비트열의 23번째 비트(123)로 입력한다. 그리고, 제1d XOR 연산기(300d)는 비트 위치를 이동시키기 이전의 제1 비트열에서 3번째 비트(103)와 6번째 비트(106)를 XOR 연산하여, 연산한 결과를 제1 비트열의 24번째 비트(124)로 입력한다.That is, the first a XOR operator 300a performs an XOR operation on the 0 th bit 100 and the third bit 103 in the first bit string before the bit position shift, and calculates the result of the 21 th bit of the first bit string. Enter as bit 121. The first b XOR operator 300b performs an XOR operation on the first bit 101 and the fourth bit 104 in the first bit string before shifting the bit position, and calculates the result of the calculation on the 22nd bit (the first bit string). 122). The first c XOR operator 300c performs an XOR operation on the second bit 102 and the fifth bit 105 in the first bit string before shifting the bit position, and calculates the result of the 23 th bit of the first bit string ( 123). In addition, the 1d XOR operator 300d performs an XOR operation on the third bit 103 and the sixth bit 106 in the first bit string before moving the bit position, and calculates the result of the operation on the 24 th bit of the first bit string. Enter as bit 124.

제2 XOR 연산기(400)는 제2 비트열의 우측의 적어도 하나와 제2 비트열의 우측의 다른 적어도 하나를 XOR 연산하여 제2 비트열의 좌측의 적어도 하나로 인가한다(S120).The second XOR operator 400 performs an XOR operation on at least one of the right side of the second bit string and the other at least one of the right side of the second bit string, and applies it to at least one of the left side of the second bit string (S120).

즉, 제2a XOR 연산기(400a)는 비트 위치를 이동시키기 이전의 제2 비트열에서 0, 1번째 비트(200, 201)와 2, 3번째 비트(202, 203)를 XOR 연산하여, 연산한 결과를 제2 비트열의 21번째 비트(221)로 입력한다. 제2b XOR 연산기(400b)는 비트 위치를 이동시키기 이전의 제2 비트열에서 1, 2번째 비트(201, 202)와 3, 4번째 비트(203, 204)를 XOR 연산하여, 연산한 결과를 제2 비트열의 22번째 비트(222)로 입력한다. 제2c XOR 연산기(400c)는 비트 위치를 이동시키기 이전의 제2 비트열에서 2, 3번째 비트(202, 203)와 4, 5번째 비트(204, 205)를 XOR 연산하여, 연산한 결과 를 제2 비트열의 23번째 비트(223)로 입력한다. 그리고, 제2d XOR 연산기(400d)는 비트 위치를 이동시키기 이전의 제2 비트열에서 3, 4번째 비트(203, 204)와 5, 6번째 비트(205, 206)를 XOR 연산하여, 연산한 결과를 제2 비트열의 24번째 비트(224)로 입력한다.That is, the 2a XOR operator 400a performs an XOR operation on the 0, 1st bits 200 and 201 and the 2nd and 3rd bits 202 and 203 in the second bit string before the bit position shift. The result is input to the 21st bit 221 of the second bit string. The second b XOR operator 400b performs an XOR operation on the first and second bits 201 and 202 and the third and fourth bits 203 and 204 in the second bit string before shifting the bit position, thereby calculating the result. Input to the 22nd bit 222 of the second bit string. The second c XOR operator 400c performs an XOR operation on the second and third bits 202 and 203 and the fourth and fifth bits 204 and 205 in the second bit string before moving the bit position. Input to the 23rd bit 223 of the second bit string. The 2d XOR operator 400d performs an XOR operation on the third and fourth bits 203 and 204 and the fifth and sixth bits 205 and 206 in the second bit string before moving the bit position. The result is input to the 24 th bit 224 of the second bit string.

다음, 제1 쉬프트 레지스터(R100)는 제1 비트열의 비트 위치를 16-QAM의 디지털 변조의 차수에 해당하는 비트 수만큼 우측으로 이동시켜서 제1 비트열의 0, 1, 2, 3번째 비트(100, 101, 102, 103)를 제거하고, 제2 쉬프트 레지스터(R200)는 제2 비트열의 비트 위치를 16-QAM의 디지털 변조의 차수에 해당하는 비트 수만큼 우측으로 이동시켜서 제2 비트열의 0, 1, 2, 3번째 비트(200, 201, 202, 203)를 제거한다(S130).Next, the first shift register R100 shifts the bit position of the first bit string to the right by the number of bits corresponding to the order of the 16-QAM digital modulation, so that the 0, 1, 2, and 3rd bits 100 of the first bit string are 100 (100). , 101, 102, 103, and the second shift register R200 shifts the bit position of the second bit string to the right by the number of bits corresponding to the order of the 16-QAM digital modulation, so that 0, The first, second, and third bits 200, 201, 202, and 203 are removed (S130).

제3 XOR 연산기(500)는 제1 비트열의 적어도 하나와 제2 비트열의 적어도 하나를 XOR 연산하여 스크램블링 시퀀스의 한 비트로 출력한다(S400). 이때, 4개의 제3 XOR 연산기(500) 각각의 출력신호는 4비트의 스크램블링 시퀀스로 출력된다The third XOR operator 500 performs an XOR operation on at least one of the first bit string and at least one of the second bit string to output one bit of the scrambling sequence (S400). At this time, the output signals of each of the four third XOR operators 500 are output in a 4-bit scrambling sequence.

도 4에 도시한 바와 같이, 제3a XOR 연산기(500a)는 클럭마다 제거되는 제1 비트열의 0번째 비트(100)와 제2 비트열의 0번째 비트(200)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나의 비트로 출력한다. 제3b XOR 연산기(500b)는 클럭마다 제거되는 제1 비트열의 1번째 비트(101)와 제2 비트열의 1번째 비트(201)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나의 비트로 출력한다. 제3c XOR 연산기(500c)는 클럭마다 제거되는 제1 비트열의 2번째 비트(102)와 제2 비트열의 2번째 비트(202)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나 의 비트로 출력한다. 그리고 제3d XOR 연산기(500d)는 클럭마다 제거되는 제1 비트열의 3번째 비트(103)와 제2 비트열의 3번째 비트(203)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나의 비트로 출력한다. As shown in FIG. 4, the third a XOR operator 500a performs an XOR operation on the 0 th bit 100 of the first bit string and the 0 th bit 200 of the second bit string, which are removed for each clock, and calculates the result. Output as one bit of the scrambling sequence. The 3b XOR operator 500b performs an XOR operation on the first bit 101 of the first bit string and the first bit 201 of the second bit string, which are removed for each clock, and outputs the result of the operation as one bit of the scrambling sequence. . The third c XOR operator 500c performs an XOR operation on the second bit 102 of the first bit string and the second bit 202 of the second bit string, which are removed for each clock, and outputs the result of the operation as one bit of the scrambling sequence. . The 3d XOR operator 500d performs an XOR operation on the third bit 103 of the first bit string and the third bit 203 of the second bit string, which are removed for each clock, and outputs the result of the operation as one bit of the scrambling sequence. do.

이상과 같이, 제2 실시예에 따르면, 한 클럭 주기동안 4비트씩 비트 위치를 이동시키는 제1 쉬프트 레지스터(R100)와 제2 쉬프트 레지스터(R200)를 포함하여, 클럭당 4비트의 스크램블링 시퀀스를 생성할 수 있다. 즉, 제2 실시예에 따른 스크램블링 시퀀스 생성 장치는 클럭당 16-QAM의 디지털 변조의 차수에 해당하는 4 비트 의 스크램블링 시퀀스를 디스크램블러에 출력할 수 있으므로, 디스크램블러는 16-QAM 변조 방식으로 디지털 변조된 심볼을 디지털 복조하여 생성한 스크램블링된 신호를 지연시간 없이 디스크램블링할 수 있다.As described above, according to the second embodiment, a scrambling sequence of 4 bits per clock is included, including a first shift register R100 and a second shift register R200 that shift bit positions by 4 bits for one clock period. Can be generated. That is, since the scrambling sequence generating apparatus according to the second embodiment can output a 4-bit scrambling sequence corresponding to the order of 16-QAM digital modulation per clock to the descrambler, the descrambler uses a digital 16-QAM modulation scheme. The scrambled signal generated by digital demodulation of the modulated symbol can be descrambled without delay.

다음, 본 발명의 제3 실시예에 따른 스크램블링 시퀀스 생성 장치는 64-QAM의 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링된 신호를 디스크램블링하는 디스크램블러에 클럭당 64-QAM의 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링 시퀀스를 인가한다. 이때 64-QAM 변조 방식에 따르면, 6개의 비트가 64개의 복소 값 중 하나로 매핑되므로, 64-QAM의 디지털 변조의 차수는 64이다. 즉, 제3 실시예에 따른 스크램블링 시퀀스 생성 장치는 클럭당 16비트의 스크램블링 시퀀스를 생성한다.Next, the apparatus for generating a scrambling sequence according to the third embodiment of the present invention provides a descrambler that descrambles a scrambled signal corresponding to the number of bits corresponding to the order of the digital modulation of 64-QAM. A scrambling sequence corresponding to the number of bits corresponding to the order is applied. In this case, according to the 64-QAM modulation scheme, since six bits are mapped to one of 64 complex values, the order of digital modulation of 64-QAM is 64. That is, the scrambling sequence generating apparatus according to the third embodiment generates a scrambling sequence of 16 bits per clock.

도 5은 본 발명의 제3 실시예에 따른 스크램블링 시퀀스 생성 장치의 회로도를 나타낸 도면이다.5 is a circuit diagram of an apparatus for generating a scrambling sequence according to a third embodiment of the present invention.

도 5에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 스크램블링 시퀀스 생성 장치는 제1 쉬프트 레지스터(R100), 제2 쉬프트 레지스터(R200) 및 복수의 제1 XOR 연산기(300), 복수의 제2 XOR 연산기(400) 및 복수의 제3 XOR 연산기(500)를 포함한다. 여기서 제1 XOR 연산기(300), 제2 XOR 연산기(400) 제3 XOR 연산기(500) 각각의 개수는 64-QAM의 디지털 변조의 차수에 해당하는 비트 수와 동일한 6개이다.As shown in FIG. 5, the apparatus for generating a scrambling sequence according to the third embodiment of the present invention includes a first shift register R100, a second shift register R200, and a plurality of first XOR operators 300. A second XOR operator 400 and a plurality of third XOR operators 500 are included. Here, the number of each of the first XOR operator 300, the second XOR operator 400, and the third XOR operator 500 is six equal to the number of bits corresponding to the degree of digital modulation of 64-QAM.

제3 실시예에 따르면, 제1 쉬프트 레지스터(R100)는 25비트의 제1 비트열을 저장하며, 클럭 주기마다 제1 비트열의 비트 위치를 6비트씩 이동시킨다. 그리고 제2 쉬프트 레지스터(R200)는 25비트의 제2 비트열을 저장하며, 클럭 주기마다 제2 비트열의 비트 위치를 6비트씩 이동시킨다.According to the third embodiment, the first shift register R100 stores a 25-bit first bit string and shifts bit positions of the first bit string by 6 bits every clock period. The second shift register R200 stores a 25-bit second bit string and shifts the bit positions of the second bit string by 6 bits every clock period.

제1 XOR 연산기(300)는 제1 비트열의 우측의 적어도 하나와 제1 비트열의 우측의 다른 적어도 하나를 XOR 연산하여 제1 비트열의 좌측의 한 비트로 인가한다(S110).The first XOR operator 300 performs an XOR operation on at least one of the right side of the first bit string and the other at least one of the right side of the first bit string, and applies it to one bit to the left of the first bit string (S110).

즉, 제1a XOR 연산기(300a)는 비트 위치를 이동시키기 이전의 제1 비트열에서 0번째 비트(100)와 3번째 비트(103)를 XOR 연산하여, 연산한 결과를 제1 비트열의 19번째 비트(119)로 입력한다. 제1b XOR 연산기(300b)는 비트 위치를 이동시키기 이전의 제1 비트열에서 1번째 비트(101)와 4번째 비트(104)를 XOR 연산하여, 연산한 결과를 제1 비트열의 20번째 비트(120)로 입력한다. 제1c XOR 연산기(300c)는 비트 위치를 이동시키기 이전의 제1 비트열에서 2번째 비트(102)와 5번째 비트(105)를 XOR 연산하여, 연산한 결과를 제1 비트열의 21번째 비트(121)로 입력한다. That is, the first a XOR operator 300a performs an XOR operation on the 0 th bit 100 and the third bit 103 in the first bit string before the bit position shift, and calculates the 19 th bit of the first bit string. Enter as bit 119. The first b XOR operator 300b performs an XOR operation on the first bit 101 and the fourth bit 104 in the first bit string before shifting the bit position, and outputs the result of the calculation to the 20th bit (the first bit string). 120). The first c XOR operator 300c performs an XOR operation on the second bit 102 and the fifth bit 105 in the first bit string before shifting the bit position, and outputs the result of the operation on the 21st bit (the first bit string). 121).

그리고 제1d XOR 연산기(300d)는 비트 위치를 이동시키기 이전의 제1 비트열에서 3번째 비트(103)와 6번째 비트(106)를 XOR 연산하여, 연산한 결과를 제1 비트열의 22번째 비트(122)로 입력한다. 제1e XOR 연산기(300e)는 비트 위치를 이동시키기 이전의 제1 비트열에서 4번째 비트(104)와 7번째 비트(107)를 XOR 연산하여, 연산한 결과를 제1 비트열의 23번째 비트(123)로 입력한다. 제1f XOR 연산기(300f)는 비트 위치를 이동시키기 이전의 제1 비트열에서 5번째 비트(105)와 8번째 비트(108)를 XOR 연산하여, 연산한 결과를 제1 비트열의 24번째 비트(124)로 입력한다.The 1d XOR operator 300d performs an XOR operation on the third bit 103 and the sixth bit 106 in the first bit string before shifting the bit position, and calculates the result of the calculation on the 22nd bit of the first bit string. Enter (122). The first e XOR operator 300e performs an XOR operation on the fourth bit 104 and the seventh bit 107 in the first bit string before shifting the bit position, and calculates the result of the 23rd bit (the first bit string). 123). The first f XOR operator 300f performs an XOR operation on the fifth bit 105 and the eighth bit 108 in the first bit string before shifting the bit position, and outputs the result of the operation on the 24th bit (the first bit string). 124).

제2 XOR 연산기(400)는 제2 비트열의 우측의 적어도 하나와 제2 비트열의 우측의 다른 적어도 하나를 XOR 연산하여 제2 비트열의 좌측의 적어도 하나로 인가한다(S120).The second XOR operator 400 performs an XOR operation on at least one of the right side of the second bit string and the other at least one of the right side of the second bit string, and applies it to at least one of the left side of the second bit string (S120).

즉, 제2a XOR 연산기(400a)는 비트 위치를 이동시키기 이전의 제2 비트열에서 0, 1번째 비트(200, 201)와 2, 3번째 비트(202, 203)를 XOR 연산하여, 연산한 결과를 제2 비트열의 19번째 비트(219)로 입력한다. 제2b XOR 연산기(400b)는 비트 위치를 이동시키기 이전의 제2 비트열에서 1, 2번째 비트(201, 202)와 3, 4번째 비트(203, 204)를 XOR 연산하여, 연산한 결과를 제2 비트열의 20번째 비트(220)로 입력한다. 제2c XOR 연산기(400c)는 비트 위치를 이동시키기 이전의 제2 비트열에서 2, 3번째 비트(202, 203)와 4, 5번째 비트(204, 205)를 XOR 연산하여, 연산한 결과를 제2 비트열의 21번째 비트(221)로 입력한다. That is, the 2a XOR operator 400a performs an XOR operation on the 0, 1st bits 200 and 201 and the 2nd and 3rd bits 202 and 203 in the second bit string before the bit position shift. The result is input to the 19th bit 219 of the second bit string. The second b XOR operator 400b performs an XOR operation on the first and second bits 201 and 202 and the third and fourth bits 203 and 204 in the second bit string before shifting the bit position, thereby calculating the result. The 20 th bit 220 of the second bit string is input. The second c XOR operator 400c performs an XOR operation on the second and third bits 202 and 203 and the fourth and fifth bits 204 and 205 in the second bit string before shifting the bit position. Input as the 21st bit 221 of the second bit string.

그리고, 제2d XOR 연산기(400d)는 비트 위치를 이동시키기 이전의 제2 비트 열에서 3, 4번째 비트(203, 204)와 5, 6번째 비트(205, 206)를 XOR 연산하여, 연산한 결과를 제2 비트열의 22번째 비트(222)로 입력한다. 제2e XOR 연산기(400e)는 비트 위치를 이동시키기 이전의 제2 비트열에서 4, 5번째 비트(204, 205)와 6, 7번째 비트(206, 207)를 XOR 연산하여, 연산한 결과를 제2 비트열의 23번째 비트(223)로 입력한다. 제2f XOR 연산기(400f)는 비트 위치를 이동시키기 이전의 제2 비트열에서 5, 6번째 비트(205, 206)와 7, 8번째 비트(207, 208)를 XOR 연산하여, 연산한 결과를 제2 비트열의 24번째 비트(224)로 입력한다.The 2d XOR operator 400d performs an XOR operation on the third and fourth bits 203 and 204 and the fifth and sixth bits 205 and 206 in the second bit string before moving the bit position. The result is input to the 22nd bit 222 of the second bit string. The second e XOR operator 400e performs an XOR operation on the fourth and fifth bits 204 and 205 and the sixth and seventh bits 206 and 207 in the second bit string before shifting the bit position, and then calculates the result. Input to the 23rd bit 223 of the second bit string. The second f XOR operator 400f performs an XOR operation on the fifth and sixth bits 205 and 206 and the seventh and eighth bits 207 and 208 of the second bit string before shifting the bit position, and then calculates the result. The 24 th bit 224 of the second bit string is input.

다음, 제1 쉬프트 레지스터(R100)는 제1 비트열의 비트 위치를 64-QAM의 디지털 변조의 차수에 해당하는 비트 수만큼 우측으로 이동시켜서 제1 비트열의 0, 1, 2, 3, 4, 5번째 비트(100, 101, 102, 103, 104, 105)를 제거하고, 제2 쉬프트 레지스터(R200)는 제2 비트열의 비트 위치를 64-QAM의 디지털 변조의 차수에 해당하는 비트 수만큼 우측으로 이동시켜서 제2 비트열의 0, 1, 2, 3, 4, 5번째 비트(200, 201, 202, 203, 204, 205)를 제거한다(S130).Next, the first shift register R100 shifts the bit positions of the first bit string to the right by the number of bits corresponding to the order of 64-QAM digital modulation, so that 0, 1, 2, 3, 4, 5 of the first bit string are moved. The second bits 100, 101, 102, 103, 104, and 105 are removed, and the second shift register R200 shifts the bit position of the second bit string to the right by the number of bits corresponding to the order of digital modulation of 64-QAM. By moving, the 0th, 1st, 2nd, 3rd, 4th, 5th bits 200, 201, 202, 203, 204, and 205 of the second bit string are removed (S130).

제3 XOR 연산기(500)는 제1 비트열의 적어도 하나와 제2 비트열의 적어도 하나를 XOR 연산하여 스크램블링 시퀀스의 한 비트로 출력한다(S400). 즉, 6개의 제3 XOR 연산기(500) 각각의 출력신호는 6비트의 스크램블링 시퀀스로 출력된다The third XOR operator 500 performs an XOR operation on at least one of the first bit string and at least one of the second bit string to output one bit of the scrambling sequence (S400). That is, the output signals of each of the six third XOR operators 500 are output in a 6-bit scrambling sequence.

도 5에 도시한 바와 같이, 제3a XOR 연산기(500a)는 클럭마다 제거되는 제1 비트열의 0번째 비트(100)와 제2 비트열의 0번째 비트(200)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나의 비트로 출력한다. 제3b XOR 연산기(500b)는 클럭마다 제거되는 제1 비트열의 1번째 비트(101)와 제2 비트열의 1번째 비트(201) 를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나의 비트로 출력한다. 제3c XOR 연산기(500c)는 클럭마다 제거되는 제1 비트열의 2번째 비트(102)와 제2 비트열의 2번째 비트(202)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나의 비트로 출력한다. As shown in FIG. 5, the 3a XOR operator 500a performs an XOR operation on the 0 th bit 100 of the first bit string and the 0 th bit 200 of the second bit string, which are removed for each clock, and calculates the result. Output as one bit of the scrambling sequence. The third b XOR operator 500b performs an XOR operation on the first bit 101 of the first bit string and the first bit 201 of the second bit string, which are removed for each clock, and outputs the result of the operation as one bit of the scrambling sequence. . The third c XOR operator 500c performs an XOR operation on the second bit 102 of the first bit string and the second bit 202 of the second bit string, which are removed for each clock, and outputs the result of the operation as one bit of the scrambling sequence. .

그리고, 제3d XOR 연산기(500d)는 클럭마다 제거되는 제1 비트열의 3번째 비트(103)와 제2 비트열의 3번째 비트(203)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나의 비트로 출력한다. 제3e XOR 연산기(500e)는 클럭마다 제거되는 제1 비트열의 4번째 비트(104)와 제2 비트열의 4번째 비트(204)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나의 비트로 출력한다. 제3f XOR 연산기(500f)는 클럭마다 제거되는 제1 비트열의 5번째 비트(105)와 제2 비트열의 5번째 비트(205)를 XOR 연산하여, 연산한 결과를 스크램블링 시퀀스의 하나의 비트로 출력한다.The 3d XOR operator 500d performs an XOR operation on the third bit 103 of the first bit string and the third bit 203 of the second bit string, which are removed for each clock, and converts the result of the operation into one bit of the scrambling sequence. Output The third e XOR operator 500e performs an XOR operation on the fourth bit 104 of the first bit string and the fourth bit 204 of the second bit string, which are removed for each clock, and outputs the result of the operation as one bit of the scrambling sequence. . The third f XOR operator 500f performs an XOR operation on the fifth bit 105 of the first bit string and the fifth bit 205 of the second bit string, which are removed for each clock, and outputs the result of the operation as one bit of the scrambling sequence. .

이상과 같이, 제3 실시예에 따르면, 한 클럭 주기동안 6비트씩 비트 위치를 이동시키는 제1 쉬프트 레지스터(R100)와 제2 쉬프트 레지스터(R200)를 포함하여, 클럭당 6비트의 스크램블링 시퀀스를 생성할 수 있다. 즉, 제3 실시예에 따른 스크램블링 시퀀스 생성 장치는 클럭당 64-QAM의 디지털 변조의 차수에 해당하는 6비트의 스크램블링 시퀀스를 디스크램블러에 출력할 수 있으므로, 디스크램블러는 64-QAM 변조 방식으로 디지털 변조된 심볼을 디지털 복조하여 생성한 6비트의 스크램블링된 신호를 지연시간 없이 디스크램블링 할 수 있다. As described above, according to the third embodiment, a scrambling sequence of 6 bits per clock is included, including a first shift register R100 and a second shift register R200 for shifting bit positions by 6 bits for one clock period. Can be generated. That is, since the scrambling sequence generation device according to the third embodiment can output a 6-bit scrambling sequence corresponding to the order of 64-QAM digital modulation per clock to the descrambler, the descrambler uses the 64-QAM modulation scheme. The 6-bit scrambled signal generated by digital demodulation of the modulated symbol can be descrambled without delay.

다음, 본 발명의 제4 실시예에 따른 스크램블링 시퀀스 생성 장치는 서로 다 른 복수의 디지털 변조 방식 각각에 해당하는 비트 수를 갖는 복수의 스크램블링 시퀀스 중 어느 하나를 선택적으로 출력할 수 있다.Next, the apparatus for generating a scrambling sequence according to the fourth embodiment of the present invention may selectively output any one of a plurality of scrambling sequences having a bit number corresponding to each of a plurality of different digital modulation schemes.

도 6는 본 발명의 제4 실시예에 따른 무선 신호 수신 장치의 블록도를 나타낸 도면이다. 도 6는 본 발명의 제4 실시예를 설명하기 위해 필요한 무선 신호 수신 장치 중 일부의 블록만을 나타낸 것이다. 6 is a block diagram of a wireless signal receiving apparatus according to a fourth embodiment of the present invention. FIG. 6 shows only a block of a part of a wireless signal receiving apparatus required for explaining the fourth embodiment of the present invention.

본 발명의 제4 실시예에 따른 무선 신호 수신 장치는 스크램블링된 신호를 디스크램블링하는 디스크램블러를 포함한다. 여기서 스크램블링된 신호는 서로 다른 복수의 디지털 복조 방법 중 어느 하나를 통해 복조된 신호를 의미한다.An apparatus for receiving wireless signals according to a fourth embodiment of the present invention includes a descrambler for descrambling a scrambled signal. The scrambled signal means a signal demodulated through any one of a plurality of different digital demodulation methods.

디스크램블러는 스크램블링 시퀀스 생성 장치(600)로부터 인가된 스크램블링 시퀀스와 스크램블링된 신호를 연산하여 디스크램블링된 신호를 출력하는 디스크램블러 연산기(700)를 포함한다.The descrambler includes a descrambler operator 700 that outputs a descrambled signal by calculating a scrambling signal and a scrambling sequence applied from the scrambling sequence generating device 600.

이하에서는 도 6에 도시한 제4 실시예에 따른 스크램블러 생성 장치(600)에 대하여 설명한다.Hereinafter, the scrambler generating device 600 according to the fourth embodiment shown in FIG. 6 will be described.

도 6에 나타낸 바와 같이, 제4 실시예에 따른 스크램블링 시퀀스 생성 장치(600)는 제1 시퀀스 발생부(610), 제2 시퀀스 발생부(620), 제3 시퀀스 발생부(630) 및 멀티플렉서(640, 이하에서 "다중부"라고도 함)를 포함한다. As shown in FIG. 6, the scrambling sequence generating apparatus 600 according to the fourth embodiment includes a first sequence generator 610, a second sequence generator 620, a third sequence generator 630, and a multiplexer ( 640, hereinafter also referred to as "multipart").

제1 시퀀스 발생부(610), 제2 시퀀스 발생부(620) 및 제3 시퀀스 발생부(630)은 복수의 디지털 복조의 차수에 해당하는 비트 수 각각과 대응하고, 클럭당 대응하는 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링 시퀀스를 각각 출력한다. The first sequence generator 610, the second sequence generator 620, and the third sequence generator 630 correspond to the number of bits corresponding to the orders of the plurality of digital demodulations, respectively, A scrambling sequence corresponding to the number of bits corresponding to the order is output.

예를 들면, 제1 시퀀스 발생부(610)는 QPSK 변조 방법으로 디지털 복조한 2 비트의 스크램블링된 신호를 디스크램블링하기 위한 2비트의 스크램블링 시퀀스를 출력하고, 제2 시퀀스 발생부(620)는 16-QAM 변조 방법으로 디지털 복조한 4비트의 스크램블링된 신호를 디스크램블링하기 위한 4비트의 스크램블링 시퀀스를 출력할 수 있다. 그리고 제3 시퀀스 발생부(630)는 클럭당 64-QAM 변조 방법으로 디지털 복조한 6비트의 스크램블링된 신호를 디스크램블링 하기 위한 6비트의 스크램블링 시퀀스를 출력할 수 있다. 이와 같은 예시에서, 제1 시퀀스 발생부(610)는 제1 실시예에 따른 도 3의 스크램블링 시퀀스 생성 장치와 동일하고, 제2 시퀀스 발생부(620)는 제2 실시예에 따른 도 4의 스크램블링 시퀀스 생성 장치와 동일하다. 그리고 제3 시퀀스 발생부(630)는 제3 실시예에 따른 도 5의 스크램블링 시퀀스 생성 장치와 동일하게 구동된다. For example, the first sequence generator 610 outputs a 2-bit scrambling sequence for descrambling the 2-bit scrambled signal digitally demodulated by the QPSK modulation method, and the second sequence generator 620 outputs 16 bits. A 4-bit scrambling sequence for descrambling the digitally demodulated 4-bit scrambled signal by the QAM modulation method can be output. The third sequence generator 630 may output a 6-bit scrambling sequence for descrambling the 6-bit scrambled signal digitally demodulated by a 64-QAM modulation method per clock. In this example, the first sequence generator 610 is the same as the scrambling sequence generating apparatus of FIG. 3 according to the first embodiment, and the second sequence generator 620 is the scrambling of FIG. 4 according to the second embodiment. Same as the sequence generator. The third sequence generator 630 is driven in the same manner as the scrambling sequence generator of FIG. 5 according to the third embodiment.

멀티플렉서(640)는 제1 시퀀스 발생부(610), 제2 시퀀스 발생부(620) 및 제3 시퀀스 발생부(630) 각각이 출력하는 복수의 스크램블링 시퀀스 중에서 어느 하나를 선택하여, 선택한 스크램블링 시퀀스를 디스크램블러 연산기(700)에 인가한다. 이때, 멀티플렉서(640)는 서로 다른 복수의 변조 방식 각각의 복조부 중 어느 하나를 선택하는 제어 신호를 이용하여 복수의 스크램블링 시퀀스 중 어느 하나를 선택한다.The multiplexer 640 selects one of a plurality of scrambling sequences output from each of the first sequence generator 610, the second sequence generator 620, and the third sequence generator 630, and selects the selected scrambling sequence. It is applied to the descrambler operator 700. In this case, the multiplexer 640 selects any one of the plurality of scrambling sequences using a control signal for selecting one of demodulators of each of a plurality of different modulation schemes.

이상과 같이 본 발명의 제4 실시예에 따르면, 서로 다른 비트 수를 갖는 복수의 스크램블링된 신호 중 선택되는 어느 하나를 디스크램블링하기 위하여, 서로 다른 디지털 변조의 차수에 해당하는 비트 수 각각에 해당하는 복수의 스크램블링 시퀀스를 생성하고, 생성한 복수의 스크램블링 시퀀스 중 어느 하나를 선택하여 디스크램블러 연산기로 출력하므로, 서로 다른 복수의 디지털 변조의 차수에 해당하는 비트 수 각각의 스크램블링된 신호를 통합적으로 처리할 수 있다. As described above, according to the fourth embodiment of the present invention, in order to descramble any selected one of a plurality of scrambled signals having different number of bits, the number of bits corresponding to each of the number of bits corresponding to different digital modulation orders Since a plurality of scrambling sequences are generated and one of the generated scrambling sequences is selected and output to the descrambler operator, the scrambled signal of each bit number corresponding to the orders of a plurality of different digital modulations can be integrated. Can be.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다. The embodiments of the present invention described above are not implemented only through the apparatus and the method, but may be implemented through a program for realizing a function corresponding to the configuration of the embodiment of the present invention or a recording medium on which the program is recorded. Implementation may be easily implemented by those skilled in the art from the description of the above-described embodiments.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 본 발명의 실시예에 따른 스크램블링 시퀀스 생성 방법의 블록도를 나타낸 도면이다.1 is a block diagram of a scrambling sequence generation method according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 스크램블링 시퀀스 생성 방법의 순서도를 나타낸 도면이다.2 is a flowchart illustrating a scrambling sequence generation method according to an embodiment of the present invention.

도 3은 본 발명의 제1 실시예에 따른 스크램블링 시퀀스 생성 장치의 회로도를 나타낸 도면이다.3 is a circuit diagram of an apparatus for generating a scrambling sequence according to a first embodiment of the present invention.

도 4는 본 발명의 제2 실시예에 따른 스크램블링 시퀀스 생성 장치의 회로도를 나타낸 도면이다.4 is a circuit diagram of an apparatus for generating a scrambling sequence according to a second embodiment of the present invention.

도 5는 본 발명의 제3 실시예에 따른 스크램블링 시퀀스 생성 장치의 회로도를 나타낸 도면이다.5 is a circuit diagram of an apparatus for generating a scrambling sequence according to a third embodiment of the present invention.

도 6은 본 발명의 제4 실시예에 따른 무선 신호 수신 장치의 블록도를 나타낸 도면이다.6 is a block diagram of a wireless signal receiving apparatus according to a fourth embodiment of the present invention.

Claims (7)

클럭당 디지털 변조의 차수에 해당하는 비트 수만큼 복수의 제1 비트를 이동시키는 제1 쉬프트 레지스터,A first shift register for shifting a plurality of first bits by a number of bits corresponding to an order of digital modulation per clock, 클럭당 상기 디지털 변조의 차수에 해당하는 비트 수만큼 복수의 제2 비트를 이동시키는 제2 쉬프트 레지스터 및A second shift register for shifting a plurality of second bits by the number of bits corresponding to the order of the digital modulation per clock; 클럭당 상기 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링 시퀀스를 출력하는 복수의 제1 배타적 논리합 연산부를 포함하고,A plurality of first exclusive OR operations for outputting a scrambling sequence corresponding to the number of bits corresponding to the order of the digital modulation per clock; 상기 복수의 제1 배타적 논리합 연산부 각각은 상기 복수의 제1 비트 중 적어도 하나와 상기 복수의 제2 비트 중 적어도 하나를 배타적 논리합 연산하여 스크램블링 시퀀스의 한 비트를 생성하고,Each of the plurality of first exclusive OR operations generates an bit of a scrambling sequence by performing an exclusive OR on at least one of the plurality of first bits and at least one of the plurality of second bits, 상기 복수의 제1 배타적 논리합 연산부의 개수는 상기 디지털 변조의 차수에 해당하는 비트의 개수에 해당하는 스크램블링 시퀀스 생성 장치.And a number of the plurality of first exclusive OR operations corresponds to the number of bits corresponding to the order of the digital modulation. 제1항에 있어서,The method of claim 1, 복수의 제2 배타적 논리합 연산부를 더 포함하고,Further comprising a plurality of second exclusive OR operation unit, 상기 복수의 제2 배타적 논리합 연산부 각각은 상기 복수의 제1 비트 중 제1측의 적어도 하나와 상기 복수의 제1 비트 중 상기 제1측의 다른 적어도 하나를 배타적 논리합 연산하여 상기 복수의 제1 비트 중 제2측의 하나를 생성하며, Each of the plurality of second exclusive OR operations may perform an exclusive OR operation on at least one of a first side of the plurality of first bits and at least one other of the first side of the plurality of first bits to perform the exclusive OR operation on the plurality of first bits. Creates one of the second sides of 상기 복수의 제2 배타적 논리합 연산부의 개수는 상기 디지털 변조의 차수에 해당하는 비트의 개수에 해당하는 스크램블링 시퀀스 생성 장치. And a number of the second exclusive OR operations is a number of bits corresponding to the order of the digital modulation. 제2항에 있어서,The method of claim 2, 복수의 제3 배타적 논리합 연산부를 더 포함하고,Further comprising a plurality of third exclusive OR operations, 상기 복수의 제3 배타적 논리합 연산부 각각은 상기 복수의 제2 비트 중 상기 제1측의 적어도 하나와 상기 복수의 제2 비트 중 상기 제1측의 다른 적어도 하나를 배타적 논리합 연산하여 상기 복수의 제2 비트 중 상기 제2측의 하나를 생성하며, Each of the plurality of third exclusive OR calculation units may perform an exclusive OR on at least one of the first side of the plurality of second bits and at least one other of the first side of the plurality of second bits to perform the exclusive OR operation. Generate one of the second side of the bits, 상기 복수의 제3 배타적 논리합 연산부의 개수는 상기 디지털 변조의 차수에 해당하는 비트의 개수에 해당하는 스크램블링 시퀀스 생성 장치.And a number of the third exclusive OR operations corresponds to the number of bits corresponding to the order of the digital modulation. 복수의 디지털 변조의 차수에 해당하는 비트 수 각각과 대응하고, 클럭당 상기 대응하는 디지털 변조의 차수에 해당하는 비트 수만큼의 스크램블링 시퀀스를 각각 생성하는 복수의 시퀀스 생성부 및A plurality of sequence generators respectively corresponding to the number of bits corresponding to the orders of the plurality of digital modulations, and each generating a scrambling sequence corresponding to the number of bits corresponding to the order of the corresponding digital modulation; 상기 복수의 시퀀스 생성부 각각이 출력하는 복수의 스크램블링 시퀀스 중 하나를 선택하는 다중부를 포함하는 스크램블링 시퀀스 생성 장치.And a multiple unit for selecting one of a plurality of scrambling sequences output by each of the plurality of sequence generators. 제4항에 있어서,The method of claim 4, wherein 상기 복수의 시퀀스 생성부 각각은,Each of the plurality of sequence generators, 클럭당 상기 대응하는 디지털 변조의 차수에 해당하는 비트 수만큼 복수의 제1 비트를 이동시키는 제1 쉬프트 레지스터,A first shift register for shifting a plurality of first bits by a number of bits corresponding to the order of the corresponding digital modulation per clock, 클럭당 상기 대응하는 디지털 변조의 차수에 해당하는 비트 수만큼 복수의 제2 비트를 이동시키는 제2 쉬프트 레지스터 및 A second shift register for shifting a plurality of second bits by a number of bits corresponding to the order of the corresponding digital modulation per clock; 클럭당 상기 대응하는 디지털 변조의 차수에 해당하는 비트 수만큼의 상기 스크램블링 시퀀스를 출력하는 복수의 제1 배타적 논리합 연산부를 포함하고,A plurality of first exclusive OR operations for outputting the scrambling sequence by the number of bits corresponding to the order of the corresponding digital modulation per clock; 상기 복수의 제1 배타적 논리합 연산부 각각은 상기 복수의 제1 비트 중 적어도 하나와 상기 복수의 제2 비트 중 적어도 하나를 배타적 논리합 연산하여 상기 스크램블링 시퀀스의 한 비트를 출력하고,Each of the plurality of first exclusive OR operations may perform an exclusive OR on at least one of the plurality of first bits and at least one of the plurality of second bits to output one bit of the scrambling sequence, 상기 제1 배타적 논리합 연산부의 개수는 상기 대응하는 디지털 변조의 차수에 해당하는 비트의 개수에 해당하는 스크램블링 시퀀스 생성 장치.And a number of the first exclusive-OR operator corresponds to the number of bits corresponding to the order of the corresponding digital modulation. 제5항에 있어서,The method of claim 5, 상기 복수의 시퀀스 생성부 각각은Each of the plurality of sequence generators 복수의 제2 배타적 논리합 연산부를 더 포함하고,Further comprising a plurality of second exclusive OR operation unit, 상기 복수의 제2 배타적 논리합 연산부 각각은 상기 복수의 제1 비트 중 제1측의 적어도 하나와 상기 복수의 제1 비트 중 상기 제1측의 다른 적어도 하나를 배타적 논리합 연산하여 상기 복수의 제1 비트 중 제2측의 하나를 생성하고,Each of the plurality of second exclusive OR operations may perform an exclusive OR operation on at least one of a first side of the plurality of first bits and at least one other of the first side of the plurality of first bits to perform the exclusive OR operation on the plurality of first bits. Create one of the second sides of 상기 복수의 제2 배타적 논리합 연산부의 개수는 상기 대응하는 디지털 변조의 차수에 해당하는 비트의 개수에 해당하는 스크램블링 시퀀스 생성 장치.And a number of the second exclusive OR operations corresponds to the number of bits corresponding to the order of the corresponding digital modulation. 제6항에 있어서,The method of claim 6, 상기 복수의 시퀀스 생성부 각각은 Each of the plurality of sequence generators 복수의 제3 배타적 논리합 연산부를 더 포함하고,Further comprising a plurality of third exclusive OR operations, 상기 복수의 제3 배타적 논리합 연산부 각각은 상기 복수의 제2 비트 중 상기 제1측의 적어도 하나와 상기 복수의 제2 비트 중 상기 제1측의 다른 적어도 하나를 배타적 논리합 연산하여 상기 복수의 제2 비트 중 상기 제2측의 하나를 생성하고,Each of the plurality of third exclusive OR calculation units may perform an exclusive OR on at least one of the first side of the plurality of second bits and at least one other of the first side of the plurality of second bits to perform the exclusive OR operation. Generate one of the second side of the bits, 상기 복수의 제3 배타적 논리합 연산부의 개수는 상기 대응하는 디지털 변조의 차수에 해당하는 비트의 개수에 해당하는 스크램블링 시퀀스 생성 장치.And a number of the third exclusive OR operations corresponds to the number of bits corresponding to the order of the corresponding digital modulation.
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