KR100920833B1 - Input Buffer of Semiconductor Integrated Circuit - Google Patents

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Abstract

개시한 본 발명은 반도체 집적 회로의 입력 버퍼로서, 제 1 노드와 출력 노드로 전류를 공급하기 위한 전류 공급부, 상기 제 1 노드와 상기 출력 노드에 연결되고, 입력 신호와 기준 전압을 비교하기 위한 차동 입력부, 및 상기 입력 신호의 입력단과 상기 제 1 노드 사이에 연결되어 상기 입력 신호를 상기 제 1 노드에 공급하기 위한 피드포워드부를 포함한다.The disclosed invention is an input buffer of a semiconductor integrated circuit, comprising: a current supply unit for supplying current to a first node and an output node, connected to the first node and the output node, and differential for comparing an input signal and a reference voltage And a feedforward unit connected between the input terminal of the input signal and the first node to supply the input signal to the first node.

입력 버퍼, 공통 모드(Common Mode), 기준 전압 Input Buffer, Common Mode, Reference Voltage

Description

반도체 집적 회로의 입력 버퍼{Input Buffer of Semiconductor Integrated Circuit}Input buffer of semiconductor integrated circuit

본 발명은 반도체 집적 회로로서, 보다 구체적으로는 입력 신호의 변화에 따른 면역력(Immunity)을 개선하기 위한 입력 버퍼에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to an input buffer for improving immunity according to a change in an input signal.

반도체 집적 회로의 입력 버퍼는 인가된 신호를 버퍼링하여 반도체 집적 회로의 내부로 입력되는 부분으로서, CMOS 스태틱(Static) 입력 버퍼와 차동 증폭형 입력 버퍼가 있다. 상기 CMOS 스태틱 입력 버퍼는 그 구성이 매우 단순한 장점이 있으나, 잡음에 대한 내성이 약한 단점이 있다. 상기 차동 증폭형 입력 버퍼는 입력 신호의 레벨에 따라 마진의 확보가 유리하며, 전류원으로 싱크되는 전류의 양이 상기 차동 증폭형 입력 버퍼의 성능에 지대한 영향을 미친다.The input buffer of the semiconductor integrated circuit is a portion that buffers an applied signal and is input into the semiconductor integrated circuit, and includes a CMOS static input buffer and a differential amplifying input buffer. The CMOS static input buffer has an advantage in that its configuration is very simple, but has a weakness in noise immunity. The differential amplification input buffer is advantageously secured according to the level of the input signal, and the amount of current sinked to the current source greatly affects the performance of the differential amplification input buffer.

일반적인 입력 버퍼는 차동 쌍(Differential Pair)을 사용하며, 한쪽은 기준 전압(Reference Voltage)을 받아들이고, 다른 한 쪽은 입력 신호를 받아들인다. 상기 입력 신호는 시간이 경과함에 따라 그 크기와 방향이 변화하는 신호이고, 기준전압(Vref)을 기준으로 상하로 스윙(Swing)하는 신호이다. 또한, 상기 입력 버퍼는 서로 180도의 위상 차이를 가지는 차동 쌍(Differential Pair)을 입력으로 사용할 수도 있다. 상기 입력 버퍼는 기준 전압을 이용함으로써, 의사 차동(Pseudo Differential)으로 신호를 받아 들일 수 있고, 잡음이나 채널 손실(Loss)등에 둔감한 신호 특성을 확보할 수 있다.Typical input buffers use differential pairs, one accepts a reference voltage and the other accepts an input signal. The input signal is a signal whose magnitude and direction change as time passes, and is a signal swinging up and down based on the reference voltage Vref. In addition, the input buffer may use a differential pair having a phase difference of 180 degrees with each other as an input. By using the reference voltage, the input buffer can accept a signal with pseudo differential, and can secure a signal characteristic insensitive to noise, channel loss, and the like.

상기 차동 증폭형 입력 버퍼는 상기 기준 전압과 상기 입력 신호의 전위 레벨의 차에 응답하여 출력 신호의 전압을 제어하게 된다. 즉, 상기 기준 전압에 의해 흐르는 전류 량이 상기 입력 신호에 의해 흐르는 전류 량보다 적다면, 상기 출력 신호의 전압은 하강한다. 상기 기준 전압에 의해 흐르는 전류 량이 상기 입력 신호에 의해 흐르는 전류 량보다 많다면, 상기 출력 신호의 전압은 상승한다.The differential amplifying input buffer controls the voltage of the output signal in response to the difference between the reference voltage and the potential level of the input signal. That is, if the amount of current flowing by the reference voltage is less than the amount of current flowing by the input signal, the voltage of the output signal drops. If the amount of current flowing by the reference voltage is greater than the amount of current flowing by the input signal, the voltage of the output signal rises.

반도체 집적 회로의 입력 버퍼는 입력되는 상기 기준 전압이나 입력 신호가 잡음(noise)을 동반하는 경우, 상기 출력 신호의 전압이 불안정하게 되고, 입력 신호의 전압 레벨이 상승 또는 하강됨으로 인해 듀티 비(Duty Ratio)가 변하는 문제점이 발생한다.In the input buffer of the semiconductor integrated circuit, when the reference voltage or the input signal input is accompanied by noise, the voltage of the output signal becomes unstable, and the duty ratio (duty) is increased due to the rising or falling voltage level of the input signal. The problem of changing the ratio occurs.

본 발명에 따른 반도체 집적 회로의 입력 버퍼는 입력 신호의 변화에 대한 면역력(Immunuty)을 개선시키는데 목적이 있다.An input buffer of a semiconductor integrated circuit according to the present invention has an object to improve immunity against a change in an input signal.

본 발명의 다른 실시 예에 따른 입력 버퍼는 전류의 누설을 방지하는데 목적이 있다.An input buffer according to another embodiment of the present invention has an object to prevent leakage of current.

본 발명에 따른 반도체 집적 회로의 입력 버퍼는 제 1 노드와 출력 노드로 전류를 공급하기 위한 전류 공급부, 상기 제 1 노드와 상기 출력 노드에 연결되고, 입력 신호와 기준 전압을 비교하기 위한 차동 입력부, 및 상기 입력 신호의 입력단과 상기 제 1 노드 사이에 연결되어 상기 입력 신호를 상기 제 1 노드에 공급하기 위한 피드포워드부를 포함한다.An input buffer of a semiconductor integrated circuit according to the present invention includes a current supply unit for supplying current to a first node and an output node, a differential input unit connected to the first node and the output node, for comparing an input signal and a reference voltage, And a feedforward unit connected between an input terminal of the input signal and the first node to supply the input signal to the first node.

본 발명의 다른 실시 예에 따른 반도체 집적 회로의 입력 버퍼는 제 1 노드와 출력 노드로 전류를 공급하기 위한 전류 공급부, 상기 제 1 노드와 상기 출력 노드에 연결되고, 입력 신호와 기준 전압을 비교하기 위한 차동 입력부, 상기 입력 신호의 입력단과 연결되어 상기 입력 신호를 상기 제 1 노드에 공급하기 위한 피드포워드부, 및 인에이블 신호에 응답하여 상기 제 1 노드와 상기 피드포워드부를 접속 또는 차단하기 위한 스위칭부를 포함한다.An input buffer of a semiconductor integrated circuit according to another embodiment of the present invention is connected to a current supply unit for supplying current to a first node and an output node, connected to the first node and the output node, and comparing an input signal and a reference voltage. A differential input unit, a feed forward unit connected to an input terminal of the input signal for supplying the input signal to the first node, and a switch for connecting or disconnecting the first node and the feed forward unit in response to an enable signal Contains wealth.

본 발명에 따른 반도체 집적 회로의 입력 버퍼는 입력 신호의 변화에 따른 면역력(Immunity)을 개선시킴으로써, 보다 신뢰도 있는 회로를 구현할 있는 효과가 있다.The input buffer of the semiconductor integrated circuit according to the present invention has an effect of implementing a more reliable circuit by improving the immunity according to the change of the input signal.

본 발명의 다른 실시 예에 따른 입력 버퍼는 전류가 누설되는 경로를 단절시킴으로써, 상기 전류의 누설을 방지할 수 있는 효과가 있다.The input buffer according to another embodiment of the present invention has an effect of preventing the leakage of the current by breaking the path of the leakage current.

도 1은 본 발명에 따른 반도체 집적 회로의 입력 버퍼의 회로도이다.1 is a circuit diagram of an input buffer of a semiconductor integrated circuit according to the present invention.

일반적인 입력 버퍼는 서로 차동인 신호를 입력받고, 한쪽의 입력 단에는 기준 전압을 다른 입력단에는 입력 신호를 받아 들인다. 그러나, 상기 기준 전압과 상기 입력 신호가 입력될 때, 잡음을 동반할 경우, 출력 신호에 지대한 영향을 미친다. 본 발명에서는 입력 신호의 입력단과 상기 기준 전압을 입력받는 트랜지스터 소자의 드레인단 사이에 피드포워드부를 추가로 구현함으로써, 입력 신호가 잡음을 동반할 경우에도 안정적인 출력 신호를 출력하도록 하였다.A typical input buffer receives signals that are differential from each other, accepts a reference voltage at one input and an input signal at the other input. However, when the reference voltage and the input signal are input, the noise has a great effect on the output signal. In the present invention, a feed forward unit is additionally implemented between the input terminal of the input signal and the drain terminal of the transistor element receiving the reference voltage, thereby outputting a stable output signal even when the input signal is accompanied by noise.

도 1을 참조하면, 제 1 노드(N1)와 출력 노드(N3)로 전류를 공급하기 위한 전류 공급부(100), 상기 제 1 노드(N1)와 상기 출력 노드(N3)에 연결되고, 상기 입력 신호(IN)와 기준 전압(Vref)을 비교하기 위한 차동 입력부(200), 및 입력 신호(IN)의 입력단과 상기 제 1 노드(N1)가 연결되어, 상기 입력 신호(IN)를 상기 제 1 노드(N1)에 공급하기 위한 피드포워드부(300)를 포함한다.1, a current supply unit 100 for supplying current to a first node N1 and an output node N3, connected to the first node N1 and the output node N3, and the input The differential input unit 200 for comparing the signal IN and the reference voltage Vref, an input terminal of the input signal IN, and the first node N1 are connected to connect the input signal IN to the first signal. It includes a feed forward unit 300 for supplying to the node (N1).

여기서, 상기 제 1 노드(N1)는 상기 입력 신호(IN)와 같은 위상을 가진다.Here, the first node N1 has the same phase as the input signal IN.

상기 전류 공급부(100)와 상기 차동 입력부(200)는 일반적인 차동 증폭기 형태의 입력 버퍼이고, 여기에 피드포워드부(300)를 추가함으로써, 상기 입력 신 호(IN)가 잡음을 동반할 경우에도 출력 노드(N3)로의 전류 공급량과 상기 접지(VSS)단으로의 전류 배출량을 조절하여 출력 신호(OUTB)를 안정화시킨다.The current supply unit 100 and the differential input unit 200 are input buffers in the form of a general differential amplifier, and the feed forward unit 300 is added thereto so that the input signal IN is output even when accompanied by noise. The output signal OUTB is stabilized by controlling the amount of current supplied to the node N3 and the amount of current discharged to the ground VSS.

도 2는 도 1에 도시한 입력 버퍼의 회로도이다.FIG. 2 is a circuit diagram of the input buffer shown in FIG. 1.

도 2를 참조하면, 상기 반도체 집적 회로의 입력 버퍼는 전류 공급부(100), 차동 입력부(200), 및 피드포워드부(300)를 포함한다. 2, the input buffer of the semiconductor integrated circuit includes a current supply unit 100, a differential input unit 200, and a feed forward unit 300.

상기 전류 공급부(100)는 상기 제 1 노드(N1)의 전압 레벨에 따라 상기 출력 노드(N3)로 공급되는 전류의 양을 제어한다. 상기 전류 공급부(100)는 전류를 공급하는 풀업 전류원인 제 1 및 제 2 PMOS 트랜지스터(PM1,PM2)를 포함한다. 상기 제 1 PMOS 트랜지스터(PM1)는 서로 공통 연결된 게이트와 드레인, 및 전원(VDD)단과 연결된 소오스를 포함한다. 상기 제 2 PMOS 트랜지스터(PM2)는 상기 제 1 PMOS 트랜지스터(PM1)의 게이트와 연결된 게이트, 전원(VDD)단과 연결된 소오스, 및 출력 노드(N3)와 연결된 드레인을 포함한다. 상기 제 1 PMOS 트랜지스터(PM1)와 상기 제 2 PMOS 트랜지스터(PM2)는 동일한 사이즈를 가진 트랜지스터이다.The current supply unit 100 controls the amount of current supplied to the output node N3 according to the voltage level of the first node N1. The current supply unit 100 includes first and second PMOS transistors PM1 and PM2 which are pull-up current sources for supplying current. The first PMOS transistor PM1 includes a gate and a drain that are commonly connected to each other, and a source connected to the power supply VDD terminal. The second PMOS transistor PM2 includes a gate connected to the gate of the first PMOS transistor PM1, a source connected to the power supply VDD terminal, and a drain connected to the output node N3. The first PMOS transistor PM1 and the second PMOS transistor PM2 are transistors having the same size.

상기 전류 공급부(100)는 상기 제 1 노드(N1)의 전압 레벨에 따라 상기 제 1 PMOS 트랜지스터(PM1) 및 상기 제 2 PMOS 트랜지스터(PM2)의 턴온정도가 제어되어 상기 출력 노드(N3)로 공급되는 전류 량을 제어한다.The current supply unit 100 controls the degree of turn-on of the first PMOS transistor PM1 and the second PMOS transistor PM2 according to the voltage level of the first node N1 to supply the output node N3. Control the amount of current being

상기 차동 입력부(200)는 바이어스 전압(Vbias)에 의해 활성화 되고, 기준 전압(Vref)과 입력 신호(IN)의 전위 레벨을 비교하여 상기 출력 노드(N3)의 레벨을 제어한다. 상기 차동 입력부(200)는 입력 버퍼를 활성화 시키는 풀다운 전류원인 제 1 NMOS 트랜지스터(NM1), 상기 기준 전압(Vref)과 상기 입력 신호(IN)를 각각 입력 받는 제 2 및 제 3 NMOS 트랜지스터(NM2,NM3)를 포함한다. 상기 제 1 NMOS 트랜지스터(NM1)는 바이어스 전압(Vbias)을 입력받는 게이트, 제 2 노드(N2)와 연결된 드레인, 및 접지(VSS)단과 연결된 소오스를 포함한다. 상기 제 2 NMOS 트랜지스터(NM2)는 상기 기준 전압(Vref)을 입력받는 게이트, 상기 제 1 노드(N1)와 연결된 드레인, 및 상기 제 2 노드(N2)와 연결된 소오스를 포함한다. 상기 제 3 NMOS 트랜지스터(NM3)는 입력 신호(IN)를 입력받는 게이트, 상기 출력 노드(N3)와 연결된 드레인, 및 상기 제 2 노드(N2)와 연결된 소오스를 포함한다.The differential input unit 200 is activated by the bias voltage Vbias, and controls the level of the output node N3 by comparing the potential level of the reference voltage Vref with the input signal IN. The differential input unit 200 may include a first NMOS transistor NM1 that is a pull-down current source for activating an input buffer, a second and third NMOS transistor NM2 that receive the reference voltage Vref and the input signal IN, respectively. NM3). The first NMOS transistor NM1 includes a gate configured to receive a bias voltage Vbias, a drain connected to the second node N2, and a source connected to the ground VSS terminal. The second NMOS transistor NM2 includes a gate that receives the reference voltage Vref, a drain connected to the first node N1, and a source connected to the second node N2. The third NMOS transistor NM3 includes a gate configured to receive an input signal IN, a drain connected to the output node N3, and a source connected to the second node N2.

바이어스 전압(Vbias)을 입력받는 상기 제 1 NMOS 트랜지스터(NM1)는 항상 턴온 상태이므로 접지(VSS)단으로의 전류를 배출하는 전류 원(Current Source)으로서의 동작을 수행한다. 여기서, 바이어스 전압(Vbias)이란 트랜지스터를 사용하는 정전압 회로에서 정상 동작하게끔 외부에서 가해주는 전압을 말한다.Since the first NMOS transistor NM1 receiving the bias voltage Vbias is always turned on, the first NMOS transistor NM1 performs an operation as a current source for discharging current to the ground VSS terminal. Here, the bias voltage Vbias refers to a voltage applied externally to operate normally in a constant voltage circuit using a transistor.

상기 차동 입력부(200)는 상기 입력 신호(IN)가 상기 기준 전압(Vref)보다 전위 레벨이 높다면, 상기 출력 노드(N3)의 전위 레벨은 하강하고, 상기 입력 신호(IN)가 상기 기준 전압(Vref)보다 전위 레벨이 낮다면, 상기 출력 노드(N3)의 전위 레벨은 상승한다.When the input signal IN is higher than the reference voltage Vref, the differential input unit 200 lowers the potential level of the output node N3, and the input signal IN is the reference voltage. If the potential level is lower than Vref, the potential level of the output node N3 rises.

상기 피드포워드부(300)는 상기 입력 신호(IN)의 입력단과 상기 제 1 노드(N1)의 사이에 연결된 신호선 또는 미세한 저항이다. 상기 피드포워드부(300)는 상기 입력 신호(IN)를 상기 제 1 노드(N1)에 공급함으로써, 상기 입력 신호(IN)가 전위 레벨이 바뀌더라도, 상기 제 1 노드(N1)의 전위 레벨에 따라 상기 출력 노드(N3)에 공급되는 전류의 양과 상기 입력 신호(IN)에 의해 배출되는 전류의 양을 제어할 수 있도록 한다.The feed forward unit 300 is a signal line or a minute resistor connected between the input terminal of the input signal IN and the first node N1. The feedforward unit 300 supplies the input signal IN to the first node N1, so that the input signal IN is at the potential level of the first node N1 even if the potential level is changed. Accordingly, it is possible to control the amount of current supplied to the output node N3 and the amount of current discharged by the input signal IN.

보다 구체적으로 설명하면, 반도체 집적 회로의 입력 버퍼에서는 기준 전압(Vref)을 기준으로 스윙(Swing)하는 상기 입력 신호(IN)의 전압이 상하 동일한 비율을 가질 때, 즉 듀티 비가(Duty ratio)가 50%가 될 때, 버퍼동작에서의 가장 이상적인 기준 전압(Vref)이라 칭할 수 있다. 이때, 가장 안정적인 출력 노드(N1)의 전압 즉, 출력 신호(OUTB)를 생성할 수 있다.More specifically, in the input buffer of the semiconductor integrated circuit, when the voltage of the input signal IN swinging with respect to the reference voltage Vref has the same ratio up and down, that is, the duty ratio is When it reaches 50%, it may be referred to as the ideal reference voltage Vref in the buffer operation. In this case, the voltage of the most stable output node N1, that is, the output signal OUTB may be generated.

상기 입력 신호(IN)가 잡음을 동반하여, 입력 신호(IN)의 전압이 상승하면, 상기 제 3 NMOS 트랜지스터(NM3)는 턴온정도가 커져, 상기 제 3 NMOS 트랜지스터(NM3)의 전류의 양을 일시적으로 증가시킨다. 상기 제 1 노드(N1)의 전압은 상승하고, 상기 제 2 PMOS 트랜지스터(PM2)의 턴온정도는 작아진다. 상기 제 2 PMOS 트랜지스터(PM2)의 채널 저항은 커지게 되어, 상기 출력 노드(N3)로 공급되는 전류의 양은 일시적으로 감소시켜, 잡음이 동반되기 이전의 상태로 복구한다. When the input signal IN is noisy and the voltage of the input signal IN increases, the third NMOS transistor NM3 is turned on to increase the amount of current of the third NMOS transistor NM3. Increase temporarily. The voltage of the first node N1 increases, and the turn-on degree of the second PMOS transistor PM2 decreases. The channel resistance of the second PMOS transistor PM2 becomes large, and the amount of current supplied to the output node N3 is temporarily reduced to restore the state before accompanied by noise.

반대의 경우로 상기 입력 신호(IN)의 전압이 하강하면, 상기 제 3 NMOS 트랜지스터(NM3)는 턴온정도가 작아져, 상기 제 3 NMOS 트랜지스터(NM3)의 전류의 양을 일시적으로 감소시킨다. 상기 제 1 노드(N1)의 전압은 하강하고, 상기 제 2 PMOS 트랜지스터(PM2)의 턴온정도는 커지게 된다. 따라서 상기 제 2 PMOS 트랜지스터(PM2)의 채널 저항은 작아지게 되어, 상기 출력 노드(N3)로 공급하는 전류의 양을 일시적으로 증가시켜 잡음이 동반되기 이전의 상태로 복구한다. On the contrary, when the voltage of the input signal IN decreases, the third NMOS transistor NM3 has a low turn-on degree, thereby temporarily reducing the amount of current in the third NMOS transistor NM3. The voltage of the first node N1 drops and the turn-on of the second PMOS transistor PM2 becomes large. Therefore, the channel resistance of the second PMOS transistor PM2 becomes small, and temporarily increases the amount of current supplied to the output node N3 to restore to a state before noise is accompanied.

즉, 본 발명에 따른 입력 버퍼는 상기 입력 신호(IN)가 잡음을 동반하여 상기 입력 신호(IN)의 전압이 상승하면, 상기 출력 노드(N3)로 공급되는 전류의 양을 일시적으로 감소시키고, 상기 제 3 NMOS 트랜지스터(NM3)를 통해 접지(VSS)단으로 배출되는 전류의 양을 일시적으로 증가시켜 잡음이 동반되기 이전의 상태로 복구시킬 수 있다.That is, the input buffer according to the present invention temporarily reduces the amount of current supplied to the output node N3 when the voltage of the input signal IN increases due to noise of the input signal IN, The amount of current discharged to the ground VSS terminal through the third NMOS transistor NM3 may be temporarily increased to restore a state before noise is accompanied.

반대로, 상기 입력 신호(IN)의 전압이 하강하면, 상기 출력 노드(N3)로 공급되는 전류의 양을 일시적으로 증가시키고, 상기 제 3 NMOS 트랜지스터(NM3)를 통해 접지(VSS)단으로 배출되는 전류의 양을 일시적으로 감소시켜 잡음이 동반되기 이전의 상태로 복구 시킬 수 있다.On the contrary, when the voltage of the input signal IN decreases, the amount of current supplied to the output node N3 is temporarily increased and discharged to the ground VSS terminal through the third NMOS transistor NM3. The amount of current can be temporarily reduced to restore the state prior to the accompanying noise.

본 발명에 따른 입력 버퍼는 상기 기준 전압(Vref)을 입력받는 제 2 NMOS 트랜지스터(NM2)가 출력 신호(OUTB)에 아무런 영향을 미치지 않으므로, 상기 제 2 NMOS 트랜지스터(NM2)를 제거하여 사용하여도 무관하다. 그러나, 상기 제 2 NMOS 트랜지스터(NM2)를 제거하면, 상기 출력 신호(OUTB)는 안정화 시킬 수 있으나, 상기 입력 신호(IN)의 전압 변동 폭이 작은 경우, 이를 감지 못하는 단점이 있으므로 저전력의 경우 적용하기가 어렵다.In the input buffer according to the present invention, since the second NMOS transistor NM2 receiving the reference voltage Vref has no influence on the output signal OUTB, the second NMOS transistor NM2 may be removed and used. Irrelevant However, if the second NMOS transistor NM2 is removed, the output signal OUTB can be stabilized. However, when the voltage fluctuation range of the input signal IN is small, it cannot be detected. Difficult to do

도 3은 반도체 집적 회로의 다른 실시 예에 따른 입력 버퍼의 회로도이다.3 is a circuit diagram of an input buffer according to another embodiment of a semiconductor integrated circuit.

반도체 집적 회로의 다른 실시 예에 따른 입력 버퍼는 도 2에 도시한 입력 버퍼를 사용하지 않을 경우, 전류 공급부(100)로부터 제 1 노드(N1)를 경유하여 입력단으로 전류가 누설되는 현상이 발생할 수 있기 때문에 이를 방지하기 위하여, 본 발명에서는 도 2에 도시한 입력 버퍼와 동일한 회로를 구비하고, 상기 피드포워드부(300)와 제 1 노드(N1) 사이에 스위칭부(400)를 추가로 구비함으로써, 본 발명에 따른 입력 버퍼를 사용하지 않는 경우, 상기 제 1 노드(N1)와 상기 피드포워드 부(300)를 차단시켜 전류 누설을 방지할 수 있는 회로를 구현하였다.According to another embodiment of the semiconductor integrated circuit, when the input buffer shown in FIG. 2 is not used, current may leak from the current supply unit 100 to the input terminal via the first node N1. In order to prevent this problem, the present invention includes the same circuit as the input buffer shown in FIG. 2, and further includes a switching unit 400 between the feedforward unit 300 and the first node N1. When the input buffer according to the present invention is not used, a circuit capable of preventing a current leakage by blocking the first node N1 and the feed forward unit 300 is implemented.

도 3을 참조하면, 본 발명의 다른 실시 예에 따른 입력 버퍼는 도 2에 도시한 입력 버퍼와 동일한 구성을 가지며, 상기 입력 버퍼의 활성화 여부를 제어하기 위해 바이어스 전압(Vbias)을 대신하여 인에이블 신호(EN)를 사용하였다. 또한, 상기 인에이블 신호(EN)에 응답하여 상기 제 1 노드(N1)와 상기 피드포워드부(300)를 접속 또는 차단하기 위한 스위칭부(400)를 추가로 구비하였다.Referring to FIG. 3, an input buffer according to another embodiment of the present invention has the same configuration as the input buffer shown in FIG. 2, and is enabled instead of the bias voltage Vbias to control whether the input buffer is activated. Signal EN was used. In addition, the switching unit 400 is further provided to connect or disconnect the first node N1 and the feed forward unit 300 in response to the enable signal EN.

본 발명에 따른 입력 버퍼는 제 1 노드(N1)와 출력 노드(N3)로 전류를 공급하기 위한 전류 공급부(100), 상기 제 1 노드(N1)와 상기 출력 노드(N3)에 연결되고, 입력 신호(IN)와 기준 전압(Vref)을 비교하기 위한 차동 입력부(200), 상기 입력 신호(IN)의 입력단과 연결되어 상기 입력 신호(IN)를 상기 제 1 노드(N1)에 공급하기 위한 피드포워드부(300), 및 인에이블 신호(EN)에 응답하여 상기 제 1 노드(N1)와 상기 피드포워드부(300)를 접속 또는 차단하기 위한 스위칭부(400)를 포함한다. 상기 차동 입력부(200)는 상기 인에이블 신호(EN)에 응답하여 상기 입력 버퍼의 활성화 여부를 제어하는 활성화부(210), 및 상기 기준 전압(Vref)과 상기 입력 신호(IN)를 입력받는 입력부(220)를 포함한다. The input buffer according to the present invention is connected to a current supply unit 100 for supplying current to the first node N1 and the output node N3, the first node N1 and the output node N3, and an input. A differential input unit 200 for comparing the signal IN and the reference voltage Vref, and a feed connected to an input terminal of the input signal IN to supply the input signal IN to the first node N1. A forwarding unit 300 and a switching unit 400 for connecting or disconnecting the first node N1 and the feedforward unit 300 in response to the enable signal EN. The differential input unit 200 may include an activation unit 210 for controlling whether the input buffer is activated in response to the enable signal EN, and an input unit configured to receive the reference voltage Vref and the input signal IN. 220.

상기 전류 공급부(100), 차동 입력부(200), 및 피드포워드부(300)는 도 2에 도시한 입력 버퍼와 동일한 구성을 가지므로 자세한 설명은 배제하기로 한다. 그러나, 도 2에 도시한 입력 버퍼는 상기 입력 버퍼를 활성화 시키기 위한 신호로서 바이어스 전압(Vbias)을 사용하였지만, 도 3에 도시한 입력 버퍼는 상기 입력 버퍼의 활성화 여부를 제어하기 위하여 인에이블 신호(EN)를 사용한다.Since the current supply unit 100, the differential input unit 200, and the feed forward unit 300 have the same configuration as the input buffer shown in FIG. 2, a detailed description thereof will be omitted. However, although the input buffer shown in FIG. 2 uses a bias voltage Vbias as a signal for activating the input buffer, the input buffer shown in FIG. 3 uses an enable signal to control whether the input buffer is activated. EN).

상기 입력 버퍼는 인에이블 신호(EN)가 하이 레벨을 가질 때, 활성화되고, 상기 인에이블 신호(EN)가 로우 레벨을 가질 때, 비활성화 된다.The input buffer is activated when the enable signal EN has a high level, and is deactivated when the enable signal EN has a low level.

상기 스위칭부(400)는 인에이블 신호(EN)에 따라 제 1 노드(N1)와 상기 피드포워드부(300)를 접속 또는 차단시키기 위한 패스게이트(TP)를 구비한다. 상기 인에이블 신호(EN)가 인에이블 되면, 상기 입력 버퍼가 활성화 되고, 상기 패스 게이트(TP) 또한 턴온되어 상기 제 1 노드(N1)와 상기 피드포워드부(300)를 접속시킨다. 따라서, 도 2에 도시한 입력 버퍼와 같은 동작을 수행하게 된다.The switching unit 400 includes a passgate TP for connecting or disconnecting the first node N1 and the feedforward unit 300 according to the enable signal EN. When the enable signal EN is enabled, the input buffer is activated, and the pass gate TP is also turned on to connect the first node N1 and the feed forward unit 300. Therefore, the same operation as that of the input buffer shown in FIG. 2 is performed.

상기 인에이블 신호(EN)가 디스에이블 되면, 상기 스위칭부(400)는 상기 제 1 노드(N1)와 상기 피드포워드부(300)를 차단시킴으로써, 상기 입력 신호(IN)의 입력단을 통해 누설되는 전류를 차단시킬 수 있다.When the enable signal EN is disabled, the switching unit 400 blocks the first node N1 and the feed forward unit 300 to leak through the input terminal of the input signal IN. Can cut off the current.

본 발명에 따른 입력 버퍼는 도 1 및 도 2에 도시한 바와 같이 상기 입력 신호(IN)의 입력단과 상기 제 1 노드(N1)를 연결함으로써, 상기 입력 신호(IN)의 변화에도 안정한 출력 신호(OUTB)를 출력할 수 있다. As shown in FIGS. 1 and 2, the input buffer according to the present invention connects an input terminal of the input signal IN and the first node N1 to thereby output an stable output signal even when the input signal IN changes. OUTB) can be output.

본 발명에 따른 입력 버퍼는 도 3과 같이 상기 입력 버퍼를 사용하지 않는 경우, 상기 제 1 노드(N1)와 상기 피드포워드부(300)를 차단시킴으로써, 전류 누설을 방지할 수 있다.When the input buffer according to the present invention does not use the input buffer as shown in FIG. 3, current leakage can be prevented by blocking the first node N1 and the feed forward unit 300.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위 에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all respects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 본 발명에 따른 입력 버퍼의 블록도,1 is a block diagram of an input buffer according to the present invention;

도 2는 도 1에 도시한 입력 버퍼의 회로도, 및FIG. 2 is a circuit diagram of the input buffer shown in FIG. 1, and

도 3은 본 발명의 다른 실시 예에 따른 입력 버퍼의 회로도이다.3 is a circuit diagram of an input buffer according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 전류 공급부 200 : 차동 입력부100: current supply unit 200: differential input unit

300 : 피드포워드부 400 : 스위칭부300: feed forward unit 400: switching unit

Claims (8)

삭제delete 삭제delete 삭제delete 제 1 노드와 출력 노드로 전류를 공급하기 위한 전류 공급부,A current supply unit for supplying current to the first node and the output node, 상기 제 1 노드와 상기 출력 노드에 연결되고, 입력 신호와 기준 전압을 비교하기 위한 차동 입력부,A differential input unit connected to the first node and the output node and configured to compare an input signal with a reference voltage; 상기 입력 신호의 입력단과 연결되어 상기 입력 신호를 상기 제 1 노드에 공급하기 위한 피드포워드부, 및A feed forward unit connected to an input terminal of the input signal to supply the input signal to the first node, and 인에이블 신호에 응답하여 상기 제 1 노드와 상기 피드포워드부를 접속 또는 차단하기 위한 스위칭부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 입력 버퍼.And a switching unit for connecting or disconnecting the first node and the feedforward unit in response to an enable signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 피드포워드부는,The feed forward unit, 신호선인 것을 특징으로 하는 반도체 집적 회로의 입력 버퍼.An input buffer of a semiconductor integrated circuit, which is a signal line. 제 4 항에 있어서,The method of claim 4, wherein 상기 피드포워드부는,The feed forward unit, 저항인 것을 특징으로 하는 반도체 집적 회로의 입력 버퍼.An input buffer of a semiconductor integrated circuit, characterized in that it is a resistor. 제 4 항에 있어서,The method of claim 4, wherein 상기 차동 입력부는,The differential input unit, 상기 인에이블 신호에 응답하여 입력 버퍼의 활성화 여부를 제어하는 활성화부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 입력 버퍼.And an activation unit for controlling whether the input buffer is activated in response to the enable signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 스위칭부는,The switching unit, 상기 인에이블 신호가 활성화 되면, 상기 제 1 노드와 상기 피드포워드부를 접속시키고,When the enable signal is activated, the first node and the feed forward unit are connected, 상기 인에이블 신호가 비활성화 되면, 상기 제 1 노드와 상기 피드포워드부를 차단시키는 것을 특징으로 하는 반도체 집적 회로의 입력 버퍼.And when the enable signal is inactivated, blocking the first node and the feedforward unit.
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