KR100920047B1 - Vertical transistor and method of forming the same - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 150000004767 nitrides Chemical class 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
Abstract
본 발명은 엔모스(NMOS)의 이동도를 향상시켜 동작 속도를 개선할 수 있는 수직형 트랜지스터 및 그의 형성방법을 개시한다. 개시된 본 발명에 따른 수직형 트랜지스터는, 표면 상에 필라(Pillar)형 액티브 패턴을 갖는 반도체 기판; 상기 필라형 액티브 패턴의 수직 방향으로 인장 응력이 인가되도록, 상기 필라형 액티브 패턴의 측벽에 형성된 인장막; 상기 필라형 액티브 패턴 하부의 반도체 기판 내에 형성된 제1접합 영역; 상기 인장막을 포함한 상기 필라형 액티브 패턴의 측벽에 상기 제1접합 영역과 콘택하도록 형성된 게이트; 및 상기 필라형 액티브 패턴 및 그에 인접한 인장막 부분 상에 상기 게이트와 콘택하도록 형성된 제2접합 영역;을 포함한다.The present invention discloses a vertical transistor and a method of forming the same which can improve the operation speed by improving the mobility of NMOS. According to an aspect of the present invention, there is provided a vertical transistor comprising: a semiconductor substrate having a pillar-type active pattern on a surface thereof; A tensile film formed on sidewalls of the pillar-type active pattern such that tensile stress is applied in a vertical direction of the pillar-type active pattern; A first junction region formed in the semiconductor substrate under the pillar-type active pattern; A gate formed to contact the first junction region on a sidewall of the pillar-type active pattern including the tensile layer; And a second junction region formed to contact the gate on the pillar-shaped active pattern and a portion of the tensile layer adjacent thereto.
Description
본 발명은 수직형 트랜지스터 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 엔모스(NMOS)의 이동도를 향상시켜 동작 속도를 개선할 수 있는 수직형 트랜지스터 및 그의 형성방법에 관한 것이다. The present invention relates to a vertical transistor and a method of forming the same, and more particularly, to a vertical transistor and a method of forming the same that can improve the operating speed by improving the mobility of the NMOS (NMOS).
일반적으로, 반도체 소자 내에 트랜지스터를 형성하는 방법에는 다양한 기술이 사용되고 있는데, 최근에는 실리콘 기판 상에 산화막을 입혀 전계 효과를 내도록 하는 모스형 전계 효과 트랜지스터(MOS FET : Metal Oxide Semiconductor Field Effect Transistor)를 많이 사용하고 있다. 상기 모스형 트랜지스터는 셀 영역과 주변회로 영역으로 구분된 반도체 기판의 각 영역 상에 형성되며, 게이트 절연막과 게이트 도전막의 적층 구조를 포함한다. 상기 게이트 도전막은 통상 폴리실리콘막, 또는, 폴리실리콘막과 금속계막의 적층막으로 이루어진다.In general, a variety of techniques are used to form a transistor in a semiconductor device. Recently, many metal oxide semiconductor field effect transistors (MOS FETs) have an oxide film coated on a silicon substrate to produce an electric field effect. I use it. The MOS transistor is formed on each region of a semiconductor substrate divided into a cell region and a peripheral circuit region, and includes a stacked structure of a gate insulating film and a gate conductive film. The gate conductive film is usually made of a polysilicon film or a laminated film of a polysilicon film and a metal-based film.
한편, 반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라, 근래의 반도체 산업은 반도체 소자의 집적도를 향상시키며, 동작 속도 및 수율을 증가시키는 방향으로 나아가게 되었다.On the other hand, as the design rule of the semiconductor device is reduced, the semiconductor industry in recent years has moved toward improving the integration degree of the semiconductor device and increasing the operation speed and yield.
이에, 기존의 트랜지스터가 갖는 반도체 소자의 집적도 및 커런트(Current) 측면에서의 한계를 극복하기 위해 수직형 트랜지스터(Vertical Transister)가 제안된 바 있다.Accordingly, a vertical transistor has been proposed to overcome the limitations in terms of the degree of integration and current of the semiconductor device of the conventional transistor.
상기 수직형 트랜지스터는 기존의 트랜지스터가 게이트와 게이트 양측의 기판 내에 형성된 소오스/드레인 영역으로 구성되어 수평 방향의 채널(Channel Length)이 형성되었던 것과 달리, 게이트와 상기 게이트의 상하 방향으로 형성된 소오스/드레인 영역으로 구성되어 수직 방향의 채널이 형성된다. The vertical transistor has a source / drain formed in the vertical direction of the gate and the gate, unlike a conventional transistor composed of a source / drain region formed in the gate and the substrate on both sides of the gate. It consists of an area to form a channel in the vertical direction.
자세하게, 반도체 기판의 주면(main surface)에 대하여 수직으로 연장되는 활성 필라(Pillar)를 형성하고, 상기 활성 필라의 주위에 상기 활성 필라를 감싸도록 환형 게이트를 형성하며, 상기 환형 게이트를 중심으로 하여 상기 활성 필라의 상하에 소오스 영역 및 드레인 영역을 형성함으로써 반도체 기판의 주면에 대하여 수직형 채널을 갖는 수직형 트랜지스터가 형성된다. In detail, an active pillar extending perpendicular to the main surface of the semiconductor substrate is formed, and an annular gate is formed around the active pillar to surround the active pillar, and the center of the annular gate By forming a source region and a drain region above and below the active pillar, a vertical transistor having a vertical channel with respect to a main surface of the semiconductor substrate is formed.
이러한 수직형 트랜지스터는 반도체 소자의 커런트가 증가될 뿐 아니라 셀 사이즈가 감소되어 고집적 소자에 적용하기 유리하다는 장점이 있다.Such vertical transistors have advantages in that the current of the semiconductor device is increased as well as the cell size is reduced, which is advantageous to be applied to the highly integrated device.
그러나, 전술한 종래의 수직형 트랜지스터의 경우에는 상기 게이트가 상기 수직형 채널을 감싸도록 형성되기 때문에, 캐패시턴스(Capacitance)가 증가되는 문제를 피할 수 없으며, 상기 캐패시턴스가 증가되면 인버터(Inverter) 속도를 개선하는 데에 한계가 있다. 특히, 폴리실리콘막의 공핍률이 상대적으로 큰 엔모스의 경우에는 이러한 캐패시턴스 및 인버터 속도에 더욱 취약하므로, 동작 속도가 저하된다.However, in the case of the conventional vertical transistor described above, since the gate is formed to surround the vertical channel, a problem of increasing capacitance cannot be avoided, and if the capacitance is increased, the inverter speed is increased. There is a limit to improvement. In particular, in the case of NMOS having a relatively large depletion rate of the polysilicon film, the NMOS is more susceptible to such capacitance and inverter speed, and thus the operation speed is lowered.
본 발명은 엔모스(NMOS)의 이동도를 향상시킬 수 있는 수직형 트랜지스터 및 그의 형성방법을 제공한다.The present invention provides a vertical transistor capable of improving mobility of NMOS and a method of forming the same.
또한, 본 발명은 동작 속도를 개선할 수 있는 수직형 트랜지스터 및 그의 형성방법을 제공한다.In addition, the present invention provides a vertical transistor and a method of forming the same which can improve the operation speed.
본 발명의 실시예에 따른 수직형 트랜지스터는, 표면 상에 필라(Pillar)형 액티브 패턴을 갖는 반도체 기판; 상기 필라형 액티브 패턴의 수직 방향으로 인장 응력이 인가되도록, 상기 필라형 액티브 패턴의 측벽에 형성된 인장막; 상기 필라형 액티브 패턴 하부의 반도체 기판 내에 형성된 제1접합 영역; 상기 인장막을 포함한 상기 필라형 액티브 패턴의 측벽에 상기 제1접합 영역과 콘택하도록 형성된 게이트; 및 상기 필라형 액티브 패턴 및 그에 인접한 인장막 부분 상에 상기 게이트와 콘택하도록 형성된 제2접합 영역;을 포함한다.A vertical transistor according to an embodiment of the present invention, a semiconductor substrate having a pillar-type active pattern on the surface; A tensile film formed on sidewalls of the pillar-type active pattern such that tensile stress is applied in a vertical direction of the pillar-type active pattern; A first junction region formed in the semiconductor substrate under the pillar-type active pattern; A gate formed to contact the first junction region on a sidewall of the pillar-type active pattern including the tensile layer; And a second junction region formed to contact the gate on the pillar-shaped active pattern and a portion of the tensile layer adjacent thereto.
상기 인장막은 SiGe막을 포함한다.The tensile film includes a SiGe film.
상기 제1접합 영역 및 상기 제2접합 영역은 N형 이온주입층으로 형성된다.The first junction region and the second junction region are formed of an N-type ion implantation layer.
상기 제1접합 영역은 상기 필라형 액티브 패턴 하부를 포함한 상기 필라형 액티브 패턴 사이의 반도체 기판 표면 내에 라인 타입으로 형성된다.The first junction region is formed in a line type within a semiconductor substrate surface between the pillar-type active patterns including the pillar-type active pattern.
상기 제2접합 영역은 도핑된 에피 실리콘층으로 이루어진다.The second junction region consists of a doped epi silicon layer.
상기 인장막과 게이트 및 제2접합 영역이 형성된 필라형 액티브 패턴 사이를 매립하도록 형성된 절연막을 더 포함한다.The semiconductor device may further include an insulating layer formed to fill the pillar-type active pattern in which the tensile layer, the gate, and the second junction region are formed.
상기 절연막은 상기 게이트의 측벽에 형성된 제1절연막과 상기 제1절연막 상에 상기 필라형 액티브 패턴 사이를 매립하도록 형성된 제2절연막을 포함한다.The insulating layer may include a first insulating layer formed on the sidewall of the gate and a second insulating layer formed to fill the pillar-type active pattern on the first insulating layer.
상기 제1절연막은 질화막을 포함하고, 상기 제2절연막은 산화막을 포함한다.The first insulating film includes a nitride film and the second insulating film includes an oxide film.
본 발명의 실시예에 따른 수직형 트랜지스터의 형성방법은, 반도체 기판의 표면에 필라형 액티브 패턴을 형성하는 단계; 상기 필라형 액티브 패턴의 수직 방향으로 인장 응력이 인가되도록, 상기 필라형 액티브 패턴 하단부의 측벽에 인장막을 형성하는 단계; 상기 인장막이 형성된 필라형 액티브 패턴 하부의 반도체 기판 부분 내에 제1접합 영역을 형성하는 단계; 상기 인장막이 형성되지 않은 필라형 액티브 패턴의 상단부를 제거하는 단계; 상기 인장막을 포함한 상기 필라형 액티브 패턴의 측벽에 상기 제1접합 영역과 콘택하도록 게이트를 형성하는 단계; 및 상기 필라형 액티브 패턴 및 그에 인접한 인장막 부분 상에 상기 게이트와 콘택하도록 제2접합 영역을 형성하는 단계;를 포함한다.A method of forming a vertical transistor according to an embodiment of the present invention includes forming a pillar-type active pattern on a surface of a semiconductor substrate; Forming a tensile film on sidewalls of the lower end of the pillar-type active pattern such that tensile stress is applied in a vertical direction of the pillar-type active pattern; Forming a first junction region in a portion of the semiconductor substrate under the pillar-shaped active pattern on which the tensile film is formed; Removing an upper end of the pillar-type active pattern in which the tensile film is not formed; Forming a gate on the sidewall of the pillar-type active pattern including the tensile layer to contact the first junction region; And forming a second junction region on the pillar-shaped active pattern and a portion of the tensile layer adjacent thereto to contact the gate.
상기 필라형 액티브 패턴을 형성하는 단계는, 반도체 기판을 비등방성 식각하는 단계; 상기 비등방성 식각된 부분의 측벽에 스페이서를 형성하는 단계; 및 상기 스페이서에 의해 노출된 반도체 기판 부분을 등방성 식각하는 단계;를 포함한다.The forming of the pillar-type active pattern may include anisotropically etching the semiconductor substrate; Forming a spacer on sidewalls of the anisotropic etched portion; And isotropically etching the portion of the semiconductor substrate exposed by the spacer.
상기 인장막을 형성하는 단계는, 상기 필라형 액티브 패턴 사이의 공간을 매립하도록 인장막을 형성하는 단계; 및 상기 인장막이 상기 필라형 액티브 패턴 하단부의 측벽에만 잔류되도록 식각하는 단계;를 포함한다.The forming of the tensile film may include forming a tensile film to fill a space between the pillar-shaped active patterns; And etching the tensile film such that the tensile film remains only on sidewalls of the lower end of the pillar-type active pattern.
상기 필라형 액티브 패턴 사이의 공간을 매립하도록 상기 인장막을 형성하는 단계는, 상기 필라형 액티브 패턴 사이의 공간을 매립하도록 에피층을 성장시켜 수행한다.The forming of the tensile layer to fill the space between the pillar-shaped active patterns may be performed by growing an epi layer to fill the space between the pillar-shaped active patterns.
상기 에피층은 Si1 - xGex막(0.1≤x≤0.5)을 포함한다.The epi layer comprises a Si 1 - x Ge x film (0.1 ≦ x ≦ 0.5).
상기 에피층은 SEG(Selective Epitaxial Growth) 공정을 통해 성장시킨다.The epitaxial layer is grown through a selective epitaxial growth (SEG) process.
상기 SEG 공정은 Cl2SiH2, GeH4, H2 및 HCl을 사용하여 수행한다.The SEG process is performed using Cl 2 SiH 2 , GeH 4 , H 2 and HCl.
상기 SEG 공정은 500∼1000℃의 온도 및 50∼500Pa의 압력 조건으로 수행한다.The SEG process is carried out at a temperature of 500 ~ 1000 ℃ and pressure conditions of 50 ~ 500Pa.
상기 인장막을 식각하는 단계는, 상기 인장막 및 그 아래의 반도체 기판 부분을 비등방성 식각하는 단계; 및 상기 비등방성 식각된 인장막 및 그 아래의 반도체 기판 부분의 폭이 넓어지도록 등방성 식각하는 단계;를 포함한다.Etching the tensile film may include anisotropically etching the tensile film and a portion of the semiconductor substrate thereunder; And isotropically etching the widened width of the anisotropically etched tensile film and a portion of the semiconductor substrate thereunder.
상기 제1접합 영역은 상기 필라형 액티브 패턴 하부의 반도체 기판 내에 N형 불순물을 이온주입하여 형성한다.The first junction region is formed by ion implanting N-type impurities into a semiconductor substrate under the pillar-type active pattern.
상기 N형 불순물의 이온주입은 경사 이온주입 방식으로 수행한다.Ion implantation of the N-type impurity is performed by gradient ion implantation.
상기 제1접합 영역은 상기 필라형 액티브 패턴 하부를 포함한 상기 필라형 액티브 패턴 사이의 반도체 기판 표면 내에 라인 타입으로 형성한다.The first junction region is formed in a line type within a surface of a semiconductor substrate between the pillar-type active patterns including the pillar-type active pattern.
상기 게이트를 형성하는 단계 후, 그리고, 상기 제2접합 영역을 형성하는 단계 전, 상기 게이트의 측벽에 제1절연막을 형성하는 단계; 상기 제1절연막 상에 상기 필라형 액티브 패턴 사이를 매립하도록 제2절연막을 형성하는 단계; 및 상기 제 2절연막의 표면을 평탄화하는 단계;를 더 포함한다.Forming a first insulating film on sidewalls of the gate after forming the gate and before forming the second junction region; Forming a second insulating layer on the first insulating layer to fill the pillar type active pattern; And planarizing a surface of the second insulating layer.
상기 제1절연막은 질화막을 포함하며, 상기 제2절연막은 산화막을 포함한다.The first insulating film includes a nitride film and the second insulating film includes an oxide film.
상기 제2접합 영역은 N형 불순물이 도핑된 에피 실리콘층으로 형성한다.The second junction region is formed of an epitaxial silicon layer doped with N-type impurities.
상기 제2접합 영역을 형성하는 단계는, 상기 게이트가 형성된 필라형 액티브 패턴 및 상기 필라형 액티브 패턴 사이를 매립하도록 표면이 평탄화된 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 필라형 액티브 패턴 및 그에 인접한 인장막 부분을 노출시키는 단계; 상기 노출된 필라형 액티브 패턴 및 그에 인접한 인장막 상에 에피 실리콘층을 성장시키는 단계; 및 상기 에피 실리콘층 내에 N형 불순물을 이온주입하는 단계;를 포함한다.The forming of the second junction region may include forming an insulating film having a planarized surface so as to fill a gap between the pillar-shaped active pattern and the pillar-shaped active pattern; Etching the insulating film to expose the pillar-type active pattern and a portion of the tensile film adjacent thereto; Growing an epi silicon layer on the exposed pillar-shaped active pattern and the tensile film adjacent thereto; And ion implanting N-type impurities into the epi silicon layer.
상기 에피 실리콘층은 SEG 공정으로 성장시킨다.The epi silicon layer is grown by the SEG process.
본 발명은 수직형 트랜지스터의 형성시 채널 영역을 감싸도록 SiGe막을 형성함으로써, 상기 채널 영역의 반도체 기판 부분에 수직 방향, 즉, 채널 길이 방향으로 인장 응력을 가할 수 있다.According to the present invention, a SiGe film is formed to surround a channel region when a vertical transistor is formed, and thus a tensile stress may be applied to a portion of the semiconductor substrate of the channel region in a vertical direction, that is, in a channel length direction.
따라서, 본 발명은 엔모스(NMOS)의 이동도를 개선하여 캐패시턴스(Capacitance)가 증가되는 문제를 해결할 수 있으며, 이를 통해, 반도체 소자의 인버터(Inverter) 속도 및 동작 속도를 향상시킬 수 있다.Accordingly, the present invention can solve the problem of increasing capacitance by improving mobility of NMOS, thereby improving the inverter speed and the operating speed of the semiconductor device.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a vertical transistor according to an exemplary embodiment of the present invention.
도 1을 참조하면, 반도체 기판(100)의 표면 상에 필라형 액티브 패턴(P)이 형성되어 있으며, 상기 필라형 액티브 패턴(P)의 측벽에 인장막(108a)이 형성되어 있다. 상기 인장막(108a)은 에피층, 바람직하게, SiGe막을 포함하는 에피층으로 이루어져 있으며, 상기 필라형 액티브 패턴(P)의 측벽을 감싸도록 형성되어 있다. Referring to FIG. 1, a pillar-type active pattern P is formed on a surface of a
상기 SiGe막은 Si에 비해 격자 상수가 크기 때문에, 상기 SiGe막으로 이루어진 인장막에 의해 Si으로 이루어진 반도체 기판의 채널 영역에 수직 방향, 즉, 채널 길이 방향으로 인장 응력이 인가된다. Since the SiGe film has a larger lattice constant than Si, a tensile stress is applied to the channel region of the semiconductor substrate made of Si by the tensile film made of the SiGe film, that is, in the channel length direction.
상기 인장막(108a)이 형성된 필라형 액티브 패턴(P) 하부의 반도체 기판(100) 내에 제1접합 영역(110)이 형성되어 있고, 상기 인장막(108a)을 포함한 상기 필라형 액티브 패턴(P)의 측벽에 상기 제1접합 영역(110)과 콘택하도록 게이트(112a)가 형성되어 있으며, 상기 필라형 액티브 패턴(P) 및 그에 인접한 인장막(108a) 부분 상에 상기 게이트(112a)와 콘택하도록 제2접합 영역(120)이 형성되어 있다. The
상기 제1접합 영역(110) 및 상기 제2접합 영역(120)은 N형 이온주입층으로 형성되어 있다. 또한, 상기 제1접합 영역(110)은 상기 필라형 액티브 패턴(P) 하부를 포함한 상기 필라형 액티브 패턴(P) 사이의 반도체 기판(100) 표면 내에 라인 타입으로 형성되어 있으며, 상기 제2접합 영역(120)은 에피층으로 이루어져 있다. The
상기 인장막(108a)과 게이트(112a) 및 제2접합 영역(120)이 형성된 필라형 액티브 패턴(P) 사이를 매립하도록 형성된 절연막이 형성되어 있다. 상기 절연막은 상기 게이트(112a)의 측벽에 형성된 제1절연막(116)과 상기 제1절연막(116) 상에 상기 필라형 액티브 패턴(P) 사이를 매립하도록 형성된 제2절연막(118)을 포함한다. 상기 제1절연막(116)은 질화막을 포함하고, 상기 제2절연막(118)은 산화막을 포함한다.An insulating film formed to fill the pillar-shaped active pattern P having the
이와 같이, 본 발명의 수직형 트랜지스터는 As such, the vertical transistor of the present invention
필라형Pillar type
액티브 패턴(P)의 측벽에 수직형 채널 영역을 감싸도록 형성된 It is formed to surround the vertical channel region on the sidewall of the active pattern (P)
인장막(108a)을
도 2a 내지 도 2j는 본 발명의 실시예에 따른 수직형 트랜지스터를 설명하기 위한 공정별 단면도이다.2A through 2J are cross-sectional views illustrating processes of a vertical transistor according to an exemplary embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(100) 상에 패드 산화막(102)과 패드 질화막(104)을 차례로 형성한 후, 상기 패드 질화막(104) 상에 감광막 패턴(도시안됨)을 형성한다. 상기 감광막 패턴을 식각 베리어로 상기 패드 질화막(104)과 패드 산화막(102)을 식각한 다음, 상기 감광막 패턴을 제거한다. 상기 식각된 패드 질화막(104)과 패드 산화막(102)을 식각 베리어로 반도체 기판(100) 부분을 비등방성 식각한다.Referring to FIG. 2A, after the
도 2b를 참조하면, 상기 비등방성 식각된 반도체 기판(100)에 대해 식각 데미지(Damage) 큐어링(Curing)용 산화 공정을 수행하여 산화막(도시안됨)을 형성한 후, 상기 산화막을 포함한 패드 질화막(104) 표면 상에 질화막을 형성한다. 상기 질화막과 산화막을 스페이서 식각하여 상기 비등방성 식각된 반도체 기판(100) 부분의 측벽에 스페이서(106)를 형성한다.Referring to FIG. 2B, an oxide film (not shown) is formed by performing an oxidation process for etching damage to the anisotropically etched
도 2c를 참조하면, 상기 스페이서(106)에 의해 노출된 반도체 기판(100) 부분을 등방성 식각하여 반도체 기판(100)의 표면 상에 필라형 액티브 패턴(P)을 형성한다. 상기 등방성 식각은 습식 방식으로 수행함이 바람직하다.Referring to FIG. 2C, a portion of the
도 2d를 참조하면, 상기 필라형 액티브 패턴(P) 사이의 공간을 매립하도록 에피층(108), 바람직하게는, Si1 - xGex막(0.1≤x≤0.5)을 포함하는 에피층(108)을 형성한다. 상기 에피층은, 예컨대, SEG(Selective Epitaxial Growth) 공정을 통해 형성하며, 상기 SEG 공정은 Cl2SiH2, GeH4, H2 및 HCl을 사용하여 500∼1000℃의 온도 및 50∼500Pa의 압력 조건으로 수행한다.Referring to Figure 2d, the
도 2e를 참조하면, 상기 에피층(108)을 식각하여, 상기 필라형 액티브 패턴(P) 하단부의 측벽을 감싸도록 인장막(108a)을 형성한다. 자세하게, 상기 패드 질화막(104)과 스페이서(106)을 식각 베리어로 이용해서 상기 에피층(108)을 비등방성 식각한 다음, 상기 비등방성 식각된 에피층(108) 부분의 폭이 넓어지도록 등방성 식각하여 상기 인장막(108a)을 형성한다. 이때, 상기 에피층(108) 그 아래의 반도체 기판(100) 부분이 함께 식각될 수도 있다.Referring to FIG. 2E, the
도 2f를 참조하면, 상기 인장막(108a)이 형성된 필라형 액티브 패턴(P) 하부의 반도체 기판(100) 내에 제1접합 영역(110)을 형성한다. 상기 제1접합 영역(110)은 상기 필라형 액티브 패턴(P) 하부의 반도체 기판(100) 내에 N형 불순물을 이온주입, 바람직하게, 경사 이온주입 방식으로 이온주입하여 형성한다. 또한, 상기 제1접합 영역(110)은 상기 필라형 액티브 패턴(P) 하부를 포함한 필라형 액티브 패턴(P) 사이의 반도체 기판(100) 표면 내에 라인 타입으로 형성하는 것도 가능하다.Referring to FIG. 2F, a
도 2g를 참조하면, 상기 제1접합 영역이 형성된 반도체 기판의 전면 상에 게이트 절연막(도시안됨)과 게이트 도전막(112)을 차례로 형성한다. 상기 게이트 도전막(112)은 금속막, 예컨대, Ti막, TiN막, WN막, W막 및 WSix막 중 하나 이상의 막을 포함한다. 상기 게이트 도전막(112) 상에 게이트 하드마스크막(도시안됨)으로서 질화막을 형성하는 것이 바람직하며, 상기 게이트 하드마스크막 상에 상기 패드 질화막(104) 상부를 덮도록 희생막(114), 예컨대, 산화막을 형성한다.Referring to FIG. 2G, a gate insulating film (not shown) and a gate
도 2h를 참조하면, 상기 희생막, 게이트 하드마스크막, 게이트 도전막(112), 게이트 절연막, 패드 질화막, 패드 산화막, 스페이서 및 상기 인장막(108a)이 형성되지 않은 필라형 액티브 패턴(P)의 상단부를 CMP(Chemical Mechanical Polishing)한다. 상기 CMP된 반도체 기판(100)의 결과물을 습십 클리닝하여 상기 희생막을 제거한다.Referring to FIG. 2H, the pillar-type active pattern P in which the sacrificial layer, the gate hard mask layer, the gate
도 2i를 참조하면, 상기 필라형 액티브 패턴(P) 사이에 형성된 게이트 도전막(112) 부분을 식각하여 상기 인장막(108a)을 포함한 필라형 액티브 패턴(P)의 측벽에 게이트(112a)를 형성한다. 상기 게이트(112a)는 상기 제1접합 영역(110)과 콘 택하도록 형성한다. Referring to FIG. 2I, a portion of the gate
상기 게이트(112a)의 측벽에 , 예컨대, 질화막으로 제1절연막(116)을 형성한 후, 상기 제1절연막(116)을 포함한 게이트(112a) 상에 상기 필라형 액티브 패턴(P) 사이를 매립하도록 제2절연막(118)을 형성한다. 상기 제1절연막(116)은 질화막을 포함하며, 상기 제2절연막(118)은 산화막을 포함한다. 이어서, 상기 제2절연막(118)의 표면을 평탄화함이 바람직하다. After forming the first insulating
도 2j를 참조하면, 상기 제2절연막(118)을 필라형 액티브 패턴(P) 및 그에 인접한 인장막 부분(108a)을 노출되도록 식각한다. 상기 노출된 필라형 액티브 패턴(P) 및 그에 인접한 인장막(108a) 상에, 바람직하게, SEG(Selective Epitaxial Growth) 공정으로 에피 실리콘층을 성장시킨다. 상기 에피 실리콘층 내에 N형 불순물을 이온주입하여 상기 필라형 액티브 패턴(P) 및 그에 인접한 인장막(108a) 부분 상에 상기 게이트(112a)와 콘택하도록 제2접합 영역(120)을 형성한다.Referring to FIG. 2J, the second insulating
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 수직형 트랜지스터를 완성한다.Subsequently, although not shown, a series of subsequent known processes are sequentially performed to complete the vertical transistor according to the embodiment of the present invention.
전술한 본 발명의 실시예에 따른 수직형 트랜지스터는 필라형 액티브 패턴을 감싸도록 인장막이 형성되어 채널 영역에 수직 방향, 즉, 채널 길이 방향으로 인장 응력을 인가할 수 있으며, 이를 통해, 엔모스의 전자 이동도를 개선할 수 있다. 따라서, 본 발명은 커런트가 증가될 뿐 아니라 캐패시턴스(Capacitance)가 증가되는 문제를 해결하여 인버터(Inverter) 속도 및 동작 속도를 향상시킬 수 있는 수직형 트랜지스터를 형성할 수 있다.In the vertical transistor according to the embodiment of the present invention described above, a tensile film is formed to surround the pillar-type active pattern so that a tensile stress may be applied to the channel region in a vertical direction, that is, in a channel length direction. Electron mobility can be improved. Accordingly, the present invention can solve the problem of not only increasing current but also increasing capacitance, thereby forming a vertical transistor capable of improving inverter speed and operating speed.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
도 1은 본 발명의 실시예에 따른 수직형 트랜지스터를 설명하기 위한 단면도.1 is a cross-sectional view illustrating a vertical transistor according to an embodiment of the present invention.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 수직형 트랜지스터를 설명하기 위한 공정별 단면도.2A through 2J are cross-sectional views illustrating processes of a vertical transistor according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 102 : 패드 산화막100
104 : 패드 질화막 106 : 스페이서104: pad nitride film 106: spacer
108 : 에피층 108a : 인장막108:
110 : 제1접합 영역 112 : 게이트 도전막110: first junction region 112: gate conductive film
112a : 게이트 114 : 희생막112a: gate 114: sacrificial film
116 : 제1절연막 118 : 제2절연막116: first insulating film 118: second insulating film
120 : 제2접합 영역120: second junction region
Claims (25)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070134047A KR100920047B1 (en) | 2007-12-20 | 2007-12-20 | Vertical transistor and method of forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070134047A KR100920047B1 (en) | 2007-12-20 | 2007-12-20 | Vertical transistor and method of forming the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090066491A KR20090066491A (en) | 2009-06-24 |
KR100920047B1 true KR100920047B1 (en) | 2009-10-07 |
Family
ID=40994470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070134047A KR100920047B1 (en) | 2007-12-20 | 2007-12-20 | Vertical transistor and method of forming the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100920047B1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9876015B1 (en) | 2017-02-16 | 2018-01-23 | International Business Machines Corporation | Tight pitch inverter using vertical transistors |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9570612B2 (en) | 2014-06-27 | 2017-02-14 | Taiwan Semiconductor Manufacturing Company Limited | Method and structure for straining carrier channel in vertical gate all-around device |
US11081484B2 (en) | 2016-09-30 | 2021-08-03 | Institute of Microelectronics, Chinese Academy of Sciences | IC unit and method of manufacturing the same, and electronic device including the same |
CN106298778A (en) | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | Semiconductor device and manufacture method thereof and include the electronic equipment of this device |
CN116825838A (en) * | 2022-03-17 | 2023-09-29 | 长鑫存储技术有限公司 | Semiconductor structure and manufacturing method thereof, memory and manufacturing method thereof |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098295A (en) * | 1995-06-23 | 1997-01-10 | Toshiba Corp | Semiconductor device |
KR20050011455A (en) * | 2003-07-23 | 2005-01-29 | 삼성전자주식회사 | Fin field effect transistors and methods of formiing the same |
KR100589487B1 (en) | 2003-12-31 | 2006-06-14 | 동부일렉트로닉스 주식회사 | Semiconductor Device Manufacturing Method |
KR20070089743A (en) * | 2005-01-18 | 2007-08-31 | 인텔 코오퍼레이션 | Non-planar mos structure with a strained channel region |
-
2007
- 2007-12-20 KR KR1020070134047A patent/KR100920047B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098295A (en) * | 1995-06-23 | 1997-01-10 | Toshiba Corp | Semiconductor device |
KR20050011455A (en) * | 2003-07-23 | 2005-01-29 | 삼성전자주식회사 | Fin field effect transistors and methods of formiing the same |
KR100589487B1 (en) | 2003-12-31 | 2006-06-14 | 동부일렉트로닉스 주식회사 | Semiconductor Device Manufacturing Method |
KR20070089743A (en) * | 2005-01-18 | 2007-08-31 | 인텔 코오퍼레이션 | Non-planar mos structure with a strained channel region |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9876015B1 (en) | 2017-02-16 | 2018-01-23 | International Business Machines Corporation | Tight pitch inverter using vertical transistors |
US10141309B2 (en) | 2017-02-16 | 2018-11-27 | International Business Machines Corporation | Tight pitch inverter using vertical transistors |
Also Published As
Publication number | Publication date |
---|---|
KR20090066491A (en) | 2009-06-24 |
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A201 | Request for examination | ||
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