KR100919811B1 - 내부전압 생성회로 - Google Patents

내부전압 생성회로

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Abstract

본 발명은 외부전압의 레벨에 따라 구동제어신호를 생성하는 구동제어신호 생성부; 및 외부전압과 내부전압 사이에 연결되어, 상기 구동제어신호에 응답하여 외부전압과 내부전압을 단락시키는 구동부를 포함하는 내부전압 구동부를 포함하는 내부전압 생성회로를 제공한다.

Description

내부전압 생성회로{Internal Voltage Generating Circuit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 구체적으로는 낮은 외부전압의 레벨에서 전류소모를 절감할 수 있도록 한 내부전압 생성회로에 관한 것이다.
통상적으로 메모리 장치는 외부로부터 외부전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(BULK)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
여기서 코어전압(VCORE)은 외부에서 입력되는 외부전압(VDD)을 일정한 레벨로 감압하여 공급하면 되지만, 고전압(VPP)은 외부로부터 입력되는 외부전압(VDD)보다 높은 레벨의 전압을 가지며, 백바이어스전압(VBB)은 외부로부터 입력되는 접지전압(VSS)보다 낮은 레벨의 전압을 유지하기 때문에 고전압(VPP)과 백바이어스전압(VBB)을 공급하기 위해서는 각각 고전압(VPP)과 백바이어스전압(VBB)을 위해 전하를 공급하는 전하펌프회로가 필요하다.
도 1은 종래기술에 따른 내부전압 생성회로의 구성을 도시한 것이다.
도시된 바와 같이, 종래기술에 따른 내부전압 생성회로는 액티브 신호(VINT_ACT)에 응답하여 구동하되, 코어전압(VCORE)을 전압 분배하여 분배전압(FEED)을 생성하는 전압 분배부(10)와, 분배전압(FEED)을 기준전압(VREFC)과 비교하여 구동신호(DRV)를 생성하는 비교부(12)와, 구동신호(DRV)에 응답하여 외부전압(VDD)에 의해 코어전압(VCORE)을 구동하는 구동부(14)로 구성된다. 여기서, 액티브 신호(VINT_ACT)는 리드 또는 라이트시 하이레벨로 인에이블되어 PMOS 트랜지스터(P12, P15, P17)를 턴오프시키고, NMOS 트랜지스터(N15)를 턴오프시켜 비교부(12)를 동작시킨다.
이와 같은 구성의 내부전압 생성회로는 기준전압(VREFC)의 2배 레벨을 갖는 코어전압(VCORE)을 생성하는데, 이를 구체적으로 살펴보면 다음과 같다.
우선, 전압 분배부(10)는 코어전압(VCORE)을 전압 분배하여 코어전압(VCORE)의 1/2 레벨을 갖는 분배전압(FEED)을 생성한다.
다음으로, 비교부(12)는 액티브 신호(VINT_ACT)에 의해 구동되어 분배전압(FEED)과 기준전압(VREFC)을 비교하여 구동신호(DRV)를 생성한다. 이때, 구동신호(DRV)는 분배전압(FEED)이 기준전압(VREFC)보다 레벨이 작은 경우 로우레벨로 생성되고, 분배전압(FEED)이 기준전압(VREFC)보다 레벨이 큰 경우 하이레벨로 생성된다.
다음으로, 구동부(14)는 구동신호(DRV)를 입력받아 코어전압(VCORE)을 구동한다. 즉, 로우레벨의 구동신호(DRV)가 입력되는 경우 PMOS 트랜지스터(P18)가 턴온되어 외부전압(VDD)으로 코어전압(VCORE)을 구동하고, 하이레벨의 구동신호(DRV)가 입력되는 경우에는 PMOS 트랜지스터(P18)가 턴오프되어 코어전압(VCORE)의 구동이 정지된다.
코어전압(VCORE)을 생성하는 종래의 내부전압 생성회로에서 외부전압(VDD)이 코어전압(VCORE)의 레벨보다 낮은 경우 전압 분배부(10)에서 생성되는 분배전압(FEED)의 레벨은 기준전압(VREFC)의 레벨보다 낮다. 따라서, 비교부(12)에서 생성되는 구동신호(DRV)는 항상 로우레벨이 되어 구동부(14)의 PMOS 트랜지스터(P18)를 턴온시켜 코어전압(VCORE)을 구동하게 된다. 즉, 도 2를 참고하면 외부전압(VDD)의 레벨이 코어전압(VCORE)의 목표레벨(1.2V)보다 낮은 경우 분배전압(FEED)은 기준전압(VREFC)보다 낮고, 구동신호(DRV)는 로우레벨이 되어 코어전압(VCORE)은 외부전압(VDD)과 동일한 레벨로 상승한다. 이와 같이, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우에는 PMOS 트랜지스터(P18)가 턴온되어 코어전압(VCORE)과 외부전압(VDD)이 동일한 레벨로 유지됨에도 불구하고, 내부전압 구동회로가 불필요하게 동작하는 문제가 있었다.
도 2를 참고하면, 1.15V의 외부전압(VDD)의 레벨에서 내부전압 생성회로 구동시 소모되는 전류(I(VDD))가 98㎂이다. 실제, 반도체 회로에서 리드 또는 라이트 동작을 수행하기 위해서는 12개의 내부전압 생성회로가 필요하므로, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우에는 12개의 내부전압 생성회로가 불필요한 구동을 하게된다. 이에 따라 소모되는 전류(I(VDD))는 1.18㎃(98㎂×12)이다.
따라서, 본 발명은 외부전압(VDD)의 레벨이 코어전압(VCORE)보다 낮은 경우에는 내부전압 생성회로의 구동을 중단시키고, 코어전압(VCORE)을 외부전압(VDD)에 연결시켜 전류소모를 절감시킬 수 있도록 하는 내부전압 생성회로를 개시한다.
이를 위해 본 발명은 외부전압의 레벨에 따라 구동제어신호를 생성하는 구동제어신호 생성부; 및 상기 구동제어신호에 응답하여 외부전압과 내부전압을 단락시키는 구동부를 포함하는 내부전압 구동부를 포함하는 내부전압 생성회로를 제공한다.
본 발명에서, 상기 구동제어신호 생성부는 외부전압과 기준전압의 레벨을 비교하여 외부전압의 레벨이 기준전압의 레벨보다 낮은 경우 인에이블되는 구동제어신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 구동제어신호 생성부는 외부전압을 전압 분배하여 분배전압을 생성하는 전압 분배부; 및 상기 분배전압과 기준전압을 비교하여 상기 구동제어신호를 생성하는 비교부를 포함하는 것이 바람직하다.
본 발명에서, 상기 내부전압 구동부는 상기 구동제어신호 및 액티브 신호를 입력받아 구동종료신호를 생성하는 구동종료신호 생성부; 내부전압을 전압 분배하여 분배전압을 생성하는 전압 분배부; 및 상기 구동종료신호에 응답하여 구동하되, 상기 분배전압과 기준전압을 비교하여 구동신호를 생성하는 비교부를 포함하는 것이 바람직하다.
본 발명에서, 상기 구동종료신호 생성부는 상기 구동제어신호 및 상기 액티브 신호의 반전신호를 입력받아 논리연산을 수행하는 제1 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 논리부는 부정 논리합 연산을 수행하는 논리 게이트인 것이 바람직하다.
본 발명에서, 상기 구동부는 상기 구동제어신호의 반전신호 및 상기 구동신호를 인가받아 논리연산을 수행하는 제2 논리부; 및 상기 외부전압 공급단과 상기 내부전압 출력단 사이에 연결되어, 상기 제2 논리부의 출력신호에 응답하여 구동하는 구동소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 논리부는 부정 논리곱 연산을 수행하는 낸드게이트인 것이 바람직하다.
본 발명에서, 상기 구동소자는 PMOS 트랜지스터인 것이 바람직하다.
도 1은 종래기술에 따른 내부전압 생성회로의 구성을 도시한 것이다.
도 2는 도 1에 도시된 구성을 통해 외부전압의 레벨에 따라 생성되는 내부전압의 파형을 보여주는 도면이다.
도 3은 본 발명의 일실시예에 따른 내부전압 생성회로의 구성을 도시한 블럭도이다.
도 4는 도 3에 포함된 구동제어신호 생성부의 상세 회로도이다.
도 5는 도 3에 포함된 내부전압 구동부의 상세 회로도이다.
도 6은 외부전압의 레벨에 따라 생성되는 구동제어신호의 파형을 보여주는 도면이다.
도 7은 외부전압의 레벨에 따라 생성되는 내부전압의 파형을 보여주는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
20 : 구동제어신호 생성부 22 : 제1 전압 분배부
24 : 제1 비교부 26 : 버퍼부
30 : 내부전압 구동부 32 : 제2 전압 분배부
34 : 구동신호 생성부 340 : 구동종료신호 생성부
342 : 제2 비교부 36 : 구동부
360 : 논리부
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3에 도시된 바와 같이, 본 실시예에 따른 내부전압 생성회로는 외부전압(VDD)의 레벨에 따라 구동제어신호(VACT_DET)를 생성하는 구동제어신호 생성부(20)와, 구동제어신호(VACT_DET) 및 액티브 신호(VINT_ACT)에 응답하여 외부전압(VDD)으로 코어전압(VCORE)을 구동하는 내부전압 구동부(30)로 구성된다.
실시예에 따라서는 내부전압 생성회로에 있어서, 내부전압 구동부(30)와 동일한 구성을 다수개 포함시킬 수 있다. 예를 들어, 구동제어신호(VACT_DET)에 응답하여 코어전압(VCORE)을 구동하는 내부전압 구동부(30)를 12개로 구성할 수 있다. 다만, 본 실시예에 있어서는 용이한 설명을 위해 12개의 내부전압 구동부(30)를 갖는 내부전압 생성회로를 구성하여 설명한다.
구동제어신호 생성부(20)는 제1 전압 분배부(22), 제1 비교부(24) 및 버퍼부(26)로 구성된다.
제1 전압 분배부(22)는 도 4에 도시된 바와 같이, 외부전압(VDD)을 전압 분배하여 제1 분배전압(VREFDD)을 생성한다. 외부전압(VDD) 공급단과 노드(nd21) 사이에 연결되어 외부전압(VDD)을 인가받아 턴온되는 NMOS 트랜지스터(N24)와, 노드(nd21)와 접지단(VSS) 사이에 연결되어 노드(nd21)의 신호에 응답하여 턴온되는 NMOS 트랜지스터(N25)로 구성된다. NMOS 트랜지스터(N24, N25)는 턴온 저항값에 의해 외부전압(VDD)을 전압 분배하여 제1 분배전압(VREFDD)을 생성한다. 실시예에 따라서는 NMOS 트랜지스터(N24, N25)를 저항소자로 구성할 수도 있다. 여기서, NMOS 트랜지스터(N24, N25)는 크기가 동일하므로, 제1 분배전압(VREFDD)은 외부전압(VDD)의 1/2레벨로 생성된다.
제1 비교부(24)는 도 4에 도시된 바와 같이 차등증폭회로로 구성되며, 제1 분배전압(VREFDD)과 기준전압(VREFC)을 비교하여 비교신호(DET)를 생성한다. 제1 분배전압(VREFDD)을 입력받는 NMOS 트랜지스터(N26)와, 기준전압(VREFC)을 입력받는 NMOS 트랜지스터(N27)와, 전류미러를 형성하는 PMOS 트랜지스터(P21, P22)와, 노드(nd22)와 접지단(VSS) 사이에 연결되어 정전류(VTAIL)를 인가받아 턴온되는 NMOS 트랜지스터(N23)로 구성된다. 여기서, 기준전압(VREFC)은 코어전압(VCORE)의 1/2 레벨로 설정되는 것이 바람직하다. 따라서, 제1 비교부(24)는 외부전압(VDD)이 기준전압(VREFC)보다 낮은 레벨인 경우 하이레벨의 비교신호(DET)를 생성한다.
버퍼부(26)는 비교신호(DET)를 버퍼링하여 구동제어신호(VACT_DET)를 출력하는 인버터(IV21, IV22)로 구성된다. 이때, 구동제어신호(VACT_DET)는 제1 분배전압(VREFDD)이 기준전압(VREFC)보다 레벨이 작은 경우 하이레벨로 생성되고, 제1 분배전압(VREFDD)이 기준전압(VREFC)보다 레벨이 큰 경우 로우레벨로 생성된다.
내부전압 생성부(30)는 제2 전압 분배부(32), 구동신호 생성부(34) 및 구동부(36)로 구성된다.
제2 전압 분배부(32)는 도 5에 도시된 바와 같이, 코어전압(VCORE)을 전압 분배하여 제2 분배전압(FEED)을 생성한다. 코어전압(VCORE) 출력단과 노드(nd23) 사이에 연결되어 코어전압(VCORE)을 인가받아 턴온되는 NMOS 트랜지스터(N34)와, 노드(nd23)와 접지단(VSS) 사이에 연결되어 노드(nd23)의 신호에 응답하여 턴온되는 NMOS 트랜지스터(N35)로 구성된다. NMOS 트랜지스터(N34, N35)는 턴온 저항값에 의해 코어전압(VCORE)을 전압 분배하여 노드(nd23)로 제2 분배전압(FEED)을 생성한다. 실시예에 따라서는 NMOS 트랜지스터(N34, N35)를 저항소자로 구성할 수도 있다. 여기서, NMOS 트랜지스터(N34, N35)는 크기가 동일하므로, 제2 분배전압(FEED)은 코어전압(VCORE)의 1/2레벨로 생성된다.
구동신호 생성부(34)는 구동종료신호 생성부(340)와 제2 비교부(342)로 구성된다.
구동종료신호 생성부(340)는 도 5에 도시된 바와 같이, 구동제어신호(VACT_DET) 및 인버터(IV23)를 통해 반전된 액티브 신호(VINT_ACT)에 응답하여 부정논리합 연산을 수행하는 노아게이트(NR21)로 구성된다. 하이레벨로 인에이블된 구동제어신호(VACT_DET)가 입력되는 경우에는 구동종료신호 생성부(340)의 반전구동종료신호(OFFB)가 로우레벨이 되어 제2 비교부(342)의 구동을 정지시키는 반면, 로우레벨로 인에이블된 구동제어신호(VACT_DET)가 입력되는 경우에는 구동종료신호 생성부(340)의 반전구동종료신호(OFFB)가 하이레벨이 되므로 제2 비교부(342)를 구동시킨다. 여기서, 액티브 신호(VINT_ACT)는 리드 또는 라이트시 하이레벨로 인에이블되는 신호이다.
제2 비교부(342)는 도 5에 도시된 바와 같이, 구동종료신호 생성부(340)의 구동종료신호(OFF) 및 반전구동종료신호(OFFB)에 응답하여 구동하되, 기준전압(VREFC)과 제2 분배전압(FEED)을 비교하여 구동신호(DRV)를 생성한다. 이때, 구동신호(DRV)는 제2 분배전압(FEED)이 기준전압(VREFC)보다 레벨이 작은 경우 로우레벨로 생성되고, 제2 분배전압(FEED)이 기준전압(VREFC)보다 레벨이 큰 경우 하이레벨로 생성된다.
구동부(36)는 외부전압단(VDD)과 노드(nd25) 사이에 연결되어 구동 제어부(340)의 반전구동종료신호(OFFB)에 응답하여 턴온되는 PMOS 트랜지스터(P29)와, 구동신호(DRV) 및 인버터(IV25)를 통해 반전된 구동제어신호(VACT_DET)를 입력받아 논리곱 연산을 수행하는 낸드게이트(ND21) 및 인버터(IV26)로 구성된 논리부(360)와, 외부전압단(VDD)과 코어전압(VCORE) 출력단 사이에 연결되어 인버터(IV26)의 출력신호에 응답하여 턴온되는 PMOS 트랜지스터(P30)로 구성된다.
이와 같이 구성된 내부전압 생성회로의 동작을 도 3 내지 도 5를 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
우선, 구동제어신호 생성부(20)는 외부전압(VDD)의 레벨에 따라 제1 분배전압(VREFDD)과 기준전압(VREFC)을 비교하여 구동제어신호(VACT_DET)를 생성한다. 구체적으로, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우 구동제어신호 생성부(20)는 하이레벨의 구동제어신호(VACT_DET)를 생성하고, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 높은 경우 구동제어신호 생성부(20)는 로우레벨의 구동제어신호(VACT_DET)를 생성한다.
다음으로, 내부전압 구동부(30)는 구동제어신호(VACT_DET)를 입력받아 코어전압(VCORE)을 구동한다. 이하, 내부전압 구동부(30)의 동작을 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 높은 경우 및 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우로 나누어서 설명한다.
앞서, 설명한 바와 같이 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 높은 경우 구동제어신호 생성부(20)에서 생성된 구동제어신호(VACT_DET)는 로우레벨이다. 이와 같은 상태에서 리드 라이트 동작 수행을 위해 하이레벨의 액티브 신호(VINT_ACT)가 입력되는 경우 구동종료신호 생성부(340)는 로우레벨의 구동종료신호(OFF)와 하이레벨의 반전구동종료신호(OFFB)를 생성한다.
하이레벨의 반전구동종료신호(OFFB)에 의해 PMOS 트랜지스터(P24, P27, P29)가 턴오프되고, 로우레벨의 구동종료신호(OFF)에 의해 NMOS 트랜지스터(N32)가 턴오프되어 제2 비교부(342)를 동작시킨다. 제2 비교부(342)는 제2 전압 분배부(32)를 통해 코어전압(VCORE)의 1/2 레벨로 전압 분배된 제2 분배전압(FEED)과 기준전압(VREFC)을 비교하여 구동신호(DRV)를 생성한다. 이때, 생성되는 구동신호(DRV)는 제2 분배전압(FEED)의 레벨이 기준전압(VREFC)의 레벨보다 높은 경우 하이레벨로 생성되고, 제2 분배전압(FEED)의 레벨이 기준전압(VREFC)의 레벨보다 낮은 경우 로우레벨로 생성된다.
앞서, 로우레벨의 구동제어신호(VACT_DET)는 구동부(36)에 입력되어 동작하되, 구동부(36)에 포함된 낸드게이트(ND21)를 인버터로 동작시킨다.
따라서, 구동부(36)는 구동신호(DRV)에 따라 코어전압(VCORE)을 구동한다. 즉, 로우레벨의 구동신호(DRV)가 입력되는 경우 논리부(360)의 출력신호는 로우레벨이 되므로, PMOS 트랜지스터(P30)가 턴온되어 외부전압(VDD)으로 코어전압(VCORE)을 구동한다. 또한, 구동신호(DRV)가 하이레벨인 경우 논리부(360)의 출력신호가 하이레벨이 되므로, PMOS 트랜지스터(P30)가 턴오프되어 코어전압(VCORE)의 구동이 정지된다.
한편, 외부전압(VDD)이 코어전압(VCORE)보다 낮을 때 구동제어신호 생성부(20)에서 생성되는 구동제어신호(VACT_DET)는 하이레벨이다.
하이레벨의 구동제어신호(VACT_DET)가 입력되는 경우 구동종료신호 생성부(340)에서 출력되는 구동종료신호(OFF)는 하이레벨이고, 반전 구동종료신호(OFFB)는 로우레벨이다.
로우레벨의 반전 구동종료신호(OFFB)에 의해 PMOS 트랜지스터(P24, P27, P29)가 턴온되고, 하이레벨의 구동종료신호(OFF)에 의해 NMOS 트랜지스터(N32)가 턴온되어 제2 비교부(342)의 구동이 정지된다.
또한, 하이레벨의 구동제어신호(VACT_DET)에 따라 구동부(36)에 포함된 논리부(360)는 구동신호(DRV)에 관계없이 로우레벨을 출력한다. 따라서, PMOS 트랜지스터(P30)가 턴온되어 코어전압(VCORE)을 외부전압(VDD)에 단락시킨다.
이상 설명한 바와 같이, 본 실시예의 내부전압 생성회로는 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 높은 경우에는 내부전압 구동부(30)를 정상 구동시키고, 외부전압(VDD)의 레벨이 코어전압(VCORE)의 레벨보다 낮은 경우에는 내부전압 구동부(30)의 구동을 중단시키고, 코어전압(VCORE)을 외부전압(VDD)에 단락시킴으로써, 내부전압 구동부(30)의 구동에 필요한 전류소모를 절감시킨다.
도 6 및 도 7을 참조하면, 낮은 외부전압(VDD)의 레벨에서 발생하는 전류소모는 종래의 내부전압 생성회로에서 발생하는 전류소모에 비해 절감되는 것을 확인할 수 있다. 즉, 외부전압(VDD)의 레벨이 낮은 경우에 종래의 내부전압 생성회로는 1.18mA(98uA×12)의 전류를 소모하지만, 본 발명의 내부전압 생성회로는 구동제어신호(VACT_DET)에 의해 약 18uA의 전류만을 소모한다.
이와 같이, 본 실시예에서 발생된 전류소모는 종래에 비해 감소되므로, 외부전압(VDD)의 레벨이 코어전압(VCORE)보다 낮은 경우 내부전압 구동부(30)의 구동을 중단시키고, 코어전압(VCORE)을 외부전압(VDD)에 단락시킴으로써, 내부전압 구동부(30)의 구동에 필요한 전류소모를 절감시킬 수 있다.

Claims (9)

  1. 외부전압의 레벨에 따라 구동제어신호를 생성하는 구동제어신호 생성부; 및
    상기 구동제어신호 및 액티브 신호를 입력받아 구동종료신호를 생성하는 구동종료신호 생성부;
    내부전압을 전압 분배하여 분배전압을 생성하는 전압 분배부;
    상기 구동종료신호에 응답하여 구동하되, 상기 분배전압과 기준전압을 비교하여 구동신호를 생성하는 비교부; 및
    상기 구동제어신호 및 상기 구동신호에 응답하여 상기 내부전압을 구동하는 구동부를 포함하는 내부전압 생성회로.
  2. 제1 항에 있어서, 상기 구동제어신호 생성부는
    외부전압과 기준전압의 레벨을 비교하여 외부전압의 레벨이 기준전압의 레벨보다 낮은 경우 인에이블되는 구동제어신호를 생성하는 내부전압 생성회로.
  3. 제2 항에 있어서, 상기 구동제어신호 생성부는
    외부전압을 전압 분배하여 분배전압을 생성하는 전압 분배부; 및
    상기 분배전압과 기준전압을 비교하여 상기 구동제어신호를 생성하는 비교부를 포함하는 내부전압 생성회로.
  4. 삭제
  5. 제1 항에 있어서, 상기 구동종료신호 생성부는
    상기 구동제어신호 및 상기 액티브 신호의 반전신호를 입력받아 논리연산을 수행하는 제1 논리부를 포함하는 내부전압 생성회로.
  6. 제5 항에 있어서, 상기 제1 논리부는 부정 논리합 연산을 수행하는 논리 게이트인 내부전압 생성회로.
  7. 제1 항에 있어서, 상기 구동부는
    상기 구동제어신호의 반전신호 및 상기 구동신호를 인가받아 논리연산을 수행하는 제2 논리부; 및
    상기 외부전압 공급단과 상기 내부전압 출력단 사이에 연결되어, 상기 제2 논리부의 출력신호에 응답하여 구동하는 구동소자를 포함하는 내부전압 생성회로.
  8. 제7 항에 있어서, 상기 제2 논리부는 부정 논리곱 연산을 수행하는 낸드게이트인 내부전압 생성회로.
  9. 제8 항에 있어서, 상기 구동소자는 PMOS 트랜지스터인 내부전압 생성회로.
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* Cited by examiner, † Cited by third party
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KR20010070113A (ko) * 1999-11-09 2001-07-25 아끼구사 나오유끼 반도체 메모리 소자 및 그 제어 방법

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