KR100919559B1 - Semiconductor memory device using ferroelectric device and method for refresh thereof - Google Patents

Semiconductor memory device using ferroelectric device and method for refresh thereof

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Abstract

본 발명은 강유전체 소자를 적용한 반도체 메모리 장치 및 그 리프레쉬 방법에 관한 것으로서, 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀을 DRAM에 적용하여 하나의 단위 셀에 2n-비트(Bit)를 저장할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역과, 채널영역의 상부에 형성된 강유전체층과, 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀과, 로오 방향으로 배열된 복수개의 워드라인과, 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인, 및 복수개의 워드라인과 수직한 방향으로 배열되며, 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인을 포함하고, 메모리 셀은 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되며, 워드라인과, 짝수/홀수 비트라인 쌍에 인가되는 전압에 따라 강유전체층의 극성이 변화되어 메모리 셀의 데이터 전류를 센싱하고, 워드라인과 짝수/홀수 비트라인 쌍에 인가되는 복수개의 라이트 전압에 따라 강유전체층의 극성이 변화되어 2n-비트 데이터가 저장된다. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device employing a ferroelectric element and a refreshing method thereof, wherein a 1T-FET ferroelectric memory cell having a nonvolatile characteristic is applied to a DRAM and 2n per unit cell. Disclosed a technique for storing a bit. The present invention includes a channel region, a drain region and a source region formed on a substrate, a ferroelectric layer formed on an upper portion of the channel region, and a word line formed on the ferroelectric layer. 1-T (FET) field effect transistor (FET) type memory cells in which different channel resistances are induced, a plurality of word lines arranged in a row direction, and a plurality of word lines arranged in a direction perpendicular to the plurality of word lines And an even bit line and a plurality of odd bit lines arranged in a direction perpendicular to the plurality of word lines and alternately arranged with the plurality of even bit lines, wherein the memory cell includes a plurality of even bit lines and a plurality of odd bits. It is connected between even / odd bit line pairs adjacent to each other among the lines, and depends on the word line and the voltage applied to the even / odd bit line pair. The polarity is changed to sense the data current of the memory cell, and the polarity of the ferroelectric layer is changed according to a plurality of write voltages applied to the word line and the even / odd bit line pair, thereby storing 2n-bit data.

Description

강유전체 소자를 적용한 반도체 메모리 장치 및 그 리프레쉬 방법{Semiconductor memory device using ferroelectric device and method for refresh thereof}Semiconductor memory device using ferroelectric device and refreshing method {Semiconductor memory device using ferroelectric device and method for refresh}

본 발명은 강유전체 소자를 적용한 반도체 메모리 장치 및 그 리프레쉬 방법에 관한 것으로서, 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀을 DRAM에 적용하여 2-n비트 데이터를 저장할 수 있도록 하는 기술을 개시한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device employing a ferroelectric element and a refreshing method thereof, and to applying 2-Tbit data by applying a 1T-FET ferroelectric memory cell having a nonvolatile characteristic to a DRAM. Disclosed are techniques for enabling storage.

일반적으로 디램(DRAM)은 휘발성 메모리로서 데이터를 저장하기 위해서는 전력 공급이 지속 되어야 한다. 전력이 순간적으로 끊어지게 되면 램(RAM)이 지니고 있던 데이터가 손실될 수 있다. 이는 디램의 메모리 셀이 충전된 전력을 보관하는 작은 충전자 중심으로 설계되었기 때문이다. 이 충전자들은 매우 작은 충전지와 같은 것으로 계속 재충전이 되지 않으며 미리 충전된 전력마저도 잃게 된다. In general, DRAM is a volatile memory, and power supply is required to store data. If power is lost momentarily, data held in RAM can be lost. This is because DRAM memory cells are designed around small chargers that hold the charged power. These chargers are like very small rechargeable batteries that don't continue to be recharged and lose precharged power.

리프레쉬(Refresh) 동작이란, 바로 이러한 메모리 칩 안에 있는 메모리 셀의 재충전 과정을 말하는 것으로, 한 번의 리프레쉬 사이클마다 한 열(Row)의 메모리 셀이 충전될 수가 있다. 이러한 리프레쉬 동작은 시스템의 메모리 제어에 의해 이루어지나 몇몇 칩들은 자가 리프레쉬 동작을 할 수 있도록 설계되어 있다. A refresh operation refers to a process of recharging a memory cell in such a memory chip, and a row of memory cells may be charged in each refresh cycle. This refresh operation is performed by the memory control of the system, but some chips are designed to perform a self refresh operation.

예를 들어, 디램 칩의 경우 자가 리프레쉬 회로를 가지고 있어 CPU(Central Processing Unit)나 외부 리프레쉬 회로의 개입 없이 자생적으로 리프레쉬를 할 수 있도록 하는 기술이 개시된 바 있다. 이러한 자가 리프레쉬 방식은 전력 소모를 현저히 줄여주어 휴대용 컴퓨터에 자주 쓰이게 된다. For example, a DRAM chip has a self-refreshing circuit, and thus a technology for autonomous refreshing without intervention of a central processing unit (CPU) or an external refresh circuit has been disclosed. This self-refreshing method significantly reduces power consumption and is often used in portable computers.

이러한 종래의 디램은 휘발성이면서 리프레쉬 주기가 짧기 때문에 리프레쉬 동작을 자주 수행하게 된다. 이에 따라, 리프레쉬 동작으로 인한 전력 소모가 크고 동작 성능이 저하된다. Since the conventional DRAM is volatile and has a short refresh period, the refresh operation is frequently performed. Accordingly, power consumption due to the refresh operation is large and operation performance is lowered.

한편, 일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다. On the other hand, nonvolatile ferroelectric memory, that is, FeRAM (Ferroelectric Random Access Memory) has a data processing speed as much as DRAM (DRAM) and is a next-generation memory device because of the characteristic that data is preserved even when the power is turned off. It is attracting attention.

이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다. The FeRAM is a memory device having a structure similar to that of a DRAM, and uses a ferroelectric material as a capacitor material, and uses a high residual polarization characteristic of the ferroelectric material. Due to this residual polarization characteristic, data is not erased even when the electric field is removed.

이러한 종래의 불휘발성 강유전체 메모리 장치의 1T1C(1-Transistor 1-Capacitor) 형 단위 셀은, 워드라인의 상태에 따라 스위칭 동작하여 비트라인과 불휘발성 강유전체 커패시터를 연결시키는 하나의 스위칭 소자와, 스위칭 소자의 일단과 플레이트 라인 사이에 연결된 하나의 불휘발성 강유전체 캐패시터를 구비하여 이루어진다. 여기서, 종래의 불휘발성 강유전체 메모리 장치의 스위칭 소자는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.The 1T1C (1-Transistor 1-Capacitor) unit cell of the conventional nonvolatile ferroelectric memory device includes a switching element for switching a bit line and a nonvolatile ferroelectric capacitor by switching according to a state of a word line, and a switching element. And a nonvolatile ferroelectric capacitor connected between one end of the plate line and the plate line. Here, the switching element of the conventional nonvolatile ferroelectric memory device mainly uses an NMOS transistor whose switching operation is controlled by a gate control signal.

본 발명은 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀을 DRAM에 적용하여 하나의 단위 셀에 2n-비트(Bit)를 저장함으로써 셀 면적을 줄일 수 있도록 하는데 그 목적이 있다. According to the present invention, a 1T-FET ferroelectric memory cell having a nonvolatile characteristic is applied to a DRAM to reduce a cell area by storing 2n-bits in one unit cell. The purpose is.

그리고, 본 발명은 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀이 적용된 DRAM에서 전원의 오프시에도 리프레쉬 정보를 잃지 않으며 데이터 유지(Retention) 특성을 향상시킬 수 있도록 하는데 그 목적이 있다. In addition, the present invention can improve data retention characteristics without losing refresh information even when the power supply is turned off in a DRAM to which a 1T-FET ferroelectric memory cell having a nonvolatile characteristic is applied. The purpose is to make it.

또한, 본 발명은 전원의 오프시 비휘발성 레지스터에 저장된 파라미터 정보에 따라 리프레쉬 동작을 수행함으로써 전원의 오프시에도 리프레쉬 정보를 유지할 수 있도록 하는데 그 목적이 있다. In addition, an object of the present invention is to maintain the refresh information even when the power supply is off by performing the refresh operation according to the parameter information stored in the nonvolatile register when the power supply is off.

또한, 본 발명은 불휘발성 특성을 가지므로 전원의 온/오프 시간을 합하여 전체 데이터 유지 시간으로 설정하게 되어 리프레쉬 동작을 자주 수행하지 않도록 함으로써 전력 소모를 감소시키고 동작성능을 향상시킬 수 있도록 하는데 그 목적이 있다. In addition, since the present invention has a nonvolatile characteristic, the on / off time of the power supply is set as the total data retention time, so that the refresh operation is not frequently performed, thereby reducing power consumption and improving operation performance. There is this.

상기한 목적을 달성하기 위한 본 발명의 강유전체 소자를 적용한 반도체 메모리 장치는, 기판상에 형성된 채널영역; 채널영역의 양단에 형성된 드레인 영역 및 소스 영역; 채널영역의 상부에 형성된 강유전체층; 및 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀을 포함하는 반도체 메모리 장치에 있어서, 제 1 드레인/소스 영역을 통해 인가되는 레프트-n비트 데이터를 저장하기 위한 레프트-n비트 저장부; 및 제 2 드레인/소스 영역을 통해 인가되는 라이트-n비트 데이터를 저장하기 위한 라이트-n비트 저장부를 포함하고, 워드라인에 리드전압이 인가되고 제 1 드레인/소스 영역 및 제 2 드레인/소스 영역 중 하나의 영역에 센싱 바이어스 전압이 인가된 상태에서 강유전체층의 극성 상태에 따라 달라지는 셀 센싱 전류 값을 센싱하여 2n-비트 데이터(n은 자연수)의 리드 동작이 이루어지며, 워드라인과 제 1드레인/소스 영역 및 제 2 드레인/소스 영역에 인가되는 복수개의 라이트 전압에 따라 강유전체층의 극성이 변화되어 2n-비트 데이터의 라이트 동작이 이루어지는 것을 특징으로 한다. A semiconductor memory device employing the ferroelectric element of the present invention for achieving the above object comprises a channel region formed on a substrate; A drain region and a source region formed at both ends of the channel region; A ferroelectric layer formed on the channel region; And a 1-T (One-Transistor) field effect transistor (FET) type memory cell including a word line formed on the ferroelectric layer, wherein different channel resistances are induced in the channel region according to the polarity of the ferroelectric layer. A semiconductor memory device, comprising: a left-n bit storage unit for storing left-n bit data applied through a first drain / source region; And a write-n bit storage unit for storing write-n bit data applied through the second drain / source area, wherein a read voltage is applied to the word line, and the first drain / source area and the second drain / source area. The sensing operation of the 2n-bit data (n is a natural number) is performed by sensing a cell sensing current value that varies according to the polarity state of the ferroelectric layer while the sensing bias voltage is applied to one of the regions, and the word line and the first drain The polarity of the ferroelectric layer is changed according to a plurality of write voltages applied to the / source region and the second drain / source region to perform write operation of 2n-bit data.

그리고, 본 발명은 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 채널영역의 상부에 형성된 강유전체층; 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀; 로오 방향으로 배열된 복수개의 워드라인; 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인; 및 복수개의 워드라인과 수직한 방향으로 배열되며, 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인을 포함하고, 메모리 셀은 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되며, 워드라인과, 짝수/홀수 비트라인 쌍에 인가되는 전압에 따라 강유전체층의 극성이 변화되어 메모리 셀의 데이터 전류를 센싱하고, 워드라인과 짝수/홀수 비트라인 쌍에 인가되는 복수개의 라이트 전압에 따라 강유전체층의 극성이 변화되어 2n-비트 데이터가 저장됨을 특징으로 한다. In addition, the present invention includes a channel region, a drain region and a source region formed on the substrate; A ferroelectric layer formed on the channel region; A 1-T (One-Transistor) field effect transistor (FET) type memory cell including a word line formed on the ferroelectric layer, and having different channel resistances induced in the channel region according to the polarity of the ferroelectric layer; A plurality of word lines arranged in a row direction; A plurality of even bit lines arranged in a direction perpendicular to the plurality of word lines; And a plurality of odd bit lines arranged in a direction perpendicular to the plurality of word lines and alternately arranged with the plurality of even bit lines, wherein the memory cells are adjacent to each other among the plurality of even bit lines and the plurality of odd bit lines. Connected between even / odd bit line pairs, the polarity of the ferroelectric layer changes according to the voltage applied to the word line and even / odd bit line pairs to sense data current of the memory cell, and to sense the word lines and even / odd bits. The polarity of the ferroelectric layer is changed according to a plurality of write voltages applied to the pair of lines, so that 2n-bit data is stored.

또한, 본 발명은 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 채널영역의 상부에 형성된 강유전체층; 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀; 로오 방향으로 배열된 복수개의 워드라인; 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인; 복수개의 워드라인과 수직한 방향으로 배열되며, 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인; 및 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 리프레쉬 동작을 수행하는 리프레쉬 제어 수단을 포함하고, 메모리 셀은 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되며, 워드라인과, 짝수/홀수 비트라인 쌍에 인가되는 전압에 따라 강유전체층의 극성이 변화되어 메모리 셀의 데이터 전류를 센싱하고, 워드라인과 짝수/홀수 비트라인 쌍에 인가되는 복수개의 라이트 전압에 따라 강유전체층의 극성이 변화되어 2n-비트 데이터가 저장됨을 특징으로 한다. In addition, the present invention is a channel region, drain region and source region formed on the substrate; A ferroelectric layer formed on the channel region; A 1-T (One-Transistor) field effect transistor (FET) type memory cell including a word line formed on the ferroelectric layer, and having different channel resistances induced in the channel region according to the polarity of the ferroelectric layer; A plurality of word lines arranged in a row direction; A plurality of even bit lines arranged in a direction perpendicular to the plurality of word lines; A plurality of odd bit lines arranged in a direction perpendicular to the plurality of word lines and alternately arranged with the plurality of even bit lines; And refresh control means for performing a refresh operation at a specific refresh cycle in order to improve retention characteristics of data stored in the memory cell, wherein the memory cell includes an even / odd bit line adjacent to each other among a plurality of even bit lines and a plurality of odd bit lines. The polarity of the ferroelectric layer is changed depending on the voltage applied to the word line and the even / odd bit line pair, and senses the data current of the memory cell, and is applied to the word line and the even / odd bit line pair. The polarity of the ferroelectric layer is changed according to the plurality of write voltages so that 2n-bit data is stored.

그리고, 본 발명의 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법은, 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 채널영역의 상부에 형성된 강유전체층; 강유전체층의 상부에 형성된 워드라인을 포함하고, 강유전체층의 극성 상태에 따라 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀; 로오 방향으로 배열된 복수개의 워드라인; 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인; 및 복수개의 워드라인과 수직한 방향으로 배열되며, 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인을 포함하고, 메모리 셀은 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되며, 워드라인과, 짝수/홀수 비트라인 쌍에 인가되는 전압에 따라 강유전체층의 극성이 변화되어 메모리 셀의 데이터 전류를 센싱하고, 워드라인과 짝수/홀수 비트라인 쌍에 인가되는 복수개의 라이트 전압에 따라 강유전체층의 극성이 변화되어 2n-비트 데이터가 저장되는 강유전체 소자를 적용한 반도체 메모리 장치에 있어서, 1T-FET 형 메모리 셀의 채널영역에 서로 다른 채널 저항을 유도하여 데이터를 리드/라이트하는 단계; 및 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 메모리 셀의 데이터를 리프레쉬 하는 단계를 포함하는 것을 특징으로 한다. The refresh method of a semiconductor memory device to which the ferroelectric element of the present invention is applied includes a channel region, a drain region, and a source region formed on a substrate; A ferroelectric layer formed on the channel region; A 1-T (One-Transistor) field effect transistor (FET) type memory cell including a word line formed on the ferroelectric layer, and having different channel resistances induced in the channel region according to the polarity of the ferroelectric layer; A plurality of word lines arranged in a row direction; A plurality of even bit lines arranged in a direction perpendicular to the plurality of word lines; And a plurality of odd bit lines arranged in a direction perpendicular to the plurality of word lines and alternately arranged with the plurality of even bit lines, wherein the memory cells are adjacent to each other among the plurality of even bit lines and the plurality of odd bit lines. Connected between even / odd bit line pairs, the polarity of the ferroelectric layer changes according to the voltage applied to the word line and even / odd bit line pairs to sense data current of the memory cell, and to sense the word lines and even / odd bits. In a semiconductor memory device employing a ferroelectric element in which the polarity of a ferroelectric layer is changed according to a plurality of write voltages applied to a line pair, and 2n-bit data is stored, different channel resistances are applied to channel regions of a 1T-FET type memory cell. Inducing to read / write data; And refreshing the data of the memory cells at specific refresh cycles to improve the retention characteristics of the data stored in the memory cells.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 1은 본 발명에 따른 반도체 메모리 장치의 셀 단면도이다. 1 is a cross-sectional view of a cell of a semiconductor memory device according to the present invention.

본 발명의 1-T(One-Transistor) FET(Field Effect Transistor)형 강유전체 메모리 셀은 P형영역 기판(1) 상에 메모리 셀의 P형 채널영역과, N형 드레인영역(2) 및 N형 소스영역(3)이 형성된다. 그리고, 채널 영역의 상부에 강유전체층(Ferroelectric layer;4)이 형성되고, 강유전체층(4)의 상부에 워드라인(5)이 형성된다. The 1-T (FET) field effect transistor (FET) type ferroelectric memory cell of the present invention has a P-type channel region, an N-type drain region 2 and an N-type of a memory cell on a P-type region substrate 1. The source region 3 is formed. A ferroelectric layer 4 is formed on the channel region, and a word line 5 is formed on the ferroelectric layer 4.

여기서, 공정의 안정화를 위해 채널 영역과 강유전체층(4)의 사이에 버퍼 절연층(6)을 형성할 수도 있다. 즉, 버퍼 절연층(6)은 채널 영역과 강유전체층(4) 사이의 공정적 및 재료적인 차이점을 극복하기 위해 형성된다. Here, the buffer insulating layer 6 may be formed between the channel region and the ferroelectric layer 4 to stabilize the process. In other words, the buffer insulating layer 6 is formed to overcome the process and material differences between the channel region and the ferroelectric layer 4.

이러한 구성을 갖는 반도체 메모리 장치는 강유전체층(4)의 분극(Polarization) 극성 상태에 따라 메모리 셀의 채널 저항이 달리지는 특성을 이용하여 데이터를 리드/라이트 한다. A semiconductor memory device having such a configuration reads / writes data using a characteristic in which the channel resistance of the memory cell varies depending on the polarization polarity of the ferroelectric layer 4.

즉, 강유전체층(4)의 극성이 채널에 양(+)의 전하를 유도할 경우 메모리 셀은 고저항 채널 상태가 되어 오프된다. 반대로, 강유전체층(4)의 극성이 채널에 음(-)의 전하를 유도할 경우 메모리 셀은 저저항 채널 상태가 되어 턴온된다. 이와 같이, 강유전체 메모리 셀은 강유전체층(4)의 분극 극성 종류를 선택하여 셀에 데이터를 라이트 함으로써 비휘발성 메모리 셀이 된다. That is, when the polarity of the ferroelectric layer 4 induces positive charge to the channel, the memory cell is turned off because of the high resistance channel state. In contrast, when the polarity of the ferroelectric layer 4 induces a negative charge to the channel, the memory cell is turned into a low resistance channel state. As described above, the ferroelectric memory cell becomes a nonvolatile memory cell by selecting the polarization polarity type of the ferroelectric layer 4 and writing data to the cell.

도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 저장 위치를 설명하기 위한 도면이다. 2 is a view for explaining a data storage location of a semiconductor memory device according to the present invention.

본 발명의 1-T(One-Transistor) FET(Field Effect Transistor)형 강유전체 메모리 셀은 n-비트를 저장하는 레프트(Left)-n비트(Bit) 저장부(10)와, n-비트를 저장하는 라이트(Rihgt)-n비트(Bit) 저장부(20)를 포함하여 하나의 단위 셀에 2n-비트(Bit)를 저장할 수 있게 된다.(여기서, n은 자연수) 이하에서는, 설명의 편의성을 위해 레프트-n비트를 'L-n비트'라 하고, 라이트-n비트를 'R-n비트'라 명명하기로 한다. The 1-T (FET) field effect transistor (FET) type ferroelectric memory cell of the present invention stores a left-n-bit storage 10 for storing n-bits and an n-bit. It is possible to store 2n-bits (Bit) in one unit cell, including a write-Rihgt-n-bit storage unit 20 (where n is a natural number). The left-n bit is called 'Ln bit' and the right-n bit is called 'Rn bit'.

단위 셀의 채널영역을 기준으로 하여 왼쪽 부분에 배치된 강유전체층(4)과 채널영역을 L-n비트 저장부(10)라 하여 n-비트 데이터를 저장한다. 그리고, 단위 셀의 채널영역을 기준으로 하여 오른쪽 부분에 배치된 강유전체층(4)과 채널영역을 R-n비트 저장부(20)라 하여 n-비트 데이터를 저장한다. The ferroelectric layer 4 and the channel region disposed on the left side of the unit cell based on the channel region of the unit cell are referred to as the L-n bit storage unit 10 to store n-bit data. The n-bit data is stored in the ferroelectric layer 4 and the channel region disposed on the right side with respect to the channel region of the unit cell as the R-n bit storage unit 20.

여기서, L-n비트 저장부(10)에 저장된 데이터를 리드할 경우에는 N형 영역(2)이 소스 영역으로 작용하고, N형 영역(3)이 드레인 영역으로 작용하게 된다. 그리고, R-n비트 저장부(20)에 저장된 데이터를 리드할 경우에는 N형 영역(3)이 소스 영역으로 작용하고, N형 영역(2)이 드레인 영역으로 작용하게 된다. 이에 따라, 하나의 N형 영역(2,3)은 드레인 영역이 될 수도 있고 소스 영역이 될 수도 있다. 따라서, 메모리 셀의 라이트 동작시에는 L-n비트 저장부(10)와, R-n비트 저장부(20)에 동시에 데이터를 라이트할 수 있지만, 리드 동작시에는 L-n비트 저장부(10)와, R-n비트 저장부(20)에 저장된 데이터를 동시에 리드할 수 없게 된다. In this case, when reading data stored in the L-n bit storage unit 10, the N-type region 2 serves as a source region, and the N-type region 3 serves as a drain region. When the data stored in the R-n bit storage unit 20 is read, the N-type region 3 serves as a source region, and the N-type region 2 serves as a drain region. Accordingly, one N-type region 2, 3 may be a drain region or a source region. Therefore, the data can be written to the Ln bit storage section 10 and the Rn bit storage section 20 simultaneously during the write operation of the memory cell, but the Ln bit storage section 10 and the Rn bit storage are read during the read operation. Data stored in the unit 20 cannot be read at the same time.

그리고, L-n비트 저장부(10)는 소스 영역으로 작용하는 N형 영역(2)과 게이트 영역(채널영역) 사이에 가해지는 전압에 의해 강유전체층(4)의 극성이 바뀌는 영역을 유효 데이터 저장 영역으로 설정한다. 또한, R-n비트 저장부(20)는 소스 영역으로 작용하는 N형 영역(3)과 게이트 영역(채널영역) 사이에 가해지는 전압에 의해 강유전체층(4)의 극성이 바뀌는 영역을 유효 데이터 저장 영역으로 설정한다. In addition, the Ln bit storage unit 10 includes an area in which the polarity of the ferroelectric layer 4 is changed by a voltage applied between the N-type region 2 serving as the source region and the gate region (channel region). Set to. In addition, the Rn bit storage unit 20 includes an area in which the polarity of the ferroelectric layer 4 is changed by a voltage applied between the N-type region 3 serving as the source region and the gate region (channel region). Set to.

즉, L-n비트 저장부(10)와, R-n비트 저장부(20) 사이의 영역에는 채널 바이어스 전압이 약하게 인가되기 때문에 의도된 데이터가 리드 또는 라이트 되지 않으며 데이터의 리드/라이트 동작에 영향을 미치지 않는 무효 데이터가 저장된다. 이러한 L-n비트 저장부(10)와, R-n비트 저장부(20)에 해당하는 저장 영역의 폭은 드레인/소스 영역에 인가되는 바이어스 전압의 크기에 따라 충분히 변경 가능하다. That is, because the channel bias voltage is weakly applied to the region between the Ln bit storage unit 10 and the Rn bit storage unit 20, the intended data is not read or written and does not affect the read / write operation of the data. Invalid data is stored. The widths of the storage regions corresponding to the L-n bit storage unit 10 and the R-n bit storage unit 20 may be sufficiently changed according to the magnitude of the bias voltage applied to the drain / source region.

도 3은 본 발명에 따른 반도체 메모리 장치의 n-비트 저장 셀의 라이트 레벨을 설명하기 위한 도면이다. 3 is a view for explaining a write level of an n-bit storage cell of a semiconductor memory device according to the present invention.

본 발명은 n-비트의 데이터를 저장하기 위해서 2n개의 라이트 전압 레벨이 필요하다. 즉, "00..00", "00..01",..."11..10", "11..11"의 데이터를 저장하기 위해서 이와 대응하는 개수의 라이트 전압 VW0,VW1...VWm,VWn을 사용하게 된다. The present invention requires 2n write voltage levels to store n-bit data. That is, in order to store data of "00..00", "00..01", ... "11..10" and "11..11", the number of write voltages VW0, VW1 .. corresponding thereto is stored. Will use .VWm, VWn.

도 4는 본 발명에 따른 반도체 메모리 장치의 n-비트 저장 셀의 센싱 전류 레벨을 설명하기 위한 도면이다. 4 is a diagram illustrating a sensing current level of an n-bit storage cell of a semiconductor memory device according to the present invention.

본 발명은 "00..00", "00..01",..."11..10", "11..11"의 n-비트 데이터를 센싱하기 위해서 복수개의 레퍼런스 레벨 전류 Iref(0)~Iref(m) 값이 필요하다. 예를 들어, 데이터 '3'이 메모리 셀에 저장된 경우, 메모리 셀에 저장된 셀 데이터의 레벨에 따라 8개의 다른 센싱 전압이 비트라인(또는 서브 비트라인)에 인가된다. The present invention provides a plurality of reference level currents Iref (0) for sensing n-bit data of "00..00", "00..01", ... "11..10", and "11..11". ) ~ Iref (m) value is required. For example, when data '3' is stored in the memory cell, eight different sensing voltages are applied to the bit line (or sub bit line) according to the level of cell data stored in the memory cell.

그리고, 비트라인을 통해 센싱된 전압은 메인 비트라인에서 2n개의 데이터 레벨, 즉, "111","110",.."001","000"으로 구분된다. 따라서, 이러한 2n개의 레벨은 2n-1개의 레퍼런스 레벨과 비교 및 증폭된다. The voltage sensed through the bit line is divided into 2n data levels, that is, "111", "110", .. "001", and "000" in the main bit line. Thus, these 2n levels are compared and amplified with 2n-1 reference levels.

도 5는 본 발명에 따른 반도체 메모리 장치의 데이터 '0' 라이트 동작을 설명하기 위한 도면이다. 5 is a view for explaining a data write operation of a semiconductor memory device according to the present invention.

L-n비트 저장부(10)와, R-n비트 저장부(20)에 데이터 '0'을 모두 저장하기 위해서는 워드라인(5)에 전원전압 VDD을 인가한다. 그리고, N형 드레인/소스영역(2,3)에 모두 그라운드 전압 GND을 인가한다. 이러한 경우 강유전체(4)의 극성에 따라 채널영역에 음의 전하가 유도되어 데이터 '0'을 라이트할 수 있게 된다. In order to store both data '0' in the L-n bit storage unit 10 and the R-n bit storage unit 20, the power supply voltage VDD is applied to the word line 5. The ground voltage GND is applied to both the N-type drain / source regions 2 and 3. In this case, a negative charge is induced in the channel region according to the polarity of the ferroelectric 4 so that the data '0' can be written.

도 6은 본 발명에 따른 반도체 메모리 장치의 2n-비트 데이터의 라이트 동작을 설명하기 위한 도면이다. 6 is a diagram for describing a write operation of 2n-bit data of a semiconductor memory device according to the present invention.

L-n비트 저장부(10)와, R-n비트 저장부(20)에 n-비트 데이터을 각각 저장하기 위해서는 워드라인(5)에 음의 리드전압 -Vrd을 인가한다. 그리고, N형 드레인/소스영역(2,3)에 각각 n개의 라이트 전압 VW1...VWm,VWn 중 하나를 인가하게 된다. A negative read voltage -Vrd is applied to the word line 5 to store n-bit data in the L-n bit storage unit 10 and the R-n bit storage unit 20, respectively. Then, one of n write voltages VW1 ... VWm and VWn is applied to the N-type drain / source regions 2 and 3, respectively.

도 7은 본 발명에 따른 반도체 메모리 장치의 라이트 사이클 동작 타이밍도이다. 7 is a timing diagram of a write cycle operation of the semiconductor memory device according to the present invention.

먼저, t0 구간에서는 선택된 로오 어드레스의 모든 셀들에 대해 R-n비트 데이터를 리드하여 증폭한 후 후술하는 레지스터에 저장한다. 그리고, t1 구간에서는 선택된 로오 어드레스의 모든 셀들에 대해 L-n비트 데이터를 리드하여 증폭한 후 후술하는 레지스터에 저장한다.First, in the t0 period, R-n bit data is read and amplified for all cells of the selected row address, and stored in a register to be described later. In the t1 section, L-n bit data is read and amplified for all cells of the selected row address, and stored in a register to be described later.

즉, 후술하는 t2 구간에서 모든 메모리 셀에 데이터 "0"을 쓰기 때문에 기존의 메모리 셀에 저장된 데이터가 어떤 데이터인지 알지 못한다. 따라서, 기존의 메모리 셀에 저장된 데이터를 알기 위해 메모리 셀에 데이터 "0"이 써지기 이전에 이를 레지스터에 저장하게 된다. That is, since data "0" is written to all the memory cells in the t2 section to be described later, it is not known what data is stored in the existing memory cell. Therefore, in order to know the data stored in the existing memory cell, the data is stored in the register before the data "0" is written to the memory cell.

이후에, t2 구간에서는 선택된 로오 어드레스의 모든 셀들에 데이터 "0"을 라이트한다. 또한, t3 구간에서는 리프레쉬 모드시 레지스터에 저장된 데이터를 메모리 셀에 다시 라이트하여 복구하고, 새롭게 라이트할 셀들은 새로운 외부의 데이터로 라이트를 수행하게 된다. 이때, 데이터 "0"의 라이트 동작은 t2 구간에서 이미 수행되었으므로 라이트 "0" 유지(Preserve) 모드가 되며, 2-n비트 데이터에 대해서는 새로운 데이터를 라이트하게 된다. Thereafter, in the period t2, data "0" is written to all cells of the selected row address. In the t3 section, the data stored in the register is rewritten to the memory cell in the refresh mode and restored, and the cells to be newly written are written with new external data. At this time, since the write operation of the data "0" has already been performed in the t2 period, the write operation is in the write "0" preserve mode, and new data is written to 2-n bit data.

도 8은 본 발명에 따른 반도체 메모리 장치의 전체 구성도이다. 8 is an overall configuration diagram of a semiconductor memory device according to the present invention.

본 발명은 패드 어레이(100)와, 리프레쉬 제어수단(110)과, 로오 어드레스 레지스터(120)와, 로오 타이밍 로직(130)과, 로오 디코더(140)와, 셀 어레이(150)와, 리드/라이트 제어부(160)와, 컬럼 디코더(170)와, 컬럼 어드레스 레지스터(180)와, 컬럼 타이밍 로직(190)과, 리프레쉬 상태 정보 레지스터(200)와, 센스앰프, 레지스터 및 라이트 드라이버(210)와, 입/출력 로직(220)과, I/O 레지스터(230)와, I/O 버퍼(240) 및 I/O 핀들(250)을 포함한다. The present invention provides the pad array 100, the refresh control means 110, the row address register 120, the row timing logic 130, the row decoder 140, the cell array 150, the read / The write control unit 160, the column decoder 170, the column address register 180, the column timing logic 190, the refresh status information register 200, the sense amplifier, the register and the write driver 210 , Input / output logic 220, I / O register 230, I / O buffer 240, and I / O pins 250.

여기서, 리프레쉬 제어수단(110)은 리프레쉬 제어부(Refresh Controller;111)와, 리프레쉬 카운터(Refresh Counter;112)를 포함한다. 그리고, 본 발명의 셀 어레이(150)는 도 2에 따른 1T-FET 형 단위 셀 구조를 복수개 포함하는 형태로 구성된다. Here, the refresh control means 110 includes a refresh controller 111 and a refresh counter 112. The cell array 150 of the present invention is configured to include a plurality of 1T-FET type unit cell structures according to FIG. 2.

패드 어레이(100)는 복수개의 패드 PAD를 포함하며, 하나의 패드를 통해 로오 어드레스와 컬럼 어드레스를 입력받아 시간차를 두고 출력한다. 그리고, 리프레쉬 제어부(111)는 라스신호 /RAS, 카스신호 /CAS, 리드/라이트 명령 R,/W 및 리프레쉬 제어신호에 따라 리프레쉬 동작을 제어하기 위한 리프레쉬 신호 REF와 리프레쉬 인에이블 신호 REF_EN를 출력한다. The pad array 100 includes a plurality of pad PADs, and receives a row address and a column address through one pad and outputs them with a time difference. The refresh control unit 111 outputs the refresh signal REF and the refresh enable signal REF_EN for controlling the refresh operation according to the ras signal / RAS, the cas signal / CAS, the read / write command R, / W and the refresh control signal. .

리프레쉬 카운터(112)는 리프레쉬 제어부(111)로부터 인가되는 리프레쉬 신호 REF와 리프레쉬 상태 정보 레지스터(200)로부터 인가되는 리프레쉬 제어신호에 따라 리프레쉬 주기를 카운팅하여 카운트 어드레스 CA를 출력한다. 그리고, 리프레쉬 제어부(111)와 리프레쉬 카운터(112)는 리프레쉬 동작에 관한 정보와 리프레쉬 카운트 정보를 리프레쉬 상태 정보 레지스터(200)에 출력한다. The refresh counter 112 counts the refresh period according to the refresh signal REF applied from the refresh control unit 111 and the refresh control signal applied from the refresh state information register 200 to output the count address CA. The refresh control unit 111 and the refresh counter 112 output information about the refresh operation and the refresh count information to the refresh status information register 200.

그리고, 로오 어드레스 레지스터(120)는 패드 어레이부(100)로부터 인가되는 로오 어드레스를 입력받아 임시 저장한다. 그리고, 로오 어드레스 레지스터(120)는 로오 타이밍 로직(130)의 출력 및 리드/라이트 제어부(160)로부터 인가되는 리드/라이트 제어신호 RWCON에 따라 활성화된 로오 어드레스 RADD를 로오 디코더(140)에 출력한다. The row address register 120 receives a row address applied from the pad array unit 100 and temporarily stores the row address. The row address register 120 outputs the activated row address RADD to the row decoder 140 according to the output of the row timing logic 130 and the read / write control signal RWCON applied from the read / write control unit 160. .

로오 타이밍 로직(130)은 라스신호 /RAS에 따라 로오 어드레스 레지스터(120)의 저장 동작 및 어드레스 출력 타이밍을 제어한다. 로오 디코더(140)는 로오 어드레스 레지스터(120)로부터 인가되는 활성화된 로오 어드레스 RADD를 디코딩하여 셀 어레이(150)에 출력한다. The row timing logic 130 controls the storage operation and the address output timing of the row address register 120 according to the ras signal / RAS. The row decoder 140 decodes the activated row address RADD applied from the row address register 120 and outputs the decoded row address RADD to the cell array 150.

또한, 리드/라이트 제어부(160)는 라스신호 /RAS, 카스신호 /CAS, 리드/라이트 명령 R,/W에 따라 로오 어드레스 레지스터(120)에 리드/라이트 동작을 제어하기 위한 리드/라이트 제어신호 RWCON를 출력하고, 컬럼 디코더(170), 센스앰프, 레지스터 및 라이트 드라이버(210)의 동작을 제어한다. The read / write control unit 160 also controls read / write control signals to the row address register 120 in response to the ras signal / RAS, cas signal / CAS, and read / write commands R and / W. The RWCON is output and the operations of the column decoder 170, the sense amplifier, the register, and the write driver 210 are controlled.

그리고, 컬럼 디코더(170)는 리드/라이트 제어부(160)의 제어에 따라 컬럼 어드레스 레지스터(180)로부터 인가되는 컬럼 어드레스를 디코딩하여 입/출력 로직(220)에 출력한다. 컬럼 어드레스 레지스터(180)는 패드 어레이(100)로부터 인가되는 컬럼 어드레스를 입력받아 임시 저장하고 컬럼 타이밍 로직(190)의 제어에 따라 이를 컬럼 디코더(170)에 출력한다. The column decoder 170 decodes the column address applied from the column address register 180 under the control of the read / write controller 160 and outputs the decoded column address to the input / output logic 220. The column address register 180 receives a column address applied from the pad array 100 and temporarily stores the column address, and outputs the column address to the column decoder 170 under the control of the column timing logic 190.

또한, 컬럼 타이밍 로직(190)은 카스신호 /CAS에 따라 컬럼 어드레스 레지스터(180)의 저장 동작 및 어드레스 출력 타이밍을 제어한다. 그리고, 레지스터(210)는 리프레쉬 신호 REF의 활성화시 컬럼 타이밍 로직(190)의 제어에 따라 리프레쉬 데이터를 메모리 셀에 제공하게 된다. In addition, the column timing logic 190 controls the storage operation and the address output timing of the column address register 180 according to the cas signal / CAS. The register 210 provides the refresh data to the memory cell under the control of the column timing logic 190 when the refresh signal REF is activated.

리프레쉬 상태 정보 레지스터(200)는 리프레쉬와 관련된 파라미터(Parameter)를 저장하기 위한 비휘발성 레지스터이다. 이러한 리프레쉬 상태 정보 레지스터(200)는 리프레쉬 카운트 정보와, 시스템 또는 내부 메모리의 파워-오프 시간에 관한 정보 및 기타 여러 가지 파라미터 정보를 저장하며, 리프레쉬 동작시 이러한 파라미터 정보에 근거하여 리프레쉬 제어신호를 출력한다. 또한, 파워-오프시에는 리프레쉬 제어부(111)와 리프레쉬 카운터(112)에 관한 정보가 리프레쉬 상태 정보 레지스터(200)에 전달되고, I/O 버퍼(240)로부터 인가되는 외부 명령에 관련된 정보를 저장한다. 그리고, I/O 버퍼(240)와 I/O 핀들(250)을 통해 리프레쉬 상태 정보 레지스터(200)에 저장된 정보들을 시스템 컨트롤러(300)에 출력하게 된다. The refresh status information register 200 is a nonvolatile register for storing parameters related to refresh. The refresh status information register 200 stores refresh count information, information on power-off time of the system or internal memory, and various other parameter information, and outputs a refresh control signal based on the parameter information during the refresh operation. do. In addition, at the time of power-off, information about the refresh control unit 111 and the refresh counter 112 is transmitted to the refresh status information register 200, and stores information related to an external command applied from the I / O buffer 240. do. In addition, information stored in the refresh status information register 200 is output to the system controller 300 through the I / O buffer 240 and the I / O pins 250.

그리고, 센스앰프(S/A)는 셀 데이터를 감지 및 증폭하여 데이터 "1"과, 데이터 "0"을 구별하기 위한 구성이다. 그리고, 라이트 드라이버(W/D)는 메모리 셀에 데이터를 라이트할 경우 라이트 데이터에 따라 구동 전압을 생성하여 비트라인에 공급하기 위한 구성이다. 또한, 레지스터(REG)는 센스앰프(S/A)에서 센싱된 데이터를 일시적으로 저장하고, 라이트 동작시 메모리 셀에 데이터를 다시 재저장하게 된다. The sense amplifier S / A is configured to detect and amplify cell data to distinguish data "1" from data "0". When writing data to a memory cell, the write driver W / D generates a driving voltage according to the write data to supply the bit line to the bit line. In addition, the register REG temporarily stores the data sensed by the sense amplifier S / A, and re-stores the data in the memory cell during the write operation.

입/출력 로직(220)은 컬럼 디코더(170)의 출력과 리드/라이트 명령 R,/W에 따라 셀 어레이(150)에 저장된 데이터를 리드하거나, 셀 어레이(150)에 데이터를 저장한다. 여기서, 입/출력 로직(220)은 컬럼 선택신호(C/S)를 포함하는 것이 바람직하다. 그리고, 입/출력 로직(220)은 출력 인에이블 신호 /OE에 따라 셀 어레이(150)에 저장된 데이터를 데이터 I/O 레지스터(230)에 출력한다. The input / output logic 220 reads data stored in the cell array 150 or stores data in the cell array 150 according to the output of the column decoder 170 and the read / write commands R and / W. Here, the input / output logic 220 preferably includes a column select signal C / S. The input / output logic 220 then outputs the data stored in the cell array 150 to the data I / O register 230 according to the output enable signal / OE.

I/O 버퍼(240)는 I/O 레지스터(230)에 저장된 리드 데이터를 버퍼링하여 I/O핀들(250)에 출력한다. 그리고, I/O 버퍼(240)는 I/O 핀들(250)을 통해 인가된 라이트 데이터를 버퍼링하여 I/O 레지스터(230)에 출력한다. 그리고, I/O 버퍼(240)는 리프레쉬 상태 정보 레지스터(200)에 저장된 정보를 I/O 핀들(250)을 통해 시스템 컨트롤러(300)에 출력한다. I/O 핀들(250)은 I/O 버퍼(240)로부터 인가된 데이터를 데이터 버스를 통해 시스템 컨트롤러(300)에 출력하거나, 시스템 컨트롤러(300)로부터 데이터 버스를 통해 인가된 데이터를 I/O 버퍼(240)에 출력한다. The I / O buffer 240 buffers read data stored in the I / O register 230 and outputs the buffered I / O pins 250. The I / O buffer 240 buffers write data applied through the I / O pins 250 and outputs the buffered write data to the I / O register 230. The I / O buffer 240 outputs the information stored in the refresh status information register 200 to the system controller 300 through the I / O pins 250. The I / O pins 250 output data applied from the I / O buffer 240 to the system controller 300 through the data bus, or output data applied from the system controller 300 through the data bus. Output to the buffer 240.

이러한 구성을 갖는 본 발명의 리드/라이트 동작 과정을 설명하면 다음과 같다. Referring to the read / write operation process of the present invention having such a configuration as follows.

먼저, 패드 어레이(100)는 복수개의 패드 PAD를 통해 로오 어드레스와 컬럼 어드레스를 입력받아 로오 어드레스 레지스터(120) 및 컬럼 어드레스 레지스터(180)에 각각 출력한다. 이후에, 로오 어드레스 레지스터(120) 및 컬럼 어드레스 레지스터(180)는 로오 타이밍 로직(130)과 컬럼 타이밍 로직(190)의 제어에 따라 타이밍 멀티플렉싱(Timing Multiplexing) 방법으로 일정 시간 차를 두고 로오 어드레스 및 컬럼 어드레스를 출력한다. First, the pad array 100 receives a row address and a column address through a plurality of pad PADs and outputs them to the row address register 120 and the column address register 180, respectively. Subsequently, the row address register 120 and the column address register 180 are controlled by the row timing logic 130 and the column timing logic 190 by a timing multiplexing method. Output the column address.

이때, 로오 어드레스 레지스터(120)는 라스신호 /RAS에 동기하여 로오 어드레스를 임시 저장하고 활성화된 로오 어드레스 RADD를 로오 디코더(140)에 출력하게 된다. 이러한 로오 어드레스 RADD의 출력 동작시 컬럼 어드레스 레지스터(180)는 입력된 컬럼 어드레스를 임시 저장하게 된다. At this time, the row address register 120 temporarily stores the row address in synchronization with the ras signal / RAS and outputs the activated row address RADD to the row decoder 140. In the output operation of the row address RADD, the column address register 180 temporarily stores the input column address.

로오 어드레스 레지스터(120)는 정상 동작시 패드 어레이(100)로부터 인가되는 로오 어드레스를 선택하여 로오 디코더(140)에 출력한다. 그리고, 리프레쉬 동작 모드시 리프레쉬 인에이블 신호 REF_EN가 활성화되면 리프레쉬 카운터(112)로부터 인가되는 카운트 어드레스 CA를 선택하여 로오 디코더(140)에 출력한다. The row address register 120 selects a row address applied from the pad array 100 during normal operation and outputs the row address to the row decoder 140. When the refresh enable signal REF_EN is activated in the refresh operation mode, the count address CA applied from the refresh counter 112 is selected and output to the row decoder 140.

반면에, 컬럼 어드레스 레지스터(180)는 카스신호 /CAS에 동기하여 컬럼 어드레스를 임시 저장하고 컬럼 디코더(170)에 출력하게 된다. 이러한 컬럼 어드레스의 출력 동작시 로오 어드레스 레지스터(120)는 입력된 로오 어드레스를 임시 저장하게 된다. On the other hand, the column address register 180 temporarily stores the column address in synchronization with the cas signal / CAS and outputs the column address to the column decoder 170. In the output operation of the column address, the row address register 120 temporarily stores the input row address.

이어서, 리드 동작 모드시 리드명령 R이 활성화된 상태에서 출력 인에이블 신호 /OE가 활성화되면 입/출력 로직(220)에 따라 셀 어레이(150)에 저장된 데이터가 I/O 레지스터(230)에 출력된다. 반면에, 라이트 동작 모드시 라이트 명령 /W이 활성화된 상태에서 출력 인에이블 신호 /OE가 비활성화되면 입/출력 로직(220)에 따라 셀 어레이(150)에 데이터를 저장하게 된다. Subsequently, when the output enable signal / OE is activated while the read command R is activated in the read operation mode, data stored in the cell array 150 is output to the I / O register 230 according to the input / output logic 220. do. On the other hand, when the output enable signal / OE is deactivated while the write command / W is activated in the write operation mode, data is stored in the cell array 150 according to the input / output logic 220.

한편, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 방법을 설명하면 다음과 같다. A refreshing method of a semiconductor memory device according to the present invention will be described below.

리프레쉬 제어부(111)는 라스신호 /RAS, 카스신호 /CAS, 리드/라이트 명령 R,/W 및 리프레쉬 제어신호의 조합에 따라 리프레쉬 동작 명령이 인가되면 리프레쉬 동작을 수행하기 위한 리프레쉬 신호 REF를 리프레쉬 카운터(112)에 출력하고, 리프레쉬 인에이블 신호 REF_EN를 로오 어드레스 레지스터(120)에 출력한다. 또한, 리프레쉬 카운터(112)는 리프레쉬 제어부(111)로부터 인가되는 리프레쉬 신호 REF와 리프레쉬 제어신호에 따라 리프레쉬 주기를 카운팅하여 로오 어드레스 레지스터(120)에 카운트 어드레스 CA를 출력한다. The refresh control unit 111 refreshes the refresh signal REF for performing the refresh operation when the refresh operation command is applied according to the combination of the ras signal / RAS, the cas signal / CAS, the read / write command R, / W and the refresh control signal. The refresh enable signal REF_EN is output to the row address register 120. In addition, the refresh counter 112 counts the refresh period according to the refresh signal REF and the refresh control signal applied from the refresh control unit 111 and outputs the count address CA to the row address register 120.

리프레쉬 카운터(112)에서 출력된 카운트 어드레스 CA는 로오 어드레스 레지스터(120)에 저장된다. 이후에, 컬럼 타이밍 로직(190)은 카스신호 /CAS에 응답하여 컬럼 어드레스 레지스터(180)에 저장된 데이터를 컬럼 디코더(170)에 출력하게 된다. 그리고, 센스앰프 S/A가 활성화된 상태에서 입/출력 로직(220)을 통해 레지스터 REG에 저장된 리프레쉬 데이터를 셀 어레이(150)에 라이트하게 된다. The count address CA output from the refresh counter 112 is stored in the row address register 120. Thereafter, the column timing logic 190 outputs the data stored in the column address register 180 to the column decoder 170 in response to the cas signal / CAS. Then, in the state in which the sense amplifier S / A is activated, the refresh data stored in the register REG is written to the cell array 150 through the input / output logic 220.

여기서, 리프레쉬 신호 REF는 라스신호 /RAS 및 카스신호 /CAS를 이용한 제어신호 일 수도 있다. 즉, 리프레쉬 신호 REF가 라스신호 /RAS 및 카스신호 /CAS를 이용한 제어신호일 경우 카스 비포 라스(/CBR;/CAS Before /RAS) 방식을 사용하여 리프레쉬 동작을 수행하게 된다. Here, the refresh signal REF may be a control signal using the ras signal / RAS and the cas signal / CAS. That is, when the refresh signal REF is a control signal using the ras signal / RAS and the cas signal / CAS, the refresh operation is performed by using a cas biphoras (/ CBR; / CAS Before / RAS) method.

예를 들어, 리드 또는 라이트 동작을 수행하는 정상동작 모드일 경우에는 라스신호 /RAS가 카스신호 /CAS 보다 먼저 활성화되어 로오 타이밍 로직(130) 및 컬럼 타이밍 로직(190)에 따라 정상 동작이 수행된다. 즉, 라스신호 /RAS가 먼저 활성화되면 외부 로오 어드레스가 활성화되어 센스앰프 S/A가 활성화된다. 그 이후에, 카스신호 /CAS가 활성화되면 외부 컬럼 어드레스가 활성화되어 된다. For example, in the normal operation mode for performing the read or write operation, the ras signal / RAS is activated before the cas signal / CAS and the normal operation is performed according to the row timing logic 130 and the column timing logic 190. . That is, when the ras signal / RAS is activated first, the external row address is activated, and the sense amplifier S / A is activated. After that, the external column address is activated when the cas signal / CAS is activated.

반면에, 리프레쉬 모드일 경우에는 리프레쉬 제어부(111)를 통해 카스신호 /CAS가 라스신호 /RAS 보다 먼저 천이(Transition) 되는 것을 감지하여 리프레쉬 신호 REF가 활성화된다. 즉, 리프레쉬 제어부(111)는 카스신호 /CAS가 라스신호 /RAS 보다 먼저 천이(Transition) 되는 것을 감지하면 리프레쉬 모드로 판단하여 리프레쉬 인에이블 신호 REF_EN를 활성화시킨다. On the other hand, in the refresh mode, the refresh signal REF is activated by detecting that the cas signal / CAS is transitioned before the lath signal / RAS through the refresh control unit 111. That is, if the refresh control unit 111 detects that the cas signal / CAS is transitioned before the ras signal / RAS, the refresh control unit 111 determines the refresh mode and activates the refresh enable signal REF_EN.

로오 어드레스 레지스터(120)는 리프레쉬 인에이블 신호 REF_EN가 활성화될 경우 정상 동작 모드의 경로가 차단된 상태에서 리프레쉬 카운터(112)에 따라 생성된 카운트 어드레스 CA에 따라 리프레쉬 동작을 수행하게 된다. 여기서, 카스신호 /CAS와 라스신호 /RAS가 동시에 천이되는 것을 감지하여 리프레쉬 신호 REF가 활성화될 수도 있다. When the refresh enable signal REF_EN is activated, the row address register 120 performs a refresh operation according to the count address CA generated by the refresh counter 112 while the path of the normal operation mode is blocked. Here, the refresh signal REF may be activated by detecting that the cas signal / CAS and the ras signal / RAS are simultaneously transitioned.

본 발명에서는 카스 비포 라스(/CBR;/CAS Before /RAS) 방식을 이용한 리프레쉬 방식을 그 실시예로 설명하였지만, 본 발명은 이에 한정되는 것이 아니라, 셀프(Self) 리프레쉬, 오토(Auto) 리프레쉬 또는 클럭 등을 이용하여 유사하게 적용 가능한 여러 가지 방식을 통하여 리프레쉬 동작을 수행할 수도 있다. In the present invention, the refresh method using the cas biphoras (/ CBR; / CAS Before / RAS) method has been described as an embodiment, but the present invention is not limited to this, Self refresh, Auto refresh or The refresh operation may be performed through various methods similarly applicable using a clock or the like.

즉, 리프레쉬 모드에서는 리프레쉬 카운터(112)의 출력인 카운트 어드레스 CA에 따라 셀 어레이(150)의 워드라인 WL이 선택된다. 이에 따라, 셀 어레이(150)에서 1T FET 구조를 갖는 해당 셀의 데이터를 센싱하여 증폭한 후 센스앰프 레지스터(REG)에 저장한다. 그리고, 새로운 데이터를 셀 어레이(150)에 라이트하거나 레지스터(REG)에 저장된 데이터를 셀 어레이(150)에 재저장하게 된다. That is, in the refresh mode, the word line WL of the cell array 150 is selected according to the count address CA which is the output of the refresh counter 112. Accordingly, the cell array 150 senses and amplifies data of the corresponding cell having the 1T FET structure and stores the data in the sense amplifier register REG. Then, new data is written to the cell array 150 or data stored in the register REG is re-stored in the cell array 150.

한편, 본 발명에 따른 반도체 메모리 장치에서 전원의 온/오프에 따른 리프레쉬 방법을 설명하면 다음과 같다. Meanwhile, a refresh method according to on / off of a power source in the semiconductor memory device according to the present invention will be described as follows.

먼저, 일반적인 휘발성 메모리인 디램은 시스템 파워가 오프된 상태에서 파워가 온 될 경우 다시 메모리 데이터를 업로드하여 새로운 리프레쉬 동작을 시작하게 된다. 즉, 시스템 파워가 다시 온 되면 메모리 데이터를 무조건 업로드해야만 한다. First, DRAM, which is a general volatile memory, starts uploading a new refresh operation by uploading memory data again when power is turned on while the system power is turned off. That is, when the system powers back on, the memory data must be uploaded unconditionally.

하지만, 본 발명에 따른 반도체 메모리 장치는 시스템 파워가 오프된 상태에서 파워가 온 될 경우 리프레쉬 상태 정보 레지스터(200)에서 리프레쉬 시간이 초과 되었는지를 판단한다.However, the semiconductor memory device according to the present invention determines whether the refresh time is exceeded in the refresh status information register 200 when the power is turned on while the system power is turned off.

리프레쉬 상태 정보 레지스터(200)의 판단결과, 기설정된 리프레쉬 시간이 초과되었을 경우 다시 메모리 데이터를 업로드하여 새로운 리프레쉬 동작을 시작하게 된다. 반면에, 리프레쉬 상태 정보 레지스터(200)의 판단결과, 기설정된 리프레쉬 시간이 초과되지 않았을 경우 리프레쉬 시간이 유효한 것으로 판단하여 이전의 리프레쉬 동작을 계속 수행하게 된다.As a result of the determination of the refresh status information register 200, when the preset refresh time is exceeded, memory data is uploaded again to start a new refresh operation. On the other hand, as a result of the determination of the refresh status information register 200, when the preset refresh time is not exceeded, it is determined that the refresh time is valid and continues the previous refresh operation.

즉, 리프레쉬 상태 정보 레지스터(200)는 리프레쉬와 관련된 파라미터(Parameter)를 비휘발성 레지스터에 저장한다. 리프레쉬 상태 정보 레지스터(200)는 리프레쉬 카운트 정보와, 시스템 또는 내부 메모리의 파워-오프 시간에 관한 정보 및 기타 여러 가지 파라미터 정보를 비휘발성 상태로 저장한다. 여기서, 리프레쉬 상태 정보 레지스터(200)는 별도의 파워 감지수단(미도시)을 통해 시스템 또는 내부 메모리의 파워가 온/오프되는 것을 감지할 수도 있다. That is, the refresh status information register 200 stores parameters related to refresh in a nonvolatile register. The refresh status information register 200 stores the refresh count information, the power-off time of the system or the internal memory, and various other parameter information in a nonvolatile state. Here, the refresh status information register 200 may detect that the power of the system or the internal memory is turned on / off through a separate power sensing means (not shown).

이에 따라, 파워-오프시에 리프레쉬 상태 정보 레지스터(200)에 저장된 데이터를 리드하여 리프레쉬 경과시간을 계산한다. 여기서, 리프레쉬 경과 시간은 별도의 모드 레지스터 세트(MRS)를 통해 기저장할 수 있으며, 리프레쉬 경과 시간을 시스템 레벨에서 제어할 수도 있다. Accordingly, data stored in the refresh status information register 200 is read at power-off to calculate the elapsed refresh time. Here, the refresh elapsed time may be pre-stored through a separate mode register set (MRS), and the refresh elapsed time may be controlled at the system level.

이후에, 리프레쉬 제어신호에 따라 계산된 리프레쉬 경과 시간이 리프레쉬 제어부(111)에 전달되어 리프레쉬 동작을 제어하게 된다. 따라서, 본 발명은 파워-오프 상태에서 파워가 온된 경우에도 리프레쉬 관련 정보를 다시 업로드할 필요가 없게 된다. Thereafter, the refresh elapsed time calculated according to the refresh control signal is transmitted to the refresh control unit 111 to control the refresh operation. Therefore, the present invention does not need to upload the refresh related information again even when the power is turned on in the power-off state.

한편, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 방법을 설명하면 다음과 같다. 본 발명에 따른 리프레쉬 방법은 크게 분산(Distributed) 리프레쉬 방법과, 버스트(Burst) 리프레쉬 방법으로 나뉜다. A refreshing method of a semiconductor memory device according to the present invention will be described below. The refresh method according to the present invention is largely divided into a distributed refresh method and a burst refresh method.

첫 번째, 분산 리프레쉬 방법은 리프레쉬 카운터(112)에서 카운트된 카운트 어드레스 CA에 따라 리프레쉬 시간 내에 모든 셀들이 리프레쉬 될 수 있도록 동일한 시간 배분으로 리프레쉬 동작을 수행하는 방법이다. 즉, 8k 개의 로오가 리프레쉬 된다면 각각의 분산 리프레쉬 동작 주기는 (리프레쉬 시간)/8k가 되는 주기로 리프레쉬 동작이 수행된다. 이에 따라, 모든 워드라인 WL에 대해 데이터가 써져야만 초기화 상태가 된다. First, the distributed refresh method is a method of performing a refresh operation at the same time allocation so that all cells can be refreshed within the refresh time according to the count address CA counted by the refresh counter 112. That is, if 8k rows are refreshed, the refresh operation is performed in a cycle in which each distributed refresh operation cycle is (refresh time) / 8k. Thus, data must be written for all word lines WL to be in an initialized state.

두 번째, 버스트 리프레쉬 방법은 버스트 리프레쉬 사이클 시간 동안 8k 리프레쉬 사이클을 연속해서 수행하는 방법을 말한다. 여기서, 각각의 펄스는 각각의 리프레쉬 사이클을 의미하는 것으로, 펄스가 비활성화 상태인 리드/라이트 동작 사이클 구간에서는 정상 동작을 수행하도록 한다. Second, the burst refresh method refers to a method of continuously performing an 8k refresh cycle during a burst refresh cycle time. Here, each pulse means each refresh cycle, and normal operation is performed in the read / write operation cycle section in which the pulse is inactive.

한편, 본 발명에 따른 반도체 메모리 장치의 리프레쉬 방법에서 타이머 제어 동작을 설명하면 다음과 같다. Meanwhile, the timer control operation in the refresh method of the semiconductor memory device according to the present invention will be described.

본 발명의 리프레쉬 상태 정보 레지스터(200)는 시스템 파워가 오프되었는지를 판단하여 그 결과를 저장한다. 이러한 리프레쉬 상태 정보 레지스터(200)의 판단결과, 파워가 오프된 경우 내부 메모리 타이머가 오프된 상태에서 시스템이 가지고 있는 시스템 타이머를 이용하여 리프레쉬 동작을 제어하게 된다. 이러한 시스템 타이머는 주로 배터리를 이용하여 날짜, 시간 등을 저장하는 것으로, 그 전원이 항상 켜져 있도록 한다. The refresh status information register 200 of the present invention determines whether the system power is off and stores the result. As a result of the determination of the refresh status information register 200, when the power is off, the refresh operation is controlled by using a system timer that the system has in the off state of the internal memory timer. These system timers use a battery to store the date, time, etc., so that the power is always on.

반면에, 리프레쉬 상태 정보 레지스터(200)의 판단결과, 파워가 오프되지 않은 경우 독립적으로 동작하는 내부 메모리 타이머를 이용하여 내부 리프레쉬 동작을 제어하게 된다.On the other hand, as a result of the determination of the refresh status information register 200, the internal refresh operation is controlled using an internal memory timer that operates independently when the power is not turned off.

여기서, 본 발명은 입/출력 데이터 핀들(250)을 통해 파워의 온/오프 상태에 따라 외부 시스템 타이머 또는 내부 메모리 타이머 중 하나를 선택할 수 있도록 한다. 즉, 내부 메모리 타이머를 포함하는 메모리 장치의 리프레쉬 상태 정보 레지스터(200)는 I/O 버퍼(240), I/O 핀들(250)을 통해 데이터 버스와 데이터를 교환한다. 그리고, 시스템 타이머를 포함하는 시스템(CPU)은 데이터 버스를 통해 메모리 장치와 데이터를 교환한다. Herein, according to the present invention, one of the external system timer and the internal memory timer may be selected according to the on / off state of the power through the input / output data pins 250. That is, the refresh status information register 200 of the memory device including the internal memory timer exchanges data with the data bus through the I / O buffer 240 and the I / O pins 250. In addition, a system (CPU) including a system timer exchanges data with a memory device through a data bus.

이에 따라, 메모리 장치와 시스템 컨트롤러 간의 데이터 교환을 통해 파워가 오프 상태일 경우 전원이 항상 켜져 있게 되는 외부 시스템 타이머를 이용하여 리프레쉬 동작을 수행하고, 파워가 온 상태일 경우 내부 메모리 타이머를 이용하여 리프레쉬 동작을 수행하게 된다. Accordingly, the refresh operation is performed by using an external system timer that is always turned on when the power is turned off by exchanging data between the memory device and the system controller, and by using the internal memory timer when the power is turned on. Will perform the action.

이러한 본 발명은 메모리 칩의 전원의 온/오프에 무관하게 리프레쉬 구간과 메모리 데이터를 유효하게 유지할 수 있게 된다. 이에 따라, 리프레쉬 구간 사이에서는 메모리 칩 전원을 오프하여 칩에서 소모되는 전류를 줄일 수 있도록 하고, 리프레쉬 구간 동안에만 칩 전원을 공급하도록 하여 리프레쉬 동작을 수행하도록 제어할 수도 있다. The present invention can effectively maintain the refresh period and the memory data irrespective of whether the power supply of the memory chip is turned on or off. Accordingly, the memory chip power may be turned off between the refresh periods to reduce the current consumed by the chip, and the chip power may be supplied only during the refresh period to perform the refresh operation.

도 9는 본 발명에 따른 반도체 메모리 장치의 데이터 유지 특성을 설명하기 위한 그래프이다. 9 is a graph for explaining data retention characteristics of the semiconductor memory device according to the present invention.

종래의 반도체 메모리 장치는 시간이 지남에 따라 셀 데이터의 열화 조건이 발생하게 되어 데이터 유지(Retention) 수명에 한계가 있다. 이에 따라, 시간이 지남에 따라 셀 데이터 "1","0"에 대응하는 비트라인 BL 전류가 감소하게 된다. In the conventional semiconductor memory device, the deterioration condition of the cell data occurs over time, and thus there is a limit in the data retention life. As a result, the bit line BL current corresponding to the cell data "1" and "0" decreases over time.

하지만, 본 발명은 전원의 오프시 비트라인 BL 전류가 감소하는 특정 시점에서 특정 주기로 리프레쉬 동작을 수행함으로써 열화된 셀 데이터를 복구하여 데이터 유지(Retention) 특성을 향상시킬 수 있도록 한다. However, the present invention improves data retention characteristics by recovering deteriorated cell data by performing a refresh operation at a specific period when a bit line BL current decreases when the power supply is turned off.

즉, 본 발명은 메모리 셀의 저장 데이터 유지 특성이 기설정된 목표 값 이상으로 감소할 경우 리프레쉬 회로를 구동하여 셀 데이터를 다시 초기 상태로 복구시키도록 한다. 이와 같이 설정한 셀의 열화 한계 목표 시간이 리프레쉬 시간이 되고, 모든 셀들은 리프레쉬 시간 안에서 항상 동작하게 된다. That is, the present invention drives the refresh circuit to restore the cell data back to the initial state when the storage data holding characteristic of the memory cell is reduced to a predetermined target value or more. The deterioration threshold target time of the cell set as described above becomes the refresh time, and all the cells always operate within the refresh time.

여기서, 본 발명은 불휘발성 특성을 갖는 디램이므로 전원이 오프되어도 상관없다. 그리고, 전원의 온/오프 시간을 합하여 전체 데이터 유지 시간으로 설정하게 되어 리프레쉬 동작을 자주 수행하지 않도록 함으로써 전력 소모를 감소시키고 동작성능을 향상시킬 수 있도록 한다. Here, the present invention is a DRAM having a nonvolatile characteristic, so the power supply may be turned off. In addition, the sum of the on / off times of the power supply is set as the total data retention time, so that the refresh operation is not frequently performed, thereby reducing power consumption and improving operation performance.

도 10은 본 발명에 따른 반도체 메모리 장치의 셀 어레이에 관한 평면도이다. 10 is a plan view of a cell array of a semiconductor memory device according to the present invention.

본 발명의 셀 어레이는 복수개의 워드라인 WL이 로오 방향으로 배열된다. 그리고, 복수개의 비트라인 BL은 복수개의 워드라인 WL과 수직한 방향(컬렁 방향)으로 배열된다. 또한, 복수개의 워드라인 WL과, 복수개의 비트라인 BL이 교차되는 영역에 복수개의 단위 n-비트 셀 C가 위치한다. In the cell array of the present invention, a plurality of word lines WL are arranged in a row direction. The plurality of bit lines BL are arranged in a direction perpendicular to the plurality of word lines WL. In addition, a plurality of unit n-bit cells C are positioned in an area where a plurality of word lines WL and a plurality of bit lines BL intersect.

여기서, 홀수 열에 배열된 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>이 R-n비트를 저장하기 위한 비트라인이다. 그리고, 짝수 열에 배열된 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>이 L-n비트를 저장하기 위한 비트라인이다. 그리고, 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>과, 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>은 상호 교번적으로 배치되며, 서로 다른 레이어에 형성된다. 이에 따라, 하나의 단위 셀 C에 2개의 비트라인 BL이 연결될 경우 비트라인 BL의 면적이 종래에 비해 증가하게 되는 것을 방지하도록 한다.Here, the bit lines BL <1>, BL <3>, BL <5>, BL <7>, BL <9> arranged in odd columns are bit lines for storing R-n bits. The bit lines BL <0>, BL <2>, BL <4>, BL <6>, and BL <8> arranged in even columns are bit lines for storing L-n bits. And bit lines BL <1>, BL <3>, BL <5>, BL <7>, BL <9> in odd columns, and bitlines BL <0>, BL <2>, BL <4> in even columns , BL <6>, BL <8> are alternately arranged and are formed on different layers. Accordingly, when two bit lines BL are connected to one unit cell C, the area of the bit lines BL is prevented from increasing as compared with the related art.

즉, 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>의 상부 또는 하부 레이어에 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>이 형성된다. 그리고, 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>의 상부 또는 하부 레이어에 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>이 형성된다.That is, the bit lines BL <0>, BL <2>, of even columns in the upper or lower layers of the bit lines BL <1>, BL <3>, BL <5>, BL <7>, BL <9> in odd columns BL <4>, BL <6>, BL <8> are formed. And the bit lines BL <1>, BL <3>, of the even columns in the upper or lower layers of the even lines bit lines BL <0>, BL <2>, BL <4>, BL <6>, BL <8>. BL <5>, BL <7>, BL <9> are formed.

또한, 하나의 단위 n-비트 셀 C은 한 개의 워드라인 WL과 서로 다른 층에 배치된 2개의 비트라인 BL으로 이루어진다. 예를 들어, 하나의 단위 셀 C은 한 개의 워드라인 WL<0>과, 서로 다른 층에 형성된 짝수 비트라인 L-BL<2>, 홀수 비트라인 R-BL<3>과 비트라인 콘택 BLC을 통해 연결된다.In addition, one unit n-bit cell C includes one word line WL and two bit lines BL disposed on different layers. For example, one unit cell C includes one word line WL <0>, an even bit line L-BL <2>, an odd bit line R-BL <3>, and a bit line contact BLC formed on different layers. Connected through.

도 11은 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조 및 R-n비트 데이터 리드 동작을 설명하기 위한 도면이다. 11 is a view illustrating a cell array structure and an R-n bit data read operation of a semiconductor memory device according to the present invention.

본 발명의 셀 어레이는 복수개의 워드라인 WL이 일정 간격을 두고 로오 방향으로 배열된다. 그리고, 복수개의 짝수/홀수 비트라인 L-BL,R-BL은 복수개의 워드라인 WL과 교차되도록 수직한 방향, 즉, 컬렁 방향으로 배열된다. 또한, 복수개의 워드라인 WL과, 복수개의 짝수/홀수 비트라인 L-BL,R-BL이 교차하는 영역에 복수개의 단위 n-비트 셀 C가 위치한다. In the cell array of the present invention, a plurality of word lines WL are arranged in a row direction at regular intervals. The plurality of even / odd bit lines L-BL and R-BL are arranged in a vertical direction, that is, in a culling direction to intersect the plurality of word lines WL. In addition, a plurality of unit n-bit cells C are positioned in an area where a plurality of word lines WL and a plurality of even / odd bit lines L-BL and R-BL cross each other.

여기서, 1-T(One-Transistor) FET(Field Effect Transistor) 구조의 단위 셀 C은 한 개의 워드라인 WL0과 서로 다른 층에 형성된 2개의 짝수/홀수 비트라인 L-BL0,R-BL1과 연결된다. 본 발명에서는 설명의 편의성을 위해 하나의 워드라인 WL0과 짝수/홀수 비트라인 쌍 L-BL0,R-BL1을 그 예로 들어 설명하지만, 본 발명은 이에 한정되는 것이 아니라 나머지 복수개의 워드라인 WL1,WL2...과, 나머지 복수개의 짝수/홀수 비트라인 쌍 L-BL2,R-BL3...에 모두 동일하게 적용 가능하다. Here, the unit cell C of the 1-T (FET) field effect transistor (FET) structure is connected to one word line WL0 and two even / odd bit lines L-BL0 and R-BL1 formed on different layers. . In the present invention, one word line WL0 and an even / odd bit line pair L-BL0 and R-BL1 are described as an example for convenience of description, but the present invention is not limited thereto. The same applies to ... and the remaining plurality of even / odd bit line pairs L-BL2, R-BL3 ....

단위 n-비트 셀 C의 드레인/소스 단자는 짝수/홀수 비트라인 쌍 L-BL0,R-BL1 사이에 연결되며, 게이트 단자는 워드라인 WL0과 연결된다. 그리고, 서로 다른 레이어에 배치된 짝수/홀수 비트라인 쌍 L-BL0,R-BL1은 각각 컬럼 선택 스위치 C/S와 연결된다. 즉, 각각의 비트라인 BL은 이와 일대일 대응하는 개수의 컬럼 선택 스위치 C/S와 연결된다. 그리고, 각각의 컬럼 선택 스위치 C/S는 데이터 버스 DB와 연결된다. 각각의 비트라인 BL들과 데이터 버스 DB 사이의 신호 전송은 컬럼 선택 스위치 C/S의 활성화 여부에 따라 결정된다. The drain / source terminal of the unit n-bit cell C is connected between the even / odd bit line pair L-BL0 and R-BL1, and the gate terminal is connected to the word line WL0. The even / odd bit line pairs L-BL0 and R-BL1 arranged on different layers are connected to the column select switch C / S, respectively. That is, each bit line BL is connected to a one-to-one corresponding number of column select switches C / S. Each column select switch C / S is connected to a data bus DB. Signal transmission between each bit line BLs and the data bus DB is determined depending on whether the column select switch C / S is activated.

이러한 구조를 갖는 본 발명의 셀 어레이는 R-n비트 데이터의 리드 동작 모드시 선택된 워드라인 WL0에 리드전압 Vrd을 인가하고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND를 인가한다. 그리고, 단위 n-비트 셀 C에 연결된 짝수 비트라인 L-BL0에는 단위 n-비트 셀 C의 센싱 전류를 감지하기 위한 센싱 바이어스 전압 Vsen을 인가한다. 그리고, 다른 쪽의 홀수 비트라인 R-BL1에는 그라운드 전압 GND을 인가한다. The cell array of the present invention having the above structure applies the read voltage Vrd to the selected word line WL0 and the ground voltage GND to the remaining unselected word lines WL1 and WL2 in the read operation mode of the R-n bit data. In addition, a sensing bias voltage Vsen for sensing a sensing current of the unit n-bit cell C is applied to the even bit line L-BL0 connected to the unit n-bit cell C. The ground voltage GND is applied to the other odd bit line R-BL1.

이러한 경우 셀 데이터의 저장 상태에 따라 셀 센싱 전류 Isen가 흐르게 된다. 이에 따라, 강유전체층(4)의 극성에 따라 짝수/홀수 비트라인 쌍 L-BL0,R-BL1에 흐르는 전류가 달라지게 되어 단위 셀 C에 저장된 셀 데이터를 리드할 수 있게 된다. In this case, the cell sensing current Isen flows according to the storage state of the cell data. Accordingly, the current flowing through the even / odd bit line pairs L-BL0 and R-BL1 varies according to the polarity of the ferroelectric layer 4, so that cell data stored in the unit cell C can be read.

즉, 워드라인 WL0에 리드전압 Vrd이 인가되고, 짝수 비트라인 L-BL0에 센싱 바이어스 전압 Vsen이 인가되며, 홀수 비트라인 R-BL1에 그라운드 전압 GND이 인가된 상태에서, 홀수 비트라인 R-BL1에 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하여 R-n비트 데이터를 리드하게 된다. That is, while the read voltage Vrd is applied to the word line WL0, the sensing bias voltage Vsen is applied to the even bit line L-BL0, and the ground voltage GND is applied to the odd bit line R-BL1, the odd bit line R-BL1 is applied. The value of the cell sensing current Isen flowing in is sensed through the sense amplifier S / A to read Rn bit data.

도 12는 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조 및 L-n비트 데이터 리드 동작을 설명하기 위한 도면이다. 12 illustrates a cell array structure and an L-n bit data read operation of the semiconductor memory device according to the present invention.

본 발명의 셀 어레이는 L-n비트 데이터의 리드 동작 모드시 선택된 워드라인 WL0에 리드전압 Vrd을 인가하고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND를 인가한다. 그리고, 단위 n-비트 셀 C에 연결된 짝수 비트라인 L-BL0에는 그라운드 전압 GND을 인가한다. 그리고, 다른 쪽의 홀수 비트라인 R-BL1에는 단위 n-비트 셀 C의 센싱 전류를 감지하기 위한 센싱 바이어스 전압 Vsen을 인가한다. The cell array of the present invention applies the read voltage Vrd to the selected word line WL0 and the ground voltage GND to the remaining unselected word lines WL1 and WL2 in the read operation mode of the L-n bit data. The ground voltage GND is applied to the even bit line L-BL0 connected to the unit n-bit cell C. A sensing bias voltage Vsen for sensing the sensing current of the unit n-bit cell C is applied to the other odd bit line R-BL1.

이러한 경우 셀 데이터의 저장 상태에 따라 셀 센싱 전류 Isen가 흐르게 된다. 이에 따라, 강유전체층(4)의 극성에 따라 짝수/홀수 비트라인 쌍 L-BL0,R-BL1에 흐르는 전류가 달라지게 되어 단위 n-비트 셀 C에 저장된 셀 데이터를 리드할 수 있게 된다. In this case, the cell sensing current Isen flows according to the storage state of the cell data. Accordingly, the current flowing through the even / odd bit line pairs L-BL0 and R-BL1 varies according to the polarity of the ferroelectric layer 4, so that cell data stored in the unit n-bit cell C can be read.

즉, 워드라인 WL0에 리드전압 Vrd이 인가되고, 짝수 비트라인 L-BL0에 그라운드 전압 GND이 인가되며, 홀수 비트라인 R-BL1에 센싱 바이어스 전압 Vsen이 인가된 상태에서, 짝수 비트라인 L-BL0에 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하여 L-비트 데이터를 리드하게 된다. That is, while the read voltage Vrd is applied to the word line WL0, the ground voltage GND is applied to the even bit line L-BL0, and the sensing bias voltage Vsen is applied to the odd bit line R-BL1, the even bit line L-BL0 is applied. The value of the cell sensing current Isen flowing in is sensed through the sense amplifier S / A to read L-bit data.

도 13은 본 발명에 따른 반도체 메모리 장치의 데이터 '0' 라이트 동작을 설명하기 위한 도면이다. FIG. 13 is a diagram for describing a data '0' write operation of a semiconductor memory device according to the present invention.

본 발명의 셀 어레이는 데이터 '0'의 라이트 동작 모드시 선택된 워드라인 WL0에 강유전체의 분극 특성이 변화하는 임계전압(Vc) 이상의 전원전압 VDD을 인가한다. 그리고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND을 인가한다. 또한, 단위 n-비트 셀 C에 연결된 모든 짝수/홀수 비트라인 쌍 L-BL,R-BL에 모두 그라운드 전압을 인가한다. The cell array of the present invention applies a power supply voltage VDD equal to or greater than the threshold voltage Vc at which the polarization characteristic of the ferroelectric is changed to the selected word line WL0 in the write operation mode of data '0'. The ground voltage GND is applied to the remaining unselected word lines WL1 and WL2. In addition, a ground voltage is applied to all even / odd bit line pairs L-BL and R-BL connected to the unit n-bit cell C.

여기서, 리드전압 Vrd는 임계전압(Vc) 값보다 작고, 전원전압 VDD은 임계전압(Vc) 보다 크게 설정되는 것이 바람직하다. 또한, 센싱 바이어스 전압 Vsen은 리드전압 Vrd 보다 작게 설정되는 것이 바람직하다. Here, it is preferable that the read voltage Vrd is set smaller than the threshold voltage Vc, and the power supply voltage VDD is set larger than the threshold voltage Vc. In addition, the sensing bias voltage Vsen is preferably set smaller than the read voltage Vrd.

이러한 경우 메모리 셀의 채널영역이 턴온되는 상태로 강유전체 물질이 분극화된다. 이에 따라, 메모리 셀에 데이타 '0000..'을 라이트할 수 있게 된다. 즉, 워드라인 WL0에 전원전압 VDD이 인가되고, 짝수/홀수 비트라인 쌍 L-BL,R-BL에 그라운드 전압이 인가된 상태에서, 강유전체층(4)의 분극에 따라 채널영역이 턴온되어 메모리 셀에 데이터 '0000...'을 라이트할 수 있게 된다. In this case, the ferroelectric material is polarized while the channel region of the memory cell is turned on. Accordingly, data '0000 ..' can be written to the memory cell. In other words, while the power supply voltage VDD is applied to the word line WL0 and the ground voltage is applied to the even / odd bit line pairs L-BL and R-BL, the channel region is turned on according to the polarization of the ferroelectric layer 4, The data '0000 ...' can be written to the cell.

도 14는 본 발명에 따른 반도체 메모리 장치의 2n-비트 데이터의 라이트 동작을 설명하기 위한 도면이다. 14 is a diagram for describing a write operation of 2n-bit data of a semiconductor memory device according to the present invention.

본 발명의 셀 어레이는 2n-비트 데이터의 라이트 동작 모드시 선택된 워드라인 WL0에 음의 리드전압 -Vrd을 인가한다. 그리고, 비 선택된 나머지 워드라인 WL1,WL2에는 그라운드 전압 GND을 인가한다. 여기서, 음의 리드전압 -Vrd은 리드전압 Vrd과 동일한 크기의 절대값을 가지며 위상이 반대인 전압 값이다. 그리고, 단위 n-비트 셀 C에 연결된 짝수/홀수 비트라인 L-BL,R-BL에 모두 n개의 라이트 전압 VW1~VWn 중 하나의 전압을 인가한다. The cell array of the present invention applies a negative read voltage -Vrd to the selected word line WL0 in the write operation mode of 2n-bit data. The ground voltage GND is applied to the remaining unselected word lines WL1 and WL2. Here, the negative read voltage -Vrd is a voltage value having an absolute value equal to the read voltage Vrd and having an opposite phase. Then, one voltage of n write voltages VW1 to VWn is applied to all of the even / odd bit lines L-BL and R-BL connected to the unit n-bit cell C.

이러한 경우 짝수/홀수 비트라인 L-BL,R-BL의 N형 드레인/소스영역(2,3)에 라이트 전압 VW1~VWn 중 하나가 인가되어 원하는 데이터를 저장할 수 있게 된다. 예를 들어, 선택된 로오의 짝수 비트라인 L-BL에는 임계전압 Vc 이하의 전압이 가해지게 되어 메모리 셀의 L-n비트 저장부(10)는 데이타 '0'을 유지하게 된다. 그리고, R-n비트 저장부(20)에 데이터 '1'을 라이트할 수 있게 된다. In this case, one of the write voltages VW1 to VWn is applied to the N-type drain / source regions 2 and 3 of the even / odd bit lines L-BL and R-BL to store desired data. For example, a voltage less than or equal to the threshold voltage Vc is applied to the even bit line L-BL of the selected row so that the L-n bit storage unit 10 of the memory cell maintains data '0'. Then, the data '1' can be written in the R-n bit storage unit 20.

도 15는 본 발명에 따른 반도체 메모리 장치의 전류 센스앰프 어레이 및 레퍼런스부에 관한 구성도이다. 15 is a configuration diagram illustrating a current sense amplifier array and a reference unit of a semiconductor memory device according to the present invention.

본 발명은 아날로그 프로세서(400)와, A/D 변환기(410)와, 센스앰프 어레이(500)와, 디지털 프로세서(510) 및 레퍼런스부 REF(0)~REF(n)를 포함한다. 여기서, 아날로그 프로세서(400)와 A/D 변환기(410)는 라이트 전압 구동수단에 포함되며, 센스앰프 어레이(500)와, 디지털 프로세서(510) 및 레퍼런스부 REF(0)~REF(n)는 데이터 센싱수단에 포함되는 것이 바람직하다. The present invention includes an analog processor 400, an A / D converter 410, a sense amplifier array 500, a digital processor 510, and reference units REF (0) to REF (n). Here, the analog processor 400 and the A / D converter 410 are included in the write voltage driving means, the sense amplifier array 500, the digital processor 510 and the reference units REF (0) to REF (n) It is preferably included in the data sensing means.

여기서, 아날로그 프로세서(400)는 입력되는 아날로그 신호를 신호처리하여 D/A(Digital/Analog) 변환기(410)에 출력한다. A/D 변환기(410)는 아날로그 프로세서(400)로부터 인가되는 아날로그 신호를 디지털 신호로 변환하여 2n개의 라이트(재저장) 전압 VW0~VWn을 생성하여 데이터 버스 DB에 출력하게 된다. Here, the analog processor 400 processes the input analog signal and outputs the analog signal to the digital / analog (D / A) converter 410. The A / D converter 410 converts an analog signal applied from the analog processor 400 into a digital signal to generate 2n write (restore) voltages VW0 to VWn and output them to the data bus DB.

그리고, 센스앰프 어레이(500)는 2n-1개의 센스앰프 S/A를 포함한다. 이러한 복수개의 센스앰프 S/A는 레퍼런스부 REF(0)~REF(n)에서 인가된 레퍼런스 레벨 전류 Iref(0)~Iref(m)와 데이터 버스 DB로부터 인가되는 데이터 전류 Idata 값을 비교 및 증폭한다. 여기서, 센스앰프 S/A는 리드 모드에서 2n개의 데이터를 센싱하기 위해 2n-1개의 레퍼런스 레벨 전류 Iref(0)~Iref(m)이 필요하게 된다. 이에 따라, 2n-1개의 레퍼런스부 REF(0)~REF(n)와 일대일 대응하여 연결된다. 디지털 프로세서(510)는 센스앰프 어레이(500)로부터 인가된 디지털 신호를 신호처리하여 출력한다. The sense amplifier array 500 includes 2n-1 sense amplifiers S / A. The plurality of sense amplifiers S / A compare and amplify the reference level currents Iref (0) to Iref (m) applied from the reference units REF (0) to REF (n) with the data current Idata values applied from the data bus DB. do. Here, the sense amplifier S / A requires 2n-1 reference level currents Iref (0) to Iref (m) in order to sense 2n data in read mode. Accordingly, the 2n-1 reference parts REF (0) to REF (n) are connected in one-to-one correspondence. The digital processor 510 processes and outputs a digital signal applied from the sense amplifier array 500.

도 16은 도 15의 센스앰프 S/A에 관한 상세 회로도이다. FIG. 16 is a detailed circuit diagram illustrating the sense amplifier S / A of FIG. 15.

센스앰프 S/A는 프리차지부(501)와 증폭부(502)를 포함한다. 여기서, 프리차지부(501)는 공통 게이트 단자를 통해 이퀄라이징신호 SEQ가 인가되는 PMOS트랜지스터 P3~P5를 포함한다. PMOS트랜지스터 P3,P4는 전원전압 VDD 인가단과 출력단 OUT,/OUT에 각각 연결된다. 그리고, PMOS트랜지스터 P5는 출력단 OUT,/OUT 사이에 연결된다. 이에 따라, 프리차지부(501)는 이퀄라이징신호 SEQ의 활성화시 출력단 OUT,/OUT을 이퀄라이징시킨다. The sense amplifier S / A includes a precharge unit 501 and an amplifier 502. Here, the precharge unit 501 includes PMOS transistors P3 to P5 to which an equalizing signal SEQ is applied through a common gate terminal. The PMOS transistors P3 and P4 are connected to the supply voltage VDD applying stage and the output terminals OUT and / OUT, respectively. The PMOS transistor P5 is connected between the output terminals OUT and / OUT. Accordingly, the precharge unit 501 equalizes the output terminals OUT and / OUT when the equalizing signal SEQ is activated.

증폭부(502)는 PMOS트랜지스터 P1,P2와 NMOS트랜지스터 N1~N4를 포함하여 크로스 커플드 래치 앰프를 구성한다. 여기서, PMOS트랜지스터 P1와 NMOS트랜지스터 N1,N3은 전원전압 VDD 인가단과 접지전압단 GND 사이에 직렬 연결된다. PMOS트랜지스터 P1와 NMOS트랜지스터 N1의 공통 게이트 단자는 출력단 /OUT에 연결된다. 그리고, PMOS트랜지스터 P2와 NMOS트랜지스터 N2의 공통 게이트 단자는 출력단 OUT에 연결된다. The amplifier 502 includes a PMOS transistors P1 and P2 and NMOS transistors N1 to N4 to form a cross coupled latch amplifier. Here, the PMOS transistor P1 and the NMOS transistors N1 and N3 are connected in series between the power supply voltage VDD applying stage and the ground voltage terminal GND. The common gate terminal of the PMOS transistor P1 and the NMOS transistor N1 is connected to the output terminal / OUT. The common gate terminal of the PMOS transistor P2 and the NMOS transistor N2 is connected to the output terminal OUT.

여기서, NMOS트랜지스터 N3,N4는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. 그리고, 센스앰프 S/A에서 출력된 데이터 전류 Idata는 데이터 버스 DB로 인가된다. 센스앰프 S/A에서 출력된 레퍼런스 레벨 전류 Iref는 레퍼런스부 REF로 인가된다. Here, the sense amplifier enable signal SEN is applied to the NMOS transistors N3 and N4 through a common gate terminal. The data current Idata output from the sense amplifier S / A is applied to the data bus DB. The reference level current Iref output from the sense amplifier S / A is applied to the reference unit REF.

도 17은 본 발명에 따른 반도체 메모리 장치의 리드 동작에 관한 타이밍도이다. 17 is a timing diagram related to a read operation of the semiconductor memory device according to the present invention.

먼저, t1 구간에서 선택된 워드라인 WL0이 그라운드 GND 레벨에서 리드전압 Vrd 레벨로 천이한다. 그리고, R-n비트 데이터를 센싱하기 위해서 짝수 비트라인 L-BL이 그라운드 GND 레벨에서 센싱 바이어스 전압 Vsen 레벨로 천이한다. 이러한 경우 짝수 비트라인 L-BL을 통해 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하고 증폭한다. 그리고, 홀수 비트라인 R-BL의 셀 데이터를 리드하여 레지스터 REG에 저장하게 된다.First, the word line WL0 selected in the period t1 transitions from the ground GND level to the read voltage Vrd level. In order to sense the R-n bit data, the even bit line L-BL transitions from the ground GND level to the sensing bias voltage Vsen level. In this case, the value of the cell sensing current Isen flowing through the even bit line L-BL is sensed and amplified through the sense amplifier S / A. The cell data of the odd bit line R-BL is read and stored in the register REG.

이후에, t2 구간에서 선택된 워드라인 WL0이 그라운드 GND 레벨에서 리드전압 Vrd 레벨로 천이한다. 그리고, L-비트 데이터를 센싱하기 위해서 홀수 비트라인 R-BL이 그라운드 GND 레벨에서 센싱 바이어스 전압 Vsen 레벨로 천이한다. 이러한 경우 홀수 비트라인 R-BL을 통해 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하고 증폭한다. 그리고, 짝수 비트라인 L-BL의 셀 데이터를 리드하여 레지스터 REG에 저장하게 된다. Thereafter, the selected word line WL0 transitions from the ground GND level to the read voltage Vrd level in the t2 period. In order to sense the L-bit data, the odd bit line R-BL transitions from the ground GND level to the sensing bias voltage Vsen level. In this case, the value of the cell sensing current Isen flowing through the odd bit line R-BL is sensed and amplified by the sense amplifier S / A. The cell data of the even bit line L-BL is read and stored in the register REG.

도 18은 본 발명에 따른 반도체 메모리 장치의 라이트/리프레쉬 동작에 관한 타이밍도이다. 18 is a timing diagram related to a write / refresh operation of the semiconductor memory device according to the present invention.

먼저, t1 구간에서 선택된 워드라인 WL0이 그라운드 GND 레벨에서 리드전압 Vrd 레벨로 천이한다. 그리고, 짝수 비트라인 L-BL이 그라운드 GND 레벨에서 센싱 바이어스 전압 Vsen 레벨로 천이한다. 이러한 경우 선택된 로오의 모든 셀들에 대하여 짝수 비트라인 L-BL을 통해 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하고 증폭한다. 그리고, 홀수 비트라인 R-BL의 셀 데이터를 리드하여 레지스터 REG에 저장하게 된다.First, the word line WL0 selected in the period t1 transitions from the ground GND level to the read voltage Vrd level. The even bit line L-BL transitions from the ground GND level to the sensing bias voltage Vsen level. In this case, the values of the cell sensing current Isen flowing through the even bit line L-BL are sensed and sensed through the sense amplifier S / A for all the cells of the selected row. The cell data of the odd bit line R-BL is read and stored in the register REG.

이후에, t2 구간에서 선택된 워드라인 WL0이 그라운드 GND 레벨에서 리드전압 Vrd 레벨로 천이한다. 그리고, 홀수 비트라인 R-BL이 그라운드 GND 레벨에서 센싱 바이어스 전압 Vsen 레벨로 천이한다. 이러한 경우 선택된 로오의 모든 셀들에 대하여 홀수 비트라인 R-BL을 통해 흐르는 셀 센싱 전류 Isen의 값을 센스앰프 S/A를 통해 센싱하고 증폭한다. 그리고, 짝수 비트라인 L-BL의 셀 데이터를 리드하여 레지스터 REG에 저장하게 된다. Thereafter, the selected word line WL0 transitions from the ground GND level to the read voltage Vrd level in the t2 period. The odd bit line R-BL transitions from the ground GND level to the sensing bias voltage Vsen level. In this case, the value of the cell sensing current Isen flowing through the odd bit line R-BL is sensed and sensed through the sense amplifier S / A for all cells of the selected row. The cell data of the even bit line L-BL is read and stored in the register REG.

이어서, t3 구간에서 선택된 워드라인 WL0이 리드전압 Vrd 레벨에서 전원전압 VDD 레벨로 천이하고, 짝수 또는 홀수 비트라인 L-BL,R-BL이 센싱 바이어스 전압 Vsen 레벨에서 그라운드 전압 GND 레벨로 천이한다. 이러한 경우 선택된 로오(Row)의 모든 셀들에 대하여 데이타 '0'을 라이트할 수 있게 된다. Then, in the period t3, the selected word line WL0 transitions from the read voltage Vrd level to the power supply voltage VDD level, and the even or odd bit lines L-BL and R-BL transition from the sensing bias voltage Vsen level to the ground voltage GND level. In this case, data '0' can be written for all cells of the selected row.

이어서, t4 구간에서 선택된 워드라인 WL0이 전원전압 VDD 레벨에서 음의 리드전압 -Vrd 레벨로 천이하고, 짝수 또는 홀수 비트라인 L-BL,R-BL이 그라운드 전압 GND 레벨을 유지한다. 이러한 경우 레지스터 REG에 저장된 데이터를 다시 메모리 셀에 라이트하여 데이터를 복구하거나, 외부로부터 인가된 새로운 데이터를 라이트할 수도 있다. Then, the selected word line WL0 transitions from the power supply voltage VDD level to the negative read voltage -Vrd level in the period t4, and the even or odd bit lines L-BL and R-BL maintain the ground voltage GND level. In this case, data stored in the register REG may be written back to the memory cell to recover data, or new data applied from the outside may be written.

이때, 데이터 '0'은 이미 t3 구간에서 라이트된 상태이므로, t4 구간에서는 데이터 '0' 유지 모드가 되며, 2n-비트 데이터에 대해서는 라이트 전압 VW1~VWn의 인가에 따라 새로운 라이트 동작이 수행된다. At this time, since the data '0' is already written in the t3 section, the data '0' is maintained in the t4 section, and a new write operation is performed according to the application of the write voltages VW1 to VWn for the 2n-bit data.

도 19는 본 발명에 따른 반도체 메모리 장치의 셀 어레이에 관한 다른 실시예이다. 19 is another embodiment of a cell array of a semiconductor memory device according to the present invention.

본 발명의 셀 어레이는 복수개의 워드라인 WL이 로오 방향으로 배열된다. 그리고, 복수개의 비트라인 BL은 복수개의 워드라인 WL과 수직한 방향(컬렁 방향)으로 배열된다. 또한, 복수개의 워드라인 WL과, 복수개의 비트라인 BL이 교차되는 영역에 복수개의 단위 셀 C가 위치한다. In the cell array of the present invention, a plurality of word lines WL are arranged in a row direction. The plurality of bit lines BL are arranged in a direction perpendicular to the plurality of word lines WL. In addition, a plurality of unit cells C are positioned in an area where a plurality of word lines WL and a plurality of bit lines BL intersect.

여기서, 홀수 열에 배열된 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>이 R-비트를 저장하기 위한 비트라인이다. 그리고, 짝수 열에 배열된 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>이 L-비트를 저장하기 위한 비트라인이다. 그리고, 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>과, 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>은 상호 교번적으로 배치되며, 서로 다른 레이어에 형성된다. 이에 따라, 하나의 단위 셀 C에 2개의 비트라인 BL이 연결될 경우 비트라인 BL의 면적이 종래에 비해 증가하게 되는 것을 방지하도록 한다.Here, the bit lines BL <1>, BL <3>, BL <5>, BL <7>, BL <9> arranged in odd columns are bit lines for storing R-bits. The bit lines BL <0>, BL <2>, BL <4>, BL <6>, and BL <8> arranged in even columns are bit lines for storing L bits. And bit lines BL <1>, BL <3>, BL <5>, BL <7>, BL <9> in odd columns, and bitlines BL <0>, BL <2>, BL <4> in even columns , BL <6>, BL <8> are alternately arranged and are formed on different layers. Accordingly, when two bit lines BL are connected to one unit cell C, the area of the bit lines BL is prevented from increasing as compared with the related art.

즉, 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>의 상부 또는 하부 레이어에 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>이 형성된다. 그리고, 짝수 열의 비트라인 BL<0>,BL<2>,BL<4>,BL<6>,BL<8>의 상부 또는 하부 레이어에 홀수 열의 비트라인 BL<1>,BL<3>,BL<5>,BL<7>,BL<9>이 형성된다.That is, the bit lines BL <0>, BL <2>, of even columns in the upper or lower layers of the bit lines BL <1>, BL <3>, BL <5>, BL <7>, BL <9> in odd columns BL <4>, BL <6>, BL <8> are formed. And the bit lines BL <1>, BL <3>, of the even columns in the upper or lower layers of the even lines bit lines BL <0>, BL <2>, BL <4>, BL <6>, BL <8>. BL <5>, BL <7>, BL <9> are formed.

또한, 하나의 단위 비트 셀 C은 한 개의 워드라인 WL과 서로 다른 층에 배치된 2개의 비트라인 BL으로 이루어진다. 예를 들어, 하나의 단위 셀 C은 한 개의 워드라인 WL<0>과, 서로 다른 층에 형성된 짝수 비트라인 L-BL<2>, 홀수 비트라인 R-BL<3>과 비트라인 콘택 BLC을 통해 연결된다.In addition, one unit bit cell C includes one word line WL and two bit lines BL disposed on different layers. For example, one unit cell C includes one word line WL <0>, an even bit line L-BL <2>, an odd bit line R-BL <3>, and a bit line contact BLC formed on different layers. Connected through.

도 20은 본 발명에 따른 반도체 메모리 장치의 로오 디코더(140)에 관한 회로도이다. 20 is a circuit diagram of a row decoder 140 of the semiconductor memory device according to the present invention.

로오 디코더(140)는 로오 어드레스의 입력에 따라 워드라인 WL에 공급되는 전압 레벨을 제어하게 된다. 이러한 로오 디코더(140)는 로오 어드레스 디코더부(600)와, 전압 공급부(610) 및 워드라인 구동부(620)를 포함한다. The row decoder 140 controls the voltage level supplied to the word line WL according to the input of the row address. The row decoder 140 includes a row address decoder 600, a voltage supply unit 610, and a word line driver 620.

여기서, 로오 어드레스 디코더부(600)는 로오 어드레스의 입력을 낸드연산하여 인에이블 신호 ENB를 출력하는 낸드게이트 ND1를 포함한다. Here, the row address decoder 600 includes a NAND gate ND1 for NAND-operating the input of the row address and outputting the enable signal ENB.

그리고, 전압 공급부(610)는 스위칭 소자인 복수개의 NMOS트랜지스터 N5~N7을 포함한다. NMOS트랜지스터 N5는 제 1전압 V1 인가단과 워드라인 구동부(620) 사이에 연결되어 게이트 단자를 통해 전압 제어 신호 V1_C가 인가된다. 그리고, NMOS트랜지스터 N6는 제 2전압 V2 인가단과 워드라인 구동부(620) 사이에 연결되어 게이트 단자를 통해 전압 제어 신호 V2_C가 인가된다. NMOS트랜지스터 N6는 제 3전압 V3 인가단과 워드라인 구동부(620) 사이에 연결되어 게이트 단자를 통해 전압 제어 신호 V3_C가 인가된다.The voltage supply unit 610 includes a plurality of NMOS transistors N5 to N7 which are switching elements. The NMOS transistor N5 is connected between the first voltage V1 applying terminal and the word line driver 620 so that the voltage control signal V1_C is applied through the gate terminal. The NMOS transistor N6 is connected between the second voltage V2 applying end and the word line driver 620 to receive the voltage control signal V2_C through the gate terminal. The NMOS transistor N6 is connected between the third voltage V3 applying terminal and the word line driver 620 to receive the voltage control signal V3_C through the gate terminal.

본 발명의 실시예에서는 워드라인 WL에 공급되는 제 1전압 V1, 제 2전압 V2 및 제 3전압 V3이 각각 리드전압 Vrd, 전원전압 VDD, 및 음의 리드전압 -Vrd으로 이루어지는 것이 바람직하다. In the embodiment of the present invention, it is preferable that the first voltage V1, the second voltage V2, and the third voltage V3 supplied to the word line WL consist of a read voltage Vrd, a power supply voltage VDD, and a negative read voltage -Vrd, respectively.

즉, 도 11 및 도 12에 도시된 바와 같이, 데이터의 리드 동작시 선택된 워드라인 WL0에 제 1전압 V1으로 리드전압 Vrd이 공급될 수 있다. 그리고, 도 13에 도시된 바와 같이, 로우 데이터의 라이트 동작시 선택된 워드라인 WL0에 제 2전압 V2으로 전원전압 VDD가 공급될 수 있다. 또한, 도 14에 도시된 바와 같이, n-비트 데이터의 라이트 동작시 선택된 워드라인 WL0에 제 3전압 V3으로 음의 리드전압 -Vrd이 공급될 수 있다. That is, as illustrated in FIGS. 11 and 12, the read voltage Vrd may be supplied to the selected word line WL0 as the first voltage V1 during the data read operation. As shown in FIG. 13, the power supply voltage VDD may be supplied to the selected word line WL0 as the second voltage V2 during the write operation of the row data. In addition, as shown in FIG. 14, a negative read voltage -Vrd may be supplied to the selected word line WL0 as the third voltage V3 during a write operation of n-bit data.

또한, 워드라인 구동부(620)는 전압 공급부(610)과 접지전압단 사이에 직렬 연결된 워드라인 구동소자, 풀다운 소자 및 인버터 IV1를 포함한다. 여기서, 워드라인 구동소자인 NMOS트랜지스터 N8와, 풀다운 소자인 NMOS트랜지스터 N9의 공통 연결 단자는 워드라인 WL과 연결된다. In addition, the word line driver 620 includes a word line driver, a pull-down device, and an inverter IV1 connected in series between the voltage supply unit 610 and the ground voltage terminal. Here, the common connection terminal of the NMOS transistor N8, which is a word line driving element, and the NMOS transistor N9, which is a pull-down element, is connected to the word line WL.

NMOS트랜지스터 N9는 게이트 단자를 통해 로오 어드레스 디코더부(600)의 출력인 인에이블 신호 ENB가 인가된다. 그리고, 인버터 IV1는 인에이블 신호 ENB를 반전하여 인에이블 신호 EN를 출력한다. NMOS트랜지스터 N8는 게이트 단자를 통해 인에이블 신호 EN가 인가된다. The NMOS transistor N9 receives an enable signal ENB, which is an output of the row address decoder 600, through a gate terminal. Inverter IV1 inverts enable signal ENB and outputs enable signal EN. The NMOS transistor N8 is supplied with the enable signal EN through the gate terminal.

도 21은 도 20의 로오 디코더(140)에 관한 동작 파형도이다. FIG. 21 is an operational waveform diagram of the row decoder 140 of FIG. 20.

먼저, t0 구간에서 로오 어드레스가 입력될 경우 인에이블 신호 ENB가 로우 레벨로 활성화된다. 이에 따라, NMOS트랜지스터 N9가 턴오프 상태를 유지하고, NMOS트랜지스터 N8가 턴온된다. 이 상태에서 전압 제어신호 V1_C가 활성화될 경우 NMOS트랜지스터 N5가 턴온되어 제 1전압 V1이 워드라인 WL에 공급된다. First, the enable signal ENB is activated to a low level when a row address is input in the t0 period. As a result, the NMOS transistor N9 remains turned off, and the NMOS transistor N8 is turned on. When the voltage control signal V1_C is activated in this state, the NMOS transistor N5 is turned on to supply the first voltage V1 to the word line WL.

이후에, t1 구간에서 인에이블 신호 ENB가 로우 레벨을 유지한다. 이에 따라, NMOS트랜지스터 N9가 턴오프 상태를 유지하고, NMOS트랜지스터 N8가 턴온된다. 이 상태에서 전압 제어신호 V2_C가 활성화될 경우 NMOS트랜지스터 N6가 턴온되어 제 2전압 V2이 워드라인 WL에 공급된다. Thereafter, the enable signal ENB maintains a low level in the period t1. As a result, the NMOS transistor N9 remains turned off, and the NMOS transistor N8 is turned on. When the voltage control signal V2_C is activated in this state, the NMOS transistor N6 is turned on to supply the second voltage V2 to the word line WL.

이어서, t2 구간에서 인에이블 신호 ENB가 로우 레벨을 유지한다. 이에 따라, NMOS트랜지스터 N9가 턴오프 상태를 유지하고, NMOS트랜지스터 N8가 턴온된다. 이 상태에서 전압 제어신호 V3_C가 활성화될 경우 NMOS트랜지스터 N7가 턴온되어 제 3전압 V3이 워드라인 WL에 공급된다. Subsequently, the enable signal ENB maintains a low level in the period t2. As a result, the NMOS transistor N9 remains turned off, and the NMOS transistor N8 is turned on. When the voltage control signal V3_C is activated in this state, the NMOS transistor N7 is turned on to supply the third voltage V3 to the word line WL.

다음에, t2 구간 이후에는 로오 어드레스가 입력되지 않을 경우 인에이블 신호 ENB가 하이 레벨로 비활성화된다. 이에 따라, NMOS트랜지스터 N9가 턴온되어 워드라인 WL에 접지전압이 공급된다. Next, the enable signal ENB is deactivated to a high level when the row address is not input after the period t2. Accordingly, the NMOS transistor N9 is turned on to supply the ground voltage to the word line WL.

도 22는 라이트 구동부 W/D 및 센스앰프 S/A에 관한 다른 실시예이다. 22 is another embodiment of the light driver W / D and the sense amplifier S / A.

센스앰프 S/A는 컬럼 선택부(700)와, 이퀄라이징부(710)와, 레지스터부(720)와, 풀업부(730)와, 증폭부(740)와, 증폭 활성화 제어부(750)와, 로드부(760,762) 및 바이어스 제어부(770,772)를 포함한다. The sense amplifier S / A includes a column selector 700, an equalizing unit 710, a register unit 720, a pull-up unit 730, an amplifying unit 740, an amplification activation control unit 750, The rod part 760 and 762 and the bias control part 770 and 772 are included.

여기서, 컬럼 선택부(700)는 NMOS트랜지스터 N10,N11를 포함한다. NMOS트랜지스터 N10,N11는 데이터 버스 DB인 입출력 라인 IO,/IO과 출력단 OUT,/OUT 사이에 각각 연결되어 공통 게이트 단자를 통해 컬럼 선택신호 YS가 인가된다. Here, the column selector 700 includes NMOS transistors N10 and N11. The NMOS transistors N10 and N11 are connected between the input / output lines IO and / IO, which are the data bus DB, and the output terminals OUT and / OUT, respectively, and the column select signal YS is applied through the common gate terminal.

그리고, 이퀄라이징부(710)는 PMOS트랜지스터 P6~P8를 포함한다. PMOS트랜지스터 P6는 전원전압단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P8는 전원전압단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P7는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P6~P8는 공통 게이트 단자를 통해 센스앰프 이퀄라이징 신호 SEQ가 인가된다. The equalizing unit 710 includes PMOS transistors P6 to P8. PMOS transistor P6 is connected between the supply voltage terminal and the output terminal OUT. The PMOS transistor P8 is connected between the supply voltage terminal and the output terminal / OUT. PMOS transistor P7 is connected between outputs OUT and / OUT. The PMOS transistors P6 to P8 receive a sense amplifier equalizing signal SEQ through a common gate terminal.

레지스터부(720)는 한 쌍의 인버터 래치 구조를 이루며 PMOS트랜지스터 P9,P10와, NMOS트랜지스터 N12,N13를 포함한다. PMOS트랜지스터 P9,P10와, NMOS트랜지스터 N12,N13는 크로스 커플드 연결된다. 본 발명의 실시예에서는 설명의 편의성을 위해 레지스터 REG를 레지스터부(720)로 설명하고자 한다. The register unit 720 forms a pair of inverter latch structures and includes PMOS transistors P9 and P10 and NMOS transistors N12 and N13. PMOS transistors P9 and P10 and NMOS transistors N12 and N13 are cross coupled. In the exemplary embodiment of the present invention, the register REG is described by the register unit 720 for convenience of description.

풀업부(730)는 PMOS트랜지스터 P11를 포함한다. 여기서, PMOS트랜지스터 P11는 센스앰프의 양단 노드 사이에 연결되어 게이트 단자를 통해 센스앰프 이퀄라이징 신호 SEQ가 인가된다. The pull-up unit 730 includes a PMOS transistor P11. Here, the PMOS transistor P11 is connected between the nodes of the sense amplifier and the sense amplifier equalizing signal SEQ is applied through the gate terminal.

증폭부(740)는 NMOS트랜지스터 N14,N15를 포함한다. NMOS트랜지스터 N14는 NMOS트랜지스터 N12,N16 사이에 연결되어 게이트 단자를 통해 셀 전압 Vcell이 인가된다. 그리고, NMOS트랜지스터 N15는 NMOS트랜지스터 N13,N16 사이에 연결되어 게이트 단자를 통해 레퍼런스 전압 Vref이 인가된다. The amplifier 740 includes NMOS transistors N14 and N15. The NMOS transistor N14 is connected between the NMOS transistors N12 and N16 so that the cell voltage Vcell is applied through the gate terminal. The NMOS transistor N15 is connected between the NMOS transistors N13 and N16 so that the reference voltage Vref is applied through the gate terminal.

증폭 활성화 제어부(750)는 증폭부(740)와 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다. The amplification activation control unit 750 is connected between the amplifying unit 740 and the ground voltage terminal and receives the sense amplifier enable signal SEN through the gate terminal.

로드부(760)는 PMOS트랜지스터 P12를 포함한다. 여기서, PMOS트랜지스터 P12는 전원전압단과 비트라인 R-BL 사이에 연결되어 게이트 단자를 통해 로드전압 Vload이 인가된다. The load unit 760 includes a PMOS transistor P12. Here, the PMOS transistor P12 is connected between the power supply voltage terminal and the bit line R-BL so that the load voltage Vload is applied through the gate terminal.

그리고, 로드부(762)는 PMOS트랜지스터 P13를 포함한다. 여기서, PMOS트랜지스터 P13는 전원전압단과 레퍼런스 전압 Vref 인가단 사이에 연결되어 게이트 단자를 통해 로드전압 Vload이 인가된다. The load unit 762 includes a PMOS transistor P13. Here, the PMOS transistor P13 is connected between the power supply voltage terminal and the reference voltage Vref applying terminal, and the load voltage Vload is applied through the gate terminal.

바이어스 제어부(770)는 NMOS트랜지스터 N17를 포함한다. 여기서, NMOS트랜지스터 N17는 셀 전압 Vcell 인가단과 비트라인 R-BL 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다. The bias control unit 770 includes an NMOS transistor N17. Here, the NMOS transistor N17 is connected between the cell voltage Vcell applying terminal and the bit line R-BL to apply the clamp voltage VCLMP through the gate terminal.

그리고, 바이어스 제어부(772)는 NMOS트랜지스터 N18를 포함한다. 여기서, NMOS트랜지스터 N18는 레퍼런스 전압 Vref 인가단과 레퍼런스 전류 Iref 단 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다. The bias control unit 772 includes an NMOS transistor N18. Here, the NMOS transistor N18 is connected between the reference voltage Vref applying terminal and the reference current Iref terminal, and the clamp voltage VCLMP is applied through the gate terminal.

워드라인 구동부 W/D는 출력단 OUT과 라이트 제어부(780) 사이에 연결된다. 그리고, 라이트 제어부(780)는 라이트 구동부 W/D과 비트라인 L-BL 사이에 연결되어 게이트 단자를 통해 라이트 제어신호 WCS가 인가되는 NMOS트랜지스터 N19를 포함한다. The word line driver W / D is connected between the output terminal OUT and the write control unit 780. The write control unit 780 includes an NMOS transistor N19 connected between the write driver W / D and the bit line L-BL to which the write control signal WCS is applied through the gate terminal.

이러한 구성을 갖는 센스앰프 S/A의 동작 과정을 도 23의 파형도를 참조하여 설명하면 다음과 같다. An operation process of the sense amplifier S / A having such a configuration will be described below with reference to the waveform diagram of FIG. 23.

클램프 전압 VCLMP이 상승하게 되면 NMOS트랜지스터 N17가 턴온되어 메인 셀의 비트라인 전류 Icell가 전달된다. 그리고, 클램프 전압 VCLMP이 상승하게 되면 NMOS트랜지스터 N18가 턴온되어 레퍼런스 전류 Iref가 전달된다. When the clamp voltage VCLMP rises, the NMOS transistor N17 is turned on to deliver the bit line current Icell of the main cell. When the clamp voltage VCLMP rises, the NMOS transistor N18 is turned on to transfer the reference current Iref.

로드부(760,762)는 로드전압 Vload에 의해 제어되는 PMOS트랜지스터 P12,P13를 포함한다. PMOS트랜지스터 P12,P13의 로드 값에 의해 비트라인 BL의 전류 Icell 및 레퍼런스 전류 Iref가 셀 전압 Vcell 및 레퍼런스 전압 Vref 값으로 변환된다. The load units 760 and 762 include PMOS transistors P12 and P13 controlled by the load voltage Vload. By the load values of the PMOS transistors P12 and P13, the current Icell and the reference current Iref of the bit line BL are converted into the cell voltage Vcell and the reference voltage Vref.

증폭 활성화 제어부(750)는 센스앰프 인에이블 신호 SEN에 의해 제어된다. 증폭 활성화 제어부(750)의 상태에 따라 증폭부(740)가 활성화된다. 여기서, 증폭부(740)는 NMOS트랜지스터 N14,N15의 이득(Gain)을 이용하여 셀 전압 Vcell과 레퍼런스 전압 Vref을 증폭한다. The amplification activation control unit 750 is controlled by the sense amplifier enable signal SEN. The amplifier 740 is activated according to the state of the amplification activation controller 750. Here, the amplifier 740 amplifies the cell voltage Vcell and the reference voltage Vref using gains of the NMOS transistors N14 and N15.

센스앰프의 양단 노드는 풀업부(730)의 동작에 따라 프리차지 기간 동안 하이 레벨로 프리차지된다. 이에 따라, 센스앰프 S/A의 1차 증폭 특성을 개선하게 된다. 증폭부(740)에서 증폭된 전압은 레지스터부(720)에 전달되어 저장된다. 즉, 레지스터부(720)는 센스앰프 인에이블 신호 SEN가 활성화되는 동안 센스앰프의 데이터라 라이트 데이터를 일시 저장하게 된다. Both nodes of the sense amplifier are precharged to a high level during the precharge period according to the operation of the pull-up unit 730. This improves the primary amplification characteristics of the sense amplifier S / A. The voltage amplified by the amplifier 740 is transferred to and stored in the register unit 720. That is, the register unit 720 temporarily stores the write data and the write data while the sense amplifier enable signal SEN is activated.

또한, 레지스터부(720)는 컬럼 선택 신호 YS에 따라 입출력 라인 IO,/IO과 데이터를 교환하게 된다. 증폭부(740)의 이득을 다시 한번 증폭하는 역할을 수행하여 센스앰프 S/A의 오프셋 특성을 개선할 수 있도록 한다. 이퀄라이징부(710)는 프치차지 구간 동안 레지스터부(720)의 출력을 하이 레벨로 프리차지하게 된다. In addition, the register unit 720 exchanges data with the input / output lines IO and / IO according to the column selection signal YS. By amplifying the gain of the amplifier 740 once again, it is possible to improve the offset characteristics of the sense amplifier S / A. The equalizing unit 710 precharges the output of the register unit 720 to a high level during the patch charging period.

그리고, 컬럼 선택부(700)는 컬럼 선택신호 YS의 활성화시 NMOS트랜지스터 N10,N11가 턴온된다. 이에 따라, 출력단 OUT,/OUT과 입출력 라인 IO,/IO을 선택적으로 연결한다. 라이트 구동부 W/D는 라이트 제어 신호 WCS의 활성화시 입출력 라인 IO,/IO의 데이터를 비트라인 L-BL에 전달하거나, 레지스터부(720)에 저장된 데이터를 비트라인 L-BL에 전달한다. The column selector 700 turns on the NMOS transistors N10 and N11 when the column select signal YS is activated. Accordingly, the output terminals OUT and / OUT and the input and output lines IO and / IO are selectively connected. The write driver W / D transfers the data of the input / output line IO // IO to the bit line L-BL when the write control signal WCS is activated, or transfers the data stored in the register unit 720 to the bit line L-BL.

이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 갖는다. As described above, the present invention has the following effects.

첫째, 본 발명은 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀을 DRAM에 적용하여 하나의 단위 셀에 2n-비트(Bit)를 저장함으로써 셀 면적을 1/2n으로 줄일 수 있도록 한다. First, the present invention applies a 1T-FET ferroelectric memory cell having a nonvolatile characteristic to a DRAM and stores 2n-bits in one unit cell, thereby saving a cell area of 1 / t. It can be reduced to 2n.

둘째, 본 발명은 불휘발성 특성을 갖는 1T-FET 형(1 transistor-Field Effect Transistor Type) 강유전체 메모리 셀이 적용된 DRAM에서 전원의 오프시에도 리프레쉬 정보를 잃지 않으며 데이터 유지(Retention) 특성을 향상시킬 수 있도록 한다. Second, the present invention can improve data retention characteristics without losing refresh information even when power is turned off in DRAMs having 1T-FET ferroelectric memory cells having nonvolatile characteristics. Make sure

셋째, 본 발명은 불휘발성 특성을 가지므로 전원의 온/오프 시간을 합하여 전체 데이터 유지 시간으로 설정하게 되어 리프레쉬 동작을 자주 수행하지 않도록 함으로써 전력 소모를 감소시키고 동작성능을 향상시킬 수 있도록 한다. Third, since the present invention has a non-volatile characteristic, the on / off time of the power supply is set to the total data retention time, so that the refresh operation is not frequently performed, thereby reducing power consumption and improving operation performance.

넷째, 본 발명은 전원의 오프시 비휘발성 레지스터에 저장된 파라미터 정보에 따라 리프레쉬 동작을 수행함으로써 전원의 오프시에도 리프레쉬 정보를 유지할 수 있도록 하는 효과를 제공한다. Fourth, the present invention provides an effect of maintaining the refresh information even when the power supply is turned off by performing the refresh operation according to the parameter information stored in the nonvolatile register when the power supply is turned off.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

도 1은 본 발명에 따른 반도체 메모리 장치의 셀 단면도. 1 is a cross-sectional view of a cell of a semiconductor memory device according to the present invention.

도 2는 본 발명에 따른 반도체 메모리 장치의 데이터 저장 위치를 설명하기 위한 도면.2 is a view for explaining a data storage location of a semiconductor memory device according to the present invention;

도 3은 본 발명에 따른 반도체 메모리 장치의 n-비트 저장 셀의 라이트 레벨을 설명하기 위한 도면. 3 is a diagram for describing a write level of an n-bit storage cell of a semiconductor memory device according to the present invention;

도 4는 본 발명에 따른 반도체 메모리 장치의 n-비트 저장 셀의 센싱 전류 레벨을 설명하기 위한 도면. 4 is a diagram illustrating a sensing current level of an n-bit storage cell of a semiconductor memory device according to the present invention.

도 5는 본 발명에 따른 반도체 메모리 장치의 로우 데이터 라이트 동작을 설명하기 위한 도면. 5 is a view for explaining a row data write operation of the semiconductor memory device according to the present invention;

도 6은 본 발명에 따른 반도체 메모리 장치의 레프트(Left)-n비트 라이트 동작을 설명하기 위한 도면. 6 is a view for explaining a left-n bit write operation of a semiconductor memory device according to the present invention;

도 7은 본 발명에 따른 반도체 메모리 장치의 라이트 사이클 동작 타이밍도. 7 is a write cycle operation timing diagram of the semiconductor memory device according to the present invention;

도 8은 본 발명에 따른 반도체 메모리 장치의 전체 구성도. 8 is an overall configuration diagram of a semiconductor memory device according to the present invention.

도 9는 본 발명에 따른 반도체 메모리 장치의 데이터 유지 특성을 설명하기 위한 그래프. 9 is a graph for explaining data retention characteristics of a semiconductor memory device according to the present invention;

도 10은 본 발명에 따른 반도체 메모리 장치의 셀 어레이에 관한 평면도. 10 is a plan view of a cell array of a semiconductor memory device according to the present invention;

도 11은 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조 및 라이트-n비트 데이터 리드 동작을 설명하기 위한 도면. 11 is a view for explaining a cell array structure and a write-n bit data read operation of a semiconductor memory device according to the present invention;

도 12는 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조 및 레프트-n비트 데이터 리드 동작을 설명하기 위한 도면. 12 is a view for explaining a cell array structure and left-n bit data read operation of a semiconductor memory device according to the present invention;

도 13은 본 발명에 따른 반도체 메모리 장치의 로우 데이터 라이트 동작을 설명하기 위한 도면. 13 is a view for explaining a low data write operation of the semiconductor memory device according to the present invention;

도 14는 본 발명에 따른 반도체 메모리 장치의 n-레벨 데이터 라이트 동작을 설명하기 위한 도면. 14 is a view for explaining an n-level data write operation of the semiconductor memory device according to the present invention;

도 15는 본 발명에 따른 반도체 메모리 장치의 전류 센스앰프 어레이 및 레퍼런스부에 관한 구성도. 15 is a configuration diagram of a current sense amplifier array and a reference unit of a semiconductor memory device according to the present invention.

도 16은 도 15의 센스앰프에 관한 상세 회로도. FIG. 16 is a detailed circuit diagram of the sense amplifier of FIG. 15. FIG.

도 17은 본 발명에 따른 반도체 메모리 장치의 리드 동작에 관한 타이밍도. 17 is a timing diagram relating to a read operation of the semiconductor memory device according to the present invention.

도 18은 본 발명에 따른 반도체 메모리 장치의 라이트 동작에 관한 타이밍도. 18 is a timing diagram related to a write operation of the semiconductor memory device according to the present invention.

도 19는 본 발명에 따른 반도체 메모리 장치의 셀 어레이에 관한 다른 실시예. 19 is another embodiment of a cell array of a semiconductor memory device according to the present invention;

도 20은 본 발명에 따른 반도체 메모리 장치의 로오 디코더에 관한 회로도. 20 is a circuit diagram of a row decoder of a semiconductor memory device according to the present invention.

도 21은 도 20의 로오 디코더에 관한 동작 파형도. 21 is an operational waveform diagram relating to the row decoder of FIG. 20;

도 22는 본 발명에 따른 반도체 메모리 장치의 라이트 구동부 및 센스앰프에 관한 다른 실시예. 22 is another embodiment of a write driver and a sense amplifier of a semiconductor memory device according to the present invention;

도 23은 도 22의 라이트 구동부 및 센스앰프에 관한 동작 파형도. FIG. 23 is an operational waveform diagram of the write driver and the sense amplifier of FIG. 22;

Claims (62)

기판상에 형성된 채널영역; 상기 채널영역의 양단에 형성된 드레인 영역 및 소스 영역; 상기 채널영역의 상부에 형성된 강유전체층; 및 상기 강유전체층의 상부에 형성된 워드라인을 포함하고, 상기 강유전체층의 극성 상태에 따라 상기 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀을 포함하는 반도체 메모리 장치에 있어서, A channel region formed on the substrate; A drain region and a source region formed at both ends of the channel region; A ferroelectric layer formed on the channel region; And a word line formed on the ferroelectric layer, wherein a one-transistor (FET) field effect transistor (FET) type memory cell in which different channel resistances are induced in the channel region according to the polarity of the ferroelectric layer. A semiconductor memory device comprising: 제 1 드레인/소스 영역을 통해 인가되는 레프트-n비트 데이터를 저장하기 위한 레프트-n비트 저장부; 및 A left-n bit storage unit for storing left-n bit data applied through the first drain / source region; And 제 2 드레인/소스 영역을 통해 인가되는 라이트-n비트 데이터를 저장하기 위한 라이트-n비트 저장부를 포함하고, A write-n bit storage unit for storing write-n bit data applied through the second drain / source region, 상기 워드라인에 리드전압이 인가되고 상기 제 1 드레인/소스 영역 및 상기 제 2 드레인/소스 영역 중 하나의 영역에 센싱 바이어스 전압이 인가된 상태에서 상기 강유전체층의 극성 상태에 따라 달라지는 셀 센싱 전류 값을 센싱하여 2n-비트 데이터(n은 자연수)의 리드 동작이 이루어지며, 상기 워드라인과 상기 제 1드레인/소스 영역 및 상기 제 2 드레인/소스 영역에 인가되는 복수개의 라이트 전압에 따라 상기 강유전체층의 극성이 변화되어 2n-비트 데이터의 라이트 동작이 이루어지는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. A cell sensing current value that varies according to the polarity of the ferroelectric layer in a state in which a read voltage is applied to the word line and a sensing bias voltage is applied to one of the first drain / source region and the second drain / source region. The read operation of 2n-bit data (n is a natural number) is performed, and the ferroelectric layer is generated according to a plurality of write voltages applied to the word line, the first drain / source region, and the second drain / source region. A semiconductor memory device employing a ferroelectric element, characterized in that the polarity of is changed and write operation of 2n-bit data is performed. 제 1항에 있어서, 상기 제 1 드레인/소스 영역 및 상기 제 2 드레인/소스 영역 중 나머지 영역에는 그라운드 전압이 인가되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. The semiconductor memory device of claim 1, wherein a ground voltage is applied to the remaining ones of the first drain / source region and the second drain / source region. 제 1항에 있어서, 상기 채널영역이 온/오프 되는 영역에서 상기 제 1 및 상기 제 2 드레인/소스 영역의 전류가 최대/최소가 되는 값이 상기 리드전압의 전압 값으로 설정되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. The method of claim 1, wherein a value at which currents of the first and second drain / source regions become maximum / minimum in the region where the channel region is on / off is set as a voltage value of the read voltage. Semiconductor memory device using a ferroelectric element. 제 1항 또는 제 3항에 있어서, 상기 리드전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 4. The semiconductor memory device according to claim 1 or 3, wherein the read voltage is smaller than a threshold voltage value at which the polarization characteristic of the ferroelectric varies. 제 1항에 있어서, 상기 센싱 바이어스 전압은 상기 리드전압 보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. The semiconductor memory device of claim 1, wherein the sensing bias voltage is smaller than the read voltage. 제 1항에 있어서, 상기 레프트-n비트 저장부와, 상기 라이트-n비트 저장부에 데이터 '0' 라이트 동작시 상기 워드라인에 전원전압이 인가되고, 상기 제 1 및 상기 제 2 드레인/소스 영역에 그라운드 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 2. The method of claim 1, wherein a power supply voltage is applied to the word line during the data '0' write operation to the left-n bit storage unit and the write-n bit storage unit, and the first and second drain / sources. A semiconductor memory device employing a ferroelectric element, wherein a ground voltage is applied to a region. 제 6항에 있어서, 상기 전원전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 큰 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 7. The semiconductor memory device according to claim 6, wherein the power supply voltage is larger than a threshold voltage value at which the polarization characteristic of the ferroelectric varies. 제 1항에 있어서, 상기 레프트-n비트 저장부와, 상기 라이트-n비트 저장부에 2n-비트 데이터의 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 제 1 및 상기 제 2 드레인/소스 영역에 상기 복수개의 라이트 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 2. The method of claim 1, wherein a negative read voltage is applied to the word line during the write operation of 2n-bit data to the left-n bit storage unit and the write-n bit storage unit. And a plurality of write voltages are applied to a drain / source region. 제 1항에 있어서, 로오 어드레스의 입력에 따라 상기 워드라인에 공급되는 전압 레벨을 제어하는 로오 디코더를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. The semiconductor memory device of claim 1, further comprising a row decoder configured to control a voltage level supplied to the word line according to the input of the row address. 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 상기 채널영역의 상부에 형성된 강유전체층; 상기 강유전체층의 상부에 형성된 워드라인을 포함하고, 상기 강유전체층의 극성 상태에 따라 상기 채널영역에 서로 다른 채널 저항이 유도되는 1-T FET 형 메모리 셀;A channel region, a drain region and a source region formed on the substrate; A ferroelectric layer formed on the channel region; A 1-T FET type memory cell including a word line formed on an upper portion of the ferroelectric layer, wherein different channel resistances are induced in the channel region according to a polarity state of the ferroelectric layer; 로오 방향으로 배열된 복수개의 워드라인; A plurality of word lines arranged in a row direction; 상기 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인;A plurality of even bit lines arranged in a direction perpendicular to the plurality of word lines; 상기 복수개의 워드라인과 수직한 방향으로 배열되며, 상기 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인;A plurality of odd bit lines arranged in a direction perpendicular to the plurality of word lines and alternately arranged with the plurality of even bit lines; 상기 복수개의 짝수 비트라인을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-n비트 저장부; 및A left-n bit storage unit for storing left-bit data applied through the plurality of even bit lines; And 상기 복수개의 홀수 비트라인을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-n비트 저장부를 포함하고, A write-n bit storage unit for storing write-bit data applied through the plurality of odd bit lines; 상기 메모리 셀은 상기 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되며, 상기 워드라인과, 상기 짝수/홀수 비트라인 쌍에 인가되는 전압에 따라 상기 강유전체층의 극성이 변화되어 상기 메모리 셀의 데이터 전류를 센싱하고, 상기 워드라인과 상기 짝수/홀수 비트라인 쌍에 인가되는 복수개의 라이트 전압에 따라 상기 강유전체층의 극성이 변화되어 2n-비트 데이터(n은 자연수)가 저장됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.The memory cell is connected between an even / odd bit line pair adjacent to each other among the plurality of even bit lines and the odd bit lines, and the ferroelectric in accordance with a voltage applied to the word line and the even / odd bit line pair. The polarity of the layer is changed to sense the data current of the memory cell, and the polarity of the ferroelectric layer is changed according to a plurality of write voltages applied to the word line and the even / odd bit line pair to change 2n-bit data (n Is a natural number), and the semiconductor memory device to which the ferroelectric element is applied. 제 10항에 있어서, The method of claim 10, 상기 짝수/홀수 비트라인 쌍에 각각 상기 복수개의 라이트 전압을 공급하는 라이트 전압 구동수단; 및 Write voltage driving means for supplying the plurality of write voltages to the even / odd bit line pairs, respectively; And 상기 워드라인과, 상기 짝수/홀수 비트라인 쌍에 인가되는 전압에 따라 상기 데이터 전류를 센싱하는 데이터 센싱수단을 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.And data sensing means for sensing the data current according to the word line and the voltage applied to the even / odd bit line pair. 제 11항에 있어서, 상기 짝수/홀수 비트라인 쌍과, 상기 라이트 전압 구동수단과 상기 데이터 센싱수단 사이에 데이터 버스를 통해 연결된 컬럼 선택 스위치를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 12. The semiconductor memory device of claim 11, further comprising a column select switch connected between the even / odd bit line pair and the write voltage driving means and the data sensing means through a data bus. . 제 11항에 있어서, 상기 라이트 전압 구동수단은 The method of claim 11, wherein the write voltage driving means 아날로그 신호를 신호처리하여 출력하는 아날로그 프로세서; 및 An analog processor which processes and outputs an analog signal; And 상기 아날로그 프로세서의 출력신호를 디지털 신호로 변환하여 상기 복수개의 라이트 전압을 출력하는 A/D 변환기를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And an A / D converter for converting an output signal of the analog processor into a digital signal and outputting the plurality of write voltages. 제 11항에 있어서, 상기 데이터 센싱수단은 The method of claim 11, wherein the data sensing means 상기 데이터 전류와 복수개의 레퍼런스 레벨 전류를 비교 및 증폭하는 센스앰프 어레이;A sense amplifier array configured to compare and amplify the data current and a plurality of reference level currents; 상기 센스앰프 어레이의 출력을 신호처리하여 출력하는 디지털 프로세서; 및 A digital processor which processes and outputs the output of the sense amplifier array; And 상기 복수개의 레퍼런스 레벨 전류를 생성하는 복수개의 레퍼런스부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And a plurality of reference units generating the plurality of reference level currents. 제 14항에 있어서, 상기 센스앰프 어레이는 2n개의 데이터의 센싱시 2n-1개의 센스앰프를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 15. The semiconductor memory device of claim 14, wherein the sense amplifier array comprises 2n-1 sense amplifiers when sensing 2n data. 제 15항에 있어서, 상기 복수개의 레퍼런스부는 상기 복수개의 센스앰프와 일대일 대응하여 연결됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. The semiconductor memory device of claim 15, wherein the plurality of reference units are connected in a one-to-one correspondence with the plurality of sense amplifiers. 제 10항에 있어서, 상기 메모리 셀은 상기 채널영역과 상기 강유전체층 사이에 형성된 버퍼 절연층을 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.The semiconductor memory device of claim 10, wherein the memory cell further comprises a buffer insulating layer formed between the channel region and the ferroelectric layer. 제 10항에 있어서, 상기 복수개의 짝수 비트라인과 상기 복수개의 홀수 비트라인은 서로 다른 레이어에 형성됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.The semiconductor memory device of claim 10, wherein the plurality of even bit lines and the plurality of odd bit lines are formed on different layers. 제 10항에 있어서, 상기 메모리 셀은 The method of claim 10, wherein the memory cell 상기 짝수 비트라인을 통해 인가되는 레프트-n비트 데이터를 저장하기 위한 레프트-n비트 저장부; 및 A left-n bit storage unit for storing left-n bit data applied through the even bit line; And 상기 홀수 비트라인을 통해 인가되는 라이트-n비트 데이터를 저장하기 위한 라이트-n비트 저장부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And a write-n-bit storage unit for storing write-n-bit data applied through the odd bit line. 제 10항에 있어서, 상기 메모리 셀의 상기 워드라인에 리드전압이 인가되고, 상기 짝수/홀수 비트라인 쌍 중 하나의 비트라인에 센싱 바이어스 전압이 인가되며, 나머지 비트라인에 그라운드 전압이 인가된 상태에서, 상기 그라운드 전압이 인가되는 비트라인에 흐르는 셀 센싱 전류 값을 센싱하여 리드 동작이 이루어지는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. The memory device of claim 10, wherein a read voltage is applied to the word line of the memory cell, a sensing bias voltage is applied to one bit line of the even / odd bit line pair, and a ground voltage is applied to the remaining bit lines. The semiconductor memory device of claim 1, wherein a read operation is performed by sensing a cell sensing current value flowing through the bit line to which the ground voltage is applied. 제 20항에 있어서, 상기 채널영역이 온/오프 되는 영역에서 상기 짝수/홀수 비트라인 쌍의 전류가 최대/최소가 되는 값이 상기 리드전압의 전압 값으로 설정되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 21. The ferroelectric device of claim 20, wherein a value at which the current of the even / odd bit line pair becomes the maximum / minimum in the region where the channel region is turned on / off is set to the voltage value of the read voltage. Semiconductor memory device. 제 20항 또는 제 21항에 있어서, 상기 리드전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 22. The semiconductor memory device according to claim 20 or 21, wherein the read voltage is smaller than a threshold voltage value at which the polarization characteristic of the ferroelectric varies. 제 20항에 있어서, 상기 센싱 바이어스 전압은 상기 리드전압 보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 21. The semiconductor memory device of claim 20, wherein the sensing bias voltage is smaller than the read voltage. 제 10항에 있어서, 상기 메모리 셀에 데이터 '0' 라이트 동작시 상기 워드라인에 전원전압이 인가되고, 상기 짝수/홀수 비트라인 쌍에 그라운드 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. The semiconductor memory device of claim 10, wherein a power supply voltage is applied to the word line and a ground voltage is applied to the even / odd bit line pair when the data '0' is written to the memory cell. . 제 24항에 있어서, 상기 전원전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 큰 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 25. The semiconductor memory device according to claim 24, wherein the power supply voltage is larger than a threshold voltage value at which the polarization characteristic of the ferroelectric varies. 제 10항에 있어서, 상기 메모리 셀에 2n-비트 데이터의 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 짝수/홀수 비트라인 쌍에 상기 복수개의 라이트 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 12. The ferroelectric of claim 10, wherein a negative read voltage is applied to the word line and a plurality of write voltages are applied to the even / odd bit line pair when the 2n-bit data is written to the memory cell. Semiconductor memory device to which the element is applied. 제 10항에 있어서, 상기 메모리 셀은 The method of claim 10, wherein the memory cell 상기 짝수/홀수 비트라인 쌍을 통해 센싱된 데이터를 증폭하는 센스앰프; A sense amplifier for amplifying data sensed through the even / odd bit line pair; 상기 메모리 셀에 데이터를 라이트할 경우 라이트 데이터에 따라 구동 전압을 생성하여 상기 짝수/홀수 비트라인 쌍에 공급하는 라이트 구동부; 및 A write driver configured to generate a driving voltage according to write data and to supply the even / odd bit line pair when writing data to the memory cell; And 상기 센스앰프에서 증폭된 데이터를 저장하는 레지스터를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And a register for storing data amplified by the sense amplifier. 제 27항에 있어서, 상기 센스앰프와 상기 레지스터 각각은 상기 짝수 비트라인과 일대일 대응하여 연결되고, 상기 라이트 구동부는 상기 홀수 비트라인과 일대일 대응하여 연결됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 28. The semiconductor memory device of claim 27, wherein each of the sense amplifier and the register is connected in one-to-one correspondence with the even bit line, and the write driver is connected in one-to-one correspondence with the odd bit line. 제 27항에 있어서, 상기 센스앰프는 The method of claim 27, wherein the sense amplifier 입출력 라인과 상기 레지스터를 선택적으로 연결하는 컬럼 선택부;A column selector for selectively connecting an input / output line and the register; 상기 레지스터를 이퀄라이징시키는 이퀄라이징부;An equalizing unit for equalizing the registers; 상기 레지스터의 양단 노드를 풀업시키는 풀업부;A pull-up unit which pulls up both nodes of the register; 셀 전압과 레퍼런스 전압을 증폭하는 증폭부;An amplifier for amplifying the cell voltage and the reference voltage; 상기 증폭부의 활성화 여부를 제어하는 증폭 활성화 제어부;An amplification activation control unit controlling whether the amplification unit is activated; 상기 셀 전압과 상기 레퍼런스 전압의 로드를 제어하는 로드부; 및 A load unit configured to control the load of the cell voltage and the reference voltage; And 상기 비트라인의 전류 및 레퍼런스 전류를 제어하는 바이어스 제어부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And a bias controller for controlling the current and the reference current of the bit line. 제 10항에 있어서, 로오 어드레스의 입력에 따라 상기 워드라인에 공급되는 전압 레벨을 제어하는 로오 디코더를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. The semiconductor memory device of claim 10, further comprising a row decoder configured to control a voltage level supplied to the word line in response to an input of the row address. 제 30항에 있어서, 로오 디코더는 33. The method of claim 30, wherein the loo decoder is 상기 로오 어드레스에 따라 인에이블 신호를 출력하는 로오 어드레스 디코더부;A row address decoder configured to output an enable signal according to the row address; 전압 제어신호에 따라 해당 전압을 상기 워드라인에 공급하는 전압 공급부; 및 A voltage supply unit supplying a corresponding voltage to the word line according to a voltage control signal; And 상기 인에이블 신호의 입력에 응답하여 상기 전압 공급부를 통해 인가되는 전압에 따라 상기 워드라인의 전압 레벨을 제어하는 워드라인 구동부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And a word line driver configured to control a voltage level of the word line according to a voltage applied through the voltage supply in response to the input of the enable signal. 제 31항에 있어서, 상기 전압 공급부는 The method of claim 31, wherein the voltage supply unit 제 1전압 제어신호에 따라 리드전압을 공급하는 제 1스위칭 수단;First switching means for supplying a read voltage in accordance with the first voltage control signal; 제 2전압 제어신호에 따라 전원전압을 공급하는 제 2스위칭 수단; 및 Second switching means for supplying a power supply voltage in accordance with the second voltage control signal; And 제 3전압 제어신호에 따라 음의 리드전압을 공급하는 제 3스위칭 수단을 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And a third switching means for supplying a negative read voltage in accordance with the third voltage control signal. 제 31항에 있어서, 상기 워드라인 구동부는 32. The device of claim 31, wherein the word line driver 상기 로오 어드레스 디코더부의 출력에 따라 상기 워드라인에 상기 전압을 선택적으로 공급하는 워드라인 구동소자; 및 A word line driver for selectively supplying the voltage to the word line according to the output of the row address decoder; And 상기 로오 어드레스 디코더부의 출력에 따라 상기 워드라인을 풀다운시키는 풀다운 소자를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And a pull-down device configured to pull down the word line according to the output of the row address decoder. 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 상기 채널영역의 상부에 형성된 강유전체층; 상기 강유전체층의 상부에 형성된 워드라인을 포함하고, 상기 강유전체층의 극성 상태에 따라 상기 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀;A channel region, a drain region and a source region formed on the substrate; A ferroelectric layer formed on the channel region; A 1-T (One-Transistor) field effect transistor (FET) type memory cell including a word line formed on the ferroelectric layer, wherein different channel resistances are induced in the channel region according to the polarity of the ferroelectric layer; 로오 방향으로 배열된 복수개의 워드라인; A plurality of word lines arranged in a row direction; 상기 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인; A plurality of even bit lines arranged in a direction perpendicular to the plurality of word lines; 상기 복수개의 워드라인과 수직한 방향으로 배열되며, 상기 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인;A plurality of odd bit lines arranged in a direction perpendicular to the plurality of word lines and alternately arranged with the plurality of even bit lines; 상기 복수개의 짝수 비트라인을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-n비트 저장부;A left-n bit storage unit for storing left-bit data applied through the plurality of even bit lines; 상기 복수개의 홀수 비트라인을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-n비트 저장부; 및 A write-n bit storage unit for storing write-bit data applied through the plurality of odd bit lines; And 상기 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 리프레쉬 동작을 수행하는 리프레쉬 제어 수단을 포함하고, Refresh control means for performing a refresh operation at a specific refresh cycle to improve retention characteristics of data stored in the memory cell; 상기 메모리 셀은 상기 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되며, 상기 워드라인과, 상기 짝수/홀수 비트라인 쌍에 인가되는 전압에 따라 상기 강유전체층의 극성이 변화되어 상기 메모리 셀의 데이터 전류를 센싱하고, 상기 워드라인과 상기 짝수/홀수 비트라인 쌍에 인가되는 복수개의 라이트 전압에 따라 상기 강유전체층의 극성이 변화되어 2n-비트 데이터(n은 자연수)가 저장됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.The memory cell is connected between an even / odd bit line pair adjacent to each other among the plurality of even bit lines and the odd bit lines, and the ferroelectric in accordance with a voltage applied to the word line and the even / odd bit line pair. The polarity of the layer is changed to sense the data current of the memory cell, and the polarity of the ferroelectric layer is changed according to a plurality of write voltages applied to the word line and the even / odd bit line pair to change 2n-bit data (n Is a natural number), and the semiconductor memory device to which the ferroelectric element is applied. 제 34항에 있어서, 상기 리프레쉬 제어수단은 35. The apparatus of claim 34, wherein the refresh control means 상기 리프레쉬 동작을 제어하기 위한 각종 파라미터 정보를 비휘발성으로 저장하며 이에 대응하는 리프레쉬 제어신호를 출력하는 리프레쉬 상태 정보 레지스터;A refresh status information register which stores various parameter information for controlling the refresh operation in a nonvolatile manner and outputs a refresh control signal corresponding thereto; 상기 리프레쉬 제어신호에 따라 리프레쉬 동작을 수행하기 위한 리프레쉬 신호와 리프레쉬 인에이블 신호를 출력하는 리프레쉬 제어부;A refresh controller configured to output a refresh signal and a refresh enable signal to perform a refresh operation according to the refresh control signal; 상기 리프레쉬 신호에 따라 리프레쉬 주기를 카운팅하여 카운트 어드레스를 출력하는 리프레쉬 카운터; 및 A refresh counter for counting a refresh period according to the refresh signal and outputting a count address; And 상기 리프레쉬 인에이블 신호의 활성화시 상기 카운트 어드레스를 선택하여 로오 디코더에 출력하는 로오 어드레스 레지스터를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.And a row address register for selecting the count address and outputting the count address to the row decoder when the refresh enable signal is activated. 제 34항에 있어서, 상기 메모리 셀에 리프레쉬 데이터를 제공하는 레지스터를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.35. The semiconductor memory device of claim 34, further comprising a register for providing refresh data to the memory cell. 제 36항에 있어서, 상기 리프레쉬 동작시 상기 레지스터를 활성화하는 컬럼 타이밍 로직을 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.37. The semiconductor memory device of claim 36, further comprising column timing logic for activating the register during the refresh operation. 제 37항에 있어서, 입력 어드레스에 의해 공유되어 멀티플렉싱 방식을 사용하여 상기 입력 어드레스를 일정 시간차를 두고 선택적으로 입력하는 패드 어레이부를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.38. The semiconductor memory device according to claim 37, further comprising a pad array unit which is shared by input addresses and selectively inputs the input addresses with a predetermined time difference using a multiplexing scheme. 제 35항에 있어서, 상기 리프레쉬 상태 정보 레지스터는 리프레쉬 카운트 정보와, 시스템/내부 메모리의 파워-오프 시간에 관한 정보를 저장하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 36. The semiconductor memory device of claim 35, wherein the refresh status information register stores refresh count information and information on power-off time of the system / internal memory. 제 35항에 있어서, 상기 리프레쉬 신호는 카스신호가 라스신호 보다 먼저 천이되는 시점에서 활성화되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 36. The semiconductor memory device of claim 35, wherein the refresh signal is activated at a time when the cas signal transitions before the lath signal. 제 34항에 있어서, The method of claim 34, 상기 짝수/홀수 비트라인 쌍에 각각 상기 복수개의 라이트 전압을 공급하는 라이트 전압 구동수단; 및 Write voltage driving means for supplying the plurality of write voltages to the even / odd bit line pairs, respectively; And 상기 워드라인과, 상기 짝수/홀수 비트라인 쌍에 인가되는 전압에 따라 상기 데이터 전류를 센싱하는 데이터 센싱수단을 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.And data sensing means for sensing the data current according to the word line and the voltage applied to the even / odd bit line pair. 제 41항에 있어서, 상기 짝수/홀수 비트라인 쌍과, 상기 라이트 전압 구동수단과 상기 데이터 센싱수단 사이에 데이터 버스를 통해 연결된 컬럼 선택 스위치를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 42. The semiconductor memory device according to claim 41, further comprising a column select switch connected between the even / odd bit line pair and the write voltage driving means and the data sensing means through a data bus. . 제 41항에 있어서, 상기 라이트 전압 구동수단은 The method of claim 41, wherein the write voltage driving means 아날로그 신호를 신호처리하여 출력하는 아날로그 프로세서; 및 An analog processor which processes and outputs an analog signal; And 상기 아날로그 프로세서의 출력신호를 디지털 신호로 변환하여 상기 복수개의 라이트 전압을 출력하는 A/D 변환기를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And an A / D converter for converting an output signal of the analog processor into a digital signal and outputting the plurality of write voltages. 제 41항에 있어서, 상기 데이터 센싱수단은 42. The apparatus of claim 41, wherein the data sensing means 상기 데이터 전류와 복수개의 레퍼런스 레벨 전류를 비교 및 증폭하는 센스앰프 어레이;A sense amplifier array configured to compare and amplify the data current and a plurality of reference level currents; 상기 센스앰프 어레이의 출력을 신호처리하여 출력하는 디지털 프로세서; 및 A digital processor which processes and outputs the output of the sense amplifier array; And 상기 복수개의 레퍼런스 레벨 전류를 생성하는 복수개의 레퍼런스부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And a plurality of reference units generating the plurality of reference level currents. 제 44항에 있어서, 상기 센스앰프 어레이는 2n개의 데이터의 센싱시 2n-1개의 센스앰프를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 45. The semiconductor memory device of claim 44, wherein the sense amplifier array includes 2n-1 sense amplifiers when sensing 2n data. 제 45항에 있어서, 상기 복수개의 레퍼런스부는 상기 복수개의 센스앰프와 일대일 대응하여 연결됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 46. The semiconductor memory device of claim 45, wherein the plurality of reference parts are connected in a one-to-one correspondence with the plurality of sense amplifiers. 제 34항에 있어서, 상기 메모리 셀은 상기 채널영역과 상기 강유전체층 사이에 형성된 버퍼 절연층을 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.35. The semiconductor memory device of claim 34, wherein the memory cell further comprises a buffer insulating layer formed between the channel region and the ferroelectric layer. 제 34항에 있어서, 상기 복수개의 짝수 비트라인과 상기 복수개의 홀수 비트라인은 서로 다른 레이어에 형성됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치.35. The semiconductor memory device of claim 34, wherein the plurality of even bit lines and the plurality of odd bit lines are formed on different layers. 제 34항에 있어서, 상기 메모리 셀은 35. The memory cell of claim 34, wherein the memory cell is 상기 짝수 비트라인을 통해 인가되는 레프트-n비트 데이터를 저장하기 위한 레프트-n비트 저장부; 및 A left-n bit storage unit for storing left-n bit data applied through the even bit line; And 상기 홀수 비트라인을 통해 인가되는 라이트-n비트 데이터를 저장하기 위한 라이트-n비트 저장부를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. And a write-n-bit storage unit for storing write-n-bit data applied through the odd bit line. 제 34항에 있어서, 상기 메모리 셀의 상기 워드라인에 리드전압이 인가되고, 상기 짝수/홀수 비트라인 쌍 중 하나의 비트라인에 센싱 바이어스 전압이 인가되며, 나머지 비트라인에 그라운드 전압이 인가된 상태에서, 상기 그라운드 전압이 인가되는 비트라인에 흐르는 셀 센싱 전류 값을 센싱하여 리드 동작이 이루어지는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 35. The method of claim 34, wherein a read voltage is applied to the word line of the memory cell, a sensing bias voltage is applied to one bit line of the even / odd bit line pair, and a ground voltage is applied to the remaining bit lines. The semiconductor memory device of claim 1, wherein a read operation is performed by sensing a cell sensing current value flowing through the bit line to which the ground voltage is applied. 제 50항에 있어서, 상기 채널영역이 온/오프 되는 영역에서 상기 짝수/홀수 비트라인 쌍의 전류가 최대/최소가 되는 값이 상기 리드전압의 전압 값으로 설정되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 51. The ferroelectric device according to claim 50, wherein a value at which the current of the even / odd bit line pair becomes the maximum / minimum in the region where the channel region is turned on / off is set to the voltage value of the read voltage. Semiconductor memory device. 제 50항 또는 제 51항에 있어서, 상기 리드전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 52. The semiconductor memory device according to claim 50 or 51, wherein the read voltage is smaller than a threshold voltage value at which the polarization characteristic of the ferroelectric varies. 제 50항에 있어서, 상기 센싱 바이어스 전압은 상기 리드전압 보다 작은 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 51. The semiconductor memory device of claim 50, wherein the sensing bias voltage is smaller than the read voltage. 제 34항에 있어서, 상기 메모리 셀에 데이터 '0' 라이트 동작시 상기 워드라인에 전원전압이 인가되고, 상기 짝수/홀수 비트라인 쌍에 그라운드 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 35. The semiconductor memory device of claim 34, wherein a power supply voltage is applied to the word line and a ground voltage is applied to the even / odd bit line pair when the data '0' is written to the memory cell. . 제 54항에 있어서, 상기 전원전압은 상기 강유전체의 분극 특성이 변화하는 임계전압 값보다 큰 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 55. The semiconductor memory device according to claim 54, wherein the power supply voltage is larger than a threshold voltage value at which the polarization characteristic of the ferroelectric varies. 제 34항에 있어서, 상기 메모리 셀에 2n-비트 데이터의 라이트 동작시 상기 워드라인에 음의 리드전압이 인가되고, 상기 짝수/홀수 비트라인 쌍에 상기 복수개의 라이트 전압이 인가됨을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 35. The ferroelectric of claim 34, wherein a negative read voltage is applied to the word line and a plurality of write voltages are applied to the even / odd bit line pair when the 2n-bit data is written to the memory cell. Semiconductor memory device to which the element is applied. 제 34항에 있어서, 로오 어드레스의 입력에 따라 상기 워드라인에 공급되는 전압 레벨을 제어하는 로오 디코더를 더 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치. 35. The semiconductor memory device according to claim 34, further comprising a row decoder for controlling a voltage level supplied to the word line in response to an input of a row address. 기판상에 형성된 채널영역, 드레인 영역 및 소스 영역; 상기 채널영역의 상부에 형성된 강유전체층; 상기 강유전체층의 상부에 형성된 워드라인을 포함하고, 상기 강유전체층의 극성 상태에 따라 상기 채널영역에 서로 다른 채널 저항이 유도되는 1-T(One-Transistor) FET(Field Effect Transistor)형 메모리 셀;A channel region, a drain region and a source region formed on the substrate; A ferroelectric layer formed on the channel region; A 1-T (One-Transistor) field effect transistor (FET) type memory cell including a word line formed on the ferroelectric layer, and having different channel resistances induced in the channel region according to the polarity of the ferroelectric layer; 로오 방향으로 배열된 복수개의 워드라인; A plurality of word lines arranged in a row direction; 상기 복수개의 워드라인과 수직한 방향으로 배열된 복수개의 짝수 비트라인;A plurality of even bit lines arranged in a direction perpendicular to the plurality of word lines; 상기 복수개의 워드라인과 수직한 방향으로 배열되며, 상기 복수개의 짝수 비트라인과 교번적으로 배열되는 복수개의 홀수 비트라인;A plurality of odd bit lines arranged in a direction perpendicular to the plurality of word lines and alternately arranged with the plurality of even bit lines; 상기 복수개의 짝수 비트라인을 통해 인가되는 레프트-비트 데이터를 저장하기 위한 레프트-n비트 저장부; 및A left-n bit storage unit for storing left-bit data applied through the plurality of even bit lines; And 상기 복수개의 홀수 비트라인을 통해 인가되는 라이트-비트 데이터를 저장하기 위한 라이트-n비트 저장부를 포함하고,A write-n bit storage unit for storing write-bit data applied through the plurality of odd bit lines; 상기 메모리 셀은 상기 복수개의 짝수 비트라인과 복수개의 홀수 비트라인 중 서로 인접한 짝수/홀수 비트라인 쌍 사이에 연결되며, 상기 워드라인과, 상기 짝수/홀수 비트라인 쌍에 인가되는 전압에 따라 상기 강유전체층의 극성이 변화되어 상기 메모리 셀의 데이터 전류를 센싱하고, 상기 워드라인과 상기 짝수/홀수 비트라인 쌍에 인가되는 복수개의 라이트 전압에 따라 상기 강유전체층의 극성이 변화되어 2n-비트 데이터(n은 자연수)가 저장되는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법에 있어서, The memory cell is connected between an even / odd bit line pair adjacent to each other among the plurality of even bit lines and the odd bit lines, and the ferroelectric in accordance with a voltage applied to the word line and the even / odd bit line pair. The polarity of the layer is changed to sense the data current of the memory cell, and the polarity of the ferroelectric layer is changed according to a plurality of write voltages applied to the word line and the even / odd bit line pair to change 2n-bit data (n In a method of refreshing a semiconductor memory device to which a ferroelectric element is stored, 상기 1T-FET 형 메모리 셀의 채널영역에 서로 다른 채널 저항을 유도하여 데이터를 리드/라이트하는 단계; 및 Reading and writing data by inducing different channel resistances in a channel region of the 1T-FET type memory cell; And 상기 메모리 셀에 저장된 데이터의 유지 특성을 개선하기 위해 특정 리프레쉬 주기로 상기 메모리 셀의 데이터를 리프레쉬 하는 단계를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법. And refreshing the data of the memory cells at specific refresh cycles to improve the retention characteristics of the data stored in the memory cells. 제 58항에 있어서, 상기 리프레쉬 단계는 The method of claim 58, wherein the refreshing step 상기 메모리 셀에 저장된 데이터를 리드하여 레지스터에 저장하는 단계;Reading data stored in the memory cell and storing the data in a register; 상기 메모리 셀에 로우 데이터를 모두 라이트하는 단계; 및 Writing all row data to the memory cell; And 상기 레지스터에 저장된 데이터를 상기 메모리 셀로 라이트하여 상기 메모리 셀에 저장된 로우 데이터를 유지하거나 상기 메모리 셀에 하이 데이터를 라이트하는 단계를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법. And writing the data stored in the register to the memory cell to maintain the low data stored in the memory cell or to write the high data in the memory cell. 제 58항에 있어서, 상기 리프레쉬의 수행 구간을 동일시간으로 배분하여 상기 메모리 셀을 상기 리프레쉬 구간 동안 모두 리프레쉬 하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법. 59. The method of claim 58, wherein the memory cells are refreshed during the refresh period by allocating the refresh intervals at the same time. 제 60항에 있어서, 상기 리프레쉬의 주기는 (리프레쉬 시간)/(로오 어드레스 개수)로 설정되는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법. 61. The method of claim 60, wherein the refresh cycle is set to (refresh time) / (number of row addresses). 제 58항에 있어서, The method of claim 58, 버스트 리프레쉬 사이클 구간 동안 해당 로오 어드레스에 대해 상기 리프레쉬 동작을 연속하여 수행하는 단계; 및 Continuously performing the refresh operation on the row address during a burst refresh cycle; And 리드/라이트 동작 사이클 구간 동안 상기 리드/라이트 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 강유전체 소자를 적용한 반도체 메모리 장치의 리프레쉬 방법. And performing the read / write operation during a read / write operation cycle period.
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