KR100919370B1

KR100919370B1 - 비트스트림 처리 장치, 이를 포함하는 텔레비전 유닛 및 비트스트림 처리 방법

Info

Publication number: KR100919370B1
Application number: KR1020047006432A
Authority: KR
Inventors: 보겔라르롭; 얀센요하네스지더블유엠; 브럴스빌헬무스에이치에이
Original assignee: 엔엑스피 비 브이
Priority date: 2001-11-02
Filing date: 2002-10-18
Publication date: 2009-09-25
Also published as: WO2003039160A1; JP2005507622A; EP1444834A1; CN1582581A; US20030085902A1; KR20040054755A; CN1272966C; US7116712B2; JP4216191B2

Abstract

본 발명은 멀티미디어 디지털 비트스트림을 처리하는 방법 및 장치를 제공한다. 본 발명의 장치는 다수의 미디어 프로세서로 구성된 처리 체인을 포함한다. 각 미디어 프로세서는 멀티미디어 디지털 비트스트림의 일부를 실시간으로 처리한다. 멀티미디어 디지털 비트스트림의 각 일부는 1차 비트스트림 및 2차 비트스트림으로 분할된다. 1차 비트스트림은 처리되어 아직 처리되지 않은 2차 비트스트림과 병합된다. 본 발명의 병렬 처리 방법으로 인해서 처리 체인은 완전하게 처리된 비트스트림을 실시간으로 출력할 수 있다. 이 처리 체인은 다수의 비트레이트 트랜스코더 유닛을 사용하여 고화질(HD) 비디오 비트스트림을 트랜스코딩하는 데 사용될 수 있다.

Description

비트스트림 처리 장치, 이를 포함하는 텔레비전 유닛 및 비트스트림 처리 방법{APPARATUS AND METHOD FOR MULTIMEDIA PROCESSING}

본 발명은 전반적으로 멀티미디어 신호 처리 시스템 및 방법에 관한 것이며, 특히 멀티미디어 신호 병렬 처리 장치 및 방법에 관한 것이다. 본 발명의 하나의 장점은 고화질(HD) 비디오 신호를 위한 효율적인 비트레이트 트랜스코더(bit rate transcoder)를 포함한다.

셋탑 박스, 고성능 텔레비전, 디지털 텔레비전, 개인용 텔레비전, 저장 매체, PDA, 무선 인터넷 장치 등과 같은 고품질 멀티미디어 장치들이 개발됨에 따라서 이들 장치를 위한 다양한 아키텍처 및 새로운 특징들이 필요하게 되었다. 이러한 새로운 제품들과 어떠한 포맷의 비디오 데이터도 디스플레이할 수 있는 새로운 제품의 능력이 개발됨에 따라, 비디오 처리 알고리즘 및 비디오 품질 개선 알고리즘이 필요하게 되었다. 이들 장치의 대부분은 MPEG-2 포맷으로 비디오 데이터를 수신 및 저장한다.

블루 레이저 기반 디지털 비디오 레코더와 같은 차세대 저장 장치는 어느 정도의 고화질 능력을 구비할 것이다. 고화질 프로그램은 통상적으로 초당 2천만 비트(초당 20 메가비트 또는 20Mb/s)로 브로드캐스팅되며 MPEG-2 비디오 표준 방식으로 인코딩된다. 디지털 비디오 레코더의 저장 능력은 대략적으로 20 기가바이트(20GB)의 범위 내에 존재한다. 이는 비디오 디스크당 2시간 분량의 HD 비디오 데이터를 기록할 수 있음을 나타낸다.

비디오 디스크당 기록할 수 있는 시간의 분량을 증가시키기 위해서, LP 모드(long play mode)가 규정될 수 있다. 가령, LP 모드에서, 초당 20 메가비트의 브로드캐스트 비트레이트가 초당 10 메가비트의 저장 비트레이트로 기록될 수 있다. 이는 비디오 디스크당 4시간 분량의 비디오 데이터를 기록할 수 있게 한다. ELP(Extended Long Play) 모드에서는, 초당 20 메가비트의 브로드캐스트 비트레이트가 초당 4 메가비트의 저장 비트레이트로 기록될 수 있다. 이는 비디오 디스크당 8시간 분량의 비디오 데이터를 기록할 수 있게 한다.

보다 낮은 레이트로 비트스트림을 기록하는 프로세스를 "트랜스코딩(transcoding)"이라 한다. 높은 비트레이트 비트스트림을 트랜스코딩하는 한 방법은, 상기 높은 비트레이트 비트스트림을 MPEG-2 디코더로 디코딩하는 단계와, 상기 비트스트림을 디인터레이스(de-interlace) 하는 단계와, 2D 스케일링을 사용하여 보다 낮은 해상도로 변환시키는 단계와, 상기 비트스트림을 재인터레이스(re-interlace)하는 단계와, 이렇게 생성된 비트스트림을 보다 낮은 비트레이트로 인코딩하는 단계를 포함한다. 높은 비트레이트 비트스트림을 트랜스코딩하는 다른 방법은 비디오 데이터를 전적으로 디코딩하거나 재코딩하지 않고 보다 낮은 비트레이트로 상기 비트스트림을 직접 트랜스코딩하는 것이다. 이러한 방법은 DBT(Direct Bitrate Transcoding) 방식으로 알려져 있다.

미디어 프로세서는 MPEG 포맷으로 멀티미디어 데이터를 트랜스코딩할 수 있다. 미디어 프로세서의 비트레이트 트랜스코더가 MPEG 비디오 데이터가 도달하는 레이트와 동일한 레이트로서 MPEG 비디오 데이터를 트랜스코딩할 수 있다면, 이 트랜스코딩 프로세스는 "실시간"으로 수행된다고 지칭된다. 만일 미디어 프로세서의 컴퓨팅 자원이 MPEG 비디오 데이터를 실시간으로 처리할 수 있을 정도로 충분하지 않다면, 이 트랜스코딩 프로세스의 완료는 MPEG 비디오 데이터의 마지막 부분이 도달한 후에 발생할 것이다.

미디어 프로세서는 미디어 처리가 최소한의 컴퓨팅 자원만을 요구하거나 처리될 MPEG 프레임의 크기가 작을 경우 실시간 성능 레벨을 달성할 수 있다. 가령, 일렉트로닉스 노스 아메리카 코포레이션 필립스에 의해서 제조된 미디어 프로세서의 Trimedia^TM 패밀리(TM1100,TM1300)는 표준 화질(SD) MPEG 비디오 데이터에 대한 MPEG 비디오 변환을 거의 실시간으로 수행할 수 있다. 이 Trimedia^TM 프로세서는 고화질(HD) MPEG 비디오 데이터를 처리하기 위해서 대략 초당 250 내지 300 메가싸이클을 필요로 한다. 이러한 처리 성능 레벨은 현재는 사용되지 않는다.

그러므로, 기존의 미디어 프로세서로 하여금 HD MPEG 비디오 데이터를 처리할 수 있게 하여 HD 비디오 데이터를 실시간으로 비트레이트 트랜스코딩할 수 있게 하는 방법 및 장치가 필요하다.

발명의 개요

본 발명은 멀티미디어 디지털 신호를 병렬 처리하는 방법 및 장치를 제공한다. 이 멀티미디어 디지털 신호는 디지털 비트스트림의 형태로 되어 있다. 본 발명은 미디어 프로세서로 하여금 HD MPEG 비디오 데이터를 처리하게 하여 HD 비디오 데이터를 실시간으로 비트레이트 트랜스코딩하게 한다.

본 발명의 바람직한 실시예에서, 본 발명의 장치는 다수의 미디어 프로세서로 구성된 처리 체인을 포함한다. 각 미디어 프로세서는 멀티미디어 디지털 비트스트림의 일부를 실시간으로 처리한다. 멀티미디어 디지털 비트스트림의 각 일부는 1차 비트스트림 및 2차 비트스트림으로 분할된다. 1차 비트스트림이 처리되면 아직 처리되지 않은 2차 비트스트림과 병합된다. 처리 체인은 완전하게 처리된 비트스트림을 실시간으로 출력한다.

이 처리 체인은 다수의 비트레이트 트랜스코더 유닛을 사용하여 HD 비디오 비트스트림을 실시간으로 트랜스코딩하는 데 사용된다.

본 발명의 유리한 실시예에서, 본 발명의 방법은 처리 체인 내의 다수의 미디어 프로세서 각각에서 멀티미디어 디지털 비트스트림의 일부를 처리하는 단계와, 각 미디어 프로세서에서의 각 멀티미디어 비트스트림의 일부를 1차 비트스트림 및 2차 비트스트림으로 분할하는 단계와, 처리된 1차 비트스트림을 처리되지 않은 2차 비트스트림과 병합하는 단계를 포함한다.

본 발명의 주요한 목적은 멀티미디어 디지털 비트스트림을 병렬 처리하는 장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 멀티미디어 디지털 비트스트림를 트랜스코딩하는 장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 HD 디지털 비디오 비트스트림을 실시간으로 트랜스코딩하는 방법 및 장치를 제공하는 것이다.

본 발명의 다른 목적은 본 발명의 처리 체인에서 적어도 하나의 비트레이트 트랜스코더 유닛의 출력의 클록 레이트를 조절하는 방법 및 장치를 제공하는 것이다.

본 기술 분야의 당업자게 다음의 본 발명의 상세한 설명 부분을 보다 양호하게 이해할 수 있도록 위의 발명의 개요 부분은 본 발명의 특징 및 기술적 장점을 포괄적으로 나타내었다. 본 발명의 추가적인 특징 및 장점은 본 발명의 청구 범위에서 이후에 기술될 것이다. 본 기술 분야의 당업자는 본 발명과 동일한 목적을 수행하는 다른 구조물을 수정 및 설계할 수 있는 기반으로 개시된 개념 및 특정 실시예를 쉽게 사용할 수 있을 것이다. 또한, 본 기술 분야의 당업자는 이러한 등가의 구성이 본 발명의 사상 및 범위 내에 포함됨을 이해할 것이다.

본 발명의 상세한 설명 부분 이전에, 이러한 특허 문헌 전체에서 사용되는 소정의 단어 및 구의 정의를 제안할 필요가 있는데, 즉 용어 "포함한다"는 한정하는 것을 의미하지 않고 포함하는 것을 말하며 용어 "또는"은 "및/또는"을 의미하며 "과 연관된"은 "을 포함하거나", "내부에 포함되거나", "과 상호접속되거나", "과 결합되거나", "과 통신가능하거나", "과 협동하는", "과 나란히 놓여 있거나" 등을 의미하며, 용어 "제어기", "프로세서" 또는 "장치"는 적어도 하나의 동작을 제어하는 임의의 디바이스, 시스템 또는 이의 일부분을 의미하며, 이러한 디바이스는 하드웨어, 펌웨어 또는 소프트웨어 또는 이들의 적어도 두 개의 조합으로 구현될 수 있다. 임의의 특정 제어기와 연관된 기능은 모여 있는지 떨어져 있는지에 따라서 중앙화 또는 분산화될 수 있다. 본 기술 분야의 당업자는 이러한 정의가 상기 정의된 단어 및 구의 종래의 사용뿐만 아니라 차후의 사용에도 적용될 수 있음을 이해해야 한다.

본 발명을 보다 완전하게 이해하기 위해서, 첨부 도면을 참조하여 다음의 상세한 설명 부분을 독해하면 되고 전체 도면에서 유사한 참조 부호는 유사한 구성 요소를 지칭한다.

도 1은 본 발명에 따른 비트레이트 트랜스코더의 유리한 실시예를 설명하는 도면,

도 2는 파일으로부터 MPEG-2 비디오 데이터를 트랜스코딩하기 위한 본 발명에 따른 비트레이트 트랜스코더의 유리한 실시예의 도면,

도 3은 HD 서버로부터 MPEG-2 비디오 스트림을 트랜스코딩하기 위한 본 발명에 따른 비트레이트 트랜스코더의 유리한 실시예의 도면,

도 4는 비트스트림의 제 1 인터리빙된 부분이 트랜스코딩되는 본 발명에 따른 비트레이트 트랜스코더의 동작의 제 1 부분을 설명하는 도면,

도 5는 도 4의 비트스트림의 제 2 인터리빙된 부분이 트랜스코딩되는 본 발 명에 따른 비트레이트 트랜스코더의 동작의 제 2 부분을 설명하는 도면,

도 6은 도 4의 비트스트림의 제 3 인터리빙된 부분이 트랜스코딩되는 본 발명에 따른 비트레이트 트랜스코더의 동작의 제 3 부분을 설명하는 도면,

도 7은 본 발명에 따른 비트레이트 트랜스코더의 한 유리한 실시예의 입력 블록, 디멀티플렉서 블록 및 처리 블록을 나타내는 도면,

도 8은 본 발명에 따른 비트레이트 트랜스코더의 한 유리한 실시예의 처리 블록, 멀티플렉서 블록 및 출력 블록을 나타내는 도면,

도 9는 본 발명에 따라 MPEG-2 비디오 신호의 HD 비트스트림을 트랜스코딩하는 HD 트랜스코딩 체인을 나타내는 도면,

도 10은 본 발명에 따른 비트레이트 트랜스코더와 함께 사용되는 클록 레이트 제어 회로를 나타내는 도면,

도 11은 본 발명에 따른 병렬 슬라이스 파싱 방법(a parallel slice parsing method)의 유리한 실시예를 설명하는 도면,

도 12은 미디어 스트림의 제 1 부분이 처리되는 본 발명의 병렬 미디어 프로세서의 동작을 설명하는 도면,

도 13은 미디어 스트림의 제 2 부분이 처리되는 본 발명의 병렬 미디어 프로세서의 동작을 설명하는 도면,

도 14는 본 발명에 따라 미디어 스트림을 병렬 처리하는 캐스캐이드된 비디오 체인(a cascaded viedo chain)을 설명하는 도면.

본 발명의 개선된 방법 및 시스템의 원리를 기술하기 위해서 본 명세서에서 제안된 이하에서 기술될 도 1 내지 도 14 및 다양한 실시예들은 본 발명의 범위를 한정하기 위한 것이 아니라 단지 설명하기 위한 것이다. 본 기술 분야의 당업자는 본 발명의 원리가 멀티미디어 디지털 신호를 병렬 처리하는 임의의 타입의 디바이스에서 성공적으로 사용될 수 있음을 이해할 것이다.

도 1은 본 발명에 따른 비트레이트 트랜스코더의 유리한 실시예를 도시한다. 소스(110)는 HD MPEG-2 비디오 데이터를 비트레이트 트랜스코더(120)에 제공한다. 비트레이트 트랜스코더(120)는 BRT' 유닛(130)을 포함한다. 이 BRT' 유닛은 본 발명의 원리에 따라서 HD MPEG-2 비디오 데이터를 트랜스코딩한다. 비트레이트 트랜스코더(120)로부터 트랜스코딩된 HD MPEG-2 비디오 데이터는 저장 유닛(140)으로 제공된다. 저장 유닛(140)은 컴퓨터에서의 하드 디스크 또는 디지털 비디오 레코더(VDR)를 포함한다. 저장 유닛(140)은 트랜스코딩된 HD MPEG-2 비디오 데이터를 HD 비디오 디스플레이(150)에 제공한다. HD 비디오 디스플레이는 HDTV(고화질 텔레비전), HD 컴퓨터 모니터 또는 HD 비디오를 디스플레이할 수 있는 임의의 다른 타입의 디스플레이 유닛을 포함한다.

도 2는 파일로부터 MPEG-2 비디오 데이터를 트랜스코딩하는 본 발명에 따른 비트레이트 트랜스코더의 다른 유리한 실시예를 도시한다. 이 실시예에서 소스(110)는 컴퓨터 파일 내에 HD MPEG-2 비디오 데이터를 포함하는 컴퓨터 하드 디스크를 포함한다. 소스(110)는 HD 데이터를 비트레이트 트랜스코더(120)의 판독 유닛(210)으로 전송한다. 파일 판독 유닛(210)은 HD MPEG-2 비디오 데이터를 판독하고 BRT' 유닛(130)을 위해서 그 판독된 데이터를 포맷한다. BRT' 유닛(130)은 본 발명의 원리에 따라서 HD MPEG-2 비디오 데이터를 트랜스코딩한다. BRT' 유닛(130)으로부터 트랜스코딩된 HD MPEG-2 비디오 데이터는 파일 기록 유닛(230)에 제공된다. 파일 기록 유닛(230)은 그 데이터를 포맷하여 저장 유닛(140)에 기록한다. 이 실시예에서 저장 유닛(140)은 컴퓨터 파일 내에 트랜스코딩된 HD MPEG-2 비디오 데이터를 포함하는 컴퓨터 하드 디스크를 포함한다.

저장 유닛(140) 내의 트랜스코딩된 데이터는 MPEG-2 디코더(240)로 제공된다. MPEG-2 디코더(240)는 트랜스코딩된 HD MPEG-2 비디오 데이터를 디코딩하여 이 디코딩된 데이터를 HD 비디오 디스플레이(150)에 제공한다. 상술한 바와 같이, HD 비디오 디스플레이는 HDTV(고화질 텔레비전), HD 컴퓨터 모니터 또는 HD 비디오를 디스플레이할 수 있는 임의의 다른 타입의 디스플레이 유닛을 포함한다.

도 3은 HD 서버(110)로부터 MPEG-2 비디오 데이터를 트랜스코딩하는 본 발명에 따른 비트레이트 트랜스코더의 유리한 실시예를 도시한다. HD 서버(110)는 HD 전송 스트림을 비트레이트 트랜스코더(120)의 비디오 디지털화기(310)에 제공한다. 비디오 디지털화기(310)는 디지털화된 비디오를 디멀티플렉서(320)에 제공한다. 이 디멀티플렉서(320)는 HD 전송 스트림으로부터 MPEG-2 기본 스트림을 획득하여 이 기본 스트림을 BRT' 유닛(130)에 제공한다.

이 BRT' 유닛(130)은 본 발명의 원리에 따라서 HD MPEG-2 비디오 데이터를 트랜스코딩한다. BRT' 유닛(130)으로부터 트랜스코딩된 HD MPEG-2 비디오 데이터는 멀티플렉서(340)로 제공된다. 멀티플렉서(340)는 MPEG-2 기본 스트림을 BRT' 유닛(130)으로부터 전송 스트림으로 멀티플레싱한다. 다음에 멀티플렉서(340)는 트랜스코딩된 HD 전송 스트림을 비디오 렌드 유닛(Viedo Rend unit)(350)으로 제공한다. 이 비디오 렌드 유닛(350)은 트랜스코딩된 HD MPEG-2 비디오 데이터를 디지털 비디오 레코더(360)로 전송한다. 트랜스코딩된 비디오 데이터를 디스플레이하라는 명령을 수신하자마자 디지털 비디오 레코더(360)는 HD 비디오 디스플레이(150) 상에 비디오 프로그램을 디스플레이한다. 상술한 바와 같이, HD 비디오 디스플레이는 HDTV(고화질 텔레비전), HD 컴퓨터 모니터 또는 HD 비디오를 디스플레이할 수 있는 임의의 다른 타입의 디스플레이 유닛을 포함한다. 본 발명의 유리한 다른 실시예에서, 비트레이트 트랜스코더(120)는 텔레비전 유닛 내부에 포함될 수 있다. 텔레비전 유닛은 텔레비전 수신기 또는 텔레비전 셋탑 박스일 수 있다.

도 4는 BRT' 유닛(130)의 동작의 제 1 부분을 설명하는 블록도이다. 이 동작의 제 1 부분은 일반적으로 참조 부호(400)로 표시된다. 입력 비트스트림(405)은 일련의 참조 번호(1,2,3,4,5,6,7...)로 표시된다. 각 번호는 비트스트림(405)의 일부 또는 슬라이스를 나타낸다. 문자 "H"는 헤더를 포함하는 비트스트림(405)의 일부를 나타낸다. 분할 유닛(410)은 비트스트림(405)를 1차 스트림(415)과 2차 스트림(420)으로 분할한다. 도 4에 도시된 바와 같이, 1차 스트림(415)은 헤더 "H" 및 번호(1,4,7,...)로 표시된 비트스트림(405)의 일부를 포함한다. 2차 스트림(420)은 비트스트림의 나머지 부분을 포함한다. 즉, 2차 스트림(420)은 헤더 "H" 및 번호(2,3,5,6,8,9,11,12...)로 표시된 비트스트림(405)의 일부를 포함한다.

BRT' 트랜스코더(425)는 1차 스트림(415)을 트랜스코딩하여 트랜스코딩된 1차 스트림(430)을 생성한다. 1차 트랜스코딩된 스트림(430)은 트랜스코딩된 헤더 "H′" 및 번호(1', 4' ,7' ...)로 표시된 비트스트림(405)의 트랜스코딩된 부분을 포함한다. 비트스트림의 슬라이스 번호 상의 프라임 표시(')는 트랜스코딩 동작이 이 슬라이스에 대해서 수행되었음을 나타낸다. 트랜스코딩된 1차 스트림(430) 및 2차 스트림(420)은 병합 유닛(435)에서 결합되어 부분적으로 트랜스코딩된 스트림(440)을 생성한다. 도 4에 도시된 바와 같이, 부분적으로 트랜스코딩된 스트림(440)은 헤더 "H" 및 참조 부호(1',2,3,4',5,6,7'...)로 표시된 비트스트림(405)의 일부를 포함한다. 스트림(440)이 아직 전적으로 트랜스코딩되지 않았기 때문에 트랜스코딩된 헤더 "H'"는 사용되지 않는다. 이 동작 단계에서 비트스트림(405)의 슬라이스들 중 1/3 슬라이스가 트랜스코딩되었다.

도 5는 BRT' 유닛(130)의 동작의 제 2 부분을 설명하는 블록도이다. 이 동작의 제 2 부분은 참조 부호(500)로 표시된다. 입력 비트스트림(440)은 동작의 제 1 부분(400)의 출력과 동일하다. 비트스트림(440)은 일련의 참조 번호(1',2,3,4',5,6,7'...)로 표시된다. 각 번호는 비트스트림(440)의 일부 또는 슬라이스를 나타낸다. 문자 "H"는 헤더를 포함하는 비트스트림(440)의 일부를 나타낸다. 분할 유닛(510)은 비트스트림(440)를 1차 스트림(515)과 2차 스트림(520)으로 분할한다. 도 5에 도시된 바와 같이, 1차 스트림(515)은 헤더 "H" 및 번호(2,5,8,...)로 표시된 비트스트림(440)의 일부를 포함한다. 2차 스트림(520)은 비트스트림(440)의 나머지 부분을 포함한다. 즉, 2차 스트림(520)은 헤더 "H" 및 번호(1',3 ,4',6 ,7',9,10',12,13'...)로 표시된 비트스트림(440)의 일부를 포함한다.

BRT' 트랜스코더(525)는 1차 스트림(515)을 트랜스코딩하여 트랜스코딩된 1차 스트림(530)을 생성한다. 1차 트랜스코딩된 스트림(530)은 트랜스코딩된 헤더 "H′" 및 번호(2', 5' ,8' ...)로 표시된 비트스트림(440)의 트랜스코딩된 부분을 포함한다. 트랜스코딩된 1차 스트림(530) 및 2차 스트림(520)은 병합 유닛(535)에서 결합되어 부분적으로 트랜스코딩된 스트림(540)을 생성한다. 도 5에 도시된 바와 같이, 부분적으로 트랜스코딩된 스트림(540)은 헤더 "H" 및 참조 부호(1',2',3,4',5',6,7'...)로 표시된 비트스트림(440)의 일부를 포함한다. 스트림(540)이 아직 전적으로 트랜스코딩되지 않았기 때문에 트랜스코딩된 헤더 "H'"는 사용되지 않는다. 이 동작 단계에서 비트스트림(405)의 슬라이스들 중 2/3 슬라이스가 트랜스코딩되었다.

도 6은 BRT' 유닛(130)의 동작의 제 3 부분을 설명하는 블록도이다. 이 동작의 제 3 부분은 참조 부호(600)로 표시된다. 입력 비트스트림(540)은 동작의 제 2 부분(500)의 출력과 동일하다. 비트스트림(540)은 일련의 참조 번호(1',2',3,4',5',6,7'...)로 표시된다. 각 번호는 비트스트림(540)의 일부 또는 슬라이스를 나타낸다. 문자 "H"는 헤더를 포함하는 비트스트림(540)의 일부를 나타낸다. 분할 유닛(610)은 비트스트림(540)를 1차 스트림(615)과 2차 스트림(620)으로 분할한다. 도 6에 도시된 바와 같이, 1차 스트림(615)은 헤더 "H" 및 번호(3,6,9,...)로 표시된 비트스트림(540)의 일부를 포함한다. 2차 스트림(620)은 비트스트림(540)의 나머지 부분을 포함한다. 즉, 2차 스트림(620)은 헤더 "H" 및 번호(1',2',4',5',7',8',10',11',13'...)로 표시된 비트스트림(540)의 일부를 포함한다.

BRT' 트랜스코더(625)는 1차 스트림(615)을 트랜스코딩하여 트랜스코딩된 1차 스트림(630)을 생성한다. 1차 트랜스코딩된 스트림(630)은 트랜스코딩된 헤더 "H′" 및 번호(3', 6' ,9' ...)로 표시된 비트스트림(540)의 트랜스코딩된 부분을 포함한다. 트랜스코딩된 1차 스트림(630) 및 2차 스트림(620)은 병합 유닛(635)에서 결합되어 완전하게 트랜스코딩된 스트림(640)을 생성한다. 도 6에 도시된 바와 같이, 완전하게 트랜스코딩된 스트림(640)은 트랜스코딩된 헤더 "H'" 및 참조 부호(1',2',3',4',5',6',7'...)로 표시된 완전하게 트랜스코딩된 비트스트림(405)를 포함한다. 스트림(640)이 이제는 완전히 트랜스코딩되었기 때문에 트랜스코딩된 헤더 "H'"가 사용된다. 이 동작 단계에서 비트스트림(405)의 모든 슬라이스들이 트랜스코딩되었다.

도 4, 도 5 및 도 6에서 도시된 유리한 실시예에서, BRT' 유닛(130)은 3개의 유닛을 포함한다. 제 1 유닛은 분할 유닛(410), BRT' 트랜스코더(425) 및 병합 유닛(435)을 포함한다. 제 2 유닛은 분할 유닛(510), BRT' 트랜스코더(525) 및 병합 유닛(535)을 포함한다. 제 3 유닛은 분할 유닛(610), BRT' 트랜스코더(625) 및 병합 유닛(635)을 포함한다. 본 실시예는 예시적인 실례로서 제공되었으며 본 발명은 이 실시예에서 도시된 3개의 BRT' 트랜스코더의 사용으로만 한정되는 것은 아니다. 가령, 본 발명의 병렬 처리 장치 및 방법은 2개의 BRT' 트랜스코더의 처리 체인을 포함할 수 있다. 본 발명의 병렬 처리 장치 및 방법은 4개 이상의 BRT' 트랜스코더의 처리 체인을 포함할 수도 있다.

따라서, 본 발명의 장치 및 방법은 상술된 슬라이스 파싱 방법(slice parsing method)에 의해서 MPEG-2 비디오 비트스트림을 분할 및 병합할 수 있다. 한정되지 않은 개수의 BRT' 트랜스코더가 사용될 수 있으며 여기서 각 BRT' 트랜스코더는 MPEG-2 비디오 비트스트림의 슬라이스들 중 선택된 번호의 슬라이스를 처리한다. 임의의 개수의 BRT' 트랜스코더가 세 개의 BRT' 트랜스코더에 대해 기술된 방식으로 처리 체인에서 캐스캐이드될 수 있다.

각 BRT' 트랜스코더에는 작은 면적을 나타내는 슬라이스들이 전체 MPEG 화상으로부터 제공되기 때문에 본 발명의 장치 및 방법은 완전한 부하 균형(load balancing)을 성취할 수 있다. 이러한 처리는 병렬로 실행된다. 그러나, 이 프로세스의 마지막에서 병렬 처리된 출력들을 모두 병합할 필요는 없다. 이는 부분적 병합이 처리 체인 내의 각 BRT' 트랜스코더와 연관된 각 병합 유닛에서 발생하기 때문이다. 처리 체인 내의 각 BRT' 트랜스코더는 간단한 단일 입력 인터페이스 및 간단한 단일 출력 인터페이스를 포함한다. 이러한 구성으로 인해서 (HD MPEG-2 비디오 데이터와 같은) 멀티미디어 데이터는 실시간으로 처리될 수 있다.

도 7은 본 발명의 비트레이트 트랜스코더의 한 유리한 실시예의 입력 블록(705), 디멀티플렉서 블록(710) 및 비트레이트 트랜스코딩 처리 블록(715)을 도시한다. 입력 블록(705)은 3개의 병렬 입력 모듈을 포함한다. "F 판독" 입력 모듈(725)은 컴퓨터 파일 포맷으로 멀티미디어 데이터를 수용한다. 이 "F 판독" 입력 모듈(725)은 PCT 버스 또는 파일 입력/출력 포맷을 사용하는 다른 유사한 디바이스로부터 멀티미디어 데이터를 수용한다. "VI 스트림" 입력 모듈(730)은 비트펌프(bitpump) 또는 무선 주파수(RF) 전단부(front end)로부터 멀티미디어 데이터를 실시간으로 수용한다. 첫글자 "VI"는 "비디오 입력(Video In)"을 나타낸다. "생성기" 입력 모듈(735)은 테스트 목적을 위한 비트스트림을 생성할 수 있는 테스트 개발 툴이다.

디멀티플렉서 블록(710)은 두 개의 모듈을 포함한다. 디멀티플렉서 MPEG TS 모듈(740)은 입력 블록(705)으로부터 멀티미디어 데이터를 수신한다. 디멀티플렉서 MPEG TS 모듈(740)은 입력 전송 스트림으로부터의 비디오 기본 스트림을 디멀티플렉싱한다. Copy MUX 모듈(745)은 비디오 기본 스트림을 수신하여 디멀티플렉서 MPEG TS 모듈(740)로부터의 출력 버퍼들을 다운스트림 구성 요소에 의해 요구되는 단일 버퍼 패킷으로 재순서화한다. Copy MUX 모듈(745)은 어떠한 비디오 처리도 수행하지 않는다.

다음으로, 데이터가 Copy MUX 모듈(745)로부터 비트레이트 트랜스코딩 처리 블록(715)으로 전송된다. 처리 블록(715) 내의 분할 유닛(750)은 비트스트림을 상술된 방식으로 1차 스트림 및 2차 스트림으로 분할한다. BRT' 트랜스코더(755)는 1차 스트림을 트랜스코딩한다. 이어서, 병합 유닛(760)은 트랜스코딩된 1차 스트림과 2차 스트림을 상술된 방식으로 병합한다. 트랜스코딩 처리 블록(715)의 출력은 부분적으로 트랜스코딩된 비트스트림이다.

전술된 바와 같이, 본 발명의 특정 실시예는 처리 블록(715)에 도시된 타입의 캐스캐이드된 처리 블록을 선택된 개수만큼 포함할 수 있다. 도 8은 캐스캐이드된 처리 블록들의 체인 내의 마지막 처리 블록을 나타내는 비트레이트 트랜스코딩 처리 블록(805)을 도시한다.

도 8은 멀티플렉서 유닛(830) 및 출력 유닛(840)을 도시한다. 멀티플렉서 유닛(830)은 처리 블록(805)으로부터의 비디오 기본 스트림을 전송 스트림으로 멀티플렉싱하여 디멀티플렉서(710)에 의해 수행된 프로세스를 반대로 수행한다. 멀티플렉서 유닛(830)의 출력은 출력 유닛(840)에 제공된다.

출력 유닛(840)은 세 개의 병렬 출력 모듈을 포함한다. "F 기록" 출력 모듈(850)은 컴퓨터 파일 포맷으로 멀티미디어 데이터를 출력한다. "F 기록" 출력 모듈(850)은 PCI 버스 또는 파일 입력/출력 포맷을 사용하는 다른 유사한 디바이스로 멀티미디어 데이터를 출력한다. "VO 스트림" 출력 모듈(860)은 멀티미디어 데이터를 비트스트림 목적지로 실시간으로 출력한다. 첫글자 "VO"는 "비디오 출력(Viedo Out)"을 나타낸다. "입증기" 출력 모듈(870)은 "생성기" 입력 모듈(735)에 의해서 생성된 테스트 비트스트림을 입증 및 출력할 수 있는 테스트 개발 툴이다.

도 9는 본 발명의 병렬 트랜스코딩 방법 및 장치를 사용하여 MPEG-2 비디오 신호의 HD 비트스트림을 트랜스코딩하는 HD 트랜스코딩 체인(900)을 도시한 블록도이다. HD 비트펌프(bitpump)(905)는 HD 비트스트림을 전기적 변환 유닛(910)에 제공한다. 전기적 변환 유닛(910)은 입력 비트스트림을 LVDS(Low Voltage Differential Signal) 포맷으로부터 트랜스코딩 체인(900)의 BRT' 유닛에 사용된 포맷에 따라 (1) ECL(Emitter Couppled Logic) 포맷 또는 (2) TTL(Transistor Transistor Logic) 포맷으로 변환시킨다.

이 예시적인 실시예에서 트랜스코딩 체인(900)은 세 개의 BRT' 유닛을 포함한다. 이들은 BRT' 유닛 1(915), BRT' 유닛 2(920) 및 BRT' 유닛 3(925)이다. BRT' 유닛 3(925)의 완전히 트랜스코딩된 출력이 전기적 변환 유닛(930)에 제공된다. 이 전기적 변환 유닛(930)은 트랜스코딩된 비트스트림을 (1) ECL(Emitter Couppled Logic) 포맷 또는 (2) TTL(Transistor Transistor Logic) 포맷으로부터 LVDS(Low Voltage Differential Signal) 포맷으로 변환시킨다. 이어서, 전기적 변환 유닛(930)은 이 변환된 트랜스코딩된 비트스트림을 HD 디코더(935)로 제공한다.

HD 비트펌프(905)는 HD MPEG-2 전송 스트림을 생성한다. 세 개의 BRT' 유닛(915,920,925)은 MPEG-2 전송 스트림을 트랜스코딩한다. HD 디코더(935)가 트랜스코딩된 비디오 스트림을 실시간으로 디코딩 및 디스플레이한다.

HD 비트펌프(905)는 20Mb/s 전송 스트림을 생성한다. 이 전송 스트림은 BRT' 유닛(915)에서 디멀티플렉싱되고, 10Mb/s의 목표 출력 비트레이트로 트랜스코딩된 1/3의 슬라이스를 갖는다. BRT' 유닛(915)의 출력은 20Mb/s의 비트레이트로 전송된다. 스트림의 1/3이 20Mb/s에서 10Mb/s로 트랜스코딩되었기 때문에, 출력 데이터 레이트는 20Mb/s가 아니고 20Mb/s 보다 1/6 정도 낮다. 이는 (1) 비트스트림 중 첫번째의 트랜스코딩되지 않은 비트스트림이 20Mb/s 레이트를 가지며, (2) 비트스트림 중 두번째의 트랜스코딩되지 않은 비트스트림이 20Mb/s 레이트를 갖는 반면, (3) 트랜스코딩된 1/3의 비트스트림은 10Mb/s 레이트를 갖기 때문이다.

BRT' 유닛(915)으로부터의 데이터 출력을 20Mb/s의 고정된 데이터 레이트로 유지하기 위해서, BRT' 유닛(915)의 출력 구성 요소는 그의 출력에서 비어있는 데이터 패킷을 생성할 것이다. 말하자면, BRT' 유닛(915)은 자신의 출력 데이터 레이트를 20Mb/s로 만들기에 충분한 수의 비어있는 데이터 패킷을 생성 및 부가할 것이다. 이 비어있는 데이터 패킷의 전송 시간은 차있는 데이터 패킷의 전송 시간과 동일하지만 어떠한 데이터도 포함하고 있지 않다. BRT' 유닛(915)은 매 5개의 차있는 데이터 패킷마다 하나의 비어있는 데이터 패킷을 전송할 것이다. BRT' 유닛(915)의 효과적인 출력 비트레이트는

Mb/s이다.

BRT' 유닛(920)은 BRT' 유닛(915)의 출력을 수신한다. 이 BRT' 유닛(920)은 BRT' 유닛(915)에 의해 전송된 비어있는 데이터 패킷을 검출할 수 있다. 이 유닛(920)은 이 비어있는 데이터 패킷을 폐기한다. 이 유닛(920)은 슬라이스 중 두번째 1/3을 트랜스코딩한다. 이로써,

Mb/s의 출력 비트레이트가 생성된다. 이는 (1)아직 트랜스코딩되지 않은 1/3의 비트스트림이 20Mb/s 레이트를 가지며 (2)첫 번째의 트랜스코딩된 1/3의 비트스트림이 10Mb/s 레이트를 갖고, (3) 두번째의 트랜스코딩된 1/3의 비트스트림이 10Mb/s 레이트를 갖기 때문이다. 출력 비트레이트를 계산하는 다른 방식은 20Mb/s 비트레이트에 값 (1 - 1/6 - 1/6)을 곱하는 것이다. 이는 20Mb/s * 2/3와 같다. 이는

Mb/s의 출력 비트레이트를 나타낸다.

BRT' 유닛(920)으로부터의 데이터 출력을 20Mb/s의 고정된 데이터 레이트로 유지하기 위해서, BRT' 유닛(920)의 출력 구성 요소는 그 출력에서 비어있는 데이터 패킷을 생성할 것이다. 말하자면, BRT' 유닛(920)은 자신의 출력 데이터 레이트를 20Mb/s로 만들기에 충분한 수의 비어있는 데이터 패킷을 생성 및 부가할 것이다. BRT' 유닛(920)은 매 4개의 차있는 데이터 패킷마다 2개의 비어있는 데이터 패킷을 전송할 것이다. BRT' 유닛(920)의 효과적인 출력 비트레이트는 13 1/3 Mb/s이다.

BRT' 유닛(925)은 BRT' 유닛(920)의 출력을 수신한다. 이 BRT' 유닛(925)은 BRT' 유닛(920)에 의해 전송된 비어있는 데이터 패킷을 검출할 수 있다. 이 유닛(925)은 이 비어있는 데이터 패킷을 폐기한다. 이 유닛(925)은 슬라이스 중 세번째 1/3을 트랜스코딩한다. 이로써, 10Mb/s의 출력 비트레이트가 생성된다. 이는 (1) 첫번째의 트랜스코딩된 1/3의 비트스트림이 10Mb/s 레이트를 가지고, (2) 두번째의 트랜스코딩된 1/3의 비트스트림이 10Mb/s 레이트를 가지며, (3) 세번째의 트랜스코딩된 1/3의 비트스트림이 10Mb/s 레이트를 갖기 때문이다. 출력 비트레이트를 계산하는 다른 방식은 20Mb/s 비트레이트에 값 (1 - 1/6 - 1/6 - 1/6)을 곱하는 것이다. 이는 20Mb/s * 1/2와 같다. 이는 10Mb/s의 출력 비트레이트를 나타낸다.

BRT' 유닛(925)로부터의 데이터 출력을 20Mb/s의 고정된 데이터 레이트로 유지하기 위해서, BRT' 유닛(925)의 출력 구성 요소는 그의 출력에서 비어있는 데이터 패킷을 생성할 것이다. 말하자면, BRT' 유닛(925)은 자신의 출력 데이터 레이트를 20Mb/s로 만들기에 충분한 수의 비어있는 데이터 패킷을 생성 및 부가할 것이다. BRT' 유닛(925)은 매 1개의 차있는 데이터 패킷마다 1개의 비어있는 데이터 패킷을 전송할 것이다. BRT' 유닛(925)의 효과적인 출력 비트레이트는 10Mb/s이다.

BRT' 유닛(925)으로부터 출력된 완전히 트랜스코딩된 비트스트림은 HD 디코더(935)에 제공된다. HD 디코더(935)는 비트스트림 내에서 비어있는 데이터 패킷을 검출할 수 없기 때문에, 비어있는 데이터 패킷은 비트스트림이 HD 디코더(935)에 도달하기 이전에 비트스트림으로부터 제거되어야 한다. 이는 도 10에 도시된 타입의 클록 레이트 제어 회로(1000)에 의해서 달성된다. 이 클록 레이트 제어 회로(1000)는 BRT' 유닛(925)의 출력 구성 요소 내부에 포함된다. 이 클록 레이트 제어 회로(1000)는 BRT' 유닛(925)의 출력의 클록 레이트를 조절하여 HD 디코더(935)가 BRT' 유닛(925)로부터 데이터를 수신하는 레이트를 조절한다.

클록 레이트 제어 회로(1000)에서 생성기 모듈(1010)은 데이터 패킷을 버퍼(1020)로 전송한다. 한 유리한 실시예에서, 버퍼(1020)는 최대 40개의 데이터 패킷을 포함한다. 각 데이터 패킷은 48,128개의 바이트를 포함한다. 버퍼(1020)는 완전하게 차 있거나 완전하게 비어있는 상태로 존재할 수 없는데 그 이유는 이렇게 되면 잘못된 출력 데이터(erroneous output data)가 생성되기 때문이다.

버퍼(1020)는 데이터 패킷을 소비자 모듈(1030)에 제공한다. 이 소비자 모듈(1030)은 버퍼(1020)로부터 데이터 패킷을 수신하여 이 데이터 패킷을 외부 디바이스(가령, HD 디코더(935))로 보낸다. 소비자 모듈(1030)이 데이터 패킷을 소비하는 레이트는 오직 제어기(1040)에 의해서 소비자 모듈(1030)에 제공된 클록 레이트의 값에 의해서만 결정된다. 제어기(1040)의 목적은 버퍼(1020)가 생성기 모듈(1010)의 데이터 레이트를 따르고 이 버퍼(1020) 전체의 대략 절반 정도가 차있도록 소비자 모듈(1030)의 클록 레이트를 조정하는 것이다. 버퍼(1020)는 자신이 차있는 상태를 표시하는 신호를 제어기(1040)에 제공한다.

제어기(1040)에서 발생되는 주파수는 샘플 레이트이다. 이 샘플 레이트는 샘플 레이트 모듈(1050)에 의해서 제어기(1040)에 제공된다. 제어기(1040)는 버퍼(1020)가 대략적으로 50% 정도 차 있도록 매 샘플 레이트마다 클록 레이트를 조절한다.

생성기 모듈(1010)은 1Mb/s 레이트와 20Mb/s 레이트 사이의 레이트로 버퍼(1020)를 채운다. 소비자 모듈(1030)은 제어기(1040)에 의해서 제공된 클록 레이트에 따라서 1Mb/s 레이트와 20Mb/s 레이트 사이의 레이트로 버퍼(1020)를 비운다.

유리한 실시예에서 제어기(1040)는 디지털 위상 동기 루프(PLL) 회로(도시되지 않음)를 포함한다. 에러 신호 E는 20에서 버퍼(1020) 내의 패킷의 개수를 뺌으로써 계산될 수 있다. 이어서 에러 신호 E에 상수 K가 곱해져 클록 레이트로 피드백된다. 이러한 관계는 다음과 같은 수학식으로 표현된다.

클록 레이트 [n] = 클록 레이트 [n-1] + K*E

여기서, n은 개별 샘플 시간(sample time)을 나타낸다.

제어기(1040)의 PLL 회로는 버퍼(1020)가 오버플로우(즉, 40개의 패킷을 초과함) 또는 언더플로우(0개의 패킷에 도달함)되지 않도록 소비자 모듈(1030)의 클록 레이트를 조절한다.

도 9를 참조하여 기술된 본 발명의 유리한 실시예는 BRT' 유닛(925) 내에 클록 레이트 제어 회로(1000)를 사용한다. 본 발명의 다른 유리한 실시예에서, 유사한 클록 레이트 제어 회로(도시되지 않음)가 각 BRT' 유닛(915,920,925)의 출력 구성 요소에서 사용되어 각 BRT' 유닛의 출력의 비트레이트를 조절한다. 이 다른 유리한 실시예에서는 이전 방식처럼 비어있는 데이터 패킷을 생성 및 부가할 필요가 없다.

비트레이트 트랜스코딩은 본 발명의 방법 및 장치를 사용하여 성취될 수 있는 멀티미디어 처리 타입 중의 하나이다. 본 발명의 장치 및 방법은 병렬 슬라이스 파싱 방법을 사용하여 미디어 프로세서에서 다른 타입의 멀티미디어 신호를 처리하는 데에도 사용될 수 있다.

도 11은 본 발명에 따른 병렬 슬라이스 파싱 방법의 유리한 실시예를 설명하는 흐름도이다. 이 방법의 단계들은 참조 부호(1100)로 표시된다. N은 입력 멀티미디어 비트스트림을 처리하는 처리 체인 내의 미디어 프로세서의 개수이다(단계 1110). N은 2보다 크거나 같은 정수이다.

처리 체인 내의 첫번째 미디어 프로세서는 비트스트림 중 첫번째 1/N의 인터리빙된 부분을 처리한다(단계(1120)). 처리 체인 내의 두번째 미디어 프로세서는 비트스트림 중 두번째 1/N의 인터리빙된 부분을 처리한다(단계(1130)). 이러한 프로세스는 처리 체인 내의 각 미디어 프로세서에 걸쳐서 계속된다. 각 미디어 프로세서에 대해서 수행되는 이러한 일련의 연속적인 처리 절차가 도 11에서 단계(1130)와 단계(1140) 사이의 생략표 ... 으로 표시된다.

처리 체인 내의 마지막 미디어 프로세서는 N 번째 미디어 프로세서이다. 이 N 번째 미디어 프로세서는 비트스트림의 N 번째의 1/N의 인터리빙된 부분을 처리한다(단계 1140). 이어서 완전하게 처리된 비트스트림이 처리 체인으로부터 실시간으로 출력된다(단계 1150).

도 12는 미디어 스트림의 주요한 스트림 부분이 멀티미디어 처리 알고리즘에 의해서 처리되는 본 발명의 병렬 미디어 프로세서의 동작을 도시하는 블록도이다. P1은 비디오 스트림의 제 1 특정 부분(가령, 비디오 프레임의 상부 절반)을 나타내고 P2는 비디오 스트림의 제 2 특정 부분(가령, 비디오 프레임의 하부 절반)을 나타낸다고 가정하자.

비트레이트 트랜스코딩에 대해서 설명되었던 방식과 동일한 방식으로, 비디오 스트림은 상술된 병렬 슬라이스 파싱 방법에 의해서 분할 및 병합된다. 비디오 스트림 데이터는 전체 체인을 통해서 실시간으로 흐른다. 부분적으로 처리된 비디오 스트림 데이터는 각 미디어 프로세서 사이에서 실시간으로 전달된다.

도 12는 미디어 프로세서의 동작의 제 1 부분을 나타내는 블록도이다. 이 동작의 제 1 부분은 일반적으로 참조 부호(1200)로 표시된다. 입력 비트스트림(1205)은 P1 및 P2로 표시된다. 이 P1 및 P2는 비트스트림(1205)의 부분 또는 슬라이스를 나타낸다. 분할 유닛(1210)이 비트스트림(1205)을 1차 스트림(1215) 및 2차 스트림(1220)으로 분할한다. 도 12에 도시된 바와 같이, 1차 스트림(1215)은 P1로 표시된 비트스트림의 부분을 포함한다. 2차 스트림(1220)은 비트스트림(1205)의 나머지 부분을 포함한다. 즉, 2차 비트스트림(1220)은 P2로 표시되는 비트스트림의 부분을 포함한다.

처리 알고리즘 유닛(1225)은 1차 스트림(1215)을 처리하여 처리된 1차 스트림(1230)을 생성한다. 이 처리된 1차 스트림(1230)은 P1'로 표시된 비트스트림(1205)의 처리된 부분을 포함한다. 여기서 프라임 표시(')는 해당 슬라이스에 대해서 처리 동작이 수행되었음을 나타낸다. 상기 처리된 1차 스트림(1230)과 2차 스트림(1220)이 병합 유닛(1235)에서 병합되어 부분적으로 처리된 스트림(1240)을 생성한다. 도 12에 도시된 바와 같이, 부분적으로 처리된 스트림(1240)은 P1' 및 P2로 표시된 비트스트림(1205)의 부분들을 포함한다. 이 처리 단계에서 비트스트림(1205)의 절반의 슬라이스가 처리되었다.

도 13는 미디어 프로세서의 동작의 제 2 부분을 나타내는 블록도이다. 이 동작의 제 2 부분은 일반적으로 참조 부호(1300)로 표시된다. 입력 비트스트림(1240)은 제 1 동작 부분(1200)으로부터 출력된 출력과 동일하다. 비트스트림(1240)은 P1' 및 P2로 표시된다. 이 P1' 및 P2는 비트스트림(1240)의 부분 또는 슬라이스를 나타낸다. 분할 유닛(1310)이 비트스트림(1240)을 1차 스트림(1315) 및 2차 스트림(1320)으로 분할한다. 도 13에 도시된 바와 같이, 1차 스트림(1315)은 P2으로 표시된 비트스트림의 부분을 포함한다. 2차 스트림(1320)은 비트스트림(1240)의 나머지 부분을 포함한다. 즉, 2차 비트스트림(1320)은 P1'로 표시되는 비트스트림의 부분을 포함한다.

처리 알고리즘 유닛(1325)은 1차 스트림(1315)을 처리하여 처리된 1차 스트림(1330)을 생성한다. 이 처리된 1차 스트림(1330)은 P2'로 표시된 비트스트림(1240)의 처리된 부분을 포함한다. 상기 처리된 1차 스트림(1330)과 2차 스트림(1320)이 병합 유닛(1335)에서 병합되어 완전하게 처리된 스트림(1340)을 생성한다. 도 13에 도시된 바와 같이, 완전하게 처리된 스트림(1340)은 P1' 및 P2'로 표시된 비트스트림(1240)의 부분들을 포함한다. 이 처리 단계에서 비트스트림(1240)의 전체 슬라이스가 처리되었다.

도 14는 본 발명의 병렬 처리 방법 및 장치를 사용하여 멀티미디어 신호의 비트스트림을 처리하는 처리 체인(1400)을 설명하는 블록도이다. 이 예시적인 실시예에서 멀티미디어 신호 소스(1405)가 멀티미디어 신호를 N개의 프로세서 유닛을 포함하는 처리 체인에 제공한다. 이 N개의 프로세서 유닛은 프로세서 유닛 1(1410), 프로세서 유닛 2(1415),...,프로세서 유닛 N(1420)이다. 프로세서 유닛 N(1420)의 완전하게 처리된 출력은 목적지 모듈(1425)로 제공된다.

클록 제어 회로(1000)로 표현된 타입의 클록 제어 회로가 마지막 프로세서 유닛(즉, 프로세서 유닛 N(1420))에서 사용되어 처리 체인(1400)의 출력 비트스트림 레이트를 조절할 수 있다. 이와 달리, 클록 제어 회로는 처리 체인(1400)의 각 프로세서 유닛(1410,1415,...,1420)의 출력 구성 요소에서 사용되어 각 프로세서 유닛의 출력 비트스트림 레이트를 조절할 수 있다.

본 발명이 세부적으로 설명되었지만, 본 기술 분야의 당업자는 다음의 청구 범위 내에 포함되는 다양한 수정 및 변경이 가능함을 이해할 것이다.

Claims

멀티미디어 디지털 비트스트림(405)을 처리할 수 있는 장치(120)에 있어서,

각각이 상기 멀티미디어 디지털 비트스트림의 일부분을 처리할 수 있는 다수의 미디어 프로세서(715,805)를 포함하는 처리 체인(a processing chain)(700,800)을 포함하되,

상기 다수의 미디어 프로세서(715,805) 각각은 상기 멀티미디어 디지털 비트스트림(405)의 상기 일부분을 1차 비트스트림(415) 및 2차 비트스트림(420)으로 분할하여 상기 1차 비트스트림(415)를 처리하고, 처리된 1차 비트스트림(430)을 상기 2차 비트스트림(420)과 병합할 수 있는

비트스트림 처리 장치.
제 1 항에 있어서,

상기 다수의 미디어 프로세서(715,805)의 개수는 2 내지 N 사이에서 가변하며 상기 N은 2 보다 큰 정수인

비트스트림 처리 장치.
제 1 항에 있어서,

상기 멀티미디어 디지털 비트스트림(405)은 고화질 디지털 비디오 신호(a high definition digital video signal)를 포함하는

비트스트림 처리 장치.
제 1 항에 있어서,

상기 다수의 미디어 프로세서(715,805) 각각은 상기 멀티미디어 디지털 비트스트림(405)의 상기 일부분(415)을 트랜스코딩할 수 있는 비트레이트 트랜스코더 유닛(715,805)을 포함하는

비트스트림 처리 장치.
제 4 항에 있어서,

상기 비트레이트 트랜스코더 유닛(715,805)은 분할 유닛(750,810), BRT' 트랜스코더(755,815) 및 병합 유닛(760,820)을 포함하는

비트스트림 처리 장치.
제 4 항에 있어서,

상기 비트레이트 트랜스코더 유닛(715,805)은 비어있는 데이터 패킷을 생성하여 이 생성된 비어있는 데이터 패킷을 상기 비트레이트 트랜스코더 유닛(715,805)의 출력(440)에 부가할 수 있는 출력 구성 요소를 포함하는

비트스트림 처리 장치.
제 6 항에 있어서,

상기 처리 체인(700,800)의 출력단에 위치한 마지막 비트레이트 트랜스코더 유닛(805)의 출력 구성 요소 내에 클록 제어 회로(1000)를 더 포함하되,

상기 클록 제어 회로(1000)는 상기 처리 체인(700,800) 내의 상기 마지막 비트레이트 트랜스코더 유닛(805)의 출력의 클록 레이트를 조절할 수 있는

비트스트림 처리 장치.
제 1 항에 있어서,

상기 처리 체인(700,800)은,

상기 처리 체인(700,800) 내의 첫번째 미디어 프로세서(715)에 접속되어, 컴퓨터 파일, 비트펌프 및 무선 주파수 전단부(a radio frequency front end) 중 하나로부터 멀티미디어 데이터를 수신할 수 있는 입력 블록(705)과,

상기 처리 체인(700,800) 내의 마지막 미디어 프로세서(805)에 접속되어, 컴퓨터 파일 포맷 및 전송 스트림 포맷 중 하나의 포맷으로 멀티미디어 데이터를 출력할 수 있는 출력 블록(840)을 더 포함하는

비트스트림 처리 장치.
멀티미디어 디지털 비트스트림(405)을 처리할 수 있는 장치(120)를 포함하는 텔레비전 유닛(110,120,150,150)에 있어서,

상기 장치(120)는,

각각이 상기 멀티미디어 디지털 비트스트림의 일부분을 처리할 수 있는 다수의 미디어 프로세서(715,805)를 포함하는 처리 체인(700,800)을 포함하되,

상기 다수의 미디어 프로세서(715,805) 각각은 상기 멀티미디어 디지털 비트스트림(405)의 상기 일부분을 1차 비트스트림(415) 및 2차 비트스트림(420)으로 분할하여 상기 1차 비트스트림(415)를 처리하고, 처리된 1차 비트스트림(430)을 상기 2차 비트스트림(420)과 병합할 수 있는

텔레비전 유닛.
제 9 항에 있어서,

상기 다수의 미디어 프로세서(715,805)의 개수는 2 내지 N 사이에서 가변하며 상기 N은 2 보다 큰 정수인

텔레비전 유닛.
제 9 항에 있어서,

상기 멀티미디어 디지털 비트스트림(405)은 고화질 디지털 비디오 신호를 포함하는

텔레비전 유닛.
제 9 항에 있어서,

상기 다수의 미디어 프로세서(715,805) 각각은 상기 멀티미디어 디지털 비트스트림(405)의 일부분(415)을 트랜스코딩할 수 있는 비트레이트 트랜스코더 유닛(715,805)을 포함하는

텔레비전 유닛.
제 12 항에 있어서,

상기 비트레이트 트랜스코더 유닛(715,805)은 분할 유닛(750,810), BRT' 트랜스코더(755,815) 및 병합 유닛(760,820)을 포함하는

텔레비전 유닛.
제 12 항에 있어서,

상기 비트레이트 트랜스코더 유닛(715,805)은 비어있는 데이터 패킷을 생성하여 이 비어있는 데이터 패킷을 상기 비트레이트 트랜스코더 유닛(715,805)의 출력(440)에 부가할 수 있는 출력 구성 요소를 포함하는

텔레비전 유닛.
제 14 항에 있어서,

상기 처리 체인(700,800)의 출력단에 위치한 마지막 비트레이트 트랜스코더 유닛(805)의 출력 구성 요소 내에 클록 제어 회로(1000)를 더 포함하되,

상기 클록 제어 회로(1000)는 상기 처리 체인(700,800) 내의 상기 마지막 비트레이트 트랜스코더 유닛(805)의 출력의 클록 레이트를 조절할 수 있는

텔레비전 유닛.
제 9 항에 있어서,

상기 처리 체인(700,800)은,

상기 처리 체인(700,800) 내의 첫번째 미디어 프로세서(715)에 접속되어, 컴퓨터 파일, 비트펌프 및 무선 주파수 전단부 중 하나로부터 멀티미디어 데이터를 수신할 수 있는 입력 블록(705)과,

상기 처리 체인(700,800) 내의 마지막 미디어 프로세서(805)에 접속되어, 컴퓨터 파일 포맷 및 전송 스트림 포맷 중 하나의 포맷으로 멀티미디어 데이터를 출력할 수 있는 출력 블록(840)을 더 포함하는

텔레비전 유닛.
멀티미디어 디지털 비트스트림(405)을 처리하는 방법에 있어서,

처리 체인(700,800)의 다수의 미디어 프로세서(715,805) 각각에서 상기 멀티미디어 디지털 비트스트림(405)의 일부분을 처리하는 단계를 포함하되,

상기 다수의 미디어 프로세서(715,805)의 각각의 미디어 프로세서는,

상기 멀티미디어 디지털 비트스트림(405)의 상기 일부분을 1차 비트스트림(415) 및 2차 비트스트림(420)으로 분할하는 단계와,

상기 1차 비트스트림(415)을 처리하는 단계와,

처리된 1차 비트스트림(430)을 상기 2차 비트스트림(420)과 병합하는 단계를 실행하는

비트스트림 처리 방법.
제 17 항에 있어서,

상기 1차 비트스트림(415)을 처리하는 단계는 비트레이트 트랜스코더 유닛(715,805) 내에서 상기 1차 비트스트림(415)을 트랜스코딩하는 단계를 포함하는

비트스트림 처리 방법.
제 18 항에 있어서,

상기 비트레이트 트랜스코더 유닛(715,805)의 출력 구성 요소에서 비어있는 데이터 패킷을 생성하는 단계와,

상기 비어있는 데이터 패킷을 상기 비트레이트 트랜스코더 유닛(715,805)의 출력에 부가하는 단계를 더 포함하는

비트스트림 처리 방법.
제 19 항에 있어서,

상기 처리 체인(700,800) 내의 적어도 하나의 비트레이트 트랜스코더 유닛(715,805)의 출력의 클록 레이트를 클록 제어 회로(1000)를 통해 조정하는 단계를 더 포함하는

비트스트림 처리 방법.