KR100915160B1 - 반도체 박막, 박막 트랜지스터, 그것들의 제조 방법 및반도체 박막의 제조 장치 - Google Patents

반도체 박막, 박막 트랜지스터, 그것들의 제조 방법 및반도체 박막의 제조 장치

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KR100915160B1
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토루 타케구치
신스케 유라
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 결정 입자 지름이 작고, 등간격으로 격자 모양으로 정렬한 결정 입자를 가지는 반도체 박막, 박막 트랜지스터, 그것들의 제조 방법 및 반도체 박막의 제조 장치를 얻는 것을 목적으로 한다. 본 발명에 따른 반도체 박막은, 비정질의 반도체 박막에 레이저광(12)을 조사함으로써 다결정화된 것이다. 그리고, 본 발명에 따른 반도체 박막은, 결정 입자(6)가 격자 모양으로 정렬하고 있다. 또한 결정 입자(6)의 크기는, 레이저광(12)의 발진 파장의 대략 절반이 되고 있다.

Description

반도체 박막, 박막 트랜지스터, 그것들의 제조 방법 및 반도체 박막의 제조 장치{Semiconductor Thin Film, Thin Film Transistor, Manufacturing Method Thereof and Device for Manufacturing Semiconductor Thin Film}
본 발명은, 결정 정렬성이 높은 반도체 박막, 박막 트랜지스터, 그것들의 제조 방법 및 반도체 박막의 제조 장치에 관한 것이다.
종래부터의 일반적인 박형 패널의 하나인 액정표시장치(LCD)는, 저소비 전력과 소형 경량이라는 특징이 있다. 이러한 특징을 살려, LCD는, PC의 모니터나 휴대정보 단말기기의 모니터 등에 널리 이용되고 있다. 또 최근에는, TV용도로서도 널리 이용되고 있으며, 종래의 브라운관을 대체하고 있다. 그러나, LCD는, 시야각 및 콘트라스트의 제한이나, 동영상에 대응하는 고속 응답을 기대할 수 없다는 문제가 있다. 이러한 문제를 해결한 차세대의 박형 패널용 디바이스로서, EL표시장치가 이용되었다. 이것은, EL소자와 같은 발광체를 화소 표시부에 사용한 전계 발광형의 표시장치이다. 이와 같이, EL표시장치는, 자발광형으로 광 시야각, 고콘트라스트, 고속응답 등, LCD에는 없는 특징이 있다.
이러한 표시장치에는, 스위칭 소자로서, 박막 트랜지스터(TFT)가 이용된다. TFT로서는, 반도체 박막을 사용한 MOS구조가 많이 이용된다. TFT에는, 역 스태거형이나 톱 게이트형이라는 종류가 있으며, 반도체 박막에도 비정질 반도체 박막이나 다결정 반도체 박막이 있다. 그것들은, 표시장치의 용도나 성능에 의해 적절히 선택된다. 소형의 패널에 있어서는, 다결정 반도체 박막을 사용하는 경우가 많다. 이것은, 표시 영역의 개구율을 높일 수 있으며, TFT의 소형화가 가능해 지기 때문이다. 다결정 반도체 박막의 작성 방법으로서는, 우선 바탕막으로서 형성된 실리콘 산화막(SiO2막)등의 상층에, 비정질 반도체 박막을 형성한 후, 레이저광을 조사함으로써 반도체 박막을 다결정화하는 방법이 알려져 있다(특허문헌 1).
이러한 다결정 반도체 박막을 작성한 후에, TFT를 제조하는 방법도 알려져 있다. 구체적으로는, 우선 다결정 반도체 박막 위에 SiO2등으로 이루어지는 게이트 절연막을 형성하고, 게이트 전극을 형성한다. 다음에 게이트 절연막을 통해 다결정 반도체 박막에 P(인)이나 B(붕소)등의 불순물을 도입함으로써 소스·드레인 영역을 형성한다. 또한 소스·드레인 영역은, 다결정 반도체 박막의 불순물을 포함하는 도전성 영역이다. 그리고, 뒤에, 소스 영역에는, 소스 전극이 접속되고, 드레인 영역에는, 드레인 전극이 접속된다. 여기에서, 소스·드레인 영역에 끼워지는 영역이 채널 영역이다. 그 후에 게이트 전극과 게이트 절연막을 덮도록 층간 절연막을 형성한다. 그리고, 다결정 반도체 박막의 소스·드레인 영역에 도달하는 콘택홀을 층간 절연막과 게이트 절연막에 개구한다. 층간 절연막 위에 금속막을 형성하고, 다결정 반도체막에 형성된 소스·드레인 영역에 접속하도록 패터닝하여, 소스·드레인 전극을 형성한다. 그 후는, 드레인 전극에 접속되도록, 화소 전극이나 EL소자를 형성함으로써 TFT가 형성된다.
또한 비정질 반도체 박막에 공지한 레이저 조사 방법을 사용하여, 다결정 반도체 박막을 형성할 경우, 약 0.2∼1.Oum정도의 랜덤한 크기를 가지는 결정이 배열된 구조를 취한다. 이러한 여러 가지 결정 입자 지름(결정의 크기)을 가지는 다결정 반도체 박막을 사용하여, TFT를 형성할 경우, TFT특성의 편차를 발생시키는 요인이 되고 있다. 이것은, TFT를 배치하는 장소에 따라 채널 내에 존재하는 결정 입자의 사이즈나 수가 다르기 때문이다. 이에 따라 TFT특성이 좌우된다. 이러한 특성의 편차를 가지는 TFT를 화소 내나 주변구동회로에 사용했을 경우, 각 화소에 기록하는 전압이나 전류에 편차가 발생한다. 이것이 표시 얼룩이 되어 시인되게 되어, 표시 특성을 저하시킨다.
이 때문에, 이러한 랜덤한 편차를 가지는 결정 입자 사이즈를 균일하게 하여, TFT특성의 편차를 저감하는 연구가 행해지고 있다. 예를 들면 비특허문헌 1에 있어서는, 진공 챔버 안에서 기판온도를 350℃로 유지한 상태에서 Nd:YAG레이저의 제2고조파(이하, YAG-2ω레이저라고 부른다)를 조사한다. 또한, 기판을 90°회전시켜서 다시 YAG-2ω레이저를 조사하면, 거의 등간격으로 격자모양으로 정렬한 결정 입자를 얻는 것이 기재되고 있다. 이러한 방법으로 형성한 다결정 반도체 박막을 사용하여 TFT를 제작했을 경우에는, 채널 내에 존재하는 결정 입자의 사이즈나 수를 균일하게 하는 것이 가능하게 된다. 이 때문에, TFT특성의 편차를 저감 할 수 있다고 생각할 수 있다.
[특허문헌 1] 일본국 공개특허공보 특개2003-17505호
[비특허문헌 1] Y.Nakata,A.Shimoyama and S.Horita저,「AM-LCD2000」, p265-268
그러나, 이러한 방법에서는 일단 레이저 조사한 반도체 박막에 다시 레이저 조사한다는 제작상의 수고를 필요로 하므로, 양산에는 적합치 않다. 또한 얻어지는 결정 입자 지름은, 거의 레이저 발진 파장과 같은 0.5um정도가 된다. 이러한 큰 결정 입자 지름에서는, TFT의 신뢰성을 저하시키는 요인이 된다. 이것은, 외부에서 인가하는 전계에 의해 가속된 캐리어가, 결정 입자계 혹은 결정 입자 내에 있어서, 충돌 전리를 반복하여, 전자-정공 쌍이 형성되기 때문이다. 또는, 결정의 무리한 비대화에 의해 내부결함준위가 증대하여, 특성저하의 요인이 되고 있다.
본 발명은, 상기와 같은 문제를 해결하기 위한 것으로, 결정 입자 지름이 작고, 등간격으로 격자 모양으로 정렬한 결정 입자를 가지는 반도체 박막, 박막 트랜지스터, 그것들의 제조 방법 및 반도체 박막의 제조 장치를 얻는 것을 목적으로 한다.
본 발명에 따른 반도체 박막은, 비정질의 반도체 박막에 레이저광을 조사함으로써 다결정화된 반도체 박막으로서, 결정 입자가 격자 모양으로 정렬하고, 상기 결정 입자의 크기가 상기 레이저광의 발진 파장의 대략 절반이다.
또한 본 발명에 따른 반도체 박막의 제조 방법은, 기판 위에 비정질 반도체막을 형성하는 공정과, 상기 비정질 반도체 박막에 레이저광을 조사함으로써, 격자 모양으로 정렬한 결정 입자를 가지는 다결정화된 반도체 박막을 형성하는 공정을 구비하고, 상기 결정 입자의 크기는, 조사하는 상기 레이저광의 발진 파장의 대략 절반이 되는 방법이다.
본 발명에 따른 반도체 박막의 제조 장치는, 비정질의 반도체 박막에 레이저광을 조사함으로써 다결정화된 반도체 박막의 제조 장치이며, 조사되는 상기 레이저광에 원 편광을 일으키는 원 편광 수단과, 상기 비정질의 반도체 박막상에서 상기 레이저를 조사하는 조사 수단을 구비하고, 결정 입자가 격자 모양으로 정렬하여, 상기 결정 입자의 크기가 상기 레이저광의 발진 파장의 대략 절반이 되는 장치이다.
본 발명에 의하면, 결정 입자 지름이 작고, 등간격으로 격자 모양으로 정렬한 결정 입자를 가지는 반도체 박막, 박막 트랜지스터, 그것들의 제조 방법 및 반도체 박막의 제조 장치를 얻을 수 있다.
도 1은 TFT어레이 기판의 구성을 나타내는 평면모식도이다.
도 2는 실시예에 따른 반도체 박막의 제조 방법을 나타내는 단면모식도이다.
도 3은 실시예에 따른 반도체 박막을 나타내는 평면모식도이다.
도 4는 실시예에 따른 레이저 어닐 장치의 구성을 나타내는 모식도이다.
도 5는 실시예에 따른 TFT의 구조를 나타내는 단면모식도이다.
도 6은 실시예에 따른 TFT의 제조 방법을 나타내는 단면모식도이다.
[부호의 설명]
1 : 절연성 기판 2 : SiN막
3 : SiO2막 4 : 비정질 반도체 박막
5 : 다결정 반도체 박막 6 : 결정 입자
7 : 결정 입계 8 : 게이트 절연막
9 : 제1의 도전막 10 : 게이트 전극
11 : 층간 절연막 12 : 레이저광
13 : 소스 전극 14 : 드레인 전극
15 : 콘택홀 16 : 소스 영역
17 : 드레인 영역 18 : 채널 영역
19 : 1/4파장판 20 : 레이저광 발진기
21 : 스테이지 22 : 빔 성형 광학계
23 : 미러 24 : 구동 모터
25 : 제어부 100 : TFT어레이 기판
101 : 표시 영역 102 : 액틀 영역
103 : 주사신호 구동회로 104 : 표시신호 구동회로
105 : 화소 106 : 외부 배선
107 : 외부배선 108 : TFT
109 : 게이트 신호 선 110 : 소스 신호 선
실시예
우선, 본 실시예에 따른 박막 트랜지스터(TFT)가 이용되는 TFT어레이 기판에 대해 도 1을 사용하여 설명한다. 도 1은, TFT어레이 기판의 구성을 나타내는 평면 모식도이다. 또한 TFT어레이 기판은, 액정표시장치나 EL표시장치 등의 평면형 표시장치에 이용된다. 또한 EL표시장치에는, 유기 EL표시장치, 무기 EL표시장치가 있다.
TFT어레이 기판(100)에는, 표시 영역(101)과 표시 영역(101)을 둘러싸도록 설치된 액틀 영역(102)이 설치된다. 이 표시 영역(101)에는, 복수의 게이트 신호 선(주사 신호 배선)(109)과 복수의 소스 신호 선(표시 신호 배선)(110)이 형성되어 있다. 복수의 게이트 신호 선(109)은 평행하게 설치된다. 마찬가지로, 복수의 소스 신호 선(110)은 평행하게 설치된다. 게이트 신호 선(109)과, 소스 신호 선(110)은, 서로 교차하도록 형성되어 있다. 게이트 신호 선(109)과 소스 신호 선(110)은 직교하고 있다. 그리고, 인접하는 게이트 신호 선(109)과 소스 신호 선(110)으로 둘러싸인 영역이 화소(105)가 된다. 따라서, TFT어레이 기판(100)에서는, 화소(105)가 매트릭스 모양으로 배열된다.
또한, TFT어레이 기판(100)의 액틀 영역(102)에는, 주사신호 구동회로(103)와 표시신호 구동회로(104)가 설치된다. 게이트 신호 선(109)은, 표시 영역(101)으로부터 액틀 영역(102)까지 연장 설치되어 있다. 그리고, 게이트 신호 선(109)은, TFT어레이 기판(100)의 단부에서, 주사신호 구동회로(103)에 접속된다. 소스 신호 선(110)도 마찬가지로 표시 영역(101)에서 액틀 영역(102)까지 연장 설치되어 있다. 그리고, 소스 신호 선(110)은, TFT어레이 기판(100)의 단부에서, 표시신호 구동회로(104)와 접속된다. 주사신호 구동회로(103)의 근방에는, 외부 배선(106)이 접속되어 있다. 또한 표시신호 구동회로(104)의 근방에는, 외부 배선(107)이 접속되어 있다. 외부 배선(106, 107)은, 예를 들면 FPC(Flexible Printed Circuit)등의 배선 기판이다.
외부 배선(106, 107)을 통해 주사신호 구동회로(103) 및 표시신호 구동회로(104)에 외부로부터의 각종 신호가 공급된다. 주사신호 구동회로(103)는 외부에서의 제어 신호에 의거하여 게이트 신호(주사 신호)를 게이트 신호 선(109)에 공급한다. 이 게이트 신호에 의해, 게이트 신호 선(109)이 순차 선택되어 간다. 표시신호 구동회로(104)는 외부에서의 제어 신호나, 표시 데이터에 의거하여 표시 신호를 소스 신호 선(110)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(105)에 공급할 수 있다. 또한, 주사신호 구동회로(103)와 표시신호 구동회로(104)는, TFT어레이 기판(100)위에 배치되는 구성에 한정되는 것은 아니다. 예를 들면 TCP(Tape Carrier Package)에 의해 구동회로를 접속해도 좋다.
화소(105)안에는, 적어도 하나의 TFT(108)가 형성되어 있다. TFT(108)는 소스 신호 선(110)과 게이트 신호 선(109)의 교차점 근방에 배치된다. 예를 들면 이 TFT(108)가 화소 전극에 표시 전압을 공급한다. 스위칭 소자인 TFT(108)의 게이트 전극은 게이트 신호 선(109)에 접속되어, 게이트 단자로부터 입력되는 신호에 의해 TFT(108)의 ON과 OFF를 제어하고 있다. TFT(108)의 소스 전극은 소스 신호 선(110)에 접속되어 있다. 게이트 전극에 전압을 인가하면 소스 신호 선(110)으로부터 전류가 흐르게 된다. 이에 따라 소스 신호 선(110)으로부터, TFT(108)의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. 그리고, 화소 전극과, 대향 전극 사이에, 표시 전압에 따른 전계가 생긴다.
또한, 액정표시장치의 경우, TFT어레이 기판(100)에는, 대향 기판이 대향하여 배치되어 있다. 대향 기판은, 예를 들면 칼라필터 기판이며, 시인측에 배치된다. 대향 기판에는, 칼라필터, 블랙 매트릭스(BM), 대향 전극 및 배향막 등이 형성되어 있다. 또한, 예를 들면 IPS방식의 액정표시장치의 경우, 대향 전극은, TFT어레이 기판(100)측에 배치된다. 그리고, TFT어레이 기판(100)과 대향 기판 사이에 액정층이 끼워진다. 즉, TFT어레이 기판(100)과 대향 기판 사이에는 액정이 주입되어 있다. 또한, TFT어레이 기판(100)과 대향 기판의 외측의 면에는, 편광판 및 위상차판 등이 설치된다. 또한 액정표시 패널의 반시인측에는, 백라이트 유닛 등이 설치된다.
화소 전극과 대향 전극 사이의 전계에 의해, 액정이 구동된다. 즉, 기판간의 액정의 배향방향이 변화된다. 이에 따라 액정층을 통과하는 빛의 편광상태가 변화된다. 즉, 편광판을 통과하여 직선편광이 된 빛은 액정층에 의해, 편광상태가 변화된다. 구체적으로는, 백라이트 유닛으로부터의 빛 및 외부로부터 입사한 외광은, 편광판에 의해 직선편광이 된다. 그리고, 이 직선편광이 액정층을 통과함으로써, 편광상태가 변화된다.
따라서, 편광 상태에 따라, 대향 기판측의 편광판을 통과하는 광량이 변화된다. 즉, 백라이트 유닛으로부터 액정표시 패널을 투과하는 투과광 중, 시인측의 편광판을 통과하는 빛의 광량이 변화된다. 액정의 배향방향은, 인가되는 표시 전압에 의해 변화된다. 따라서, 표시 전압을 제어함으로써, 시인측의 편광판을 통과하는 광량을 변화시킬 수 있다. 즉, 화소마다 표시 전압을 바꿈으로써, 원하는 화상을 표시 할 수 있다.
또한 유기 EL표시장치의 경우, TFT어레이 기판(100)위에, 화소 전극인 애노드 전극, 대향 전극인 캐소드 전극이 설치된다. 또한 애노드 전극과 캐소드 전극 사이에는, 유기층이 배치된다. 또한, 화소 전극을 애노드 전극으로 할지, 캐소드 전극으로 할지는, 광학적인 설계에 의해 적절히 선택한다.
애노드 전극과 캐소드 전극 사이에 전류를 공급함으로써, 애노드 전극에서는 정공이, 캐소드 전극에서는 전자가 각각 유기층에 주입되어 재결합한다. 그때 발생하는 에너지에 의해 유기층 내의 발광성 화합물의 분자가 여기된다. 여기된 분자는 기저 상태로 실활하고, 그 과정에서 유기층이 발광한다. 그리고, 유기층에서 발광된 빛은, 시인측에 출사한다. 각 화소가 구동회로로부터의 신호에 따라 발광층의 발광량을 제어함으로써, 표시 영역은 화상표시를 행한다.
이와 같은 TFT어레이 기판에는, TFT(108)를 구성하기 위해, 반도체 박막을 사용할 수 있다. 본 실시예에 따른 반도체 박막의 제조 방법에 대해 도 2를 사용하여 설명한다. 도 2는, 본 실시예에 따른 반도체 박막의 제조 방법을 나타내는 단면모식도이다.
우선, 유리 기판이나 석영 기판 등의 투과성을 가지는 절연성 기판(1)위에, CVD법을 사용하여 바탕막을 형성한다. 바탕막은, 투과성 절연막인 실리콘 질화막(SiN막)이나 실리콘 산화막(SiO2막)이다. 이것을, 뒤에 성막되는 반도체 박막의 바탕으로서 성막한다. 본 실시예에서는, 유리 기판 위에, SiN막(2)을 40∼60nm의 막두께로 성막하고, 그 위에 SiO2막(3)을 180∼220nm의 막두께로 성막한다. 즉, 바탕막이 SiN막(2)과 SiO2막(3)의 적층구조로 되어 있다. 이러한 바탕막은, 유리 기판으로부터의 Na등의 가동 이온이 반도체 박막으로 확산하는 것을 방지할 목적으로 설치한 것이며, 상기의 막두께에 한정하는 것은 아니다. 또한 상기의 구성에 한정하는 것도 아니다.
다음에 바탕막 위에 비정질 반도체 박막(4)을 CVD법에 의해 성막한다. 본 실시예에서는, 비정질 반도체 박막(4)으로서 실리콘 막(Si막)을 사용했다. 또한 Si막은 30∼100nm, 바람직하게는 60∼80nm의 막두께로 성막한다. 이들 바탕막 및 비정질 반도체 박막(4)은, 동일 장치 혹은 동일 챔버 내에서 연속적으로 성막하는 것이 바람직하다. 이에 따라 대기 분위기 중에 존재하는 붕소 등의 오염 물질이 각 막의 계면으로 들어가는 것을 방지할 수 있다.
또한, 비정질 반도체 박막(4)의 성막 후에, 고온중에서 어닐을 행하는 것이 바람직하다. 이것은, CVD법에 의해 성막한 비정질 반도체 박막(4)의 막 안에, 다량으로 함유된 수소를 저감하기 위해 행한다. 본 실시예에서는, 질소분위기의 저진공 상태로 유지한 챔버 내를 480℃정도로 가열하고, 비정질 반도체 박막(4)을 성막한 기판을 45분간 유지했다. 이러한 처리를 행해 두는 것에 의해, 비정질 반도체 박막(4)을 결정화할 때, 온도가 상승해도 수소의 급격한 탈리가 발생하지 않는다. 그리고, 비정질 반도체 박막(4)표면의 거칠함을 억제하는 것이 가능하게 된다. 이상의 공정에 의해, 도 2a에 나타내는 구성이 된다.
그리고, 비정질 반도체 박막(4)표면에 형성된 자연 산화막을 불산 등으로 에칭 제거한다. 다음에 비정질 반도체 박막(4)에 대하여 질소 등의 가스를 뿜으면서 도 2b에 나타내는 바와 같이, 비정질 반도체 박막(4) 위부터 레이저광(12)을 조사한다. 레이저광(12)은, 소정의 광학계를 거쳐 선 모양의 빔 형상으로 변환된 후, 비정질 반도체 박막(4)에 조사된다. 본 실시예에서는, 레이저광(12)으로서 YAG레이저의 제2고조파(발진 파장:532nm)를 사용했다. 또한 종래의 YAG레이저의 제2고조파(YAG-2ω레이저)의 레이저광은 직선편광이었다. 여기에서 조사되는 레이저광(12)은, 원 편광으로 되어 있다. 또한 스폿을 약 60um X 1OOmm의 선 모양 빔 형상으로 하고, 조사 에너지 밀도를 370mJ/cm2로 했다. 그리고, 선 모양 빔의 길이방향에 대해 수직으로, 이송 피치 2um로서, 비정질 반도체 박막(4) 위를 주사했다. 또한, 본 실시예에 있어서는, 펄스 발진형의 레이저를 사용하는 것이 바람직하다. 또한 YAG-2ω레이저 대신에, 엑시머레이저를 사용할 수도 있다. 일반적으로, 엑시머레이저의 레이저광의 편광은, 여러 가지 편광이 혼재한 무편광의 상태에서 조사된다. 여기에서, 본 실시예에서는, 엑시머레이저를 사용한 경우에도, 레이저광(12)을 원 편광으로 하고 있다. 또한, 적절한 조사 에너지밀도는, 370mJ/cm2로 한정되는 것은 아니다. 예를 들면 비정질 반도체 박막(4)의 바탕막의 구성에 의해서도, 적절한 조사 에너지 밀도는 변화된다. 이것은, 레이저광(12)을 비정질 반도체 박막(4)위에서 조사했을 때의 바탕막으로부터의 반사 성분이, 바탕막 두께에 따라 다르기 때문이다. 바탕막에 의한 반사에 의해, 비정질 반도체 박막(4)을 가열하므로, 적절한 조사 에너지밀도는 바탕막의 구성에 의해 변화된다. 또한, 레이저광(12)의 빔 프로파일에 의해서도 적절한 조사 에너지밀도가 변화될 가능성이 있다. 이것들을 고려하면, 적절한 조사 에너지 밀도는, 예를 들면 360∼380mJ/cm2의 범위가 된다.
상기한 바와 같은 레이저광(12)을 조사할 경우, 비정질 반도체 박막(4)에 대해 1회의 주사를 행함으로써, 거의 등간격의 격자 모양으로 정렬한 결정 입자(6)를 가지는 다결정 반도체 박막(5)을 형성할 수 있다. 여기에서, 결정 입자(6)는, 레이저광(12)을 조사했을 때, 성장하는 결정과 결정이 서로 충돌하여 융기한 결정 입계(7)로 둘러싸인 부분을 나타낸다. 또한, 본 실시예에서 형성되는 다결정 반도체 박막(5)은, 폴리실리콘 막(p-Si막)이다. 이상의 공정에 의해, 도 2c에 나타내는 구성이 된다.
또한, 도 3은 본 실시예에 의해 형성된 다결정 반도체 박막(5)을 나타내는 평면 모식도이다. 도 3에 나타내는 바와 같이, 결정 입계(7)는, 격자모양으로 형성되고 있으며, 격자 간격은, 대략 λ/2의 크기가 된다. 즉, 격자 간격은, 레이저광(12)의 발진 파장 λ에 의존하고 있다. 또한 전술한 바와 같이, 결정 입계(7)로 둘러싸인 부분이 결정 입자(6)가 되므로, 결정 입자(6)의 크기는, 격자 간격과 동일하며, 대략 λ/2(발진 파장 λ의 대략 절반)이다. 즉, 결정 입자(6)는, 크기가 대략 균일하며, 격자 모양으로 정렬하여 배치되고 있다. 본 실시예에서는, YAG-2ω레이저(발진 파장:532nm)를 사용하고 있기 때문에, 결정 입계(7)의 피치는 거의 260nm의 크기가 된다. 즉, 격자 간격이 260nm이며, 결정 입자(6)의 크기도 260nm이 된다. 또한, 도 3에 나타낸 Y방향이 레이저 조사 주사 방향, Ⅹ방향이 결정 입자(6)의 배열 방향이 된다. 즉, 격자 모양으로 정렬한 결정 입자(6)의 배열 방향은, 도 3에 나타내는 바와 같이 레이저 조사 주사 방향과 수직이 된다.
또한, 질소 가스를 비정질 반도체 박막(4)으로 뿜으면서 레이저광(12)을 조사함으로써, 결정 입계(7)부분에 발생하는 융기 높이를 억제할 수 있다. 본 실시예에서는, 결정의 평균 거칠기 Ra를 3nm이하까지 작게 하는 것이 가능하다. 또한 최대 거칠기 Rmax는, 30nm이하로 하는 것이 가능하다. 이와 같이, 다결정 반도체 박막(5)의 표면 거칠기가 충분히 작기 때문에, 다결정화 후의 표면요철을 저감하기 위한 평탄화 처리를 행할 필요가 없다.
결정 입계(7)가 거의 등간격으로 격자모양으로 형성되는 원리는 다음과 같다. 용융 반도체가 결정화할 때, 결정 입계부는 융기한다. 비특허문헌 1에 의하면, 레이저광(12)이 이 융기부에 의해 산란을 받는다. 이 때문에, 산란광의 효과로 파장 λ의 피치로 입열 분포가 증가한다. 이것이, 더욱 융기부의 온도를 높이기 위해 이것이 융기를 크게 한다. 반복 펄스 레이저광의 조사를 행하면, λ의 피치로 결정 입계(7)가 생성되기 쉽다. 한편, 다결정 반도체 박막(5)을 바닥까지만 용융하는 펄스 에너지로 레이저 조사를 행하면, 0.1∼0.3㎛의 사이즈의 결정이 생성되기 쉽다. 이것은, 레이저광(12) 조사후의 용융한 실리콘이 고화에 필요한 냉각 시간이 수십 nsec가 되기 때문이다. 이에 따라 결정의 성장속도가 수 m/s이하가 되어, 생성되는 결정의 사이즈가 0.1∼0.3㎛가 된다. 따라서, λ=532nm의 피치로 생성되는 결정 입계(7)의 중앙부에도, 결정 입계(7)가 생성된다. 이 중앙부의 결정 입계(7)에 있어서도, 역시 λ의 피치로 결정 입계(7)가 생성된다. 이 때문에, λ/2 떨어져 피치 λ에서의 결정 입계(7)의 배열이 2개 겹치게 된다. 즉, YAG-2ω레이저의 파장 λ=532nm의 1/2λ의 0.26㎛ 피치로 결정 입계(7)가 생성된다.
다음에 본 실시예에 따른 비정질의 반도체 박막에 레이저광(12)을 조사함으로써, 다결정화된 반도체 박막의 제조 장치에 대해 도 4를 사용하여 설명한다. 여기에서는, 반도체 박막의 제조 장치로서, 레이저 어닐 장치를 사용한다. 도 4는, 레이저 어닐 장치의 구성을 나타내는 모식도이다.
레이저 어닐 장치는, 원 편광수단으로서의 1/4파장판(λ/4판)(19), 조사 수단으로서의 레이저광 발진기(20)를 구비한다. 또한, 스테이지(21), 빔성형 광학계(22), 미러(23), 구동 모터(24), 제어부(25)를 구비한다. 또한 스테이지(21) 위에는, 비정질 반도체 박막(4)이 형성된 절연성 기판(1)이 올려놓여진다. 레이저광 발진기(20)는, 레이저광(12)을 출사한다. 여기에서는, 전술한 바와 같이 YAG-2ω레이저의 레이저광(12)이 출사된다. 또한 이 단계에서는, 레이저광(12)은 직선편광으로 되어 있다. 그리고, 레이저광 발진기(20)에 의해 출사된 레이저광(12)은, 빔 성형 광학계(22)에 입사한다. 빔 성형 광학계(22)는, 어퍼쳐(aperture)나 슬릿 혹은 렌즈 등을 구비하고 있으며, 이에 따라 레이저광(12)의 스폿을 적절한 형상의 빔 스폿으로 형성하는 것이 가능하게 된다. 빔 성형 광학계(22)에 입사한 빛은, 1/4파장판(19)에 출사한다. 그리고, 1/4파장판(19)은, 입사한 레이저광(12)에 원 편광을 일으키게 한다. 또한, 레이저광(12)에 원 편광을 일으킬 수 있으면, 1/4파장판(19)이 아니어도 된다. 예를 들면 원 편광판을 사용해도 된다. 그리고, 원 편광이 된 레이저광(12)은, 미러(23)에 의해, 비정질 반도체 박막(4)의 방향으로 반사된다. 이와 같이하여, 비정질 반도체 박막(4)위에서 레이저 광(12)이 조사된다. 즉, 레이저광 발진기(20)에 의해 발생한 레이저광(12)이, 1/4파장판을 거쳐 조사된다. 이에 따라 원 편광의 레이저광(12)이 절연성 기판(1)위에 형성된 비정질 반도체 박막(4)에 조사된다. 본 실시예에서는, YAG-2ω레이저의 레이저광(12)을 원 편광으로서, 비정질 반도체 박막(4) 위에서 조사하고 있다. 또한 구동 모터(24)는, 제어부(25)에 의해 제어되어, 스테이지(21)를 이동시킨다. 이에 따라 스테이지(21)는, 절연성 기판(1)이 올려 놓여진 놓인 면에 대하여, 평행하게 이동한다. 레이저광(12)을 비정질 반도체 박막(4)의 임의의 위치에 조사하도록, 스테이지(21)를 이동시킨다. 그리고, 스테이지(21)를, 스테이지(21)의 길이방향, 즉 도 4의 화살표 방향으로 이동시킨다. 즉, 도 4의 화살표 방향이 레이저 조사 주사 방향이 된다. 레이저광(12)이 조사되면, 비정질 반도체 박막(4)이 결정화하여, 다결정 반도체 박막(5)이 된다. 또한, 본 실시예에 따른 반도체 박막의 제조 장치에 의하면, 다결정 반도체 박막(5)의 결정 입자(6)가 격자 모양으로 정렬하고, 결정 입자(6)의 크기가 레이저광(12)의 발진 파장 λ의 대략 절반이 된다.
다음에 상기의 반도체 박막을 사용한 TFT(108)의 구조에 대해, 도 5를 사용하여 설명한다. 도 5는, TFT(108)의 구조를 나타내는 단면 모식도이다.
절연성 기판(1)위에, 투과성의 절연막인 SiN막(2), SiO2막(3)이 적층구조가 되어 바탕막이 형성된다. 그리고, 바탕막의 상층에는, 다결정 반도체 박막(5)이 형성된다. 이것은, 도 2에 나타내는 바와 같이, 비정질 반도체 박막(4)에 레이저광(12)을 조사함으로써 형성되고 있다. 또한, 이들의 제조 방법 등의 상세에 대해서는, 상기의 반도체 박막의 설명 대로이다. 본 실시예에 따른 반도체 박막은, 이상과 같이 구성되어 있다.
또한 다결정 반도체 박막(5)에는, 불순물을 포함하는 도전성 영역이 있으며, 이것이 소스 영역(16), 드레인 영역(17)을 형성한다. 그리고, 소스·드레인 영역에 끼워지는 영역이 채널 영역(18)이다. 또한 채널 영역(18)의 방향은, 격자 모양으로 정렬한 결정 입자(6)와 대략 같은 방향으로 배치되어 있다. 또한, 다결정 반도체 박막(5)은, 단부가 테이퍼 형상으로 되어 있다. 이 때문에, 다결정 반도체 박막(5)위에 성막된 게이트 절연막(8)이 양호하게 피복되어 있다. 따라서, 절연파괴 등의 불량을 충분히 억제할 수 있어, TFT(108)의 신뢰성 향상에 기여하고 있다.
또한, 그것들을 덮도록 절연층인 게이트 절연막(8)이 형성된다. 구체적으로는, 게이트 절연막(8)은, 다결정 반도체 박막(5)에 접하여 형성된다. 그리고, 채널 영역(18)과 대향하여, 게이트 절연막(8) 위에 게이트 전극(10)이 형성된다. 이들을 덮도록, 층간 절연막(11)이 형성된다. 또한 소스 영역(16) 및 드레인 영역(17)에 대향하는 층간 절연막(11) 및 게이트 절연막(8)에는, 콘택홀(15)이 각각 설치된다. 그리고, 소스 영역(16)에는, 소스 전극(13)이 형성되어, 콘택홀(15)을 통해 다결정 반도체 박막(5)에 접속된다. 또한 드레인 영역(17)에는, 드레인 전극(14)이 형성되어, 콘택홀(15)을 통해 다결정 반도체 박막(5)에 접속된다. 본 실시예에 따른 반도체 박막을 가지는 TFT(108)는, 이상과 같이 구성되어 있다.
또한 전술한 바와 같이, 본 실시예에 따른 TFT(108)를 사용하여, 액정표시장치, 유기 EL표시장치 등을 만드는 것도 가능하다. 액정표시장치의 경우, 이러한 TFT(108)의 드레인 전극(14)위에 콘택홀을 가지는 절연막이 설치된다. 그리고, 화소 전극이 절연막 위에 형성되어, 콘택홀을 통해 드레인 전극(14)과 접속된다. 유기 EL표시장치의 경우, 이러한 TFT(108)의 드레인 전극(14)위에 콘택홀을 가지는 평탄화 막이 설치된다. 그리고, 애노드 전극이 평탄화 막 위에 형성되어, 콘택홀을 통해 드레인 전극(14)과 접속된다.
다음에 상기의 반도체 박막을 사용한 TFT(108)의 구체적인 제조 방법에 대해서, 도 6을 사용하여 설명한다. 도 6은, TFT(108)의 제조 방법을 나타내는 단면모식도이다.
우선, 전술한 바와 같이, 절연성 기판(1)위에, SiN막(2), SiO2막(3), 비정질 반도체 박막(4)을 순차로 성막한다. 그리고, 상기의 방법에 의해, 비정질 반도체 박막(4)을, 대략 격자 모양으로 정렬한 결정 입자(6)를 가지는 다결정 반도체 박막(5)으로 한다(도 2c). 그리고, 형성된 다결정 반도체 박막(5)위에 감광성 수지인 포토레지스트를 스핀 코트에 의해 도포하고, 도포한 포토레지스트를 노광, 현상하는 공지의 사진제판법을 행한다. 이에 따라 원하는 형상으로 포토레지스트가 패터닝된다. 그 후에 다결정 반도체 박막(5)을 에칭하여, 포토레지스터 패턴을 제거한다. 이에 따라 원하는 형상으로 다결정 반도체 박막(5)이 패터닝 된다. 본 실시예에서는, CF4와 02를 혼합한 가스를 사용한 드라이 에칭법에 의해, 다결정 반도체 박막(5)을 섬모양으로 형성했다. 또한 에칭에 이용되는 가스에, 02가 혼합되고 있기 때문에, 사진제판법에 의해 형성한 포토레지스트를 후퇴시키면서 에칭하는 것이 가능하게 된다. 따라서, 다결정 반도체 박막(5)은, 단부에 테이퍼 형상을 가지는 구조로 할 수 있다. 이상의 공정에 의해, 도 6a에 나타내는 구성이 된다.
다음에 게이트 절연막(8)을 기판표면 전체를 덮도록 성막한다. 즉, 다결정 반도체 박막(5) 위에 게이트 절연막(8)을 성막한다. 또한 게이트 절연막(8)으로서는, SiN막, SiO2막 등이 사용된다. 본 실시예에서는, 게이트 절연막(8)으로서, SiO2막을 사용하여, CVD법에 의해 50∼100nm의 막두께로 성막했다. 또한 다결정 반도체 박막(5)의 표면 거칠기를 Ra≤3nm, Rmax≤30nm으로 하고 있으며, 또한 다결정 반도체 박막(5)패턴의 단부를 테이퍼 형상으로 하고 있다. 따라서, 게이트 절연막(8)의 피복성이 높아, 초기 고장을 대폭으로 저감할 수 있게 된다. 이상의 공정에 의해, 도 6b에 나타내는 구성이 된다.
다음에 게이트 전극 및 배선을 형성하기 위한 제1의 도전막(9)을 성막한다. 제1의 도전막(9)은, Mo, Cr, W, Al, Ta나 이들을 주성분으로 하는 합금막이면 된다. 본 실시예에서는, Mo를 막두께 200∼400nm으로 하여, DC마그네트론을 사용한 스퍼터링법에 의해, 제1의 도전막(9)을 형성했다. 이상의 공정에 의해, 도 6c에 나타내는 구성이 된다.
다음에 형성한 제1의 도전막(9)을 공지의 사진제판법을 사용하여, 원하는 형상으로 패터닝 하고, 게이트 전극(10) 및 배선을 형성한다. 본 실시예에서는, 게이트 전극(10)의 에칭은, 인산계의 에칭액을 사용한 웨트 에칭법에 의해 행했다. 또한 SF6과 02를 혼합한 가스를 사용한 드라이 에칭법에 의해 행하는 것도 가능하다. 여기에서, 게이트 전극(10)은, 거의 같은 크기로 격자 모양으로 정렬한 다결정 반도체 박막의 결정 입자(6)의 정렬 방향을 따르도록 형성된다. 즉, 채널 영역(18)의 방향이, 격자 모양으로 정렬한 결정 입자(6)와 대략 같은 방향에 배치되어 있다. 이와 같이 함으로써, TFT(108)의 채널 내에 존재하는 결정 입자(6)의 사이즈나 수를 균일하게 하는 것이 가능하게 된다. 따라서, 채널 내의 결정 입자(6)의 불균일이 요인의 TFT특성의 편차를 억제하는 효과를 더욱 높이는 것이 가능하게 된다.
다음에 형성한 게이트 전극(10)을 마스크로서, 다결정 반도체 박막(5)의 소스·드레인 영역에 불순물 원소를 도입한다. 여기에서 도입하는 불순물원소로서 P, B를 사용할 수 있다. P를 도입하면 n형의 TFT(108)를 형성할 수 있고, B를 도입하면 p형의 TFT(108)를 형성할 수 있다. 또한 게이트 전극(10)의 가공을 n형 TFT용 게이트 전극과 p형 TFT용 게이트 전극의 2회로 나누어서 행하면, n형과 p형의 TFT(108)를 동일 기판 위에 나누어 만들 수 있다. 여기에서, P이나 B의 불순물 원소의 도입에는, 이온 도핑법을 사용하여 행했다. 이상의 공정에 의해, 게이트 전극(10), 소스 영역(16), 드레인 영역(17)이 형성되고, 도 6d에 나타내는 구성이 된다.
다음에 층간 절연막(11)을 기판표면 전체를 덮도록 성막한다. 즉, 게이트 전극(10) 위에 층간 절연막(11)을 성막한다. 본 실시예에서는, SiO2막을 막두께 500∼1000nm으로 하여, CVD법에 의해 층간 절연막(11)을 성막했다. 그리고, 질소 분위기중에서 450℃로 가열한 어닐 로에 1시간 정도 유지했다. 이것은, 다결정 반도체 박막(5)의 소스·드레인 영역에 도입한 불순물 원소를 더욱 활성화시키기 위함이다.
다음에 형성한 게이트 절연막(8) 및 층간 절연막(11)을 공지의 사진제판법을 사용하여 원하는 형상으로 패터닝 한다. 여기에서는, 다결정 반도체 박막(5)의 소스 영역(16) 및 드레인 영역(17)에 도달하는 콘택홀(15)을 각각 형성한다. 즉, 콘택홀(15)에서는, 게이트 절연막(8) 및 층간 절연막(11)이 제거되어, 다결정 반도체 박막(5)이 노출하고 있다. 본 실시예에서는, 콘택홀(15)의 에칭은, CHF3, 02와 Ar의 혼합 가스를 사용한 드라이 에칭법에 의해 행했다. 이상의 공정에 의해, 도 6e에 나타내는 구성이 된다.
다음에 소스·드레인 전극 및 배선을 형성하기 위한 제2의 도전막을 성막한다. 제2의 도전막은, Mo, Cr, W, Al, Ta이나 이들을 주성분으로 하는 합금막이면 된다. 또한 이들을 적층시킨 다층 구조로 해도 된다. 본 실시예에서는, Mo/Al/Mo을 적층시킨 구조로 하고, 막두께는 Al막을 200∼400nm, Al막의 하층 및 상층의 Mo막을 50∼150nm으로 했다. 이들은 DC마그네트론을 사용한 스퍼터링법에 의해 형성했다.
다음에 형성한 제2의 도전막을 공지의 사진제판법을 사용하여 원하는 형상으로 패터닝 하여, 소스·드레인 전극 및 배선을 형성한다. 본 실시예에서는, 소스·드레인 전극 및 배선을 형성하기 위한 에칭은, SF6과 02의 혼합 가스 및 Cl2와 Ar의 혼합 가스를 사용한 드라이 에칭법에 의해 행했다. 이상의 공정에 의해, 소스 영역(16)에서는, 다결정 반도체 박막(5)에 접속되는 소스 전극(13)이 형성된다. 또한 드레인 영역(17)에서는, 다결정 반도체 박막(5)에 접속되는 드레인 전극(14)이 형성된다. 이에 따라 도 6f에 나타내는 구성이 된다.
이러한 일련의 공정을 거치는 것으로, TFT(108)를 제조할 수 있다. 또한 본 실시예에 의해, 제조된 TFT(108)는, 거의 등간격의 격자 모양으로 정렬된 결정 입자(6)를 가지는 다결정 반도체 박막(5)이 이용되고 있다. 즉, 거의 같은 크기의 결정 입자(6)가 정렬하여 배치된 구성으로 되어 있다. 이와 같이하여, 제작된 TFT(108)의 채널 내에 존재하는 결정 입자(6)의 사이즈나 수를 균일하게 하는 것이 가능하게 된다. 이 때문에, 종래 채널 내의 결정 입자(6)의 불균일이 요인으로 발생하는 TFT특성의 편차를 저감 할 수 있다. 또한, 결정 사이즈를 레이저 발진 파장의 대략 절반의 크기로 하고 있기 때문에, 외부로부터 인가한 전계에 의해 가속된 캐리어의 충돌 전리가 발생하기 어렵다. 따라서, 게이트 절연막(8)안으로의 전자주입이 경감되어, TFT(108)의 신뢰성이 향상된다. 또한, 다결정 반도체 박막(5)의 저부에 축적되는 정공이 경감되므로, TFT(108)의 소스·드레인 내압이 향상한다. 또한, 다결정 반도체 박막(5)의 표면 거칠기가 작기 때문에, 게이트 절연막(8)파괴에 의한 초기 고장이 저감된다는 효과를 나타낸다. 그리고, IdVd특성의 포화 특성이 양호하여, 더욱 높은 신뢰성을 가지는 TFT를 얻을 수 있다.

Claims (15)

  1. 비정질의 반도체 박막에 레이저광을 조사함으로써 다결정화된 반도체 박막으로서,
    결정 입자가 격자 모양으로 정렬하고,
    상기 결정 입자의 크기가 상기 레이저광의 발진 파장의 절반인 것을 특징으로 하는 반도체 박막.
  2. 제 1항에 있어서,
    상기 다결정화된 반도체 박막의 표면의 평균 거칠기가 3nm이하인 것을 특징으로 하는 반도체 박막.
  3. 제 1항 또는 제 2항에 있어서,
    상기 다결정화된 반도체 박막이 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 박막.
  4. 제 1항 또는 제 2항에 있어서,
    상기 격자 모양으로 정렬한 결정 입자의 배열 방향이 레이저 조사 주사 방향과 수직인 것을 특징으로 하는 반도체 박막.
  5. 청구항 1 또는 청구항 2에 기재된 반도체 박막을 가지는 것을 특징으로 하는 박막 트랜지스터.
  6. 제 5항에 있어서,
    채널의 방향이 상기 격자 모양으로 정렬한 결정 입자와 같은 방향에 배치되어 있는 것을 특징으로 하는 박막 트랜지스터.
  7. 기판 위에 비정질 반도체 박막을 형성하는 공정과,
    상기 비정질 반도체 박막에 레이저광을 조사함으로써, 격자 모양으로 정렬한 결정 입자를 가지는 다결정화된 반도체 박막을 형성하는 공정을 구비하고,
    상기 결정 입자의 크기는, 조사하는 상기 레이저광의 발진 파장의 절반이 되는 것을 특징으로 하는 반도체 박막의 제조방법.
  8. 제 7항에 있어서,
    상기 레이저광이 Nd:YAG레이저의 제2고조파인 것을 특징으로 하는 반도체 박막의 제조방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 다결정화된 반도체 박막의 표면의 평균 거칠기가 3nm이하인 것을 특징으로 하는 반도체 박막의 제조방법.
  10. 제 7항 또는 제 8항에 있어서,
    상기 다결정화된 반도체 박막이 폴리실리콘 막으로 형성되는 것을 특징으로 하는 반도체 박막의 제조방법.
  11. 제 7항 또는 제 8항에 있어서,
    상기 결정 입자의 배열 방향이 레이저 조사 주사 방향과 수직인 것을 특징으로 하는 반도체 박막의 제조방법.
  12. 제 7항 또는 제 8항에 있어서,
    상기 레이저광의 편광이 원 편광으로 되어 있는 것을 특징으로 하는 반도체 박막의 제조방법.
  13. 청구항 7 또는 청구항 8에 기재된 반도체 박막의 제조방법을 가지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  14. 제 13항에 있어서,
    상기 반도체 박막의 채널의 방향이, 상기 격자 모양으로 정렬한 결정 입자와 같은 방향에 배치되어 있는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  15. 비정질의 반도체 박막에 레이저광을 조사함으로써 다결정화된 반도체 박막의 제조 장치로서,
    조사되는 상기 레이저광에 원 편광을 일으키는 원 편광수단과,
    상기 비정질의 반도체 박막상에 상기 레이저광을 조사하는 조사 수단을 구비하고,
    결정 입자가 격자 모양으로 정렬하고,
    상기 결정 입자의 크기가 상기 레이저광의 발진 파장의 절반이 되는 것을 특징으로 하는 반도체 박막의 제조장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8080450B2 (en) * 2007-04-18 2011-12-20 Mitsubishi Electric Corporation Method of manufacturing semiconductor thin film
JP2012043819A (ja) * 2008-08-29 2012-03-01 Ulvac Japan Ltd 薄膜トランジスタの製造方法及び薄膜トランジスタ
TWM421516U (en) 2011-07-05 2012-01-21 Chunghwa Picture Tubes Ltd Top-gate type transistor array substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041234A (ja) * 1996-05-22 1998-02-13 Sony Corp シリコン薄膜、シリコン単結晶粒子群及びそれらの形成方法、並びに、半導体装置、フラッシュメモリセル及びそれらの製造方法
JP2005064486A (ja) * 2003-07-31 2005-03-10 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ、及びその作製方法、並びに半導体装置の作製方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW490770B (en) 1999-06-28 2002-06-11 Hitachi Ltd Poly crystal semiconductor thin film substrate, its manufacture method, semiconductor apparatus and electronic apparatus
JP3460678B2 (ja) * 2000-06-02 2003-10-27 松下電器産業株式会社 レーザ加工方法および加工装置
JP2002158184A (ja) * 2000-11-16 2002-05-31 Mitsubishi Electric Corp レーザ熱処理用のレーザ光学系
JP4987198B2 (ja) 2001-04-23 2012-07-25 株式会社ジャパンディスプレイセントラル 多結晶シリコン薄膜トランジスタの製造方法
JP2003001470A (ja) * 2001-06-22 2003-01-08 Canon Inc レーザ加工装置およびレーザ加工方法
JP4100962B2 (ja) * 2002-05-30 2008-06-11 三菱電機株式会社 半導体装置の製造方法
JP2004265897A (ja) * 2003-01-20 2004-09-24 Sharp Corp 結晶化半導体素子およびその製造方法ならびに結晶化装置
US7358165B2 (en) * 2003-07-31 2008-04-15 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing semiconductor device
JP4602023B2 (ja) * 2003-07-31 2010-12-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7247527B2 (en) * 2003-07-31 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and laser irradiation apparatus
JP2005079497A (ja) * 2003-09-03 2005-03-24 Toshiba Corp レーザ加工方法と加工装置および表示装置の製造方法と表示装置
JP2005166768A (ja) * 2003-12-01 2005-06-23 Advanced Display Inc レーザーアニール装置及び薄膜トランジスタ製造方法
US7341907B2 (en) * 2005-04-05 2008-03-11 Applied Materials, Inc. Single wafer thermal CVD processes for hemispherical grained silicon and nano-crystalline grain-sized polysilicon

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1041234A (ja) * 1996-05-22 1998-02-13 Sony Corp シリコン薄膜、シリコン単結晶粒子群及びそれらの形成方法、並びに、半導体装置、フラッシュメモリセル及びそれらの製造方法
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