KR100915148B1

KR100915148B1 - Method for fabricating switching and driving device for liquid crystal display device with driving circuit

Info

Publication number: KR100915148B1
Application number: KR1020030014492A
Authority: KR
Inventors: 양준영; 유상희; 오금미
Original assignee: 엘지디스플레이 주식회사
Priority date: 2003-03-07
Filing date: 2003-03-07
Publication date: 2009-09-03
Also published as: KR20040079564A

Abstract

본 발명은 폴리 실리콘을 이용한 구동회로를 동시에 형성하는 액정표시장치용 화소부 스위칭 소자 및 구동회로부의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pixel portion switching element for a liquid crystal display device and a method of manufacturing the driving circuit portion for simultaneously forming a driving circuit using polysilicon.

종래의 구동회로 일체형 액정표시장치용 박막 트랜지스터는 탑 게이트 구조로 화소전극을 포함하여 8개의 마스크 공정을 진행하여 제작한다. 그러나 마스크 공정을 많이 진행할수록 불량증가 및 제조비용에 많은 부담을 주어 그 경쟁력이 떨어진다.Conventional thin film transistors for driving circuit-integrated liquid crystal display devices are manufactured by performing eight mask processes including a pixel electrode in a top gate structure. However, the more the mask process proceeds, the greater the defect and the higher the manufacturing cost, the less competitive.

본 발명은 폴리 실리콘을 이용하여 보텀 게이트(bottom gate) 구조로 박막 트랜지스터를 구성하고, n-도핑시 블록킹 마스크로 이용되는 포토 레지스트 패턴을 n+ 도핑시 이용되는 포토 레지스트 패턴을 이용함으로써 도핑시 이용되는 마스크를 절감할 수 있다. 또한, 회절노광을 이용하여 소스 및 드레인 전극 및 반도체층을 동시에 에칭함으로써 마스크 수를 절감할 수 있다.According to the present invention, a thin film transistor is formed in a bottom gate structure using polysilicon, and a photoresist pattern used as a blocking mask during n-doping is used for doping by using a photoresist pattern used for n + doping. The mask can be saved. In addition, the number of masks can be reduced by simultaneously etching the source and drain electrodes and the semiconductor layer using diffraction exposure.

따라서, 화소전극을 포함하여 5개 또는 6개의 마스크 공정 진행으로 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자를 제조 할 수 있는 방법을 제공한다. Accordingly, the present invention provides a method for manufacturing a switching device and a driving device of a liquid crystal display device integrated with a driving circuit by performing five or six mask processes including pixel electrodes.

Description

구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자의 제조방법{Method for fabricating switching and driving device for liquid crystal display device with driving circuit } Method for fabricating switching and driving device for liquid crystal display device with driving circuit}

본 발명은 액정표시장치에 관한 것으로, 특히 폴리 실리콘을 이용한 액정표시장치용 스위칭 소자 및 구동소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a method for manufacturing a switching element and a driving element for a liquid crystal display device using polysilicon.

최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다. Recently, liquid crystal displays have been spotlighted as next generation advanced display devices having low power consumption, good portability, technology-intensive, and high added value.

상기 액정표시장치는 박막 트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다. The liquid crystal display device injects a liquid crystal between an array substrate including a thin film transistor (TFT) and a color filter substrate to obtain an image effect by using a difference in refractive index of light according to the anisotropy of the liquid crystal. Means an image display device by a non-light emitting element.

현재에는 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목 받고 있으며, 이때, 상기 박막 트랜지스터 소자로는 수소화된 비정질 실리콘(a-Si:H)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다. Currently, an active matrix liquid crystal display (AM-LCD) in which the thin film transistor and the pixel electrode are arranged in a matrix manner has been attracting the most attention because of its excellent resolution and video performance. Hydrogenated amorphous silicon (a-Si: H) is mainly used because the low-temperature process is possible, so that an inexpensive insulating substrate can be used.

그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가시 준 안정상태로 변화되어 박막 트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있으며, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로로는 쓰기 어렵다. However, because hydrogenated amorphous silicon has disordered atomic arrangements, weak Si-Si bonds and dangling bonds exist, which are converted into a quasi-stable state when irradiated with light or applied with an electric field, and used as a thin film transistor device. It is difficult to use as a driving circuit due to poor stability and low electrical characteristics (low field effect mobility: 0.1 to 1.0 cm2 / V · s).

한편, 근래에 들어 폴리 실리콘(poly-Si)을 사용하는 박막 트랜지스터를 채용한 액정표시장치가 연구 및 개발되고 있다. 이러한 폴리 실리콘은 비정질 실리콘에 비해 전계효과 이동도가 100 내지 200배정도 더 크므로 응답 속도가 빠르고, 온도와 빛에 대한 안정성이 우수하다. 또한, 구동회로를 동일 기판 상에 형성할 수 있는 장점이 있다.On the other hand, recently, liquid crystal display devices employing thin film transistors using poly-Si (poly-Si) have been researched and developed. Since the polysilicon has a field effect mobility of about 100 to 200 times greater than that of amorphous silicon, the response speed is fast and the stability to temperature and light is excellent. In addition, there is an advantage that the driving circuit can be formed on the same substrate.

이하, 첨부한 도면을 참조하여 폴리 실리콘을 이용한 액정표시장치의 스위칭 소자 및 구동소자의 제조 방법에 대해 설명한다.Hereinafter, a manufacturing method of a switching device and a driving device of a liquid crystal display using polysilicon will be described with reference to the accompanying drawings.

도 1은 폴리 실리콘을 이용하여 구동회로가 형성된 어레이 기판의 개략도이다. 1 is a schematic diagram of an array substrate on which a driving circuit is formed using polysilicon.

도시한 바와 같이, 절연 기판(1) 상에 구동회로부(5)와 화소부(3)가 같이 형성되어 있다. 상기 화소부(3)는 기판(1)의 중앙부에 위치하고, 이 화소부(3)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(5a, 5b)가 위치하고 있다. 상기 화소부(3)에는 상기 게이트 구동회로부(5a)와 연결된 다수 개의 게이트 배선(7)과 상기 데이터 구동회로부(5b)와 연결된 다수 개의 데이터 배선(9)이 교차하여 구성되며, 두 배선이 교차하여 정의되는 화소영역(P)에는 화소전극(10)이 형성되어 있고, 상기 두 배선의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(T)가 위치한다. As shown, the driving circuit portion 5 and the pixel portion 3 are formed on the insulating substrate 1 together. The pixel portion 3 is positioned at the center of the substrate 1, and the gate and data driving circuit portions 5a and 5b are positioned at one side of the pixel portion 3 and the other side not parallel thereto. In the pixel portion 3, a plurality of gate lines 7 connected to the gate driving circuit part 5a and a plurality of data lines 9 connected to the data driving circuit part 5b cross each other, and the two wires cross each other. The pixel electrode 10 is formed in the pixel region P defined by the pixel region, and the thin film transistor T connected to the pixel electrode 10 is positioned at the intersection of the two wires.

또한, 상기 게이트 및 데이터 구동회로부는 외부신호 입력단(12)과 연결되어 있다. In addition, the gate and data driving circuit unit are connected to an external signal input terminal 12.

상기 게이트 및 데이터 구동회로부(5a, 5b)는 상기 외부신호 입력단(12)을 통하여 입력된 외부신호를 내부에서 조절하여 각각 게이트 및 데이터 배선(7, 9)을 통해 화소부(3)로 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다. The gate and data driver circuits 5a and 5b internally adjust an external signal input through the external signal input terminal 12 to control the display to the pixel unit 3 through the gate and data lines 7 and 9, respectively. Apparatus for supplying signals and data signals.

따라서, 상기 게이트 및 데이터 구동회로부(5a, 5b)는 입력되는 신호를 적절하게 출력시키기 위하여 인버터(inverter)인 CMOS(complementary metal-oxide semiconductor)구조 박막 트랜지스터(미도시)가 상기 구동회로부 내부에 형성되어 있다. Accordingly, the gate and data driver circuits 5a and 5b are formed with a complementary metal-oxide semiconductor (CMOS) structure thin film transistor (not shown), which is an inverter, to properly output an input signal. It is.

상기 CMOS는 고속 신호처리가 요구되는 구동회로부 박막 트랜지스터에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체)과 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하고, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위한 상호 보완적인 방법으로 구동하게 된다.The CMOS is a semiconductor technology used in a thin film transistor for driving circuits requiring high-speed signal processing. The CMOS uses extra electrons (n-type semiconductor) and negatively charged holes (p-type semiconductor) charged with negative electricity. One conductor is formed and driven in a complementary manner to form a current gate by effective electrical control of the two kinds of semiconductors.

다음으로 상기 전술한 구동회로부가 함께 구성된 어레이 기판의 화소부 스위칭 소자 및 구동회로부 CMOS인 n형 및 p형 박막 트랜지스터의 구성 및 그 제조 방법에 대해 설명한다. Next, the configuration of the n-type and p-type thin film transistors, which are the pixel portion switching element and the driving circuit portion CMOS, of the array substrate including the above-described driving circuit portion will be described.

도 2a 및 2b는 화소부 스위칭 소자와 구동회로부 CMOS 구동소자의 단면을 각각 도시한 단면도이다.2A and 2B are cross-sectional views showing cross sections of the pixel switching element and the driving circuit CMOS driving element, respectively.

도 2a에 도시한 바와 같이, 절연기판(20) 상에 산화실리콘(SiO₂)과 같은 무기절연물질로 이루어진 버퍼층(25)이 기판(20) 전면에 형성되어 있고, 상기 버퍼층(25) 상부에는 반도체층(30)이 형성되어 있으며, 상기 반도체층(30) 위로는 게이트 절연막(45)이 전면에 형성되어 있다. 또한, 상기 게이트 절연막(45) 위에 게이트 전극(50)이 형성되어 있고, 이 게이트 전극(50) 상부에는 층간절연막(interlayer, 70)이 형성되어 있다. 상기 게이트 절연막(45)와 층간절연막(70)에는 반도체층(30)과 접촉하기 위한 반도체층 콘택홀(73a, 73b)이 형성되어 있으며, 상기 층간절연막(70) 위로 상기 반도체층 콘택홀(73a, 73b)과 각각 연결되며, 상기 게이트 전극(50)과 일정간격 이격되어 소스 및 드레인 전극(80a, 80b)이 형성되어 있다. 상기 드레인 전극(80b) 상부에는 드레인 전극 콘택홀(95)을 포함하는 보호층(90)이 형성되어 있고, 이 보호층(90) 상부에는 상기 드레인 전극 콘택홀(95)을 통해 드레인 전극(80)과 연결되어 화소 전극(97)이 형성되어 있다.As shown in FIG. 2A, a buffer layer 25 made of an inorganic insulating material such as silicon oxide (SiO ₂ ) is formed on an entire surface of the substrate 20 on the insulating substrate 20, and is disposed on the buffer layer 25. The semiconductor layer 30 is formed, and the gate insulating layer 45 is formed on the entire surface of the semiconductor layer 30. In addition, a gate electrode 50 is formed on the gate insulating film 45, and an interlayer 70 is formed on the gate electrode 50. Semiconductor layer contact holes 73a and 73b for contacting the semiconductor layer 30 are formed in the gate insulating layer 45 and the interlayer insulating layer 70, and the semiconductor layer contact hole 73a is disposed on the interlayer insulating layer 70. , 73b), and the source and drain electrodes 80a and 80b are formed to be spaced apart from the gate electrode 50 by a predetermined distance. A protective layer 90 including a drain electrode contact hole 95 is formed on the drain electrode 80b, and the drain electrode 80 is formed on the protective layer 90 through the drain electrode contact hole 95. ) Is connected to the pixel electrode 97.

상기 반도체층(30)에 있어서, 게이트 전극(50)과 대응되는 게이트 절연막(45)하부 영역은 액티브층(30a)을 이루고, 상기 소스 및 드레인 전극(80a, 80b)과 접촉되는 부분은 n⁺ 도핑되어 n형 오믹콘택층(30c)을 이루며, 상기 액티브층(30a)과 n형 오믹콘택층(30c) 사이에 n^- 도핑된 LDD(Lightly Doped Drain)층(30b)이 형성되어 있다.In the semiconductor layer 30, a portion of the lower region of the gate insulating layer 45 corresponding to the gate electrode 50 forms an active layer 30a, and a portion of the semiconductor layer 30 contacting the source and drain electrodes 80a and 80b is n ^+. Doped to form an n-type ohmic contact layer 30c, and an n ⁻ doped Lightly Doped Drain (LDD) layer 30b is formed between the active layer 30a and the n-type ohmic contact layer 30c.

다음으로 구동회로부의 CMOS구조 박막 트랜지스터의 단면도인 도 2b를 참조하여 설명한다. 이때, 상기 구동회로부의 CMOS구조 박막 트랜지스터는 n+로 도핑된 반도체층(35)을 포함하는 박막 트랜지스터부(Ⅱ)와 p+로 도핑된 반도체층(40)을 포함하는 박막 트랜지스터부(Ⅲ)로 구성되며, 설명의 편의상 동일한 소자에 대해서는 Ⅱ, Ⅲ 순서대로 부호를 함께 기재한다. Next, referring to FIG. 2B, which is a cross-sectional view of the CMOS structure thin film transistor of the driving circuit portion. In this case, the CMOS structure thin film transistor of the driving circuit unit includes a thin film transistor unit II including a semiconductor layer 35 doped with n + and a thin film transistor unit III including a semiconductor layer 40 doped with p +. For the sake of convenience, the same elements are denoted by the numerals in the order of II and III.

도시한 바와 같이, 버퍼층(25)이 형성된 투명한 절연기판(20) 상에는 n형 반도체층(35)과 p형 반도체층(40)이 서로 일정간격 이격되어 형성되어 있고, n형 및 p형 반도체층(35, 40) 상부에는 게이트 절연막(45)이 전면에 형성되어 있으며, 게이트 절연막(45) 위로 게이트 전극(55, 60)이 형성되어 있다. 상기 게이트 전극(55, 60) 상부에는 기판(20)의 전면에 걸쳐 반도체층 콘택홀(75a, 75b, 77a, 77b)을 포함하는 층간절연막(70)이 형성되어 있고, 상기 층간절연막(70) 상부에는 반도체층 콘택홀(75a, 75b, 77a, 77b)을 통해 각각 n형 및 p형 반도체층(35, 40)과 접촉되는 소스 및 드레인 전극((83a, 87a),(83b, 87b))이 형성되어 있고, 이 소스 및 드레인 전극((83a, 87a),(83b, 87b)) 상부에는 전면에 걸쳐 보호층(90)이 형성되어 있다. As illustrated, the n-type semiconductor layer 35 and the p-type semiconductor layer 40 are formed on the transparent insulating substrate 20 having the buffer layer 25 spaced apart from each other by a predetermined distance, and the n-type and p-type semiconductor layers The gate insulating layer 45 is formed on the entire surface of the upper portion 35 and 40, and the gate electrodes 55 and 60 are formed on the gate insulating layer 45. An interlayer insulating layer 70 including semiconductor layer contact holes 75a, 75b, 77a, and 77b is formed on the entire surface of the substrate 20 on the gate electrodes 55 and 60, and the interlayer insulating layer 70 is formed. Source and drain electrodes (83a, 87a, 83b, 87b) contacting the n-type and p-type semiconductor layers 35, 40, respectively, through the semiconductor layer contact holes 75a, 75b, 77a, and 77b, respectively. Is formed, and a protective layer 90 is formed over the entire surface of the source and drain electrodes 83a, 87a, 83b, 87b.

상기 n형 반도체층(35) 중 상기 게이트 전극(55)과 대응하며 상기 게이트 절연막(45) 하부에 형성된 영역은 액티브층(35a)을 이루고, 상기 소스 및 드레인 전극(83a, 83b)과 접촉하는 영역을 포함하는 반도체층은 n⁺ 도핑된 n형 오믹콘택층(35c)을 이루며, 상기 액티브층(35a)과 n형 오믹콘택층(35c) 사이에 n^- 도핑된 LDD층(35b)을 이루고 있다. 또한, 상기 p형 반도체층(40)은 정공을 캐리어로써 이용하는 방식이므로, n형 박막 트랜지스터보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, LDD층을 형성하지 않고, 상기 게이트 전극(60)과 대응하는 게이트 절연막(45) 하부의 반도체층 영역이 액티브층(40a)을 이루고, 상기 액티브층(40a)의 외곽영역이 p형 오믹콘택층(40c)을 이루고 있다.A region of the n-type semiconductor layer 35 corresponding to the gate electrode 55 and formed under the gate insulating layer 45 forms an active layer 35a and contacts the source and drain electrodes 83a and 83b. The semiconductor layer including the region forms an n ⁺ doped n-type ohmic contact layer 35c, and forms an n ⁻ doped LDD layer 35b between the active layer 35a and the n-type ohmic contact layer 35c. have. In addition, since the p-type semiconductor layer 40 uses holes as carriers, since the deterioration of the carrier and the leakage current are less affected than the n-type thin film transistors, the pD semiconductor layer 40 does not form an LDD layer, The semiconductor layer region under the corresponding gate insulating layer 45 forms the active layer 40a, and the outer region of the active layer 40a forms the p-type ohmic contact layer 40c.

다음으로 액정표시장치의 화소부 스위칭 소자 및 구동회로부 구동소자의 제조 방법에 대해 설명한다. Next, a method of manufacturing the pixel switching element and the driving circuit unit driving element of the liquid crystal display device will be described.

도 3a 내지 3f와 도 4a 내지 4f는 화소부 박막 트랜지스터부(I) 및 구동회로부 n형 및 p형 박막 트랜지스터부(Ⅱ, Ⅲ)에서의 제조 공정을 제조 단계별로 각각 도시한 단면도이다. 3A to 3F and FIGS. 4A to 4F are cross-sectional views illustrating manufacturing processes in the pixel portion thin film transistor portion I and the driving circuit portion n-type and p-type thin film transistor portions II and III, respectively, in manufacturing steps.

도 3a 및 4a에 도시한 바와 같이, 투명한 절연기판(20)에 산화 실리콘(SiO₂)등의 무기절연물질을 전면에 증착하여 버퍼층(25)을 형성한다. 상기 버퍼층(25)이 형성된 기판(20) 상에 비정질 실리콘(a-Si)을 전면 증착하고, 탈수소화 과정을 진행한 후, 레이저 결정화 공정을 진행하여 상기 비정질 실리콘층을 폴리 실리콘층으로 결정화시킨다. 이후 제 1 마스크 공정을 실시하여 상기 폴리 실리콘층을 패터닝하여 반도체층(30, 35, 40)을 형성한다.As shown in FIGS. 3A and 4A, an inorganic insulating material such as silicon oxide (SiO ₂ ) is deposited on the transparent insulating substrate 20 to form a buffer layer 25. After depositing amorphous silicon (a-Si) on the substrate 20 on which the buffer layer 25 is formed, and performing a dehydrogenation process, a laser crystallization process is performed to crystallize the amorphous silicon layer into a polysilicon layer. . Thereafter, a first mask process is performed to pattern the polysilicon layer to form semiconductor layers 30, 35, and 40.

다음으로 도 3b 및 도 4b에 도시한 바와 같이, 상기 반도체층(30, 35, 40)이 형성된 기판(20) 전면에 산화실리콘(SiO₂)을 증착하여 게이트 절연막(45)을 형성한다. 이후 금속물질 예를들면 몰리브덴(Mo)을 상기 게이트 절연막(45) 위에 증착한 후 제 2 마스크 공정을 진행하여 게이트 전극(50, 55, 60)을 형성한다. 상기 게이트 전극(50, 55, 60)을 마스크로 이용하여 기판(20) 전면에 이온주입에 의한 n-의 LDD(Lightly doped drain) 도핑을 한다. 이때 LDD도핑의 도즈량은 대략 1E13/㎠ 내지 5E13/㎠가 된다. 이때 화소부 및 구동회로부 각각의 게이트 전극(50, 55, 60) 하부의 반도체층(30a, 35a, 40a)은 도핑되지 않고, 이외의 반도체층(30b, 35b, 40b)은 모두 n-도핑이 이루어진다.3B and 4B, a silicon oxide (SiO ₂ ) is deposited on the entire surface of the substrate 20 on which the semiconductor layers 30, 35, and 40 are formed to form a gate insulating layer 45. Subsequently, a metal material, for example, molybdenum (Mo) is deposited on the gate insulating layer 45 and then subjected to a second mask process to form gate electrodes 50, 55, and 60. The gate electrodes 50, 55, and 60 are used as masks to n-do lightly doped drain (LDD) doping by ion implantation on the entire surface of the substrate 20. In this case, the dose of LDD doping is approximately 1E13 / cm 2 to 5E13 / cm 2. At this time, the semiconductor layers 30a, 35a, and 40a under the gate electrodes 50, 55, and 60 of the pixel unit and the driving circuit unit are not doped, and all of the other semiconductor layers 30b, 35b, and 40b are n-doped. Is done.

다음으로 도 3c 및 4c에 도시한 바와 같이, 상기 n-도핑이 된 기판(20) 전면에 PR을 도포하고 제 3 마스크 공정을 진행하여 PR패턴(62)을 형성한다. I,Ⅱ 영역의 게이트 전극(50, 55)을 포함하여 상기 게이트 전극(50, 55)양측에서 일정간격 연장된 게이트 절연막(45)의 상부까지 차단하도록 PR패턴(62)을 형성하고, 구동회로부 p형 박막 트랜지스터부(Ⅲ)에 있어서는 게이트 전극(60)을 포함하여 반도체층(40)과 대응되는 게이트 절연막(45)을 완전히 가리도록 PR패턴(63)을 형성한다. 이후 상기 PR패턴(62, 63)이 형성된 기판(20) 전면에 고농도의 도즈량을 갖는 이온주입에 의한 n+도핑을 실시한다. 이때 상기 PR패턴(62, 63)에 의해 차단되지 않은 부분의 반도체층은 n+도핑이 이루어져 n형 오믹콘택층(30c, 35c)을 형성한다. 이때, 상기 n+ 도핑의 도즈량은 대략 1E15/㎠ 내지 9E15/㎠의 값을 갖는다. 또한, I, Ⅱ영역의 반도체층(30, 35) 중 게이트 전극(50, 55)에 의해 n-와 n+도핑이 차단된 부분은 액티브층(30a, 35a)을 이루며, 상기 액티브층(30a, 35a)과 n형 오믹콘택층(30c, 35c) 사이의 n-도핑된 부분은 LDD층(30b, 35b)을 이룬다. 이후 상기 PR패턴(62, 63)을 제거한다.Next, as shown in FIGS. 3C and 4C, PR is applied to the entire surface of the n-doped substrate 20 and a third mask process is performed to form a PR pattern 62. The PR pattern 62 is formed to include the gate electrodes 50 and 55 in the I and II regions so as to block the upper portion of the gate insulating layer 45 extending from the gate electrodes 50 and 55 at both sides. In the p-type thin film transistor unit III, the PR pattern 63 is formed to completely cover the gate insulating layer 45 corresponding to the semiconductor layer 40 including the gate electrode 60. Thereafter, n + doping by ion implantation having a high concentration of dose is performed on the entire surface of the substrate 20 on which the PR patterns 62 and 63 are formed. At this time, the semiconductor layer of the portion not blocked by the PR patterns 62 and 63 is n + doped to form n-type ohmic contact layers 30c and 35c. At this time, the dose of the n + doping has a value of approximately 1E15 / ㎠ to 9E15 / ㎠. In addition, the portions of the semiconductor layers 30 and 35 in the I and II regions, in which n − and n + doping are blocked by the gate electrodes 50 and 55, form the active layers 30 a and 35 a, and the active layers 30 a, The n-doped portion between 35a) and n-type ohmic contact layers 30c, 35c forms LDD layers 30b, 35b. Thereafter, the PR patterns 62 and 63 are removed.

다음으로 도 3d 및 4d에 도시한 바와같이, 상기 n형 오믹콘택층(30c, 35c) 형성된 기판(20) 전면에 PR을 도포하고 제 4 마스크 공정을 진행하여 I, Ⅱ영역에서는 게이트 전극(50, 55)을 포함하여 반도체층(30, 35)과 대응되는 부분의 게이트 절연막(45) 가리도록 PR패턴(65)을 형성하고, Ⅲ 영역의 p형 반도체층(40)에 대응되는 부분의 게이트 절연막 위에는 PR패턴을 형성하지 않고 노출시킨다. 이후, 1E15/㎠ 내지 9E15/㎠의 고농도의 도즈량을 갖는 이온주입에 의한 p+도핑을 진행한다. Ⅲ 영역에 있어 게이트 전극(60)에 의해 이온도핑이 차단된 반도체층(40)은 액티브층(40a)을 이루고, 상기 액티브층(40a) 이외의 p+도핑된 부분은 p형 오믹콘택층(40c)을 이룬다. 이후 상기 PR패턴(65)을 제거한다. Next, as shown in FIGS. 3D and 4D, PR is applied to the entire surface of the substrate 20 on which the n-type ohmic contact layers 30c and 35c are formed, and the fourth mask process is performed to form the gate electrode 50 in the I and II regions. And a PR pattern 65 formed to cover the gate insulating layer 45 of the portion corresponding to the semiconductor layers 30 and 35, including 55, and a gate of the portion corresponding to the p-type semiconductor layer 40 in the region III. The PR film is exposed without forming a PR pattern. Thereafter, p + doping is performed by ion implantation having a high dose of 1E15 / cm 2 to 9E15 / cm 2. The semiconductor layer 40 in which the ion doping is blocked by the gate electrode 60 in the III region forms an active layer 40a, and p + doped portions other than the active layer 40a are p-type ohmic contact layer 40c. ). Thereafter, the PR pattern 65 is removed.

다음으로 도 3e 및 4e를 참조하면, 상기 p형 오믹콘택층(40c)이 형성된 기판(20) 전면에 질화실리콘(SiNx) 또는 산화실리콘(SiO₂)과 같은 무기절연물질을 증착하고, 제 5 마스크 공정을 진행하여 층간절연막(70)을 형성한다. 이때 게이트 절연막(45)도 일괄 에칭하여 오믹콘택층(30c, 35c, 40c) 일부를 외부로 노출시키는 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 형성한다. 이후, 상기 층간절연막(70)이 형성된 기판 상에, 몰리브덴(Mo)과 알루미늄 네오디뮴(AlNd)을 차례대로 연속 증착하고, 제 6 마스크 공정에 의해 일괄 에칭하여, 상기 반도체층 콘택홀(73a, 73b, 75a, 75b, 77a, 77b)을 통해 오믹콘택층(30c, 35c, 40c)과 연결되는 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))을 형성한다.3E and 4E, an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO ₂ ) is deposited on the entire surface of the substrate 20 on which the p-type ohmic contact layer 40c is formed. The mask process is performed to form the interlayer insulating film 70. At this time, the gate insulating layer 45 is also etched to form semiconductor layer contact holes 73a, 73b, 75a, 75b, 77a, 77b exposing a part of the ohmic contact layers 30c, 35c, 40c to the outside. Thereafter, molybdenum (Mo) and aluminum neodymium (AlNd) are sequentially deposited on the substrate on which the interlayer insulating film 70 is formed, and are collectively etched by a sixth mask process to form the semiconductor layer contact holes 73a and 73b. Source and drain electrodes 80a, 83a, 87a, and 80b, 83b, and 87b connected to the ohmic contact layers 30c, 35c, and 40c through 75a, 75b, 77a, and 77b.

다음으로 도 3f 및 도 4f에 도시한 바와 같이, 상기 소스 및 드레인 전극((80a, 83a, 87a), (80b, 83b, 87b))이 형성된 기판(20) 상에, 질화실리콘(SiNx)을 증착하고, 상기 질화실리콘(SiNx)의 수소화 열처리과정을 거친 후, 제 7 마스크 공정을 진행하여 드레인 콘택홀(95)을 가지는 보호층(90)을 형성한다. 이후는 어레이 기판에 제작공정에 속하지만 박막 트랜지스터 제조 공정과 연계되므로 간단히 설명한다. I 영역의 화소부 박막 트랜지스터부에 해당하는 공정으로 상기 보호층(90)이 형성된 기판 상에 ITO(indium Tin Oxide)를 전면 증착한 후, 제 8마스크 공정을 진행하여 상기 드레인 콘택홀(95)을 통해 드레인 전극(90b)과 연결되는 화소전극(97)을 형성한다. Next, as shown in FIGS. 3F and 4F, silicon nitride (SiNx) is formed on the substrate 20 on which the source and drain electrodes (80a, 83a, 87a, 80b, 83b, and 87b) are formed. After the deposition, the hydrogen nitride heat treatment of the silicon nitride (SiNx) is performed, a seventh mask process is performed to form a protective layer 90 having a drain contact hole 95. Since it belongs to the manufacturing process on the array substrate, but will be briefly described as it is associated with the thin film transistor manufacturing process. After the deposition of indium tin oxide (ITO) on the substrate on which the protective layer 90 is formed in a process corresponding to the pixel portion thin film transistor portion of the region I, an eighth mask process is performed to perform the drain contact hole 95. The pixel electrode 97 connected to the drain electrode 90b is formed through the pixel electrode 97.

전술한 종래의 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자 제조공정에서는 총 8번의 마스크 공정을 진행하게 된다. 상기 마스크 공정은 PR 코팅(photo resist coating), 노광(exposure), 현상(develop)을 포함하는 공정이므로, 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가된다. 따라서, 생산수율이 떨어지게 되는 문제가 발생하며, 또한, 마스크 공정이 많을수록 박막 트랜지스터 소자의 결함을 발생시킬 확률이 높아지는 문제점이 있다. A total of eight mask processes are performed in the switching device and the driving device manufacturing process of the conventional driving circuit-integrated liquid crystal display device. Since the mask process includes a photo resist coating, an exposure, and a development, the manufacturing cost and the processing time increase as the mask process is added. Therefore, there is a problem that the production yield is lowered, and the more the mask process, the higher the probability of generating defects of the thin film transistor element.

또한, 상기와 같은 탑 게이트 구조의 박막 트랜지스터 제조에 있어서, 반도체층 콘택홀 형성 시 오버에칭에 의해 n+로 도핑된 오믹콘택층이 유실되는 불량이 발생하기도 한다. In addition, in the manufacture of the thin film transistor having the top gate structure as described above, a defect may occur in which the ohmic contact layer doped with n + is lost due to overetching when the semiconductor layer contact hole is formed.

상기 문제점을 해결하기 위하여, 본 발명에서는 일반적으로 비정질 실리콘을 이용한 박막 트랜지스터 구조인 보텀 게이트(bottom gate) 구조로 스위칭 소자 및 구동소자를 제작하며, LDD층 형성을 위한 도핑 마스크를 줄이고, 소스 및 드레인 전극과 반도체층을 동시에 에칭하는 것이다. In order to solve the above problems, the present invention fabricates a switching device and a driving device with a bottom gate structure, which is generally a thin film transistor structure using amorphous silicon, to reduce the doping mask for forming the LDD layer, source and drain The electrode and the semiconductor layer are etched simultaneously.

따라서, 소스 및 드레인 전극과 폴리 실리콘의 반도체층을 콘택홀 없이 접촉시킴으로써 오믹 콘택층의 유실불량을 방지할 수 있으며, 화소전극을 포함하여 종래의 8개 마스크 공정을 통해 제작하던 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자를 5개 또는 6개의 마스크 공정만을 진행하여 제조하여 마스크 절감 및 공정 단순화를 통해 제조비용을 절감하는 것을 그 목적으로 한다. Therefore, the loss of the ohmic contact layer can be prevented by contacting the source and drain electrodes with the polysilicon semiconductor layer without contact holes, and the driving circuit-integrated liquid crystal display manufactured through the conventional eight mask processes including the pixel electrode. The purpose of the present invention is to reduce the manufacturing cost by reducing the mask and simplifying the process by manufacturing the switching element and the driving element of the device by performing only five or six mask processes.

상기 목적을 달성하기 위하여, 본 발명에 따른 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자의 제조방법은 스위칭 소자가 형성되는 스위칭부를 포함하는 다수의 화소로 구성된 화소부와, 상기 화소부 외측으로 n형 및 p형 박막트랜지스터로 이루어진 CMOS 소자가 구성되며 상기 n형 박막트랜지스터가 형성되는 n형 영역과, 상기 p형 박막트랜지스터가 형성되는 p형 영역을 포함하는 구동회로부가 정의된 기판 상에, 상기 화소부의 상기 스위칭부에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 서로 이격하는 제 2 및 제 3 게이트 전극을 형성하는 단계와; 상기 제 1 내지 제 3 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 폴리 실리콘층을 형성하는 단계와; 상기 폴리 실리콘층 위로 상기 스위칭부와 상기 n형 영역 전면에 각각 제 1 및 제 2 포토 레지스트 패턴을 형성하고, 상기 p형 영역에 있어서는 상기 제 3 게이트 전극과 대응되는 부분의 폴리 실리콘층을 가리도록 제 3 포토 레지스트 패턴 형성하는 단계와; 상기 제 1 내지 제 3 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 제 1 도즈량의 이온을 주입하여 p+ 도핑하는 단계와; 상기 제 1 내지 제 3 포토 레지스트 패턴을 제거한 후, 상기 스위칭부와 n형 영역에 있어서는 상기 제 1 및 제 2 게이트 전극과 대응되는 부분의 폴리 실리콘층을 가리도록 각각 제 4 및 제 5 포토 레지스트 패턴을 형성하고, 상기 p형 영역에 있어서는 제 3 게이트 전극과 대응되는 부분의 폴리 실리콘층을 가리도록 제 6 포토 레지스트 패턴을 형성하는 단계와; 상기 제 4 내지 6 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와; 드라이 에칭을 실시하여 상기 제 4 및 제 5 포토 레지스트 패턴의 폭을 줄이는 단계와; 상기 제 4 및 제 5 포토 레지스트 패턴의 폭이 줄어듦으로 해서 새롭게 노출된 폴리 실리콘층을 제 3 도즈량의 이온을 주입하여 n- 도핑하는 단계와; 상기 제 4 내지 제 6 포토 레지스트 패턴을 제거한 후, 상기 폴리 실리콘층 위에 금속층을 형성하는 단계와; 상기 금속층 및 그 하부의 폴리 실리콘층을 에칭하여 상기 화소부 및 구동회로부에 일정간격 이격되어 제 1 내지 제 3 소스 및 드레인 전극과 독립된 폴리 실리콘의 반도체층을 형성하는 단계를 포함한다.In order to achieve the above object, according to the present invention, there is provided a switching element for a liquid crystal display device and a method of manufacturing the driving circuit-integrated liquid crystal display device, comprising: a pixel portion including a plurality of pixels including a switching portion on which a switching element is formed; On a substrate in which a CMOS element composed of n-type and p-type thin film transistors is configured, and a driving circuit portion including an n-type region where the n-type thin film transistor is formed and a p-type region where the p-type thin film transistor is formed, Forming a first gate electrode and a second gate electrode spaced apart from each other in correspondence with the driving circuit unit in correspondence with the switching unit of the pixel unit; Forming a gate insulating film over the first to third gate electrodes; Forming a polysilicon layer over the gate insulating film; First and second photoresist patterns may be formed over the switching layer and the n-type region, respectively, on the polysilicon layer, and in the p-type region, the polysilicon layer corresponding to the third gate electrode may be covered. Forming a third photoresist pattern; P + doping the polysilicon layer exposed to the outside of the first to third photoresist patterns by implanting a first dose of ions; After removing the first to third photoresist patterns, in the switching unit and the n-type region, fourth and fifth photoresist patterns, respectively, to cover the polysilicon layer corresponding to the first and second gate electrodes. Forming a sixth photoresist pattern in the p-type region to cover the polysilicon layer in a portion corresponding to the third gate electrode; N + doping the polysilicon layer exposed to the outside of the fourth to sixth photoresist patterns by implanting a second dose of ions; Performing a dry etch to reduce the width of the fourth and fifth photoresist patterns; N-doping the newly exposed polysilicon layer by implanting a third dose of ions by reducing the width of the fourth and fifth photoresist patterns; Removing the fourth to sixth photoresist patterns, and then forming a metal layer on the polysilicon layer; Etching the metal layer and the polysilicon layer thereunder to form a semiconductor layer of polysilicon separated from the first to third source and drain electrodes by a predetermined distance from the pixel portion and the driving circuit portion.

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이때, 상기 제 1 내지 제 3 게이트 전극을 형성하기 전 상기 기판 전면에 버퍼층을 형성하는 단계를 포함한다. In this case, before forming the first to third gate electrodes, forming a buffer layer on the entire surface of the substrate.

또한, 상기 n-도핑 후에는 상기 폴리 실리콘층에 활성화 공정을 진행하는 단계를 포함한다. In addition, after the n-doping comprises the step of performing an activation process on the polysilicon layer.

또한, 상기 이온주입하는 제 1 도즈량은 2E15/㎠ 내지 1E16/㎠이며, 제 2 도즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 3 도즈량은 1E13/㎠ 내지 5E13/㎠값을 갖는다. The first dose to be implanted is 2E15 / cm 2 to 1E16 / cm 2, the second dose is 1E15 / cm 2 to 9E15 / cm 2, and the third dose has a value of 1E13 / cm 2 to 5E13 / cm 2.

상기 제 1 내지 제 3 소스 및 드레인 전극 위로 보호층을 형성하는 단계를 포함한다. Forming a protective layer over the first to third source and drain electrodes.

이때, 상기 보호층 형성 후에는 수소화 열처리하는 단계를 포함한다. In this case, after the protective layer is formed, a step of hydrogenating heat treatment is included.

이하, 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자 제조 공정에 대하여 도면을 참조하여 설명한다.Hereinafter, a switching device and a driving device manufacturing process of a driving circuit-integrated liquid crystal display device according to an exemplary embodiment of the present invention will be described with reference to the drawings.

도 5a 및 5b는 본 발명의 실시예에 따른 구동회로 일체형 액정표시장치의 화소부 박막 트랜지스터와 구동회로부의 CMOS소자인 n형 및 p형 박막 트랜지스터의 단면을 각각 도시한 단면도이다. 설명의 편의를 위해 화소부의 박막 트랜지스터 형성부를 Ⅳ영역, 구동회로부 CMOS소자 중 n형 박막 트랜지스터 형성부를 Ⅴ영역, p형 박막 트랜지스터 형성부를 Ⅵ영역이라 정의한다.5A and 5B are cross-sectional views illustrating n-type and p-type thin film transistors, which are the pixel portion thin film transistors and the CMOS elements of the driving circuit portion, respectively, of the driving circuit integrated liquid crystal display according to the exemplary embodiment of the present invention. For convenience of description, the thin film transistor forming portion of the pixel portion is defined as region IV, the n-type thin film transistor forming portion of the driving circuit portion CMOS elements is defined as the V region and the p-type thin film transistor forming portion is region VI.

도 5a에 도시한 바와 같이, Ⅳ 영역에 있어서, 무기절연물질 예를들면 산화실리콘(SiO₂)으로 이루어진 버퍼층(105)이 기판(100) 전면에 형성되어 있고, 상기 버퍼층(105) 상부에 크롬(Cr), 알루미늄(Al) 또는 몰리브덴(Mo)의 단일층 또는 이중층의 게이트 전극(110)이 형성되어 있다. 그 위로 게이트 절연막(117)과 반도체층(123)이 형성되어 있으며, 상기 반도체층(123) 위로 일정간격 이격하여 소스 및 드레인 전극(140a, 140b)이 형성되어 있다. 이때 상기 소스 및 드레인 전극(140a, 140b) 하부에 위치한 반도체층(123b, 123c)은 n형 오믹콘택층(123c) 및 LDD층(Lightly doped Drain : 123b)으로 구성되어 있으며, 상기 소스 및 드레인 전극(140a, 140b) 사이의 이격된 부분에 노출된 반도체층(123a)은 액티브층(123a)을 형성하고 있다.As shown in FIG. 5A, in the region IV, a buffer layer 105 made of an inorganic insulating material such as silicon oxide (SiO ₂ ) is formed on the entire surface of the substrate 100, and the chromium layer is formed on the buffer layer 105. A gate electrode 110 of a single layer or a double layer of (Cr), aluminum (Al), or molybdenum (Mo) is formed. The gate insulating layer 117 and the semiconductor layer 123 are formed thereon, and the source and drain electrodes 140a and 140b are formed on the semiconductor layer 123 by a predetermined interval. In this case, the semiconductor layers 123b and 123c disposed under the source and drain electrodes 140a and 140b include an n-type ohmic contact layer 123c and an LDD layer (Lightly doped drain) 123b. The semiconductor layer 123a exposed to the spaced portion between the 140a and 140b forms the active layer 123a.

또한, 상기 소스 및 드레인 전극(140a, 140b) 위로 드레인 전극(140b)을 노출시키는 드레인 콘택홀(155)을 포함하는 보호층(150)이 형성되어 있으며, 상기 드레인 콘택홀(155)을 통해 드레인 전극(140b)과 접촉하는 화소전극(160)이 형성되어 있다.In addition, a passivation layer 150 including a drain contact hole 155 exposing the drain electrode 140b is formed on the source and drain electrodes 140a and 140b and drains through the drain contact hole 155. The pixel electrode 160 in contact with the electrode 140b is formed.

도 5b에 도시한 바와같이, V,Ⅵ 영역에 있어서, 기판(100) 상에 무기절연물질 예를들면 산화실리콘(SiO₂)으로 이루어진 버퍼층(105)이 전면에 형성되어 있고, 각 영역의 버퍼층(105) 상부에 게이트 전극(112, 114)이 형성되어 있다. 그 위로 게이트 절연막(117)과 폴리 실리콘의 반도체층(126, 129)이 형성되어 있다. 또한 상기 반도체층(126, 129) 위로 일정간격 이격하여 소스 및 드레인 전극((142a, 144a), (142b, 144b))이 형성되어 있다. 이때 V 영역의 반도체층(126) 중 소스 및 드레인 전극(142a, 142b) 하부에 위치한 반도체층(126b, 126c)은 n형 오믹 콘택층 (126c)및 LDD층(126b)으로 구성되며, 상기 소스 및 드레인 전극(142a, 142b) 사이의 노출된 반도체층(126a)은 액티브층(126a)을 이루고 있다. 또한 VI 영역의 반도체층(129) 중 소스 및 드레인 전극(144a, 144b) 하부는 p형 오믹 콘택층(129b)을 이루며, 소스 및 드레인 전극(144a, 144b) 사이의 노출된 부분은 액티브층(129a)을 이루고 있다. 또한, V, VI 영역의 소스 및 드레인 전극((142a, 144a), (144b, 144b)) 위로 보호층(150)이 형성되어 있다.As shown in FIG. 5B, in the regions V and VI, a buffer layer 105 made of an inorganic insulating material such as silicon oxide (SiO ₂ ) is formed on the entire surface of the substrate 100, and the buffer layers of each region are formed. Gate electrodes 112 and 114 are formed on the upper portion 105. The gate insulating film 117 and the semiconductor layers 126 and 129 of polysilicon are formed thereon. In addition, source and drain electrodes 142a and 144a and 142b and 144b are formed on the semiconductor layers 126 and 129 by a predetermined interval. In this case, the semiconductor layers 126b and 126c disposed under the source and drain electrodes 142a and 142b of the semiconductor layer 126 in the V region are composed of an n-type ohmic contact layer 126c and an LDD layer 126b. The exposed semiconductor layer 126a between the drain electrodes 142a and 142b forms the active layer 126a. In addition, the p-type ohmic contact layer 129b is formed under the source and drain electrodes 144a and 144b of the semiconductor layer 129 in the VI region, and the exposed portion between the source and drain electrodes 144a and 144b is formed as an active layer ( 129a). In addition, the passivation layer 150 is formed on the source and drain electrodes 142a and 144a and 144b and 144b in the V and VI regions.

이하 전술한 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조 방법에 대해 설명한다.Hereinafter, a description will be given of the switching element for a drive circuit-integrated liquid crystal display device and a method of manufacturing the drive element.

도 6a 내지 6f와 7a 내지 7f는 본 발명의 실시예에 의한 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자의 제조 공정별 단면을 도시한 것이다.6A through 6F and 7A through 7F illustrate cross-sections of manufacturing processes of switching elements and driving elements for a liquid crystal display integrated with a driving circuit according to an embodiment of the present invention.

우선, 도 6a 및 7a에 도시한 바와같이, 기판(100)에 산화실리콘(SiO₂)을 증착하여 버퍼층(105)을 형성한다. 이후 상기 버퍼층(105) 위로 크롬, 알루미늄 또는 몰리브덴을 전면에 층착하고, 마스크 공정을 진행하여 게이트 전극(110, 112, 114)을 Ⅳ,Ⅴ,Ⅵ 영역에 각각 형성한다.First, as shown in FIGS. 6A and 7A, silicon oxide (SiO ₂ ) is deposited on the substrate 100 to form the buffer layer 105. Thereafter, chromium, aluminum, or molybdenum is deposited on the buffer layer 105 to the entire surface, and a mask process is performed to form gate electrodes 110, 112, and 114 in regions IV, V, and VI, respectively.

다음으로 도 6b 및 7b에 도시한 바와같이, 상기 게이트 전극(110, 112, 114)이 형성된 기판(100) 전면에 질화실리콘(SiNx), 산화실리콘(SiO₂) 등의 무기절연물질을 증착하여 게이트 절연막(117)을 형성하고, 그 위에 비정질 실리콘을 증착하여 비정질 실리콘층을 형성한다. 이후 상기 비정질 실리콘층의 탈수소 공정을 진행한 후, 상기 비정질 실리콘층에 레이저 등을 이용하여 결정화하여 폴리 실리콘층(123, 126, 129)을 형성한다.6B and 7B, an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO ₂ ) is deposited on the entire surface of the substrate 100 on which the gate electrodes 110, 112, and 114 are formed. A gate insulating film 117 is formed, and amorphous silicon is deposited thereon to form an amorphous silicon layer. After the dehydrogenation of the amorphous silicon layer, the polysilicon layers 123, 126, and 129 are formed by crystallizing the amorphous silicon layer using a laser or the like.

다음으로 상기 폴리 실리콘층(123, 126, 129) 위에 포토 레지스트를 전면에 도포하고 마스크 공정을 진행하여 IV, V 영역의 폴리 실리콘층(123, 126) 전체에 포토 레지스트 패턴(133a, 133b)을 형성하고, VI영역에서는 게이트 전극(114)과 대응되는 폴리 실리콘층(129a)만 가리도록 포토 레지스트 패턴(133c)을 형성한다.Next, the photoresist is applied on the entire surface of the polysilicon layers 123, 126, and 129 and a mask process is performed to apply photoresist patterns 133a and 133b to the entire polysilicon layers 123 and 126 in the IV and V regions. In the VI region, the photoresist pattern 133c is formed to cover only the polysilicon layer 129a corresponding to the gate electrode 114.

이후, 상기 포토 레지스트 패턴(133a, 133b, 133c)을 블록킹 마스크로 하여 상기 포토 레지스트 패턴(133a, 133b, 133c) 외부로 노출된 폴리 실리콘층(129_에 제 1 도즈량의 이온주입에 의한 p+ 도핑을 실시한다. 상기 제 1 도즈량의 값은 2E15/㎠ 내지 1E16/㎠ 중에서 선택되는 것이 바람직하다. 이때, IV, V 영역의 폴리 실리콘층(123, 126)은 포토 레지스트 패턴(133a, 133b)이 블록킹 마스크로 작용하여 도핑되지 않고, VI 영역의 폴리 실리콘층(129) 중 게이트 전극(114)과 대응되는 부분의 폴리 실리콘층(129a)은 그 위에 형성된 포토 레지스트 패턴(133c)에 의해 도핑되지 않고, 그 외 부분은 p+ 도핑되어 p형 오믹 콘택층(129b)을 형성한다. Thereafter, the photoresist patterns 133a, 133b, and 133c are used as blocking masks, and p + is formed by ion implantation of a first dose into the polysilicon layer 129_ exposed to the outside of the photoresist patterns 133a, 133b, and 133c. The doping is preferably carried out from 2E15 / cm 2 to 1E16 / cm 2, wherein the polysilicon layers 123 and 126 in the IV and V regions are formed of photoresist patterns 133a and 133b. ) Is not doped as a blocking mask, and the polysilicon layer 129a of the portion of the polysilicon layer 129 of the VI region that corresponds to the gate electrode 114 is doped by the photoresist pattern 133c formed thereon. Other portions are p + doped to form a p-type ohmic contact layer 129b.

다음으로 도 6c 및 도 7c에 도시한 바와같이, 상기 p+도핑의 블록킹 마스크고 사용한 포토 레지스트 패턴(133a, 133b, 133c)을 에슁 또는 스트립 공정을 진행하여 제거한다. 이후, IV, V, VI 영역의 폴리 실리콘층(123, 126, 129) 위에 포토 레지스트를 도포하고 마스크 공정을 실시하여 포토 레지스트 패턴(135a, 135b, 135c)을 형성한다. 이때, IV, V 영역은 게이트 전극(110, 112)과 대응하는 폴리 실리콘층(123a, 126a)과 상기 폴리 실리콘층(123a, 126a)의 외측으로 소정간격의 폴리 실리콘층(123b, 126b)을 더한 부분을 가리도록 포토 레지스트 패턴(135a, 135b)을 형성하고, VI 영역은 폴리 실리콘층(129) 전체를 완전히 가리도록 포토 레지스트 패턴(135c)을 형성한다. Next, as shown in FIGS. 6C and 7C, the photoresist patterns 133a, 133b, and 133c used as the p + doping blocking masks are removed by an etching or stripping process. Thereafter, photoresist is applied on the polysilicon layers 123, 126, and 129 in the IV, V, and VI regions and a mask process is performed to form the photoresist patterns 135a, 135b, and 135c. In this case, the IV and V regions are formed of the polysilicon layers 123a and 126a corresponding to the gate electrodes 110 and 112 and the polysilicon layers 123b and 126b having a predetermined interval to the outside of the polysilicon layers 123a and 126a. The photoresist patterns 135a and 135b are formed to cover the added portion, and the VI region forms the photoresist pattern 135c to completely cover the entire polysilicon layer 129.

다음으로 상기 포토 레지스트 패턴(135a, 135b, 135c)을 블록킹 마스크로 하여 노출된 폴리 실리콘층(123c, 126c)에 제 2 도즈량의 이온주입에 의한 n+ 도핑을 실시한다. 상기 제 2 도즈량은 1E15/㎠ 내지 9E15/㎠ 값 중에서 선택되는 것이 바람직하다. 이때 IV, V 영역의 폴리 실리콘층(123, 126) 중 포토 레지스트 패턴(135a, 135b)에 의해 이온 주입이 블록킹 된 게이트 전극(110, 112) 상부의 폴리 실리콘층(123a, 126a)과 상기 폴리 실리콘층(123a, 126a) 외측의 소정간격의 폴리 실리콘층(123b, 126b)은 도핑되지 않고, 그 외 부분은 n+ 도핑되어 n형 오믹 콘택층(123c, 126c)을 형성한다. VI 영역의 폴리 실리콘층(129)은 전체가 포토 레지스트 패턴에 의해 이온주입이 블록킹되어 도핑되지 않는다.Next, n + doping is performed by implanting a second dose into the exposed polysilicon layers 123c and 126c using the photoresist patterns 135a, 135b and 135c as blocking masks. The second dose is preferably selected from 1E15 / cm 2 to 9E15 / cm 2 values. At this time, among the polysilicon layers 123 and 126 in the IV and V regions, the polysilicon layers 123a and 126a and the poly on the gate electrodes 110 and 112 where ion implantation is blocked by photoresist patterns 135a and 135b are blocked. The polysilicon layers 123b and 126b at predetermined intervals outside the silicon layers 123a and 126a are not doped, and the other portions are n + doped to form n-type ohmic contact layers 123c and 126c. The polysilicon layer 129 in the region VI is not doped because the ion implantation is blocked by the photoresist pattern as a whole.

다음으로 도 6d 및 도 7d에 도시한 바와같이, 제 IV, V 영역의 n+ 도핑시 블록킹 마스크로 이용한 포토 레지스트 패턴(135a, 135b) 중 양끝에서 소정간격만큼을 드라이 에칭 장비를 이용하여 부분에칭으로 제거하여 그 하부의 도핑이 되지 않은 소정간격의 폴리 실리콘층(123b)을 노출시킨다. 이때, 상기 드라이 에칭에 의해 VI 영역의 포토 레지스트 패턴(135c)도 동시에 에칭되어 그 하부의 p+도핑된 폴리 실리콘층(129) 일부를 노출시키게 된다. Next, as shown in FIGS. 6D and 7D, a portion of the photoresist patterns 135a and 135b used as blocking masks for the n + doping of the IV and V regions may be partially etched using dry etching equipment. It removes and exposes the polysilicon layer 123b of the predetermined space which is not doped below. At this time, the photoresist pattern 135c of the VI region is also etched by the dry etching to expose a portion of the p + doped polysilicon layer 129 below.

이후, IV, V, VI 영역의 일부 노출된 폴리 실리콘층(123b, 126b)에 제 3 도즈량의 이온주입에 의한 n- 도핑을 실시한다. 상기 제 3 도즈량은 1E13/㎠ 내지 5E13/㎠ 값에서 선택되는 것이 바람직하다. Thereafter, n-doping is performed on the partially exposed polysilicon layers 123b and 126b in the IV, V, and VI regions by ion implantation of a third dose. The third dose is preferably selected from the value of 1E13 / cm 2 to 5E13 / cm 2.

이때, IV, V 영역 있어서 포토 레지스트 패턴(135a, 135b)이 부분에칭되어 제거된 부분 하부의 p+ 및 n+ 도핑되지 않은 소정간격의 폴리 실리콘층(123b, 126b)이 n- 도핑되어 LDD층(123b, 126b)을 형성하게 된다.At this time, the photoresist patterns 135a and 135b in the IV and V regions are partially etched to remove the p + and n + undoped polysilicon layers 123b and 126b at the lower portions, and n-doped LDD layer 123b. 126b).

그 외의 노출된 p+ 또는 n+ 도핑된 폴리 실리콘층(123c, 126c, 129c)도 n- 도핑이 이루어지나 더 높은 도즈량으로 도핑되었으므로 영향을 끼치지 않는다. Other exposed p + or n + doped polysilicon layers 123c, 126c, and 129c are also n-doped but have no effect since they are doped with higher doses.

다음으로 도 6e 및 도 7e에 도시한 바와같이, 폴리 실리콘층(123, 126, 129) 위에 남아 있는 포토 레지스트 패턴(도 6d 및 도 7d의 135a, 135b, 135c)을 에슁 또는 스트립 공정을 진행하여 완전히 제거한다. 이후, 상기 폴리 실리콘층(123, 126, 129)의 활성화 공정을 실시한다. Next, as shown in FIGS. 6E and 7E, the photoresist patterns remaining on the polysilicon layers 123, 126, and 129 (135a, 135b, and 135c of FIGS. 6d and 7d) are subjected to etching or stripping. Remove it completely. Thereafter, an activation process of the polysilicon layers 123, 126, and 129 is performed.

다음으로 상기 폴리 실리콘층(123, 126, 129) 위로 알루미늄 또는 알루미늄 합금의 금속물질을 증착하여 금속층을 형성한 후, 회절노광을 이용한 마스크 공정을 진행하여 IV, V, VI 영역에 일정간격 이격하여 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))을 형성한다. 이때 IV, V 영역의 소스 및 드레인 전극((140a, 142a), (140b, 142b)) 사이의 이격된 부분으로 도핑이 이루어지지 않은 폴리 실리콘층(123a, 126a)이 노출되도록 하며, 상기 소스 및 드레인 전극((140a, 142a), (140b, 142b)) 하부에는 n+도핑된 n형 오믹 콘택층(123c, 126c)과 n-도핑된 LDD층(123b, 126b)이 위치하도록 한다. VI 영역에서도 소스 및 드레인 전극(144a, 144b) 사이의 도핑이 이루어지지 않은 폴리 실리콘층(129a)이 노출되도록 하며, 상기 소스 및 드레인 전극(144a, 144b) 하부는 p+도핑된 p형 오믹 콘택층(129c)이 위치하도록 한다. 또한 IV, V, VI 영역에 있어서 각 영역으로 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))이 전기적으로 연결되지 않도록 상기 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))과 두 전극 사이의 노출된 폴리 실리콘층(123a, 126a, 129a) 이외의 금속층 및 상기 금속층 하부의 폴리 실리콘층을 제거하여 게이트 절연막(117)이 노출되도록 한다.Next, a metal layer is formed by depositing a metal material of aluminum or an aluminum alloy on the polysilicon layers 123, 126, and 129, and then masks the film using a diffraction exposure to be spaced apart from the IV, V, and VI regions by a predetermined interval. Source and drain electrodes 140a, 142a and 144a and 140b, 142b and 144b are formed. The non-doped polysilicon layers 123a and 126a may be exposed to the spaced portions between the source and drain electrodes 140a and 142a and 140b and 142b in regions IV and V. N + doped n-type ohmic contact layers 123c and 126c and n-doped LDD layers 123b and 126b are disposed under the drain electrodes 140a and 142a and 140b and 142b. In the region VI, an undoped polysilicon layer 129a is exposed between the source and drain electrodes 144a and 144b, and a p + doped p-type ohmic contact layer is disposed below the source and drain electrodes 144a and 144b. Let 129c be located. In addition, the source and drain electrodes 140a, 142a, 142a, 142b, 144b, 140b, 142b, 144b are not electrically connected to the respective regions in the IV, V, and VI regions. 144a), (140b, 142b, and 144b) and a metal layer other than the exposed polysilicon layers 123a, 126a, and 129a between the two electrodes and the polysilicon layer under the metal layer are removed to expose the gate insulating layer 117. do.

도시하지 않았지만, 금속층 형성 후 회절노광을 이용한 마스크 공정 진행시 각 영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 형성부에는 두꺼운 포토레지스트 패턴(미도시)을 형성하고, 상기 드레인 전극과 소스 전극((140a, 142a, 144a), (140b, 142b, 144b)) 사이의 이격될 부분에는 얇은 포토 레지스트 패턴(미도시)을 형성하고, 그 외 부분에는 포토 레지스트 패턴을 형성하지 않는다. 이후 포토 레지스트 패턴이 형성된 이외의 노출된 금속층을 에칭하여 제거한다. 또한 상기 제거된 금속층 하부의 폴리 실리콘층 또한 에칭하여 제거한다. 이후 에슁을 통해 얇은 포토 레지스트 패턴을 제거하고, 상기 얇은 포토 레지스트 패턴 하부의 금속층을 에칭하여 제거하면, 각 영역에서 각각 독립된 소스 드레인 전극을 형성 할 수 있다.Although not shown, a thick photoresist pattern (not shown) is formed in the source and drain electrodes (140a, 142a, 144a, 140b, 142b, and 144b) forming portions of the respective regions during the mask process using the diffraction exposure after forming the metal layer. A thin photoresist pattern (not shown) is formed on a portion to be spaced apart between the drain electrode and the source electrode (140a, 142a, 144a), (140b, 142b, 144b), and on the other portion of the photo. No resist pattern is formed. The exposed metal layer other than the photoresist pattern is then etched away. In addition, the polysilicon layer under the removed metal layer is also removed by etching. Thereafter, the thin photoresist pattern is removed through etching, and the metal layer under the thin photoresist pattern is removed by etching to form independent source drain electrodes in each region.

이때, 에칭되지 않은 Ⅳ,Ⅴ영역의 소스 및 드레인 전극((140a, 142a), (140b, 142b)) 하부의 폴리 실리콘층(123, 126)은 n형 오믹콘택층(123c, 126c) 및 LDD층(123b, 126b)의 반도체층을 형성하고, Ⅵ 영역의 소스 및 드레인 전극(144a, 144b) 하부의 폴리 실리콘층(129c)은 p형 오믹 콘택층(129c)인 반도체층을 형성한다. 또한, 각 영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 사이의 이격된 부분의 반도체층은 액티브층(123a, 126a, 129a)이 된다. At this time, the polysilicon layers 123 and 126 below the non-etched regions IV and V of the source and drain electrodes 140a and 142a and 140b and 142b may be n-type ohmic contact layers 123c and 126c and LDD. The semiconductor layers of the layers 123b and 126b are formed, and the polysilicon layer 129c under the source and drain electrodes 144a and 144b in the region VI forms a semiconductor layer that is a p-type ohmic contact layer 129c. In addition, the semiconductor layers in the spaced apart portions between the source and drain electrodes 140a, 142a and 144a and 140b, 142b and 144b in each region are active layers 123a, 126a and 129a.

다음으로 도 6f 및 도 7f에 도시한 바와같이, Ⅳ,Ⅴ,Ⅵ영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 위로 질화실리콘(SINx) 또는 산화실리콘(SiO₂)의 무기절연물질을 증착하여 보호층(150)을 형성한다. 이후 상기 보호층(150)이 형성된 기판(100)에 수소화 열처리 공정을 진행한다. 이는 반도체층(123, 126, 129)과 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))의 접촉 특성을 향상하기 위함이다.Next, as illustrated in FIGS. 6F and 7F, silicon nitride (SINx) or silicon oxide is disposed over the source and drain electrodes 140a, 142a, 144a, 140b, 142b, and 144b in regions IV, V, and VI. A protective layer 150 is formed by depositing an inorganic insulating material (SiO ₂ ). Thereafter, a hydrogenation heat treatment process is performed on the substrate 100 on which the protective layer 150 is formed. This is to improve contact characteristics between the semiconductor layers 123, 126, and 129 and the source and drain electrodes 140a, 142a, 144a, and 140b, 142b, and 144b.

다음으로 Ⅳ영역 즉 화소부 스위칭 소자에만 해당하는 공정으로 상기 보호층(150)에 마스크 공정을 진행하여 드레인 전극을 노출시키는 드레인 콘택홀(155)을 형성한다. 이후 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명한 도전물질을 상기 보호층(150) 전면에 증착하고 마스크 공정을 진행하여 상기 드레인 콘택홀(155)을 통해 드레인 전극(140b)과 접촉하는 화소전극(160)을 형성한다.Next, a mask process is performed on the protective layer 150 in a process corresponding only to region IV, that is, the pixel portion switching element, to form a drain contact hole 155 exposing the drain electrode. Thereafter, a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is deposited on the entire surface of the protective layer 150 and subjected to a mask process to drain the electrode through the drain contact hole 155. The pixel electrode 160 in contact with 140b is formed.

도 8a 및 도 8b는 상기 화소전극을 형성하는 또 다른 한 예를 보인 것이다.8A and 8B illustrate another example of forming the pixel electrode.

소스 및 드레인 전극의 형성까지는 도 6a 내지 6e 및 도 7a 내지 7e에 전술한 바와 동일하게 진행되므로 설명은 생략한다.Since the formation of the source and drain electrodes proceeds in the same manner as described above with reference to FIGS. 6A to 6E and 7A to 7E, the description is omitted.

도 8a 및 도 8b에 도시한 바와같이, Ⅳ,Ⅴ,Ⅵ영역의 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b)) 위로 보호층을 형성하지 않고, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)등의 투명한 도전물질을 상기 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))위로 전면에 증착하고 마스크 공정을 진행하여 Ⅳ영역의 드레인 전극(140b)과 직접 접촉하는 화소전극(165)을 형성한다. 이때 상기 화소전극(165)은 드레인 전극(140b)과 직접 접촉하며 형성되므로 상기 화소전극(165)을 패터닝하기 위해 에칭시 사용하는 에천트는 소스 및 드레인 전극((140a, 142a, 144a), (140b, 142b, 144b))을 이루는 금속물질에 영향을 주지 않는 것을 사용해야 한다.As shown in Figs. 8A and 8B, indium-tin is not formed over the source and drain electrodes (140a, 142a, 144a, 140b, 142b, and 144b) in regions IV, V, and VI. A transparent conductive material such as -oxide (ITO) or indium-zinc-oxide (IZO) is deposited over the source and drain electrodes (140a, 142a, 144a), (140b, 142b, 144b) and the mask process is performed. Proceeding to form a pixel electrode 165 in direct contact with the drain electrode 140b in region IV. In this case, since the pixel electrode 165 is formed in direct contact with the drain electrode 140b, an etchant used for etching the pixel electrode 165 may be a source and a drain electrode (140a, 142a, 144a), or 140b. , 142b, 144b)) shall be used that does not affect the metallic material of which they are made.

전술한 바와같이, 보호층없이 화소전극을 형성할 시는 총 5개의 마스크 공정만을 진행하여 박막 트랜지스터를 포함한 어레이 기판을 제작 할 수 있다. As described above, when forming the pixel electrode without the protective layer, a total of five mask processes may be performed to fabricate an array substrate including a thin film transistor.

이와 같이, 본 발명에 따른 구동회로 일체형 액정표시장치의 박막 트랜지스터 제작 방법에 의해 보텀 게이트(bottom gate)형 박막 트랜지스터를 형성하여 콘택홀 형성없이 반도체층과 소스 및 드레인 전극을 직접 접촉하여 형성함으로써 오버에칭에 의한 오믹콘택층 유실 불량을 방지할 수 있다. As described above, the bottom gate thin film transistor is formed by the method of manufacturing the thin film transistor of the liquid crystal display integrated with the driving circuit according to the present invention, and the semiconductor layer is directly contacted with the source and drain electrodes without forming contact holes. It is possible to prevent the loss of the ohmic contact layer due to etching.

또한, n+ 도핑시 블록킹 마스크로 이용되는 포토 레지스트 패턴을 드라이 에칭하여 일부를 제거하고 다시 n-도핑시 블록킹 마스크로 이용하여 LDD층 형성을 위한 블록킹 마스크 공정을 삭제함으로써 마스크 수를 절감 할 수 있다. In addition, the number of masks may be reduced by dry etching the photoresist pattern used as the blocking mask during n + doping and removing a part of the photoresist pattern, and again removing the blocking mask process for forming the LDD layer using the blocking mask during n-doping.

따라서, 종래의 화소전극을 포함하여 총 8개 마스크를 이용하여 제작하던 구동회로 일체형 액정표시장치의 화소부 스위칭 소자 및 구동회로부 구동소자를 6개 또는 5개 마스크 공정으로 제작할 수 있으므로 제작 공정 단순화 및 공정시간을 단축함으로써 제조원가를 절감하는 효과를 제공한다.Therefore, the pixel switching element and the driving circuit driving element of the driving circuit-integrated liquid crystal display device, which are manufactured using a total of eight masks including the conventional pixel electrode, can be manufactured in six or five mask processes, thereby simplifying the manufacturing process and It reduces the manufacturing time by shortening the process time.

도 1은 일반적인 구동회로 일체형 액정표시장치의 어레이 기판의 개략도. 1 is a schematic diagram of an array substrate of a general driving circuit-integrated liquid crystal display device.

도 2a와 2b는 종래의 구동회로 일체형 액정표시장치의 화소부 스위칭 소자 및 구동회로부 CMOS 구동소자의 단면도. 2A and 2B are cross-sectional views of a pixel portion switching element and a driving circuit portion CMOS driving element of a conventional drive circuit integrated liquid crystal display device;

도 3a 내지 3f와 도 4a 내지 4f는 종래의 화소부의 스위칭 소자와 구동회로부의 CMOS 구동소자의 제조 단계별로 각각 도시한 단면도.3A to 3F and FIGS. 4A to 4F are cross-sectional views illustrating stages of manufacturing a switching element of a conventional pixel unit and a CMOS driving element of a driving circuit unit, respectively.

도 5a와 5b는 본 발명의 제 1 실시예에 따른 보텀 게이트형 화소부 박막 트랜지스터 및 구동회로부 CMOS 구동소자의 단면도. 5A and 5B are sectional views of a bottom gate type pixel portion thin film transistor and a driving circuit portion CMOS driving element according to a first embodiment of the present invention;

도 6a 내지 6f와 도 7a 내지 7f는 본 발명의 제 1 실시예에 따른 화소부의 스위칭 소자와 구동회로부의 CMOS 구동소자의 제조 단계별로 각각 도시한 단면도.6A to 6F and 7A to 7F are cross-sectional views illustrating manufacturing steps of a switching device of a pixel unit and a CMOS driving device of a driving circuit unit according to a first embodiment of the present invention, respectively.

도 8a와 도 8b는 본 발명의 제 1 실시예에 따른 변형예를 도시한 보텀 게이트형 화소부 박막 트랜지스터 및 구동회로부 CMOS 박막 트랜지스터의 단면도. 8A and 8B are cross-sectional views of a bottom gate type pixel portion thin film transistor and a driving circuit portion CMOS thin film transistor showing a modification example according to the first embodiment of the present invention;

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

100 : 기판 105 : 버퍼층100 substrate 105 buffer layer

112, 114 : 게이트 전극 117 : 게이트 절연막112 and 114: gate electrode 117: gate insulating film

126(126a,126b, 126c), 129(129a, 129b) : 반도체층126 (126a, 126b, 126c) and 129 (129a, 129b): semiconductor layer

126a, 129a : 액티브층 126b : LDD층126a and 129a active layer 126b LDD layer

126c : n형 오믹 콘택층 129b : p형 오믹 콘택층 126c: n-type ohmic contact layer 129b: p-type ohmic contact layer

Ⅴ : 구동회로부 n형 박막 트랜지스터부Ⅴ: n-type thin film transistor unit

Ⅵ : 구동회로부 p형 박막 트랜지스터부 Ⅵ: P-type thin film transistor unit

Claims

스위칭 소자가 형성되는 스위칭부를 포함하는 다수의 화소로 구성된 화소부와, 상기 화소부 외측으로 n형 및 p형 박막트랜지스터로 이루어진 CMOS 소자가 구성되며 상기 n형 박막트랜지스터가 형성되는 n형 영역과, 상기 p형 박막트랜지스터가 형성되는 p형 영역을 포함하는 구동회로부가 정의된 기판 상에, 상기 화소부의 상기 스위칭부에 대응하여 제 1 게이트 전극과 상기 구동회로부에 대응하여 서로 이격하는 제 2 및 제 3 게이트 전극을 형성하는 단계와; A n-type region including a pixel portion including a plurality of pixels including a switching portion in which a switching element is formed, a CMOS element including n-type and p-type thin film transistors outside the pixel portion, wherein the n-type thin film transistor is formed; A second gate and a second gate spaced apart from each other in correspondence with the first gate electrode corresponding to the switching unit of the pixel unit on a substrate on which a driving circuit unit including a p-type region in which the p-type thin film transistor is formed is defined; Forming a three gate electrode;

상기 제 1 내지 제 3 게이트 전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 폴리 실리콘층을 형성하는 단계와; Forming a gate insulating film over the first to third gate electrodes; Forming a polysilicon layer over the gate insulating film;

상기 폴리 실리콘층 위로 상기 스위칭부와 상기 n형 영역 전면에 각각 제 1 및 제 2 포토 레지스트 패턴을 형성하고, 상기 p형 영역에 있어서는 상기 제 3 게이트 전극과 대응되는 부분의 폴리 실리콘층을 가리도록 제 3 포토 레지스트 패턴 형성하는 단계와; First and second photoresist patterns may be formed over the switching layer and the n-type region, respectively, on the polysilicon layer, and in the p-type region, the polysilicon layer corresponding to the third gate electrode may be covered. Forming a third photoresist pattern;

상기 제 1 내지 제 3 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 제 1 도즈량의 이온을 주입하여 p+ 도핑하는 단계와; P + doping the polysilicon layer exposed to the outside of the first to third photoresist patterns by implanting a first dose of ions;

상기 제 1 내지 제 3 포토 레지스트 패턴을 제거한 후, 상기 스위칭부와 n형 영역에 있어서는 상기 제 1 및 제 2 게이트 전극과 대응되는 부분의 폴리 실리콘층을 가리도록 각각 제 4 및 제 5 포토 레지스트 패턴을 형성하고, 상기 p형 영역에 있어서는 제 3 게이트 전극과 대응되는 부분의 폴리 실리콘층을 가리도록 제 6 포토 레지스트 패턴을 형성하는 단계와; After removing the first to third photoresist patterns, in the switching unit and the n-type region, fourth and fifth photoresist patterns, respectively, to cover the polysilicon layer corresponding to the first and second gate electrodes. Forming a sixth photoresist pattern in the p-type region to cover the polysilicon layer in a portion corresponding to the third gate electrode;

상기 제 4 내지 6 포토 레지스트 패턴 외부로 노출된 폴리 실리콘층을 제 2 도즈량의 이온을 주입하여 n+ 도핑하는 단계와; N + doping the polysilicon layer exposed to the outside of the fourth to sixth photoresist patterns by implanting a second dose of ions;

드라이 에칭을 실시하여 상기 제 4 및 제 5 포토 레지스트 패턴의 폭을 줄이는 단계와; Performing a dry etch to reduce the width of the fourth and fifth photoresist patterns;

상기 제 4 및 제 5 포토 레지스트 패턴의 폭이 줄어듦으로 해서 새롭게 노출된 폴리 실리콘층을 제 3 도즈량의 이온을 주입하여 n- 도핑하는 단계와; N-doping the newly exposed polysilicon layer by implanting a third dose of ions by reducing the width of the fourth and fifth photoresist patterns;

상기 제 4 내지 제 6 포토 레지스트 패턴을 제거한 후, 상기 폴리 실리콘층 위에 금속층을 형성하는 단계와; Removing the fourth to sixth photoresist patterns, and then forming a metal layer on the polysilicon layer;

상기 금속층 및 그 하부의 폴리 실리콘층을 에칭하여 상기 화소부 및 구동회로부에 일정간격 이격되어 제 1 내지 제 3 소스 및 드레인 전극과 독립된 폴리 실리콘의 반도체층을 형성하는 단계Etching the metal layer and the polysilicon layer below the semiconductor layer to form a semiconductor layer of polysilicon separated from the first to third source and drain electrodes by a predetermined distance from the pixel portion and the driving circuit portion;

를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조 방법.Switching element for a drive circuit-integrated liquid crystal display device comprising a; and a method of manufacturing a drive element.

제 1 항에 있어서, The method of claim 1,

상기 제 1 내지 제 3 게이트 전극을 형성하기 전 상기 기판 전면에 버퍼층을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.And forming a buffer layer on the entire surface of the substrate before forming the first to third gate electrodes.

제 1 항에 있어서, The method of claim 1,

상기 n-도핑 후에는 상기 폴리 실리콘층에 활성화 공정을 진행하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.And a process of activating the polysilicon layer after the n-doping.

제 1 항에 있어서, The method of claim 1,

상기 이온주입하는 제 1 도즈량은 2E15/㎠ 내지 1E16/㎠이며, 제 2 도즈량은 1E15/㎠ 내지 9E15/㎠이며, 제 3 도즈량은 1E13/㎠ 내지 5E13/㎠값을 갖는 구동회로 일체형 액정표시장치용 스위칭 및 구동소자 제조방법.The first dose to be implanted is 2E15 / cm 2 to 1E16 / cm 2, the second dose is 1E15 / cm 2 to 9E15 / cm 2, and the third dose is 1E13 / cm 2 to 5E13 / cm 2 Method of manufacturing a switching and driving device for a liquid crystal display device.

제 1 항에 있어서, The method of claim 1,

상기 제 1 내지 제 3 소스 및 드레인 전극 위로 보호층을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.And a protective layer formed over the first to third source and drain electrodes.

제 5 항에 있어서, The method of claim 5, wherein

상기 보호층 형성 후에는 수소화 열처리하는 단계를 포함하는 구동회로 일체형 액정표시장치용 스위칭 소자 및 구동소자 제조방법.After the protective layer is formed, the switching element and driving device manufacturing method for a drive circuit-integrated liquid crystal display device comprising the step of hydrogenation heat treatment.