KR100913026B1 - Flash memory device and Manufacturing method the same - Google Patents
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Abstract
실시예에 따른 플래시 메모리 소자는 소스 및 드레인 영역을 포함하는 반도체 기판 상에 형성된 게이트; 상기 게이트를 포함하는 상기 반도체 기판 상에 형성된 제1질화막; 상기 제1질화막 상에 형성되며, 유전율(k)이 3.9 보다 작은 절연막; 및 상기 절연막 및 제1질화막을 관통하여 상기 소스 및 드레인 영역과 연결된 콘택을 포함한다.A flash memory device according to an embodiment includes a gate formed on a semiconductor substrate including a source and a drain region; A first nitride film formed on the semiconductor substrate including the gate; An insulating film formed on the first nitride film and having a dielectric constant k of less than 3.9; And a contact connected to the source and drain regions through the insulating layer and the first nitride layer.
실시예에 따른 플래시 메모리 소자의 제조 방법은 소스 및 드레인 영역을 포함하는 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함하는 상기 반도체 기판 상에 제1질화막을 형성하는 단계; 상기 제1질화막 상에 유전율(k)이 3.9 보다 작은 절연막을 형성하는 단계; 및 상기 절연막 및 제1질화막을 관통하여 상기 소스 및 드레인 영역과 연결되는 콘택을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a gate on a semiconductor substrate including a source and a drain region; Forming a first nitride film on the semiconductor substrate including the gate; Forming an insulating film on the first nitride film having a dielectric constant k of less than 3.9; And forming a contact through the insulating layer and the first nitride layer to be connected to the source and drain regions.
비휘발성 메모리 소자 Nonvolatile Memory Devices
Description
실시예는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.Embodiments relate to a flash memory device and a method of manufacturing the same.
플래시 메모리 소자는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다. The flash memory device is a nonvolatile storage medium in which stored data is not damaged even when the power is turned off. However, the flash memory device has a relatively high processing speed for writing, reading, and deleting data.
이에 따라, 상기 플래시 메모리 소자는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.Accordingly, the flash memory device is widely used for data storage of a PC bios, a set-top box, a printer, and a network server. Recently, the flash memory device is also widely used in digital cameras and mobile phones.
소자의 소형화로 인해 발생하는 각 셀간의 간섭현상을 방지하여 신뢰성을 향상시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공한다.Provided are a flash memory device and a method of manufacturing the same, which can improve reliability by preventing interference between cells caused by miniaturization of a device.
실시예에 따른 플래시 메모리 소자는 소스 및 드레인 영역을 포함하는 반도체 기판 상에 형성된 게이트; 상기 게이트를 포함하는 상기 반도체 기판 상에 형성된 제1질화막; 상기 제1질화막 상에 형성되며, 유전율(k)이 3.9 보다 작은 절연막; 및 상기 절연막 및 제1질화막을 관통하여 상기 소스 및 드레인 영역과 연결된 콘택을 포함한다.A flash memory device according to an embodiment includes a gate formed on a semiconductor substrate including a source and a drain region; A first nitride film formed on the semiconductor substrate including the gate; An insulating film formed on the first nitride film and having a dielectric constant k of less than 3.9; And a contact connected to the source and drain regions through the insulating layer and the first nitride layer.
실시예에 따른 플래시 메모리 소자의 제조 방법은 소스 및 드레인 영역을 포함하는 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함하는 상기 반도체 기판 상에 제1질화막을 형성하는 단계; 상기 제1질화막 상에 유전율(k)이 3.9 보다 작은 절연막을 형성하는 단계; 및 상기 절연막 및 제1질화막을 관통하여 상기 소스 및 드레인 영역과 연결되는 콘택을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a gate on a semiconductor substrate including a source and a drain region; Forming a first nitride film on the semiconductor substrate including the gate; Forming an insulating film on the first nitride film having a dielectric constant k of less than 3.9; And forming a contact through the insulating layer and the first nitride layer to be connected to the source and drain regions.
실시예에 따른 플래시 메모리 소자 및 그 제조 방법은 층간절연막을 유전상수(k) 값이 3.9보다 작은 물질로 형성하므로, 이웃한 셀 간의 간섭현상을 방지할 수 있다.In the flash memory device and the method of fabricating the same, the interlayer insulating layer is formed of a material having a dielectric constant k of less than 3.9, thereby preventing interference between neighboring cells.
이웃한 셀 간의 간섭현상을 방지함으로써, 이웃한 셀 사이의 커패시턴 스(capacitance)를 효과적으로 줄이고, 또한 이웃한 셀의 영향으로 문턱 전압(threshold voltage)이 변화하는 것을 방지할 수 있다.By preventing interference between neighboring cells, it is possible to effectively reduce capacitance between neighboring cells, and to prevent the threshold voltage from being changed due to the influence of the neighboring cells.
또한 이웃한 셀 간의 간섭현상을 방지하여, 소자의 소형화로 인한 커플링 비(coupling ratio)의 감소에 따른 플래시 메모리 소자의 성능 감소를 방지할 수 있다.In addition, by preventing interference between neighboring cells, it is possible to prevent a decrease in the performance of the flash memory device due to a reduction in the coupling ratio due to the miniaturization of the device.
또한, 층간절연막 상에 질화막을 추가로 형성하여, 소자로 유입되는 불순물의 확산을 방지할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.In addition, by further forming a nitride film on the interlayer insulating film, it is possible to prevent the diffusion of impurities flowing into the device, thereby improving the reliability of the device.
실시예에 따른 플래시 메모리 소자는 소스 및 드레인 영역을 포함하는 반도체 기판 상에 형성된 게이트; 상기 게이트를 포함하는 상기 반도체 기판 상에 형성된 제1질화막; 상기 제1질화막 상에 형성되며, 유전율(k)이 3.9 보다 작은 절연막; 및 상기 절연막 및 제1질화막을 관통하여 상기 소스 및 드레인 영역과 연결된 콘택을 포함한다.A flash memory device according to an embodiment includes a gate formed on a semiconductor substrate including a source and a drain region; A first nitride film formed on the semiconductor substrate including the gate; An insulating film formed on the first nitride film and having a dielectric constant k of less than 3.9; And a contact connected to the source and drain regions through the insulating layer and the first nitride layer.
실시예에 따른 플래시 메모리 소자의 제조 방법은 소스 및 드레인 영역을 포함하는 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트를 포함하는 상기 반도체 기판 상에 제1질화막을 형성하는 단계; 상기 제1질화막 상에 유전율(k)이 3.9 보다 작은 절연막을 형성하는 단계; 및 상기 절연막 및 제1질화막을 관통하여 상기 소스 및 드레인 영역과 연결되는 콘택을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment may include forming a gate on a semiconductor substrate including a source and a drain region; Forming a first nitride film on the semiconductor substrate including the gate; Forming an insulating film on the first nitride film having a dielectric constant k of less than 3.9; And forming a contact through the insulating layer and the first nitride layer to be connected to the source and drain regions.
이하, 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments will be described with reference to the accompanying drawings.
도 1 내지 도 7은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.1 to 7 are process cross-sectional views of a flash memory device according to an embodiment.
도 1에 도시된 바와 같이, 소자분리막(5)이 형성된 반도체 기판(10) 상에 제1폴리실리콘 패턴(25)을 형성한다.As shown in FIG. 1, the
상기 제1폴리실리콘 패턴(25)은 상기 반도체 기판(10)에 폴리실리콘을 형성하고, 패터닝하여 형성할 수 있다.The
그리고, 도 2에 도시된 바와 같이, 상기 제1폴리실리콘 패턴(25) 상에 유전체막(30) 및 제2폴리실리콘막(25)을 형성한다.2, the dielectric film 30 and the
상기 유전체막(30)은 상기 제1폴리실리콘 패턴(25)이 형성된 상기 반도체 기판(10) 상에 제1산화막, 제1질화막 및 제2산화막을 순차적으로 형성한 제1ONO(Oxide-Nitride-Oxide)막으로 형성될 수 있다.The dielectric layer 30 may include a first oxide-nitride-oxide (ONO) in which a first oxide layer, a first nitride layer, and a second oxide layer are sequentially formed on the
이어서, 도 3에 도시된 바와 같이, 상기 유전체막(30) 및 제2폴리실리콘막(25)을 패터닝하여, 상기 제1폴리실리콘 패턴(25), 유전체막 패턴(35) 및 제2폴리실리콘 패턴(45)으로 이루어진 게이트(50)를 형성한다.3, the dielectric film 30 and the
상기 패터닝으로 상기 제1폴리실리콘 패턴(25) 상에 유전체막 패턴(35) 및 제2폴리실리콘 패턴(45)이 형성된다.The patterning may form a
그리고, 도 4에 도시된 바와 같이, 상기 반도체 기판(10)에 LDD(Lightly doped drain) 영역(15)을 형성하고, 상기 게이트(50)의 측벽에 스페이서(55)를 형성한다.4, a lightly doped drain (LDD) region 15 is formed in the
상기 LDD 영역(15)은 상기 게이트(50)를 마스크로 제1이온주입 공정을 진행하여 형성될 수 있다.The LDD region 15 may be formed by performing a first ion implantation process using the
상기 스페이서(55)는 상기 게이트(50)가 형성된 상기 반도체 기판(10) 상에 제3산화막, 제2질화막 및 제4산화막을 순차적으로 형성한 제2ONO(Oxide-Nitride-Oxide)막을 형성한 후, 이방성 식각을 진행하여 형성될 수 있다.The
본 실시예에서는 상기 스페이서(55)가 ONO막으로 형성되는 구조를 가지는 것으로 설명하고 있으나 이에 한정하지 않고, 상기 스페이서(55)는 제2질화막 및 제3산화막의 ON(Oxide-Nitride) 구조를 가질 수도 있다. In the present exemplary embodiment, the
이어서, 도 5에 도시된 바와 같이, 상기 반도체 기판(10)에 소스 및 드레인 영역(20)을 형성하고, 상기 게이트(50)가 형성된 상기 반도체 기판(10) 상에 제3질화막(60)을 형성한다.Subsequently, as shown in FIG. 5, source and
상기 소스 및 드레인 영역(20)은 상기 게이트(50) 및 스페이서(55)를 마스크로 제2이온주입 공정을 진행하여 형성될 수 있다.The source and
상기 소스 및 드레인 영역(20)을 형성한 후, 도시하지는 않았지만, 상기 게이트(50)가 형성된 반도체 기판(10) 상에 Co(코발트) 등의 물질을 이용한 샐리사이드(salicide) 공정을 진행하여 상기 게이트(50) 및 소스/드레인 영역(20)에 실리사이드 층을 형성할 수 있다.After the source and
그리고, 상기 게이트(50) 및 스페이서(55)가 형성된 상기 반도체 기판(10) 상에 제3질화막(60)을 형성한다.A
상기 제3질화막(60)은 15~30 nm의 두께로 형성될 수 있다.The
그리고, 도 6에 도시된 바와 같이, 상기 제3질화막(60) 상에 층간절연막(70) 및 제4질화막(80)을 형성한다.6, an interlayer
상기 층간절연막(70)은 SOG(Spin-On-Glass) 공정을 적용할 수 있으며, BPSG(borophosphosilicate glass)나 FSG(fluorine-doped silicate glass) 보다 유전상수(k) 값이 작은 저 유전상수(low-k)를 가지는 절연체로 형성될 수 있다.The
상기 층간절연막(70)은 유전상수(k) 값이 3.9보다 작은 물질인 MSQ(methyl silsesquioxane) 또는 HSQ(hydrogen silsesquioxane)로 형성될 수 있다.The
이어서, 상기 층간절연막(70)의 밀도(density)를 증가시키기 위한 열처리 공정을 진행한다.Subsequently, a heat treatment process is performed to increase the density of the
상기 열처리 공정은 H2(수소) 가스 분위기에서 800~1200 의 온도로 10초 내지 10분 동안 진행될 수 있다.The heat treatment process may be performed for 10 seconds to 10 minutes at a temperature of 800 ~ 1200 in a H 2 (hydrogen) gas atmosphere.
이때, 상기 층간절연막(70)을 유전상수(k) 값이 3.9보다 작은 물질로 형성하므로, 이웃한 셀 간의 간섭현상을 방지할 수 있다.At this time, since the
이웃한 셀 간의 간섭현상을 방지함으로써, 이웃한 셀 사이의 커패시턴스(capacitance)를 효과적으로 줄이고, 또한 이웃한 셀의 영향으로 문턱 전압(threshold voltage)이 변화하는 것을 방지할 수 있다.By preventing interference between neighboring cells, it is possible to effectively reduce capacitance between neighboring cells, and to prevent a change in threshold voltage due to the influence of neighboring cells.
또한 이웃한 셀 간의 간섭현상을 방지하여, 소자의 소형화로 인한 커플링 비(coupling ratio)의 감소에 따른 플래시 메모리 소자의 성능 감소를 방지할 수 있다.In addition, by preventing interference between neighboring cells, it is possible to prevent a decrease in the performance of the flash memory device due to a reduction in the coupling ratio due to the miniaturization of the device.
상기 제4질화막(80)은 상기 층간절연막(70) 상에 10~20 nm의 두께로 형성되며, 상기 층간절연막(70) 내로 유입되는 불순물의 확산을 방지할 수 있다.The
이어서, 도 7에 도시된 바와 같이, 상기 제3질화막(60), 층간절연막(70) 및 제4질화막(80)을 관통하여 상기 소스 및 드레인 영역(20)과 연결되는 콘택(90)을 형성한다.Subsequently, as shown in FIG. 7, a contact 90 is formed through the
도 7은 실시예에 따른 플래시 메모리 소자의 단면도이다.7 is a cross-sectional view of a flash memory device according to an embodiment.
도 7에 도시된 바와 같이, 플래시 메모리 소자는 게이트(50), 제1질화막(60), 층간절연막(70) 및 제2질화막(80)을 포함한다.As shown in FIG. 7, the flash memory device includes a
상기 게이트는 소스 및 드레인 영역(20)을 포함하는 반도체 기판(10) 상에 형성되며, 상기 제1질화막(60)은 상기 게이트(50)를 포함하는 상기 반도체 기판(10) 상에 형성된다.The gate is formed on the
그리고, 상기 층간절연막(70)은 상기 제1질화막(60) 상에 형성되고, 유전율(k)이 3.9 보다 작은 물질인 MSQ(methyl silsesquioxane) 또는 HSQ(hydrogen silsesquioxane)로 형성될 수 있다.The
상기 층간절연막(70)을 유전상수(k) 값이 3.9보다 작은 물질로 형성하므로, 이웃한 셀 간의 간섭현상을 방지할 수 있다.Since the
이웃한 셀 간의 간섭현상을 방지함으로써, 이웃한 셀 사이의 커패시턴스(capacitance)를 효과적으로 줄이고, 또한 이웃한 셀의 영향으로 문턱 전압(threshold voltage)이 변화하는 것을 방지할 수 있다.By preventing interference between neighboring cells, it is possible to effectively reduce capacitance between neighboring cells, and to prevent a change in threshold voltage due to the influence of neighboring cells.
또한 이웃한 셀 간의 간섭현상을 방지하여, 소자의 소형화로 인한 커플링 비(coupling ratio)의 감소에 따른 플래시 메모리 소자의 성능 감소를 방지할 수 있다.In addition, by preventing interference between neighboring cells, it is possible to prevent a decrease in the performance of the flash memory device due to a reduction in the coupling ratio due to the miniaturization of the device.
상기 제2질화막(80)은 상기 절연막(70) 상에 형성되며, 외부에서의 불순물 확산을 방지할 수 있다.The
그리고, 상기 제2질화막(80), 절연막(70) 및 제1질화막(60)을 관통하여 상기 소스 및 드레인 영역(20)과 연결되는 콘택(90)이 더 형성될 수 있다.In addition, a contact 90 may be further formed through the
상기 제1질화막(60)은 15~30 nm의 두께를 가지며, 상기 제2질화막(80)은 10~20 nm의 두께를 가질 수 있다.The
이상에서 설명된 플래시 메모리 소자 및 그 제조 방법은 층간절연막을 유전상수(k) 값이 3.9보다 작은 물질로 형성하므로, 이웃한 셀 간의 간섭현상을 방지할 수 있다.The above-described flash memory device and the method of manufacturing the interlayer insulating film are formed of a material having a dielectric constant (k) of less than 3.9, thereby preventing interference between neighboring cells.
이웃한 셀 간의 간섭현상을 방지함으로써, 이웃한 셀 사이의 커패시턴스(capacitance)를 효과적으로 줄이고, 또한 이웃한 셀의 영향으로 문턱 전압(threshold voltage)이 변화하는 것을 방지할 수 있다.By preventing interference between neighboring cells, it is possible to effectively reduce capacitance between neighboring cells, and to prevent a change in threshold voltage due to the influence of neighboring cells.
또한 이웃한 셀 간의 간섭현상을 방지하여, 소자의 소형화로 인한 커플링 비(coupling ratio)의 감소에 따른 플래시 메모리 소자의 성능 감소를 방지할 수 있다.In addition, by preventing interference between neighboring cells, it is possible to prevent a decrease in the performance of the flash memory device due to a reduction in the coupling ratio due to the miniaturization of the device.
또한, 층간절연막 상에 질화막을 추가로 형성하여, 소자로 유입되는 불순물의 확산을 방지할 수 있어, 소자의 신뢰성을 향상시킬 수 있다.In addition, by further forming a nitride film on the interlayer insulating film, it is possible to prevent the diffusion of impurities flowing into the device, thereby improving the reliability of the device.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실 시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above has been described with reference to the embodiments, these are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains should not be exemplified above unless they depart from the essential characteristics of the present embodiments. It will be understood that various modifications and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.
도 1 내지 도 7은 실시예에 따른 플래시 메모리 소자의 공정 단면도이다.1 to 7 are process cross-sectional views of a flash memory device according to an embodiment.
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