KR100910554B1 - A thin film transistor array panel and a liquid crystal display including the panel - Google Patents

A thin film transistor array panel and a liquid crystal display including the panel Download PDF

Info

Publication number
KR100910554B1
KR100910554B1 KR1020020040856A KR20020040856A KR100910554B1 KR 100910554 B1 KR100910554 B1 KR 100910554B1 KR 1020020040856 A KR1020020040856 A KR 1020020040856A KR 20020040856 A KR20020040856 A KR 20020040856A KR 100910554 B1 KR100910554 B1 KR 100910554B1
Authority
KR
South Korea
Prior art keywords
electrode
pixel
thin film
film transistor
liquid crystal
Prior art date
Application number
KR1020020040856A
Other languages
Korean (ko)
Other versions
KR20040006554A (en
Inventor
박운용
백승수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020040856A priority Critical patent/KR100910554B1/en
Publication of KR20040006554A publication Critical patent/KR20040006554A/en
Application granted granted Critical
Publication of KR100910554B1 publication Critical patent/KR100910554B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/121—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode common or background
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Liquid Crystal (AREA)

Abstract

절연 기판 위에 가로 방향으로 게이트선이 형성되어 있고, 게이트선과 나란한 유지 용량선이 형성되어 있다. 게이트 절연막이 이들을 덮고 있고, 게이트 절연막 위에는 박막 트랜지스터를 이루는 반도체층 및 세로 방향으로 뻗어 있는 데이터선과 결합 전극이 형성되어 있다. 반도체층 위에는 데이터선과 연결되어 있는 소스 전극과 이에 대향하는 제1 및 제2 드레인 전극이 형성되어 있다. 데이터선 등의 위에는 보호막이 형성되어 있고, 보호막 위에는 제1 드레인 전극과 연결되어 있는 제1 화소 전극, 제2 드레인 전극과 연결되어 있는 제2 화소 전극이 형성되어 있고, 제2 화소 전극은 결합 전극과도 연결되어 있다. 제1 화소 전극은 이웃하는 화소의 제2 화소 전극과 연결되어 있는 결합 전극과 중첩되어 있다. 이상과 같이, 박막 트랜지스터와 화소 전극을 1개의 화소 영역당 2개씩 형성하고, 결합 전극을 사용하여 이웃하는 화소 영역의 두 화소 전극을 용량성으로 결합해 놓음으로써 액정 표시 장치를 하측에서 바라볼 때 계조 반전이 나타나는 것을 방지할 수 있다. The gate line is formed in the horizontal direction on the insulating substrate, and the storage capacitor line parallel to the gate line is formed. The gate insulating film covers them, and on the gate insulating film, a semiconductor layer constituting the thin film transistor, a data line extending in the longitudinal direction, and a coupling electrode are formed. A source electrode connected to the data line and first and second drain electrodes facing the data layer are formed on the semiconductor layer. A passivation layer is formed on the data line and the like. A first pixel electrode connected to the first drain electrode and a second pixel electrode connected to the second drain electrode are formed on the passivation layer, and the second pixel electrode is a coupling electrode. It is also connected to. The first pixel electrode overlaps the coupling electrode connected to the second pixel electrode of the neighboring pixel. As described above, when the liquid crystal display is viewed from below by forming two thin film transistors and two pixel electrodes per pixel area, and capacitively coupling two pixel electrodes of neighboring pixel areas using a coupling electrode. The gray level reversal can be prevented from appearing.

액정표시장치, 시인성, 유지용량, 용량성결합LCD, visibility, holding capacity, capacitive coupling

Description

박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치{a thin film transistor array panel and a liquid crystal display including the panel}A thin film transistor array panel and a liquid crystal display including the panel}

도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 배치도이고,1 is a layout view of a thin film transistor array substrate for a liquid crystal display according to an exemplary embodiment of the present invention.

도 2와 도 3은 각각 도 1의 II-II'선과 III-III'선에 대한 단면도이고,2 and 3 are cross-sectional views taken along line II-II 'and line III-III' of FIG. 1, respectively.

도 4는 도 1의 박막 트랜지스터 어레이 기판을 적용한 액정 표시 장치의 등가 회로도이고,FIG. 4 is an equivalent circuit diagram of a liquid crystal display device to which the thin film transistor array substrate of FIG. 1 is applied.

도 5a 내지 도 5c는 각각 정면, 하측 40도 및 하측 60도에서 바라볼 때의 VT곡선으로서 상수 T의 변화에 따른 VT 곡선의 변화를 나타내는 그래프이고,5A to 5C are graphs showing the change of the VT curve according to the change of the constant T as the VT curve when viewed from the front, the lower 40 degrees, and the lower 60 degrees, respectively.

도 6a 내지 도 6e는 각각 T=1, T=0.9, T=0.8, T=0.7, T=0.65일 때의 감마 곡선으로서 시야각에 따른 감마 곡선의 변화를 나타내는 그래프이고,6A to 6E are graphs showing changes in gamma curves according to viewing angles as gamma curves when T = 1, T = 0.9, T = 0.8, T = 0.7, and T = 0.65, respectively.

도 7a 내지 도 7d는 T=0.7로 고정하고 a 화소 전극과 b 화소 전극의 면적 비를 각각 0.9:0.1, 0.8:0.2, 0.7:0.3 및 0.3:0.7로 했을 때의 감마 곡선으로서 시야각에 따른 감마 곡선의 변화를 나타내는 그래프이다.7A to 7D show gamma curves according to viewing angles as gamma curves when T = 0.7 is fixed and area ratios of a pixel electrode and b pixel electrode are 0.9: 0.1, 0.8: 0.2, 0.7: 0.3, and 0.3: 0.7, respectively. It is a graph showing the change of curve.

본 발명은 박막 트랜지스터 기판 및 이를 포함하는 액정 표시 장치에 관한 것이다.The present invention relates to a thin film transistor substrate and a liquid crystal display including the same.

액정 표시 장치는 일반적으로 공통 전극과 컬러 필터(color filter) 등이 형성되어 있는 상부 기판과 박막 트랜지스터와 화소 전극 등이 형성되어 있는 하부 기판 사이에 액정 물질을 주입해 놓고 화소 전극과 공통 전극에 서로 다른 전위를 인가함으로써 전계를 형성하여 액정 분자들의 배열을 변경시키고, 이를 통해 빛의 투과율을 조절함으로써 화상을 표현하는 장치이다.In general, a liquid crystal display device injects a liquid crystal material between an upper substrate on which a common electrode, a color filter, and the like are formed, and a lower substrate on which a thin film transistor and a pixel electrode are formed. By applying a different potential to form an electric field to change the arrangement of the liquid crystal molecules, and through this to control the light transmittance is a device that represents the image.

그런데 액정 표시 장치는 시야각이 좁은 것이 중요한 단점이다. 이러한 단점을 극복하고자 시야각을 넓히기 위한 다양한 방안이 개발되고 있는데, 그 중에서도 액정 분자를 상하 기판에 대하여 수직으로 배향하고 화소 전극과 그 대향 전극인 공통 전극에 일정한 개구 패턴을 형성하거나 돌기를 형성하는 방법이 유력시되고 있다. However, it is an important disadvantage that the liquid crystal display device has a narrow viewing angle. In order to overcome these disadvantages, various methods for widening the viewing angle have been developed. Among them, liquid crystal molecules are oriented vertically with respect to the upper and lower substrates, and a method of forming a constant opening pattern or forming protrusions on the pixel electrode and the common electrode opposite thereto is performed. This is becoming potent.

개구 패턴을 형성하는 방법으로는 화소 전극과 공통 전극에 각각 개구 패턴을 형성하여 이들 개구 패턴으로 인하여 형성되는 프린지 필드(fringe field)를 이용하여 액정 분자들이 눕는 방향을 조절함으로써 시야각을 넓히는 방법이 있다. As a method of forming the opening pattern, an opening pattern is formed in each of the pixel electrode and the common electrode, and the viewing angle is widened by adjusting the direction in which the liquid crystal molecules lie down using a fringe field formed by the opening patterns. .

돌기를 형성하는 방법은 상하 기판 위에 형성되어 있는 화소 전극과 공통 전극 위에 각각 돌기를 형성해 둠으로써 돌기에 의하여 왜곡되는 전기장을 이용하여 액정 분자의 눕는 방향을 조절하는 방식이다.The method of forming the protrusions is a method of controlling the lying direction of the liquid crystal molecules by using the electric field distorted by the protrusions by forming protrusions on the pixel electrode and the common electrode formed on the upper and lower substrates, respectively.

또 다른 방법으로는, 하부 기판 위에 형성되어 있는 화소 전극에는 개구 패턴을 형성하고 상부 기판에 형성되어 있는 공통 전극 위에는 돌기를 형성하여 개구 패턴과 돌기에 의하여 형성되는 프린지 필드를 이용하여 액정의 눕는 방향을 조절함으로써 도메인을 형성하는 방식이 있다.In another method, an opening pattern is formed on the pixel electrode formed on the lower substrate, and a protrusion is formed on the common electrode formed on the upper substrate, so that the liquid crystal lies down using the fringe field formed by the opening pattern and the protrusion. There is a way to form a domain by controlling.

이러한 다중 도메인 액정 표시 장치는 1:10의 대비비를 기준으로 하는 대비비 기준 시야각이나 계조간의 휘도 반전의 한계 각도로 정의되는 계조 반전 기준 시야각은 좌우 방향 80°이상으로 매우 우수하다. 그러나 상하 방향에서는 계조 반전(계조 전압을 올림에 따라 증가해야할 휘도가 오히려 감소하는 현상) 문제가 여전히 남아있고, 특히 하측의 계조 반전은 매우 심각한 문제이다.In such a multi-domain liquid crystal display, a gray scale inversion reference viewing angle defined as a contrast ratio reference viewing angle based on a contrast ratio of 1:10 or a limit angle of luminance inversion between gray scales is very excellent in a horizontal direction of 80 ° or more. However, in the up and down direction, there remains a problem of gray level inversion (a phenomenon in which the brightness to be increased as the gray voltage is increased). In particular, the gray level inversion of the lower side is a very serious problem.

한편, 액정 표시 장치는 화소 전극에 전달된 전압을 일정한 시간 동안 유지하기 위해 유지 용량을 충분히 확보해야 하는데, 이를 위하여 화소 전극과 중첩하는 넓은 면적으로 유진 전극을 형성해야 하는데, 이러한 유지 전극을 화소의 개구율을 감소시키는 원인이 된다.On the other hand, the liquid crystal display must secure a sufficient storage capacity to maintain the voltage transmitted to the pixel electrode for a predetermined time, for this purpose, to form a eugeneous electrode with a large area overlapping the pixel electrode, the sustain electrode This causes a decrease in the aperture ratio.

본 발명이 이루고자 하는 기술적 과제는 계조 반전을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a thin film transistor array substrate capable of preventing gray level inversion and a liquid crystal display including the same.

본 발명이 이루고자 하는 다른 기술적 과제는 유지 용량을 확보하는 동시에 개구율을 확보할 수 있는 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치를 제공하는 것이다.Another object of the present invention is to provide a thin film transistor array substrate and a liquid crystal display including the same, which can secure an aperture ratio while maintaining a storage capacitance.

이러한 과제를 해결하기 위하여 하나의 화소를 두 개의 박막 트랜지스터와 두 개의 화소 전극을 가지는 두 소 화소로 분할하고, 이웃하는 화소의 화소 전극 사이에 용량성 결합을 형성한다. 이때, 유지 용량을 충분히 확보하기 위해 용량성 결합을 위한 도전체 패턴은 이웃하는 화소의 유진 전극과 중첩하도록 배치하여 한다.To solve this problem, one pixel is divided into two small pixels having two thin film transistors and two pixel electrodes, and a capacitive coupling is formed between pixel electrodes of neighboring pixels. In this case, the conductor pattern for capacitive coupling is disposed so as to overlap the eugeneous electrodes of neighboring pixels in order to sufficiently secure the storage capacitance.

더욱 상세하게, 본 발명에 따른 박막 트랜지스터 어레이이 기판에는, 절연 기판 위에 제1 방향으로 제1 신호선이 형성되어 있고, 제2 방향으로 제1 신호선과 절연되어 교차하고 있는 제2 신호선이 형성되어 있다. 제1 신호선과 제2 신호선이 교차하는 부분에는 제1 신호선 및 제2 신호선에 연결되어 있는 제1 박막 트랜지스터와 제2 박막 트랜지스터가 형성되어 있고, 제1 박막 트랜지스터 및 제2 박막 트랜지스터에는 제1 화소 전극과 제2 화소 전극이 각각 형성되어 있다. 각각의 화소에는 제1 또는 제2 화소 전극과 중첩하여 유지 용량을 형성하는 유지 전극이 형성되어 있으며, 제1 또는 제2 화소 전극과 전기적으로 연결되어 있으며 이웃하는 화소의 제1 또는 제2 화소 전극과 중첩하여 결합 용량을 형성하고, 이웃하는 화소의 유지 전극과 중첩되어 있는 결합 용량용 도전체 패턴이 형성되어 있다.More specifically, in the thin film transistor array according to the present invention, a first signal line is formed on the insulating substrate in the first direction, and a second signal line insulated from and intersects the first signal line in the second direction is formed. A first thin film transistor and a second thin film transistor connected to the first signal line and the second signal line are formed at a portion where the first signal line and the second signal line intersect, and the first pixel is formed on the first thin film transistor and the second thin film transistor. The electrode and the second pixel electrode are formed, respectively. Each pixel includes a sustain electrode that overlaps the first or second pixel electrode to form a storage capacitor, and is electrically connected to the first or second pixel electrode, and has a first or second pixel electrode of a neighboring pixel. The coupling capacitor is formed so as to overlap with each other, and the conductive capacitor pattern for overlapping with the storage electrodes of neighboring pixels is formed.

또한, 본 발명에 따른 액정 표시 장치는 이러한 박막 트랜지스터 기판과 박막 트랜지스터 기판과 대향하며 공통 전극이 형성되어 있는 공통 전극 기판과 박막 트랜지스터 기판과 공통 전극 기판 사이에 주입되어 있는 액정 물질을 포함한다. 이때, 액정 물질은 TN(twisted nematic) 모드인 것이 바람직하다.In addition, the liquid crystal display according to the present invention includes a common electrode substrate facing the thin film transistor substrate and the thin film transistor substrate, and a liquid crystal material injected between the thin film transistor substrate and the common electrode substrate. In this case, the liquid crystal material is preferably in a twisted nematic (TN) mode.

또한, 본 발명에 따른 다른 박막 트랜지스터 기판에는, 절연 기판 위에 가로 방향으로 뻗어 있는 게이트선과 게이트선에 연결되어 있는 게이트 전극을 포함하는 게이트 배선이 형성되어 있고, 가로 방향으로 뻗어 있는 유지 전극선과 이와 연결 되어 있는 유지 전극을 포함하는 유지 배선이 형성되어 있다. 게이트 배선 및 유지 배선을 덮는 게이트 절연막 상부에는 반도체층이 형성되어 있으며, 세로 방향으로 뻗어 있는 데이터선, 데이터선과 연결되어 있으며 반도체층 위에까지 연장되어 있는 소스 전극, 반도체층 위에서 소스 전극과 대향하고 있는 제1 및 제2 드레인 전극을 포함하는 데이터 배선이 형성되어 있다. 게이트선과 데이터선의 교차에 의하여 정의되는 영역 내에는 이웃하는 화소의 유지 전극과 중첩되어 있는 결합 용량용 도전체 패턴이 형성되어 있으며, 데이터 배선 및 결합 용량용 도전체 패턴 위에는 보호막이 형성되어 있는데, 보호막은 제1 및 제2 드레인 전극의 일부를 각각 노출시키는 제1 및 제2 접촉구와 결합 용량용 도전체 패턴의 일부를 노출시키는 제3 접촉구를 가진다. 보호막 위에는 제1 접촉구를 통하여 제1 드레인 전극과 연결되며, 이웃하는 화소의 결합 용량용 도전체 패턴과 중첩하는 제1 화소 전극과 제2 접촉구를 통하여 제2 드레인 전극과 연결되고 제3 접촉구를 통하여 결합 용량용 도전체 패턴과 연결되는 제2 화소 전극이 형성되어 있다.In another thin film transistor substrate according to the present invention, a gate wiring including a gate line extending in a horizontal direction and a gate electrode connected to the gate line is formed on an insulating substrate, and the storage electrode line extending in the horizontal direction and connected thereto. A sustain wiring including the sustain electrode is formed. A semiconductor layer is formed on the gate insulating layer covering the gate wiring and the sustain wiring, and a data line extending in the vertical direction, a source electrode connected to the data line and extending up on the semiconductor layer, and facing the source electrode on the semiconductor layer. Data wirings including first and second drain electrodes are formed. In the region defined by the intersection of the gate line and the data line, a conductive capacitance conductor pattern overlapping the storage electrodes of neighboring pixels is formed, and a protective film is formed on the data interconnection and the conductive capacitance conductor pattern. Has a first contact hole for exposing a part of the first and second drain electrodes, and a third contact hole for exposing a part of the conductor pattern for the coupling capacitance. The passivation layer is connected to the first drain electrode through the first contact hole, and is connected to the second drain electrode through the first pixel electrode and the second contact hole overlapping the conductive pattern for the coupling capacitance of the neighboring pixel. A second pixel electrode connected to the conductive capacitance conductor pattern is formed through the sphere.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION Embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle. On the contrary, when a part is "just above" another part, there is no other part in the middle.

이제 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판 및 이를 포함하는 액정 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.A thin film transistor array substrate and a liquid crystal display including the same according to an exemplary embodiment of the present invention will now be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 배치도이고, 도 2 및 도 3은 도 1에서 II-II'선 및 III-III' 선을 따라 잘라 도시한 단면도이다.1 is a layout view of a thin film transistor array substrate for a liquid crystal display according to an exemplary embodiment of the present invention, and FIGS. 2 and 3 are cross-sectional views taken along lines II-II 'and III-III' of FIG. 1.

절연 기판(110) 위에 저저항을 가지는 은 또는 은 합금 또는 알루미늄 또는 알루미늄 합금으로 이루어진 단일막 또는 이를 포함하는 다층막으로 이루어져 있는 게이트 배선과 유지 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 게이트선(121), 게이트선(121)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 패드(125) 및 게이트선(121)으로부터 상하로 돌출되어 있는 박막 트랜지스터의 게이트 전극(123)을 포함한다. 유지 배선은 게이트선(121)과 나란하며 게이트선(121)의 상하에 각각 형성되어 있는 유지 전극선(131, 132)과 유지 전극선(131)으로부터 연장되어 있는 유지 전극(133)을 포함한다.On the insulating substrate 110, a gate wiring and a sustain wiring formed of a single film made of silver or a silver alloy having a low resistance, or an aluminum or aluminum alloy or a multilayer film including the same are formed. The gate line is connected to the gate line 121 and the gate line 121 which extend in the horizontal direction, and is vertically moved from the gate pad 125 and the gate line 121 to receive the gate signal from the outside and transfer the gate signal to the gate line. It includes a gate electrode 123 of the thin film transistor protruding. The storage wiring includes the storage electrode lines 131 and 132 which are parallel to the gate line 121 and formed above and below the gate line 121, and the storage electrode 133 extending from the storage electrode line 131.

기판(110) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 게이트 배선(121, 125, 123) 및 유지 배선(131, 132, 133)을 덮고 있다. On the substrate 110, a gate insulating layer 140 made of silicon nitride (SiN x ) covers the gate lines 121, 125, and 123 and the storage lines 131, 132, and 133.

게이트 전극(125)의 게이트 절연막(140) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(150)이 형성되어 있으며, 반도체층(150)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항 접촉층(163, 1651, 1652)이 각각 형성되어 있다.A semiconductor layer 150 made of a semiconductor such as amorphous silicon is formed on the gate insulating layer 140 of the gate electrode 125, and n + is heavily doped with silicide or n-type impurities on the semiconductor layer 150. Resistive contact layers 163, 1651, and 1652 made of a material such as hydrogenated amorphous silicon are formed, respectively.

저항 접촉층(163, 1651, 1652) 또는 게이트 절연막(140) 위에는 알루미늄 또는 은과 같은 저저항의 도전 물질을 포함하는 도전막을 포함하는 데이터 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 게이트선(121)과 교차하여 화소 영역을 정의하는 데이터선(171), 데이터선(171)에 연결되어 저항 접촉층(163)의 상부까지 연장되어 있는 소스 전극(173), 데이터선(171)의 한쪽 끝에 연결되어 있으며 외부로부터의 화상 신호를 인가받는 데이터 패드(179), 소스 전극(173)과 분리되어 있으며 게이트 전극(123)에 대하여 소스 전극(173)의 반대쪽 상하의 저항 접촉층(1651, 1652) 상부에 각각 형성되어 있는 드레인 전극(1751, 1752)을 포함한다. 또한, 데이터 배선은 유지 용량을 향상시키기 위해 이웃하는 화소의 유지 전극(133)과 중첩되어 있으며, 이후에 형성되는 화소 전극(192)과 전기적으로 연결되어 있는 결합 용량용 도전체 패턴(177)을 포함할 수 있다. 여기에서, 저항성 접촉층(163, 1651, 1652)은 반도체층(150)과 데이터 배선(171, 173, 1751, 1752)이 중첩하는 부분에만 형성되어 있다. On the ohmic contacts 163, 1651, and 1652 or the gate insulating layer 140, a data line including a conductive film including a low resistance conductive material such as aluminum or silver is formed. The data line is formed in a vertical direction and intersects the gate line 121 to define a pixel region, and a source electrode connected to the data line 171 and the data line 171 and extending to an upper portion of the ohmic contact layer 163. 173, the data pad 179 connected to one end of the data line 171 and separated from the source electrode 173 and receiving the image signal from the outside, and the source electrode 173 with respect to the gate electrode 123. Drain electrodes 1751 and 1752 formed on upper and lower resistive contact layers 1651 and 1652, respectively. In addition, the data line overlaps the storage electrode 133 of the neighboring pixel in order to improve the storage capacitance, and the conductive capacitance conductor pattern 177 electrically connected to the pixel electrode 192 formed later. It may include. In this case, the ohmic contacts 163, 1651, and 1652 are formed only at the portion where the semiconductor layer 150 and the data lines 171, 173, 1751, and 1752 overlap each other.

데이터 배선(171, 173, 175, 179) 및 이들이 가리지 않는 반도체층(150) 상부에는 질화 규소 또는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질 또는 PECVD(plasma enhanced chemical vapor deposition) 방법으로 적층되어 있으며 a- Si:C:O 막 또는 a-Si:O:F을 포함하는 저유전율 CVD 등으로 이루어진 보호막(180)이 형성되어 있다. 여기서, 게이트 패드(125) 및 데이터 패드(179)가 위치하는 패드부에서 유기 절연 물질은 완전히 제거하는 것이 바람직한데, 이러한 구조는 패드부에 게이트 패드(125) 및 데이터 패드(179)의 상부에 주사 신호 및 영상 신호를 각각 전달하기 위해 박막 트랜지스터 기판의 상부에 게이트 구동 집적 회로 및 데이터 구동 집적 회로를 직접 실장하는 COG(chip on glass) 방식의 액정 표시 장치에 적용할 때 특히 유리하다. The data wirings 171, 173, 175, and 179 and the semiconductor layer 150 that do not cover the semiconductor wires 150 are stacked by silicon nitride or an organic material having excellent planarization characteristics and a photosensitive or plasma enhanced chemical vapor deposition (PECVD) method. -A protective film 180 made of a low dielectric constant CVD or the like containing a Si: C: O film or a-Si: O: F is formed. Here, it is preferable to completely remove the organic insulating material from the pad portion where the gate pad 125 and the data pad 179 are positioned. This structure is formed on the pad portion on the gate pad 125 and the data pad 179. The present invention is particularly advantageous when applied to a COG (chip on glass) type liquid crystal display device in which a gate driving integrated circuit and a data driving integrated circuit are directly mounted on the thin film transistor substrate so as to transfer scan signals and image signals, respectively.

보호막(180)에는 드레인 전극(1751, 1752), 결합 용량용 도전체 패턴(177) 및 데이터 패드(179)를 각각 드러내는 접촉 구멍(1851, 1852, 187, 189)이 형성되어 있으며, 게이트 절연막(140)과 함께 게이트 패드(125)를 드러내는 접촉 구멍(182)이 형성되어 있다. In the passivation layer 180, contact holes 1851, 1852, 187, and 189 exposing the drain electrodes 1751 and 1752, the conductive capacitor pattern 177, and the data pad 179 are formed, respectively. A contact hole 182 is formed to expose the gate pad 125 together with the 140.

보호막(180) 상부에는 접촉 구멍(1851, 1852)을 통하여 드레인 전극(1751, 1752)과 전기적으로 각각 연결되어 있으며 게이트선(121)을 중심으로 상하로 분리되어 있는 두 소 화소 영역에 각각 위치하며, 투명한 도전 물질인 IZO(indium zinc oxide) 또는 ITO(indium tin oxide) 등으로 이루어진 화소 전극(191, 192)이 형성되어 있다. 이때, 화소 전극(192)은 보호막(180)의 접촉 구멍(187)을 통하여 결합 용량용 도전체 패턴(177)과 연결되어 있다. 또한, 보호막(180) 위에는 접촉 구멍(182, 189)을 통하여 각각 게이트 패드(125) 및 데이터 패드(179)와 연결되어 있는 보조 게이트 패드(92) 및 보조 데이터 패드(97)가 형성되어 있다. 여기서, 보조 게이트 및 데이터 패드(92, 97)는 게이트 및 데이터 패드(125, 179)를 보호하 기 위한 것이며, 필수적인 것은 아니다.The upper portion of the passivation layer 180 is electrically connected to the drain electrodes 1551 and 1752 through contact holes 1851 and 1852, respectively, and is disposed in two small pixel regions that are vertically separated from the gate line 121. The pixel electrodes 191 and 192 made of indium zinc oxide (IZO) or indium tin oxide (ITO), which are transparent conductive materials, are formed. In this case, the pixel electrode 192 is connected to the conductive capacitor pattern 177 through the contact hole 187 of the passivation layer 180. In addition, an auxiliary gate pad 92 and an auxiliary data pad 97 connected to the gate pad 125 and the data pad 179 are formed on the passivation layer 180 through the contact holes 182 and 189, respectively. Here, the auxiliary gate and data pads 92 and 97 are for protecting the gate and data pads 125 and 179, but are not essential.

유지 배선(131, 132, 133)에는 화소 전극(191, 192)과 대향하는 공통 전극의 전위가 인가되는 것이 보통이다.The potential of the common electrode facing the pixel electrodes 191 and 192 is usually applied to the sustain wirings 131, 132, and 133.

여기서는, 결합 용량용 도전체 패턴(177)을 하부의 소 화소 영역에 배치하였지만, 상부 소 화소 영역의 화소 전극(191)과 연결되도록 배치하고 이웃하는 화소의 하부 소 화소 영역의 화소 전극(192)과 중첩하는 동시에 이와 중첩하는 유지 전극(132)과 중첩되도록 배치할 수도 있다.In this case, the conductive capacitor pattern 177 is disposed in the lower small pixel region, but is arranged to be connected to the pixel electrode 191 of the upper small pixel region and the pixel electrode 192 of the lower small pixel region of the neighboring pixel. And overlap with the storage electrode 132 overlapping the same.

이러한 박막 트랜지스터 기판을 사용하는 액정 표시 장치는 다음과 같은 구조를 가진다.The liquid crystal display using the thin film transistor substrate has the following structure.

이러한 박막 트랜지스터 기판에 대향하여 공통 전극 기판이 소정의 간격을 두고 배치되어 있고, 박막 트랜지스터 기판과 공통 전극 기판 사이에는 액정 물질이 주입되어 있다. 이 때, 액정 물질은 TN 모드 액정으로 기판에 거의 평행하게 배열되어 있는 액정 분자가 하부 기판에서 상부 기판에 이르기까지 비틀림 배향되어 있을 수 있으며, VA(vertical aligned) 모드 액정으로 음의 유전율 이방성을 가지며 기판에 거의 수직하게 배향되어 있는 액정 분자가 전압이 충분히 인가되는 경우에 두 기판의 중심면에 이루기까지 기판에 거의 수직하게 배열할 수 있다. 또, 공통 전극 기판에는 박막 트랜지스터 기판의 화소 전극과의 사이에서 액정 용량을 형성하는 공통 전극이 형성되어 있다. 이외에도 공통 전극 기판 위에는 WV 필름 등의 보상 필름이 부착될 수 있으며, 두 편광판이 박막 트랜지스터 기판과 공통 전극 기판 바깥쪽으로 배치되어 있다. The common electrode substrate is disposed at a predetermined interval to face the thin film transistor substrate, and a liquid crystal material is injected between the thin film transistor substrate and the common electrode substrate. In this case, the liquid crystal material may be torsionally aligned from the lower substrate to the upper substrate with the liquid crystal molecules arranged almost parallel to the substrate with the TN mode liquid crystal, and have negative dielectric anisotropy with the vertical aligned mode liquid crystal (VA). The liquid crystal molecules oriented almost perpendicular to the substrate may be arranged almost perpendicular to the substrate until the voltage is sufficiently applied to the center plane of the two substrates. The common electrode substrate is provided with a common electrode for forming a liquid crystal capacitor between the pixel electrodes of the thin film transistor substrate. In addition, a compensation film such as a WV film may be attached on the common electrode substrate, and two polarizing plates are disposed outside the thin film transistor substrate and the common electrode substrate.                     

이때, 도메인 분할 수단으로 개구부를 형성하는 PVA(patterned vertically aligned) 모드의 액정 표시 장치의 경우에, 화소 전극은 다수의 개구부를 가질 수 있으며 이와 대향하는 공통 전극 또한 다수의 개구부를 가질 수 있어, 화소 전극의 개구부와 공통 전극의 개구부는 화소 영역을 좌우 도메인과 상하 도메인으로 분할할 수 있다. In this case, in the case of a liquid crystal display of a patterned vertically aligned (PVA) mode in which openings are formed by domain dividing means, the pixel electrode may have a plurality of openings, and the common electrode opposite thereto may also have a plurality of openings. The opening of the electrode and the opening of the common electrode may divide the pixel area into left and right domains and top and bottom domains.

그러면, 이러한 본 발명의 실시예에 따른 액정 표시 장치에 대하여 등가 회로를 통하여 설명하기로 한다.Next, the liquid crystal display according to the exemplary embodiment of the present invention will be described through an equivalent circuit.

도 4는 도 1의 박막 트랜지스터 어레이 기판을 적용한 액정 표시 장치의 등가 회로도이다. 여기서, 등가 회로를 설명할 때 나타나는 도면 부호는 도 1 내지 도 3을 참조한다.4 is an equivalent circuit diagram of a liquid crystal display device to which the thin film transistor array substrate of FIG. 1 is applied. Here, reference numerals appearing when describing an equivalent circuit refer to FIGS. 1 to 3.

도 4에서 보는 바와 같이, 본 발명의 실시예에 따른 액정 표시 장치에서 각각의 단위 화소는 게이트선(121)을 중심으로 분할되어 있는 두 개의 소 화소[P(n)-a, P(n)-b]를 포함한다. 각각의 소 화소[P(n)-a, P(n)-b]는 게이트선(121)을 중심으로 상하로 배치되어 있으며, 동일한 게이트선(121) 및 데이터선(171)과 전기적으로 연결되어 있는 두 개의 박막 트랜지스터(TFT1, TFT2)에 의해 구동되며, 각각의 소 화소[P(n)-a, P(n)-b]는 상부 화소 전극(191)과 공통 전극 사이에서 형성되는 액정 용량(Clca), 하부 화소 전극(192)과 공통 전극 사이에서 형성되는 액정 용량(Clcb), 상부 유지 전극선(131)과 상부 화소 전극(191) 사이에서 형성되는 유지 용량(Csta), 하부 화소 전극(192)과 하부 유지 전극선(132) 사이에서 형성되는 유지 용량(Cstb)를 가진다. 또한, 각각의 단위 화소는 상부 화소 전극(191)과 결 합 용량용 도전체 패턴(177)을 통하여 상부 화소 전극(191)과 중첩하는 하부 화소 전극(192) 사이에서 형성되는 결합 용량(Cpp)과 하부 소 화소[P(n)-b]의 결합 용량용 도전체 패턴(177)과 이웃하는 상부 소 화소[P(n+1)-a}의 유지 전극(133) 사이에서 형성되는 보조 유지 용량(Csp)을 가진다.As shown in FIG. 4, in the liquid crystal display according to the exemplary embodiment of the present invention, each unit pixel is divided into two small pixels P (n) -a and P (n) centered on the gate line 121. -b]. Each of the small pixels P (n) -a and P (n) -b is vertically disposed around the gate line 121 and electrically connected to the same gate line 121 and the data line 171. Driven by two thin film transistors TFT1 and TFT2, each of the small pixels P (n) -a and P (n) -b is a liquid crystal formed between the upper pixel electrode 191 and the common electrode. The capacitor Clca, the liquid crystal capacitor Clcb formed between the lower pixel electrode 192 and the common electrode, the storage capacitor Csta and the lower pixel electrode formed between the upper storage electrode line 131 and the upper pixel electrode 191. And a storage capacitor Cstb formed between 192 and the lower storage electrode line 132. In addition, each unit pixel is a coupling capacitor Cpp formed between the upper pixel electrode 191 and the lower pixel electrode 192 overlapping the upper pixel electrode 191 through the coupling capacitor conductor 177. And the auxiliary sustain formed between the conductive capacitor pattern 177 for the coupling capacitor of the lower small pixel P (n) -b and the sustain electrode 133 of the adjacent upper small pixel P (n + 1) -a}. Has a capacity Csp.

이상과 같이, 박막 트랜지스터와 화소 전극을 1개의 화소 영역당 2개씩 형성하고, 결합 전극을 사용하여 이웃하는 화소 영역의 두 화소 전극을 용량성으로 결합해 놓으면 액정 표시 장치를 하측에서 바라볼 때 계조 반전이 나타나는 것을 방지할 수 있다. As described above, two thin film transistors and two pixel electrodes are formed per pixel area, and two pixel electrodes of neighboring pixel areas are capacitively coupled by using a coupling electrode, so that the gray scale when the liquid crystal display is viewed from below. The inversion can be prevented from appearing.

그러면, 본 발명을 적용하면 하측 계조 반전이 제거되는 이유를 더욱 상세하게 설명한다. 여기서, 보조 유지 용량(Csp)은 단위 화소에 대한 유지 용량의 크기에만 작용하기 때문에 다음에 계조 반전이 제거되는 이유를 설명하기 위해 제시되는 수학식에서는 생략하기로 한다. Then, the reason why the lower gray level inversion is eliminated will be explained in more detail by applying the present invention. Here, since the auxiliary storage capacitor Csp acts only on the size of the storage capacitor for the unit pixel, it will be omitted in the following equation to explain why the gray scale inversion is eliminated.

먼저, 도 4를 참고로 하여, 하나의 화소 영역 내에 배치되어 있는 두 화소[P(n)-a, P(n)-b]의 전위{V[P(n)-a], V[P(n)-b)]} 관계를 도출한다.First, referring to FIG. 4, the potentials {V [P (n) -a] and V [P of two pixels P (n) -a and P (n) -b] disposed in one pixel area. (n) -b)]}.

하나의 데이터선(171)을 기준으로 볼 때, n 번째 게이트선(121)이 온(on)되면 두 개의 박막 트랜지스터(TFT) 채널이 온되고 이를 통하여 제1 및 제2 화소 전극[P(n)-a, P(n)-b]에 전압이 인가된다. 그런데 P(n)-b는 P(n+1)-a와 용량성으로 결합되어 있어서 P(n+1)-a가 온될 때 P(n)-b가 영향을 받는다. 따라서 P(n)-a,와 P(n)-b의 전압은 다음과 같이 주어진다.Based on one data line 171, when the n-th gate line 121 is turned on, two thin film transistor (TFT) channels are turned on and thereby the first and second pixel electrodes P (n). ) -a, P (n) -b] is applied. However, P (n) -b is capacitively coupled to P (n + 1) -a so that P (n) -b is affected when P (n + 1) -a is on. Therefore, the voltages of P (n) -a and P (n) -b are given by

V[P(n)-a]=Vd(n)V [P (n) -a] = Vd (n)

Figure 112002022329868-pat00001
Figure 112002022329868-pat00001

수학식 1 및 2에서 Vd(n)은 P(n) 화소를 구동하기 위하여 데이터선에 인가되는 전압을 의미하고, Vd(n+1)은 P(n+1)를 구동하기 위하여 인가된 데이터선 전압을 의미한다. 또, V'd(n+1)은 이전 프레임(frame)의 P(n+1) 화소에 인가되었던 전압을 의미한다. In Equations 1 and 2, Vd (n) denotes a voltage applied to a data line to drive a P (n) pixel, and Vd (n + 1) denotes a data applied to drive P (n + 1). Means line voltage. In addition, V'd (n + 1) means a voltage applied to the P (n + 1) pixel of the previous frame.

수학식 1 및 2에 나타낸 바와 같이, P(n)-b 화소에 인가되는 전압과 P(n)-a에 인가되는 전압은 서로 다르다. 특히, 점 반전 구동 또는 선 반전 구동을 하고, 다음 화소 행이 이전 화소 행과 동일한 계조를 표시하는 경우(실제로 대부분의 화소가 이러한 경우에 해당하는 시간이 많다.)에는 Vd(n)=-Vd(n+1), Vd(n)=-V'd(n)(공통 전극 전압은 접지 전압으로 가정함)이므로 수학식 2는 다음과 같이 정리할 수 있다.As shown in Equations 1 and 2, the voltage applied to the P (n) -b pixel and the voltage applied to the P (n) -a are different from each other. In particular, when dot inversion driving or line inversion driving is performed, and the next pixel row displays the same gray scale as the previous pixel row (actually, most of the pixels have a lot of time in this case), Vd (n) =-Vd Since (n + 1) and Vd (n) =-V'd (n) (assuming that the common electrode voltage is a ground voltage), Equation 2 can be summarized as follows.

Figure 112002022329868-pat00002
Figure 112002022329868-pat00002

Figure 112002022329868-pat00003
Figure 112002022329868-pat00003

수학식 3에 의하면, P(n)-b에는 P(n)-a보다 낮은 전압이 인가된다. 즉, 하나의 화소에는 서로 다른 두 계조 전압이 전달되며, 결국 두 소 화소에 전달된 서 로 다른 계조 전압에 대한 휘도로 화상이 표시된다. 그러면, 하나의 단위 화소는 두 계조 전압에 대한 휘도를 통하여 화상이 표시되기 때문에 계조 전압의 변화에 따라 휘도가 급격하게 증가하거나 감소하는 것을 방지할 수 있으며, 이를 통하여 특히 계조 전압의 변화에 대하여 휘도가 급격히 증가하거나 감소하는 하측 시야각에서 계조 반전이 발생하는 것을 방지할 수 있다. According to Equation 3, a voltage lower than P (n) -a is applied to P (n) -b. That is, two different gray voltages are transmitted to one pixel, and thus, an image is displayed at luminance with respect to different gray voltages transmitted to the two small pixels. Then, since one unit pixel displays an image through luminance of two gray voltages, it is possible to prevent a sudden increase or decrease of luminance due to a change in gray voltage, and in particular, to a change in gray voltage. It can be prevented that the gray scale reversal occurs at the lower viewing angle at which is rapidly increased or decreased.

다음은 더욱 상세하게 두 화소에 서로 다른 전압이 인가될 때, 시야각 측면에서 어떤 현상이 발생하는지를 살펴본다.The following describes in more detail what happens in view angle when different voltages are applied to the two pixels.

도 5a 내지 도 5c는 각각 정면, 하측 40도 및 하측 60도에서 바라볼 때의 P(n)-b 화소의 VT곡선으로서 상수 T의 변화에 따른 VT 곡선의 변화를 시뮬레이션한 그래프이다.5A to 5C are graphs of VT curves of P (n) -b pixels when viewed from the front, lower 40 degrees, and lower 60 degrees, respectively, and simulated changes in the VT curve according to the change of the constant T. FIG.

도 5a 내지 도 5c에서 화살표의 방향은 T값의 감소를 나타낸다. 그래프의 각 곡선은 T값이 1, 0.95, 0.90,..., 0.65인 경우의 TV 곡선이다. 이들 그래프를 보면 T값이 감소함에 따라 P(n)-b 화소의 VT 곡선은 높은 전압 쪽으로 이동한다.The direction of the arrow in FIGS. 5A-5C indicates a decrease in the T value. Each curve in the graph is a TV curve when the T values are 1, 0.95, 0.90, ..., 0.65. Looking at these graphs, as the T value decreases, the VT curve of the P (n) -b pixel shifts toward higher voltages.

그러면 P(n)-a와 P(n)-b 화소를 합하였을 때 어떤 감마 곡선이 나오는지 시뮬레이션한다. Then, we simulate what gamma curve is generated when the P (n) -a and P (n) -b pixels are summed.

도 6a 내지 도 6e는 각각 T=1, T=0.9, T=0.8, T=0.7, T=0.65일 때의 감마 곡선으로서 시야각에 따른 감마 곡선의 변화를 나타내는 그래프이다.6A to 6E are graphs showing changes in gamma curves according to viewing angles as gamma curves when T = 1, T = 0.9, T = 0.8, T = 0.7, and T = 0.65, respectively.

T=1일 때는 하측 60도에서 계조 반전이 뚜렷이 발생하고, T가 점점 작아짐에 따라 계조 반전이 점점 완화되고, T=0.7에 이르러서는 계조 반전이 사라진다. 즉, T값을 조절함으로써 계조 반전을 없앨 수 있는 것이다. 이 때, T가 0.7보다 더 작 은 0.65에 이르면 계조 반전이 나타날 조짐을 보이기 시작한다. 결국, T=0.7일 때가 계조 반전 제거에 가장 효율적이며, 0.5에서 0.9 사이이면 어느 정도의 효과를 나타내는 것으로 나타났다. When T = 1, gray level reversal occurs distinctly at the lower side 60 degrees, and gray level reversal gradually decreases as T decreases, and gray level reversal disappears when T = 0.7. That is, the gray level inversion can be eliminated by adjusting the T value. At this time, when T reaches 0.65, which is less than 0.7, it begins to show signs of gray scale inversion. As a result, when T = 0.7, it is most effective for removing the gray level inversion, and when it is 0.5 to 0.9, it is shown to have some effect.

T의 값은 수학식 3에 의하면 Cpp를 조정함으로써 조절되며, Cpp는, 도 1에서 결합 용량용 도전체 패턴(177)의 크기를 조정하거나 화소 전극(191)과의 중첩폭을 조정하는 등의 방법으로 조절할 수 있다. The value of T is adjusted by adjusting Cpp according to Equation 3, and Cpp is adjusted by adjusting the size of the coupling capacitor conductor 177 in FIG. 1, or adjusting the overlap width with the pixel electrode 191. It can be adjusted in a way.

그러면 P(n)-a 화소와 P(n)-b 화소의 면적비에 따른 감마 곡선의 변화를 살펴본다.Next, the change in the gamma curve according to the area ratio of the P (n) -a pixel and the P (n) -b pixel will be described.

도 7a 내지 도 7d는 T=0.7로 고정하고 P(n)-a의 화소 전극과 P(n)-b의 화소 전극의 면적 비를 각각 0.9:0.1, 0.8:0.2, 0.7:0.3 및 0.3:0.7로 했을 때의 감마 곡선으로서 시야각에 따른 감마 곡선의 변화를 나타내는 그래프이다.7A to 7D are fixed at T = 0.7, and the area ratios of the pixel electrodes of P (n) -a and the pixel electrodes of P (n) -b are 0.9: 0.1, 0.8: 0.2, 0.7: 0.3, and 0.3 :, respectively. It is a graph which shows the change of a gamma curve with a viewing angle as a gamma curve at 0.7.

a 화소와 b 화소의 면적비가 0.9:0.1인 경우에는 하측 60도에서 계조 반전이 나타난다. 그러나 a:b=0.8:0.2인 경우나 a:b=0.7:0.3인 경우에는 계조 반전이 거의 나타나지 않는다. 그런데 P(n)-b 화소의 면적이 더욱 커져 a:b=0.3:0.7이 되면 다시 계조 반전이 나타난다. 결국 P(n)-b 화소의 비율이 전체 화소 영역에서 20%에서 30% 정도일 때가 계조 반전 제거에 가장 효율적이고 10%에서 50%가 되면 어느 정도의 효과를 내는 것으로 나타났다.When the area ratio of the a pixel and the b pixel is 0.9: 0.1, gray level inversion is shown at the lower side 60 degrees. However, in the case of a: b = 0.8: 0.2 or a: b = 0.7: 0.3, gray level inversion is hardly seen. However, when the area of the P (n) -b pixel becomes larger and a: b = 0.3: 0.7, gray scale inversion occurs again. As a result, when the ratio of P (n) -b pixels is about 20% to 30% in the entire pixel area, it is most effective for removing grayscale inversion, and when it is 10% to 50%, it has some effect.

이렇게 단위 화소를 두 소 화소로 분할하고 서로 이웃하는 화소의 화소 전극을 결합 용량을 연결하는 것으로 계조 반전을 방지하는 구조로 적합하다. 이때, 이웃하는 화소 전극을 중첩시키기 위해서는 서로 이웃하는 두 화소의 화소 전극을 공통으로 중첩시키는 결합 용량용 전극을 서로 이웃하는 화소의 중앙에 배치해야하는데, 이러한 경우에는 개구율이 감소하게 된다. 또한, 화소를 두 소 화소로 분할하는 경우에는 각각의 화소가 가지는 총 용량이 감소하게 된다. 본 발명의 실시예에서는 이러한 문제점을 동시에 해결하기 위해 한 화소의 화소 전극(192)과 전기적으로 연결되어 있으며, 이와 이웃하는 다른 화소의 화소 전극(191)과 중첩하는 동시에 유지 전극(133)과 중첩하는 결합 용량용 도전체 패턴(177)을 취하고 있다. 이러한 구조에서는 결합 용량용 도전체 패턴(177)이 화소 전극(192)에 연결된 상태에서 이웃하는 화소 전극(191)과 중첩하여 좁은 중첩 면적으로도 결합 용량을 충분히 확보할 수 있는 동시에 유지 전극(133)과 게이트 절연막(140)만을 사이에 두고 중첩되어 있어 보조 유지 용량 또한 충분히 확보할 수 있어 화소의 총 용량을 증가시킬 수 있다. 따라서, 본 발명의 구조에서는 화소의 유지 용량과 결합 용량을 충분히 증가시키면서 화소의 개구율을 충분히 확보할 수 있다.By dividing the unit pixel into two small pixels and connecting the pixel electrodes of neighboring pixels to the coupling capacitor, it is suitable as a structure to prevent the gray scale inversion. In this case, in order to overlap the neighboring pixel electrodes, a coupling capacitor electrode that overlaps the pixel electrodes of two neighboring pixels in common should be disposed at the center of the neighboring pixels. In this case, the aperture ratio is reduced. In addition, when dividing a pixel into two small pixels, the total capacitance of each pixel is reduced. In an exemplary embodiment of the present invention, in order to solve the problem at the same time, the pixel electrode 192 is electrically connected to one pixel, and overlaps the pixel electrode 191 of another pixel adjacent thereto while simultaneously overlapping the storage electrode 133. A coupling capacitance conductor pattern 177 is taken. In this structure, the coupling capacitor conductor 177 is overlapped with the neighboring pixel electrode 191 while the coupling capacitor conductor 177 is connected to the pixel electrode 192 so that the coupling capacitance can be sufficiently secured even with a narrow overlapping area. ) And the gate insulating layer 140 interposed therebetween, so that the auxiliary storage capacitor can be sufficiently secured, thereby increasing the total capacitance of the pixel. Therefore, in the structure of the present invention, the aperture ratio of the pixel can be sufficiently secured while the retention capacitance and the coupling capacitance of the pixel are sufficiently increased.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

본 발명에서는 박막 트랜지스터와 화소 전극을 1개의 화소 영역당 2개씩 형성하고 이웃하는 화소 영역의 두 화소 전극을 용량성으로 결합할 때, 결합 용량성 도전체 패턴을 이웃하는 화소의 화소 전극과 중첩시키는 동시에 유지 전극과 중첩 해 놓음으로써 화소의 개구율을 확보하는 동시에 화소의 유지 용량을 충분히 증가시킬 수 있다.In the present invention, two thin film transistors and two pixel electrodes are formed per pixel area, and when the two pixel electrodes of the neighboring pixel area are capacitively coupled, the coupling capacitive conductor pattern overlaps the pixel electrode of the neighboring pixel. At the same time, by overlapping with the sustain electrode, the aperture ratio of the pixel can be ensured, and the storage capacitance of the pixel can be sufficiently increased.

Claims (7)

절연 기판,Insulation board, 상기 절연 기판 위에 제1 방향으로 형성되어 있는 제1 신호선 및 제2 신호선,First and second signal lines formed on the insulating substrate in a first direction; 상기 절연 기판 위에 제2 방향으로 형성되어 있으며 상기 제1 신호선과 절연되어 교차하고 있는 제3 신호선,A third signal line formed on the insulating substrate in a second direction and insulated from and intersecting the first signal line; 상기 제1 신호선 및 상기 제3 신호선에 연결되어 있는 제1 박막 트랜지스터,A first thin film transistor connected to the first signal line and the third signal line, 상기 제2 신호선 및 상기 제3 신호선에 연결되어 있는 제2 박막 트랜지스터,A second thin film transistor connected to the second signal line and the third signal line, 상기 제1 박막 트랜지스터에 연결되어 있는 제1 화소 전극,A first pixel electrode connected to the first thin film transistor, 상기 제2 박막 트랜지스터에 연결되어 있는 제2 화소 전극,A second pixel electrode connected to the second thin film transistor, 상기 제1 및 제2 화소 전극과 각각 중첩하여 유지 용량을 형성하는 제1 및 제2 유지 전극선,First and second storage electrode lines overlapping the first and second pixel electrodes to form a storage capacitor; 상기 제1 화소 전극과 접촉 구멍을 통해서 전기적으로 연결되며 상기 제2 화소 전극과 중첩하여 결합 용량을 형성하는 결합 용량용 도전체 패턴A conductive capacitance conductor pattern electrically connected to the first pixel electrode through a contact hole and overlapping the second pixel electrode to form a coupling capacitance. 을 포함하고,Including, 상기 제2 유지 전극선은 상기 결합 용량용 도전체 패턴과 중첩하는 유지 전극The second storage electrode line overlaps the storage electrode with the conductive capacitor pattern. 을 포함하는 박막 트랜지스터 어레이 기판.Thin film transistor array substrate comprising a. 제1항의 박막 트랜지스터 어레이 기판,The thin film transistor array substrate of claim 1, 상기 박막 트랜지스터 기판과 대향하는 공통 전극 기판,A common electrode substrate facing the thin film transistor substrate; 상기 공통 전극 기판 위에 형성되어 있는 공통 전극,A common electrode formed on the common electrode substrate, 상기 박막 트랜지스터 기판과 상기 공통 전극 기판 사이에 주입되어 있는 액정 물질A liquid crystal material injected between the thin film transistor substrate and the common electrode substrate 을 포함하는 액정 표시 장치. Liquid crystal display comprising a. 제2항에서,In claim 2, 상기 액정 물질은 TN(twisted nematic) 모드인 액정 표시 장치.And the liquid crystal material is twisted nematic (TN) mode. 제2항에서,In claim 2, 상기 액정 물질은 VA(vertical algned) 모드인 액정 표시 장치.And the liquid crystal material is a vertical algned (VA) mode. 제4항에서,In claim 4, 상기 제1 및 제2 화소 전극 또는 상기 공통 전극을 도메인 분할 수단으로 개구부를 가지는 액정 표시 장치.A liquid crystal display device having openings in the first and second pixel electrodes or the common electrode as domain dividing means. 절연 기판,Insulation board, 상기 절연 기판 위에 가로 방향으로 형성되어 있는 제1 및 제2 게이트선과 상기 제1 및 제2게이트선에 각각 연결되어 있는 제1 및 제2 게이트 전극을 포함하는 게이트 배선,A gate wiring including first and second gate lines formed on the insulating substrate in a horizontal direction and first and second gate electrodes connected to the first and second gate lines, respectively; 상기 제1 및 제2 게이트선과 나란하게 형성되어 있는 제1 및 제2 유지 전극선,First and second storage electrode lines formed to be parallel to the first and second gate lines; 상기 게이트 배선, 제1 및 제2 유지 전극선을 덮는 게이트 절연막,A gate insulating film covering the gate wiring and the first and second storage electrode lines; 상기 게이트 절연막 위에 형성되어 있는 제1 및 제2 반도체층,First and second semiconductor layers formed on the gate insulating layer, 상기 게이트 절연막 위에 세로 방향으로 형성되어 있는 데이터선, 상기 데이터선과 연결되어 있으며 상기 제1 및 제2 반도체층 위에까지 각각 연장되어 있는 제1 및 제2 소스 전극, 상기 제1 및 제2 반도체층 위에서 상기 제1 및 제2 소스 전극과 각각 대향하고 있는 제1 및 제2 드레인 전극을 포함하는 데이터 배선,A data line formed in a vertical direction on the gate insulating layer, first and second source electrodes connected to the data line and extending to the first and second semiconductor layers, respectively, and on the first and second semiconductor layers, respectively. A data line including first and second drain electrodes facing the first and second source electrodes, respectively; 상기 게이트 절연막 위에 형성되며 상기 제1 및 제2 유지 전극선 사이에 위치하여 상기 제2유지 전극선과 중첩하는 결합 용량용 도전체 패턴,A conductive capacitance conductor pattern formed on the gate insulating layer and positioned between the first and second storage electrode lines to overlap the second storage electrode line; 상기 데이터 배선 및 상기 결합 용량용 도전체 패턴 위에 형성되어 있으며 상기 제1 및 제2 드레인 전극을 각각 노출시하는 제1 및 제2 접촉구와 상기 결합 용량용 도전체 패턴을 노출하는 제3 접촉구를 가지는 보호막,First and second contact holes formed on the data line and the conductive capacitor pattern and exposing the first and second drain electrodes, respectively; and a third contact hole exposing the conductive capacitor pattern. Eggplant Shield, 상기 보호막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 제1 드레인 전극과 연결되며 상기 제1 유지 전극선과 중첩하는 제1 화소 전극,A first pixel electrode formed on the passivation layer and connected to the first drain electrode through the first contact hole and overlapping the first storage electrode line; 상기 보호막 위에 형성되어 있으며 상기 제2 접촉구 및 제3 접촉구를 통하여 상기 제2 드레인 전극 및 결합 용량용 도전체 패턴과 연결되고 상기 제2 유지 전극선과 중첩하는 제2 화소 전극A second pixel electrode formed on the passivation layer and connected to the second drain electrode and the coupling capacitor conductor pattern through the second and third contact holes and overlapping the second storage electrode line; 을 포함하는 박막 트랜지스터 어레이 기판. Thin film transistor array substrate comprising a. 제6항에서,In claim 6, 상기 제1 또는 제2 화소 전극은 도메인 분할 수단으로 개구부를 가지는 박막 트랜지스터 어레이 기판.The thin film transistor array substrate of which the first or second pixel electrode has an opening as a domain dividing means.
KR1020020040856A 2002-07-12 2002-07-12 A thin film transistor array panel and a liquid crystal display including the panel KR100910554B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020040856A KR100910554B1 (en) 2002-07-12 2002-07-12 A thin film transistor array panel and a liquid crystal display including the panel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020040856A KR100910554B1 (en) 2002-07-12 2002-07-12 A thin film transistor array panel and a liquid crystal display including the panel

Publications (2)

Publication Number Publication Date
KR20040006554A KR20040006554A (en) 2004-01-24
KR100910554B1 true KR100910554B1 (en) 2009-08-03

Family

ID=37316433

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020040856A KR100910554B1 (en) 2002-07-12 2002-07-12 A thin film transistor array panel and a liquid crystal display including the panel

Country Status (1)

Country Link
KR (1) KR100910554B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101358827B1 (en) 2006-07-24 2014-02-06 삼성디스플레이 주식회사 Liquid crystal display

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713191A (en) * 1993-06-28 1995-01-17 Casio Comput Co Ltd Active matrix liquid crystal display element
JPH1096943A (en) * 1997-07-23 1998-04-14 Seiko Epson Corp Display device
KR19980059092A (en) * 1996-12-30 1998-10-07 김광호 Thin film transistor substrate of liquid crystal display
JPH10268349A (en) * 1997-03-26 1998-10-09 Advanced Display:Kk Liquid crystal display element and liquid crystal display device using the same
KR19990001859A (en) * 1997-06-18 1999-01-15 윤종용 A thin film transistor substrate for a liquid crystal display
KR20000004421A (en) * 1998-06-30 2000-01-25 김영환 Thin film transistor liquid crystal display

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0713191A (en) * 1993-06-28 1995-01-17 Casio Comput Co Ltd Active matrix liquid crystal display element
KR19980059092A (en) * 1996-12-30 1998-10-07 김광호 Thin film transistor substrate of liquid crystal display
JPH10268349A (en) * 1997-03-26 1998-10-09 Advanced Display:Kk Liquid crystal display element and liquid crystal display device using the same
KR19990001859A (en) * 1997-06-18 1999-01-15 윤종용 A thin film transistor substrate for a liquid crystal display
JPH1096943A (en) * 1997-07-23 1998-04-14 Seiko Epson Corp Display device
KR20000004421A (en) * 1998-06-30 2000-01-25 김영환 Thin film transistor liquid crystal display

Also Published As

Publication number Publication date
KR20040006554A (en) 2004-01-24

Similar Documents

Publication Publication Date Title
KR100840326B1 (en) a liquid crystal display and a thin film transistor array panel for the same
US7855767B2 (en) Transflective liquid crystal display
US7705926B2 (en) Liquid crystal display
US8098342B2 (en) Thin film transistor array panel comprising a pixel electrode connected to first and second thin film transistors and formed on the same layer as the shielding electrode and liquid crystal display including the same
US8194199B2 (en) Liquid crystal display device having a ratio of liquid crystal capacitances equal to a ratio of parasitic capacitances
KR102238726B1 (en) Liquid crystal display
US6762815B2 (en) In-plane switching LCD with a redundancy structure for an opened common electrode and a high storage capacitance
US7916225B2 (en) Liquid crystal display forming a coupling capacitor between a proximate and parallel portion of a drain electrode and a data line
US20070182872A1 (en) Multi-domain liquid crystal display and a thin film transistor substrate of the same
KR101807729B1 (en) Liquid crystal display
US9551905B2 (en) Display device
KR20080018773A (en) Liquid crystal display device
US20050185107A1 (en) Thin film transistor array panel and liquid crystal display including the panel
KR101282403B1 (en) Liquid crystal display
US8773604B2 (en) Horizontal electric field type liquid crystal display wherein a pixel common electrode is contacted with a common electrode pattern in a non-display pixel area where a width of a gate line narrows
US8045079B2 (en) Display device
KR20120130582A (en) An array substrate for In-Plane switching mode LCD
KR101951302B1 (en) Thin film transistor and array substrate for liquid crystal display device including the same
KR100910554B1 (en) A thin film transistor array panel and a liquid crystal display including the panel
KR20150002254A (en) Array substrate for liquid crystal display
KR100840312B1 (en) a thin film transistor array panel for a liquid crystal display
KR20080097543A (en) Liquid crystal display
KR20080107149A (en) Liquid crystal display panel and method of manufacturing the same
KR101348376B1 (en) Liquid crystal display
KR20170033935A (en) Liquid crystal display device having a compensting thin film transistor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20081001

Effective date: 20090529

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130628

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150701

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160629

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170704

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 11