KR100907927B1

KR100907927B1 - 반도체메모리소자 및 그의 구동방법

Info

Publication number: KR100907927B1
Application number: KR1020070057692A
Authority: KR
Inventors: 김재일; 도창호
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-06-13
Filing date: 2007-06-13
Publication date: 2009-07-16
Also published as: US20080310240A1; US7839709B2; KR20080109404A

Abstract

본 발명은 실제 구동 시와 같은 조건 하에서 테스트하면서도 테스트 시간을 줄일 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 테스트모드의 읽기 구동 시, 복수의 글로벌라인에 실린 복수의 유효 데이터 중 일부를, 애디티브레이턴시에 대응되는 지연을 갖고 활성화되는 출력조절신호에 응답하여 선택적으로 인가받기 위한 출력데이터 선택수단; 및 상기 출력데이터 선택수단의 출력 데이터를 정렬하여 일부의 데이터패드를 통해 외부로 출력하기 위한 데이터 출력수단을 구비하는 반도체메모리소자를 제공한다.

DQ패드, 선택, 테스트모드, 밴드폭, 시간

Description

반도체메모리소자 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}

도 1은 종래기술에 따른 입출력장치를 포함하는 반도체메모리소자의 블록 구성도.

도 2A는 데이터 폭이 X16인 경우에 따른, 데이터 패드와 글로벌 라인 사이의 연결관계를 도시한 도면.

도 2B는 데이터 폭이 X8인 경우에 따른, 데이터 패드와 글로벌라인 사이의 연결관계를 도시한 도면.

도 2C는 데이터 폭이 X4인 경우에 따른, 데이터 패드와 글로벌라인 사이의 연결관계를 도시한 도면.

도 3은 도 1에 도시된 DOUT 선택부의 내부 회로도.

도 4는 본 발명의 일 실시 예에 따른 입출력장치를 포함하는 반도체메모리소자의 구성도.

도 5는 도 4의 테스트 출력 조절부의 내부 회로도.

도 6은 도 4의 DOUT 선택부의 내부 회로도.

도 7은 도 4 내지 도 6에 도시된 본 발명에 따른 입력장치의 테스트모드 동 안의 동작 파형도.

* 도면의 주요 부분에 대한 부호의 설명

600 : DOUT 선택부

900 : 테스트 출력 조절부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 데이터 및 외부신호를입출력하는 반도체메모리소자에 관한 것이다.

일반적으로, 동기식 반도체메모리소자(Synchronous Semiconductor Memory Device)는 외부에서 입력되는 클럭, 어드레스, 커맨드, 및 데이터를 기반으로 주어진 규칙에 따라 신호처리를 하여, 메모리셀 어레이에 데이터를 저장하거나 저장된 데이터를 읽을 수 있도록 하는 메모리 장치이다.

이렇게, 외부로부터 동기식 메모리 장치에 인가되는 클럭, 어드레스, 커맨드, 데이터를 메모리소자 내부에서 사용하기 위해 신호특성을 변환하여야 하는데, 이러한 변환을 위한 회로구성 요소를 입력 버퍼(input buffer)라고 한다.

다음에서는 이러한 신호의 변환를 위한 입력버퍼를 포함하는 반도체메모리소자의 입력장치에 대해 도면을 참조하여 살펴보도록 한다.

도 1은 종래기술에 따른 입출력장치를 포함하는 반도체메모리소자의 블록 구성도이다. 특히, 읽기 구동과 쓰기 구동시에 따른 DQ패드와 데이터라인 사이의 경로를 도시한 것이다.

도 1을 참조하면, 종래기술에 따른 입력장치는 데이터마스크신호(DM)를 입력받기 위한 DM패드(10)와, DM패드(10)의 출력신호를 내부 전압레벨로 변환하고 정렬하여 정렬마스크신호(ALGN_DM<0:3>)로 출력하기 위한 마스크입력부(20)와, 정렬마스크신호(ALGN_DM<0:3>)를 감지 및 정렬하여 마스크제어신호(DM_CTRL<0:3>)로 출력하기 위한 DM 감지증폭부(25)와, 데이터(DQ)를 입출력하기 위한 DQ패드(30)와, DQ패드(30)의 출력신호를 내부전압 레벨로 변화하고 정렬하여 정렬-데이터(ALGN_DQ<0:3>)로 출력하기 위한 데이터 입력부(40)와, 쓰기어드레스정보신호(ADD_WT<13>, ADD_WT<11>)에 응답하여 복수의 정렬-데이터(ALGN_DQL0<0:3>, ALGN_DQU0<0:3>, ALGN_DQL7<0:3>, ALGN_DQU7<0:3>) 중 선택하여 출력하기 위한 DIN 선택부(50)와, DIN 선택부(50)의 출력 데이터를 감지 및 증폭하여 글로벌라인(GIO_L0<0:3>)에 인가하기 위한 DIN 감지증폭부(55)와, 마스크제어신호(DM_CTRL<0:3>)에 응답하여 선택적으로 해당 글로벌라인(GIO_L0<0:3>)에 실린 데이터를 해당 데이터라인(LIO)에 드라이빙하기 위한 복수의 쓰기드라빙부(82, …)와, 해당 데이터라인(LIO)에 실린 데이터를 감지 및 증폭하여 해당 글로벌라인(GIO_L0<0:3>)에 인가하기 위한 읽기드라이빙부(84, …)와, 밴드폭신호(X16, X4)와 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)와 읽기어드레스정보신호(GAX13, GAY11)에 응답하여 복수의 글로벌라인(GIO_L0<0:3>, GIO_U0<0:3>, GIO_L7<0:3>, GIO_L7<0:3>)에 실린 데이터를 선택적으로 인가받기 위한 DOUT 선택부(60)와, DOUT 선택부(60)의 출력신호(RD_DQ<0:3>)를 정렬하여 DQ패드(30)로 출력하기 위한 데이터 출력부(70)를 구비한다.

그리고 마스크입력부(20)는 DM패드(10)의 출력신호를 내부 전압레벨로 변환하여 내부마스크신호(INT_DM)로 출력하기 위한 DM 버퍼부(22)와, 내부마스크신호(INT_DM)를 정렬하여 정렬마스크신호(ALGN_DM<0:3>)로 출력하기 위한 DM 얼라인부(24)를 포함한다.

데이터 입력부(40)는 DQ패드(30)의 출력신호를 내부전압 레벨로 변환하여 내부데이터(INT_DQL0)로 출력하기 위한 DQ 버퍼부(42)와, DQ 버퍼부(42)의 출력신호를 정렬하여 정렬-데이터(ALGN_DQ<0:3>)로 출력하기 위한 DQ 얼라인부(44)를 포함한다.

데이터 출력부(70)는 DOUT 선택부(60)의 출력신호(RD_DQ<0:3>)를 직렬데이터(SR_DQ)로 정렬하기 위한 파이프래치부(74)와, 직렬데이터(SR_DQ)를 DQ패드(30)로 드라이빙하기 위한 드라이빙부(72)를 포함한다.

여기서, 쓰기 구동 시, 데이터 입력 경로로서 DQ패드(30)와, 데이터 입력부(40)와, DIN 선택부(50)와, 복수의 쓰기드라빙부(82, …)를 포함하며, 마스크제어신호 입력 경로로서 DM패드(10)와, 마스크입력부(20)와, DM 감지증폭부(25)를 포함한다. 또한, 읽기 구동시, 데이터 출력 경로로서 읽기드라이빙부(84, …)와, DOUT 선택부(60)와, 데이터 출력부(70)를 포함한다.

한편, 전술한 바와 같은 반도체메모리소자에 의해, DQ패드에 입력된 데이 터(DQL0)가 해당 글로벌라인(GIO_L0<0:3>)에 인가된다. 이때, 데이터 폭 X16, X8, X4에 따라, 글로벌라인(GIO_L0<0:3>)에 인가된 데이터가 달라진다. 따라서, 다음에서는 데이터 폭 X16, X8, X4에 따른 DQ패드(DQL0 ~ DQL7, DQU0 ~ DQU7)와 글로벌라인(GIO_L0 ∼ GIO_L7, GIO_U0 ∼ GIO_L7) 사이의 연결관계를 도면을 참조하여 살펴보고, 이를 위한 종래기술의 구동을 살펴보도록 한다.

도 2A는 데이터 폭이 X16인 경우에 따른, 데이터 패드와 글로벌 라인 사이의 연결관계를 도시한 도면이다. 도 2A에 도시된 바와 같이, 각각의 DQ패드는 해당 글로벌라인에 하나씩 연결 배치되는 것을 알 수 있다. 예를 들어, 글로벌라인 GIO_U0는 DQ패드 UDQ0에, 글로벌라인 GIO_L0는 DQ패드 LDQ0에 접속된다.

또한, 도 2B는 데이터 폭이 X8인 경우에 따른, 데이터 패드와 데이터라인(LIO) 사이의 연결관계를 도시한 도면이다. 도 2B에 도시된 바와 같이, 16개의 DQ패드 중 8개의 하위 DQ패드(LDQ0 ~ LDQ7)에만 글로벌 라인(GIO_L0 ∼ GIO_L7, GIO_U0 ∼ GIO_U7)이 연결되는 것을 알 수 있다. 이때, 하나의 DQ패드(LDQ)에 상위 및 하위 글로벌라인(GIO_L, GIO_U)이 연결된다. 예를 들면, DQ패드 LDQ0에는 상위 글로벌라인 GIO_U0와 하위 글로벌라인 GIO_L0가 연결된다. 그리고 DQ패드 LDQ7에는 상위 글로벌라인 GIO_U7과 하위 글로벌라인 GIO_L7이 연결된다. 함께 접속된 글로벌라인의 선택은 어드레스를 통해 이뤄진다.

또한, 도 2C는 데이터 폭이 X4인 경우에 따른, 데이터 패드와 데이터라인(LIO) 사이의 연결관계를 도시한 도면이다. 도 2C에 도시된 바와 같이, 16개의 DQ패드 중 4개의 하위 DQ패드(LDQ0, LDQ1, LDQ2, LDQ3)에만 글로벌 라인(GIO_L0 ∼ GIO_L7, GIO_U0 ∼ GIO_L7)이 연결되는 것을 알 수 있다. 이때, 하나의 DQ패드에 상위 및 하위 글로벌라인 두 쌍(총 4개의 글로벌라인)이 연결된다. 예를 들면, DQ패드 LDQ0에는 상위 글로벌라인 GIO_U0와 하위 글로벌라인 GIO_L0 한 쌍과, 상위 글로벌라인 GIO_U7과 하위 글로벌라인 GIO_L7의 또 다른 한 쌍이 모두 연결된다.

전술한 바와 같이, 사용자의 선택에 따라 반도체메모리소자가 데이터 폭 X16, X8, 또는 X4로 구동되도록 각 글로벌라인과 DQ패드의 연결이 조절된다. 이와 같이, 글로벌라인의 연결을 조절하기 위해 설계 시 데이터 폭 X16에서만 구동되는 DQ패드에는 해당 글로벌라인만이 연결 배치되고, 데이터 폭 X16과 X8에서 구동되는 DQ패드에는 각각 상위 및 하위 글로벌라인이 연결 배치된다. 끝으로, 데이터 폭 X16, X8 및 X4에서 구동되는 DQ패드에는 총 4개의 글로버라인이 연결 배치된다. 예를 들어, 데이터 폭 X16에서만 구동되는 DQ패드 UDQ7의 경우 글로벌라인 GIO_U7에만 접속된다. 그리고 데이터 폭 X16과 X8에서 구동되는 DQ패드 LDQ7은 상위 글로벌라인 GIO_U7과 하위 글로벌라인 GIO_L7에 모두 접속된다. 또한, 데이터 폭 X16, X8 및 X4에서 모두 구동되는 DQ패드 LDQ0의 경우 글로벌라인 GIO_U7, GIO_L7, GIO_U0, 및 GIO_L0에 모두 접속된다.

이와 같이, 하나의 DQ패드에 복수개의 글로벌라인이 접속되는 경우에, 앞서 언급한 바와 같은 DIN 선택부(50)와 DOUT선택부(60)를 통해 하나의 글로벌라인만이 DQ패드에 접속되어 사용되도록 조절한다.

따라서, 다음에서는 읽기 구동 시 복수의 글로벌라인 중 하나가 DQ패드에 접속되도록 조절하기 위한 DOUT선택부의 내부 회로도를 살펴보도록 한다.

도 3은 도 1에 도시된 DOUT 선택부(60)의 내부 회로도이다. 참고적으로, DOUT 선택부는 복수 비트의 입력 데이터 중 한 비트 데이터에 대한 경우만을 예시한 것이다.

도 3을 참조하면, DOUT 선택부(60)는 밴드폭이 X8, X4인 경우 읽기어드레스정보신호(GAX13, GAY11)에 응답하여 글로벌라인 GIO_U0<0>에 실린 데이터를 출력하기 위한 제1 데이터 선택부(62)와, 밴드폭이 X16, X8, X4인 경우 읽기어드레스정보신호(GAX13, GAY11)에 응답하여 글로벌라인 GIO_L0<0>에 실린 데이터를 출력하기 위한 제2 데이터 선택부(64)와, 밴드폭이 X4인 경우 읽기어드레스정보신호(GAX13, GAY11)에 응답하여 글로벌라인 GIO_U7<0>에 실린 데이터를 출력하기 위한 제3 데이터 선택부(66)와, 밴드폭이 X4인 경우 읽기어드레스정보신호(GAX13, GAY11)에 응답하여 글로벌라인 GIO_U7<0>에 실린 데이터를 출력하기 위한 제4 데이터 선택부(68)와, 제1 내지 제4 선택부(62, 64, 66, 68)의 공통된 출력을 반전 및 래치하여 읽기데이터(RD_DQ<0>)로 출력하기 위한 래치(690)를 구비한다.

제1 데이터 선택부(62)는 밴드폭신호 X16와, 읽기어드레스정보신호 GAX13를 입력으로 갖는 노어게이트(NR1)와, 읽기어드레스정보신호 GAY11를 반전하기 위한 인버터(I1)와, 밴드폭신호 X16를 반전하기 위한 인버터(I2)와, 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)를 입력으로 갖는 노어게이트(NR2)와, 노어게이트(NR2)와 인버터(I2)의 출력신호를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전하기 위한 인버터(I3)와, 인버터 I1 및 I3의 출력신호와 노어게이트(NR1)의 출력신호를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2) 의 출력신호를 반전하여 제1 제어신호로 출력하기 위한 인버터(I4)와, 제1 제어신호가 활성화될 때 글로벌라인 GIO_U0<0>에 실린 데이터를 전달하기 위한 트랜스퍼게이트(TG1)를 포함한다.

제2 데이터 선택부(64)는 밴드폭신호 X16와, 읽기어드레스정보신호 GAX13를 입력으로 갖는 노어게이트(NR1)와, 노어게이트의 출력신호를 반전하기 위한 인버터(I5)와, 읽기어드레스정보신호 GAY11를 반전하기 위한 인버터(I1)와, 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)를 입력으로 갖는 노어게이트(NR2)와, 인버터 I1 및 I5의 출력신호와 노어게이트(NR1)의 출력신호를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 반전하여 제2 제어신호로 출력하기 위한 인버터(I6)와, 제2 제어신호가 활성화될 때 글로벌라인 GIO_L0<0>에 실린 데이터를 전달하기 위한 트랜스퍼게이트(TG2)를 포함한다.

제3 데이터 선택부(66)는 밴드폭신호 X16와, 읽기어드레스정보신호 GAX13를 입력으로 갖는 노어게이트(NR1)와, 읽기어드레스정보신호 GAY11를 반전하기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 반전하기 위한 인버터(I8)와, 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)를 입력으로 갖는 노어게이트(NR2)와, 밴드폭신호 X4와 노어게이트(NR2)의 출력신호를 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전하기 위한 인버터(I7)와, 인버터 I7 및 I8의 출력신호와 노어게이트(NR1)의 출력신호를 입력으로 갖는 낸드게이트(ND5)와, 낸드게이트(ND5)의 출력신호를 반전하여 제3 제어신호로 출력하기 위한 인버터(I9)와, 제3 제어신호가 활성화될 때 글로벌라인 GIO_U7<0>에 실린 데이터를 전달하기 위한 트 랜스퍼게이트(TG3)를 포함한다.

제4 데이터 선택부(68)는 밴드폭신호 X16와, 읽기어드레스정보신호 GAX13를 입력으로 갖는 노어게이트(NR1)와, 노어게이트의 출력신호를 반전하기 위한 인버터(I5)와,읽기어드레스정보신호 GAY11를 반전하기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 반전하기 위한 인버터(I8)와, 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)를 입력으로 갖는 노어게이트(NR2)와, 밴드폭신호 X4와 노어게이트(NR2)의 출력신호를 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전하기 위한 인버터(I7)와, 인버터 I5, I7 및 I8의 출력신호를 입력으로 갖는 낸드게이트(ND6)와, 낸드게이트(ND6)의 출력신호를 반전하여 제4 제어신호로 출력하기 위한 인버터(I10)와, 제4 제어신호가 활성화될 때 글로벌라인 GIO_L7<0>에 실린 데이터를 전달하기 위한 트랜스퍼게이트(TG4)를 포함한다.

다음에서는 데이터 폭 X16, X8 및 X4에 따른 DOUT 선택부(60)의 동작을 살펴보도록 한다.

먼저, 데이터 폭 X16에서 제2 데이터 선택부(64)는 출력활성화신호(PINMUXB)와 쓰기읽기신호(WTRDB)가 논리레벨 'L'를 가지면, 액티브된다. 그리고 밴드폭신호 X16이 논리레벨 H를 가지며, 읽기어드레스정보신호 GAX13와 GAY11이 논리레벨 'L'를 가지므로, 제2 제어신호를 논리레벨 'H'로 활성화한다. 이어, 트랜스퍼게이트 TG2은 제2 제어신호의 활성화에 응답하여 글로벌라인 GIO_L0<0>에 실린 데이터를 출력한다.

또한, 제1, 제3 및 제4 데이터 선택부(62, 66, 68)는 밴드폭신호 X16, X4와 읽기어드레스정보신호 GAY11에 응답하여 해당 제어신호를 논리레벨 'L'로 비활성화하므로, 트랜스퍼게이트 TG1, TG3, TG4가 액티브되지 않는다.

따라서, 데이터 폭가 X16인 읽기 구동 시, 제2 데이터 선택부(64)에 의해 글로벌라인 GIO_L0<0>에 실린 데이터가 읽기데이터(RD_DQ<0>)로 출력된다.

또한, 데이터 폭 X8에서 제1 데이터 선택부(62)는 출력활성화신호(PINMUXB)가 논리레벨 L로 활성화되면 액티브된다. 그리고 쓰기읽기신호(WTRDB)와 밴드폭신호 X16이 논리레벨 L를 가지며, 읽기어드레스정보신호 GAX13및 GAY11이 모두 논리레벨 L를 가지면, 제1 제어신호를 논리레벨 H로 활성화한다. 이어, 트랜스퍼게이트 TG1은 제1 제어신호의 활성화에 응답하여 글로벌라인 GIO_U0<0>에 실린 데이터를 출력한다.

그리고 제2 데이터 선택부(64)는 읽기어드레스정보신호 GAX13와 GAY11이 논리레벨 H 및 L를 가지면, 제2 제어신호를 논리레벨 H로 활성화한다. 이어, 트랜스퍼게이트 TG2은 제2 제어신호의 활성화에 응답하여 글로벌라인 GIO_L0<0>에 실린 데이터를 출력한다.

이외, 제3 및 제4 데이터 선택부(66, 68)는 밴드폭신호 X16, X4와 읽기어드레스정보신호 GAY11에 응답하여 해당 제어신호를 논리레벨 L로 비활성화하므로, 트랜스퍼게이트 TG3, TG4가 액티브되지 않는다.

그러므로, 제1 및 제2 데이터 선택부(62, 64)는 밴드폭이 X8인 읽기 구동 시, 읽기어드레스정보신호 GAX13의 논리레벨에 따라, 글로벌라인 GIO_U0<0> 또는 GIO_L0<0>에 실린 데이터를 읽기데이터(RD_DQ<0>)로 출력한다.

또한, 데이터 폭 X4에서 제1 내지 제4 데이터 선택부(62, 64, 66, 68)는 읽기어드레스정보신호 GAX13및 GAY11의 논리레벨에 따라, 제1 내지 제4 제어신호를 논리레벨 'H'로 활성화한다.

이어, 트랜스퍼게이트 TG1, TG2, TG3, TG4가 해당 제어신호의 활성화에 응답하여 글로벌라인 GIO_U0<0>, GIO_L0<0>, GIO_U7<0> 또는 GIO_L7<0>에 실린 데이터 중 하나를 선택하여 읽기데이터(RD_DQ<0>)로 출력한다.

모드	데이터 폭 X16	데이터 폭 X8	데이터 폭 X4
	X16=H, X4=L	X16=L, X4=L	X16=L, X4=H
트랜스퍼게이트 TG1	비활성화	GAX13 = L, GAY11 = L	GAX13 = L, GAY11 = L
트랜스퍼게이트 TG2	GAX13 = L, GAY11 = L	GAX13 = H, GAY11 = L	GAX13 = H, GAY11 = L
트랜스퍼게이트 TG3	비활성화	비활성화	GAX13 = L, GAY11 = H
트랜스퍼게이트 TG4	비활성화	비활성화	GAX13 = H, GAY11 = L

그러므로, 종래기술에 따른 DOUT 선택부(60)는 상기 표 2에 도시된 바와 같이, 데이터 폭 X16에서는 글로벌라인 GIO_L0<0>만이 DQ패드 LDQ0에 접속되도록 한다. 그리고 데이터 폭 X8인 경우에는 읽기어드레스정보신호 GAX13에 따라 GIO_L0<0>와 GIO_U0<0> 중 하나를 선택하여 출력한다. 데이터 폭 X4인 경우에는 읽기어드레스정보신호(GAX13, GAY11)에 따라 GIO_L0<0>, GIO_U0<0>, GIO_L7<0>, 및 GIO_U7<0> 중 하나를 선택하여 출력한다.

한편, 다음에서는 도 1 내지 도 3에 도시된 종래기술에 따른 반도체메모리소자의 구동을 살펴보도록 한다.

먼저, 외부에서 데이터(DQ)와 함께 데이터마스크신호(DM)가 인가되는, 쓰기 구동 시를 살펴보도록 한다.

DM패드(10)는 데이터마스크신호(DM)를 입력받는다. 이어, DM 버퍼부(22)는 DM패드(10)의 출력신호를 내부 전압레벨로 변환하여 내부마스크신호(INT_DM)로 출력하고, DM 얼라인부(24)는 내부마스크신호(INT_DM)를 정렬하여 정렬마스크신호(ALGN_DM<0:3>)로 출력한다. 이어, DM 감지증폭부(25)는 정렬마스크신호(ALGN_DM<0:3>)를 감지 및 정렬하여 마스크제어신호(DM_CTRL<0:3>)로 출력한다.

또한, DQ패드(30)는 외부에서 인가되는 데이터(DQ)를 인가받는다. 이어, DQ 버퍼부(42)는 DQ패드(30)의 출력신호를 내부전압 레벨로 변환하여 내부데이터(INT_DQL0)로 출력하며, DQ 얼라인부(44)는 DQ 버퍼부(42)의 출력신호를 정렬하여 정렬-데이터(ALGN_DQ<0:3>)로 출력한다. 이어, DIN 선택부(50)는 쓰기어드레스정보신호(ADD_WT<13>, ADD_WT<11>)를 디코딩하여 복수의 정렬-데이터(ALGN_DQL0<0:3>, ALGN_DQU0<0:3>, ALGN_DQL7<0:3>, ALGN_DQU7<0:3>) 중 선택적으로 출력한다.

이어, DIN 감지증폭부(55)는 DIN 선택부(50)의 출력 데이터를 감지 및 증폭하여 해당 글로벌라인(GIO_L0<0:3>)에 인가한다.

이어, 쓰기드라빙부(82, …)는 해당 글로벌라인(GIO_L0<0:3>)에 실린 데이터를 마스크제어신호(DM_CTRL<0:3>)에 응답하여 선택적으로 데이터라인(LIO)으로 드라이빙한다. 예를 들어, 쓰기드라이빙부(82, …)는 해당 마스크제어신호(DM_CTRL<0:3>)의 활성화 시 글로벌라인(GIO_L0<0:3>)의 데이터를 해당 데이터라인(LIO)으로 전달하지 않으며, 비활성화 시 해당 데이터라인(LIO)으로 전달한다.

즉, 마스크제어신호(DM)는 쓰기구동 시 데이터가 갖는 경로와 동일한 경로를 거쳐, 쓰기드라이빙부의 구동을 제어하여 데이터를 마스킹할 것인지 여부를 제어한다. 그러나, 읽기 구동 시, 마스크제어신호는 인가되지 않으므로, 실제적인 동작이 없다.

한편, 해당 읽기커맨드에 응답하여 이에 대응되는 데이터를 DQ패드를 통해 외부로 출력하는, 읽기 구동을 살펴보도록 한다.

읽기드라이빙부(94)는 해당 데이터라인(LIO)에 실린 데이터를 감지 및 증폭하여 글로벌라인(GIO_L0<0:3>)에 인가한다. 이어, DOUT 선택부(60)는 밴드폭신호(X16, X4)와 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)에 응답하여 복수의 글로벌라인(GIO_L0<0:3>, GIO_U0<0:3>, GIO_L7<0:3>, GIO_U7<0:3>) 중 선택적으로 읽기데이터로 출력한다. 즉, 도 2A 내지 도 2C에 도시된 바와 같이, DOUT 선택부에 의해 X16인 경우에는 각 글로벌라인과 DQ패드가 하나씩 연결된다. 또한, X8인 경우에는 두개의 글로벌라인과 DQ패드가 연결되며, 공통적으로 접속된 글로벌라인의 선택은 어드레스를 통해 이뤄진다. 또한, X4인 경우에는 4개의 글로벌라인과 DQ패드가 연결되며, 이 역시 어드레스를 통해 선택된 하나의 글로벌라인과 DQ패드가 연결된다.

이어, 파이프래치부(74)는 DOUT 선택부(60)의 복수의 출력신호(RD_DQ<0:3>)를 직렬데이터(SR_DQ)로 정렬하여 출력한다. 이어, 드라이빙부(72)는 직렬데이터(SR_DQ)를 DQ패드(30)로 드라이빙한다.

한편, 이러한 종래기술에 따른 반도체메모리소자를 외부장치로 테스트하는 경우, 외부장치가 갖는 핀 수가 한정되어 있으므로, 한번에 테스트할 수 있는 반도체메모리소자의 수도 제한된다. 더욱이, 소자를 한번 테스트하기 위한 초기 설정하는 시간이, 소자를 테스트하는데 소요되는 시간보다 길기 때문에, 한번에 많은 양의 소자를 테스트할 수 있어야, 전체적인 테스트시간을 줄일 수 있다. 예를 들어, 테스트장비의 제한된 핀수로 인해 데이터 폭 X16으로 구동하는 반도체메모리소자 2개를 테스트할 수 있었다고 가정하자. 그러면, 종래에는 한번에 테스트되는 반도체메모리소자의 수를 늘림으로 테스트시간을 줄이기 위해, 반도체메모리소자가 데이터 폭 X8로 구동하도록 하여, 한번에 4개의 반도체메모리소자를 테스트하였다. 그러나 종래의 경우, 테스트되는 소자의 수는 늘어났지만, 데이터 폭 X16으로 구동되는 실제 구동 조건 하에서 테스트한 것이 아니므로, 테스트 결과의 신뢰성이 저하된다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 실제 구동 시와 같은 조건 하에서 테스트하면서도 테스트 시간을 줄일 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자는 테스트모드의 읽기 구동 시, 복수의 글로벌라인에 실린 복수의 유효 데이터 중 일부를, 애디티브레이턴시에 대응되는 지연을 갖고 활성화되는 출력조절신호에 응답하여 선택적으로 인가받기 위한 출력데이터 선택수단; 및 상기 출력데이터 선택수단의 출력 데이터를 정렬하여 일부의 데이터패드를 통해 외부로 출력하기 위한 데이터 출력수단을 구비한다.

본 발명의 다른 측면에 따른 반도체메모리소자의 구동방법은 테스트모드에서 읽기커맨드에 대응되는 구동이 수행되어, 유효한 데이터가 16개의 글로벌라인에 인가되는 제1 읽기단계; 출력조절신호의 제1 논리레벨에 응답하여 상기 16개의 글로벌라인 중 상위 절반을 외부로 출력하는 제1 출력단계; 상기 테스트모드에서 읽기커맨드에 대응되는 구동이 수행되어, 유효한 데이터가 16개의 글로벌라인에 인가되는 제2 읽기단계; 및 상기 출력조절신호의 제2 논리레벨에 응답하여 상기 16개의 글로벌라인 중 하위 절반을 외부로 출력하는 제2 출력단계를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일 실시 예에 따른 입출력장치를 포함하는 반도체메모리소자의 구성도이다.

도 4를 참조하면, 본 발명은 데이터마스크신호(DM)를 입력받기 위한 DM패 드(100)와, DM패드(100)의 출력신호를 내부 전압레벨로 변환하여 내부마스크신호(INT_DM)로 출력하기 위한 DM 버퍼부(220)와, 테스트모드에서 내부마스크신호(INT_DM)를 애디티브레이턴시에 대응되는 시간동안 지연시켜 출력조절신호(OUT_CTRL)로 출력하기 위한 테스트 출력 조절부(900)와, 해당 데이터라인(LIO)에 실린 데이터를 감지 및 증폭하여 해당 글로벌라인(GIO_L0<0:3>)에 인가하기 위한 읽기드라이빙부(840, …)와, 테스트모드의 읽기 구동 시, 복수의 글로벌라인(GIO_L0<0:3>, GIO_U0<0:3>, GIO_L7<0:3>, GIO_L7<0:3>)에 실린 유효한 복수의 데이터를, 출력조절신호(OUT_CTRL)에 따라 선택적으로 인가받기 위한 DOUT 선택부(600)와, DOUT 선택부(600)의 출력신호(RD_DQ<0:3>)를 정렬하여 DQ패드(300)로 출력하기 위한 데이터 출력부(700)와, 데이터(DQ)를 입출력하기 위한 DQ패드(300)를 구비한다.

그리고 데이터 출력부(700)는 DOUT 선택부(600)의 출력신호(RD_DQ<0:3>)를 직렬데이터(SR_DQ)로 정렬하기 위한 파이프래치부(740)와, 직렬데이터(SR_DQ)를 DQ패드(300)로 드라이빙하기 위한 드라이빙부(720)를 포함한다.

DOUT 선택부(600)는 노말데이터 폭 시에는 밴드폭신호(X16, X8, X4)와 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)와 읽기어드레스정보신호(GAX13, GAY11)에 응답하여 복수의 글로벌라인(GIO_L0<0:3>, GIO_U0<0:3>, GIO_L7<0:3>, GIO_L7<0:3>) 중 유효 데이터만을 선택적으로 인가받으며, 테스트모드 시에는 테스트신호(TDQ)와 출력조절신호(OUT_CTRL)와 밴드폭신호(X16, X8, X4)와 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)와 읽기어드레스정보신호(GAX13, GAY11) 응답 하여 유효한 데이터가 인가된 복수의 글로벌라인(GIO_L0<0:3>, GIO_U0<0:3>, GIO_L7<0:3>, GIO_U7<0:3>) 중 선택적으로 인가받는다.

또한, 본 발명의 반도체메모리소자는 쓰기 경로로, 내부마스크신호(INT_DM)를 정렬하여 정렬마스크신호(ALGN_DM<0:3>)로 출력하기 위한 DM 얼라인부(240)와, 정렬마스크신호(ALGN_DM<0:3>)를 감지 및 정렬하여 마스크제어신호(DM_CTRL<0:3>)로 출력하기 위한 DM 감지증폭부(250)와, DQ패드(300)의 출력신호를 내부전압 레벨로 변화하고 정렬하여 정렬-데이터(ALGN_DQ<0:3>)로 출력하기 위한 데이터 입력부(400)와, 쓰기어드레스정보신호(ADD_WT<13>, ADD_WT<11>)에 응답하여 복수의 정렬-데이터(ALGN_DQL0<0:3>, ALGN_DQU0<0:3>, ALGN_DQL7<0:3>, ALGN_DQU7<0:3>) 중 선택하여 출력하기 위한 DIN 선택부(500)와, DIN 선택부(500)의 복수의 출력 데이터를 감지 및 증폭하여 해당 글로벌라인(GIO_L0<0:3>)에 인가하기 위한 복수의 DIN 감지증폭부(550)와, 마스크제어신호(DM_CTRL<0:3>)에 응답하여 선택적으로 해당 글로벌라인(GIO_L0<0:3>)에 실린 데이터를 해당 데이터라인(LIO)에 드라이빙하기 위한 복수의 쓰기드라빙부(820, …)를 더 구비한다.

데이터 입력부(400)는 DQ패드(300)의 출력신호를 내부전압 레벨로 변환하여 내부데이터(INT_DQL0)로 출력하기 위한 DQ 버퍼부(420)와, DQ 버퍼부(420)의 출력신호를 정렬하여 정렬-데이터(ALGN_DQ<0:3>)로 출력하기 위한 DQ 얼라인부(440)를 포함한다.

이와 같이, 본 발명은 테스트모드 동안 DM패드(100)를 통해 인가되는 신호를 애디티브레이턴시에 대응되는 지연을 부여하여 출력조절신호(OUT_CTRL)로 출력하기 위한 테스트 출력 조절부(900)를 더 포함하므로서, 글로벌라인에 실린 유효 데이터가 출력되는 것을 마스킹한다. 예를 들어, 테스트모드 동안 실제 구동을 데이터 폭 X16으로 하여 16개의 글로벌라인을 통해 유효한 데이터가 출력되지만, 출력조절신호(OUT_CTRL)에 의해 마스킹되어 8개 글로벌라인에 실린 유효 데이터만이 출력된다. 그리고 마스킹되어 출력되지 못한 글로벌라인에 실린 유효한 데이터는, 다시 수행되는 테스트모드 구동을 통해 외부로 출력된다.

이를 위한 테스트 출력조절부(900)의 내부 회로도와 구동을 다음에서 살펴보도록 한다.

도 5는 도 4의 테스트 출력 조절부(900)의 내부 회로도이다.

도 5를 참조하면, 테스트 출력 조절부(900)는 테스트신호(TDQ)와 내부마스크신호(INT_DM)를 인가받기 위한 입력부(910)와, 입력부(910)의 출력신호를 읽기플래그신호(ERD, ERDB)에 동기시켜 반전 및 래치하여 제1 전달신호로 출력하기 위한 제1 래치부(920)와, 제1 전달신호를 내부클럭(CLK) 기준으로 한 클럭 지연하여 제2 전달신호로 출력하기 위한 제2 래치부(930)와, 제2 전달신호를 내부클럭(CLK) 기준으로 한 클럭 지연하여 제3 전달신호로 출력하기 위한 제3 래치부(940)와, 제N-1 전달신호를 내부클럭(CLK) 기준으로 한 클럭 지연하여 제N 전달신호로 출력하기 위한 제N 래치부(950)와, 각각 제1 내지 제N 전달신호를 해당 애디티브레이턴시정보신호(AL0 ~ AL_N, AL0 ~ AL_NB)에 응답하여 전달하기 위한 복수의 트랜스퍼게이트(TG5, TG6, TG7, TG8)와, 복수 트랜스퍼게이트(TG5, TG6, TG7, TG8)의 공통된 출 력 노드에 걸린 신호를 테스트신호(TDQ)에 응답하여 출력조절신호(OUT_CTRL)로 출력하기 위한 출력부(960)를 구비한다.

입력부(910)는 테스트신호(TDQ)와 내부마스크신호(INT_DM)를 입력으로 갖는 낸드게이트(ND7)와, 낸드게이트(ND7)의 출력신호를 반전하여 출력하기 위한 인버터(I11)를 포함한다.

출력부(960)는 테스트신호(TDQ)를 반전시키기 위한 인버터(I12)와, 복수의 트랜스퍼게이트(TG5, TG6, TG7, TG8)의 공통된 출력노드에 걸린신호와 인버터(I12)의 출력신호를 입력으로 가져 출력조절신호로 출력하기 위한 노어게이트(NR3)를 포함한다.

제1 래치부(920)는 읽기플래그신호(ERD)가 논리레벨 'H'를 갖는 동안(반전된 읽기플래그신호 ERDB는 논리레벨 'L'를 갖는 동안) 입력부(910)의 출력신호를 전달하기 위한 트랜스퍼게이트(TG9)와, 트랜스퍼게이트(TG9)의 출력신호를 반전 및 래치하여 제1 전달신호로 출력하기 위한 래치소자(922)를 포함한다.

제2 내지 제N 래치부(930, 940, 950)는 동일한 회로적 구현을 가지므로, 제2 래치부(930)만을 살펴보도록 한다.

제2 래치부(930)는 내부클럭(CLK)의 논리레벨 'L'에 응답하여 제1 전달신호를 전달하기 위한 트랜스퍼게이트(TG10)와, 트랜스퍼게이트(TG10)의 출력신호를 반전 및 래치하여 출력하기 위한 제1 래치소자(932)와, 내부클럭(CLK)의 논리레벨 'H'에 응답하여 제1 래치소자(932)의 출력신호를 반전 및 래치하여 제2 전달신호로 출력하기 위한 제2 래치소자(934)를 구비한다.

여기서, 래치소자(922, 932, 934)는 크로스-커플드된 인버터이다.

참고적으로, 읽기플래그신호(ERD)는 읽기커맨드에 의해 생성되는 펄스형태의 신호이다.

다음에서는 테스트 출력 조절부(900)의 구동을 간략히 살펴보도록 한다.

먼저, 입력부(910)는 테스트신호(TDQ)의 활성화 동안 내부마스크신호(INT_DM)를 인가받아 출력한다. 이어, 제1 래치부(920)는 읽기플래그신호(ERD)의 활성화에 응답하여 입력부(910)의 출력신호를 제1 전달신호로 출력한다. 이어, 직렬 배치된 제2 내지 제N 래치부(920, 930, 940, 950)는 앞단의 출력신호를 내부클럭(CLK, CLKB)을 기준으로 한 클럭 씩 지연시켜 제2 내지 제N 전달신호로 출력한다.

이어, 복수의 트랜스퍼게이트(TG5, TG6, TG7, TG8)는 복수의 애디티브레이턴시정보신호(AL0 ~ AL_N, AL0 ~ AL_NB) 중 해당 신호의 활성화에 응답하여, 해당 출력신호를 전달한다.

이어, 출력부(960)는 테스트신호(TDQ)가 논리레벨 'H'를 갖는 동안 복수 트랜스퍼게이트(TG5, TG6, TG7, TG8)의 공통된 출력노드에 걸린신호를 출력조절신호(OUT_CTRL)로 출력한다.

전술한 바와 같이, 테스트 출력 조절부(900)는 테스트신호(TDQ)가 활성화되는 테스트모드 동안, 인가되는 내부마스크신호(INT_DM)를 읽기플래그신호(ERD)의 활성화로부터 내부클럭(CLK, CLKB)을 기준으로 애디티브레이턴시에 대응되는 지연 시간을 카운팅하여 출력조절신호(OUT_CTRL)로 출력한다. 즉, 출력조절신호(OUT_CTRL)는 읽기커맨드에 의해 실제적인 소자의 읽기 동작이 수행되는 시점에 활성화된다.

도 6은 도 4의 DOUT 선택부(600)의 내부 회로도이다.

도 6을 참조하면, DOUT 선택부(600)는 테스트모드 동안 데이터 폭 X16 구동을 제어하거나, 읽기어드레스정보신호 GAX13에 따른 구동을 제어하기 위한 제1 정/부 제어신호를 출력하기 위한 제1 제어부(610)와, 테스트모드 동안 데이터 폭 X8 구동을 제어하거나, 읽기어드레스정보신호 GAY11에 따른 구동을 제어하기 위한 제2 정/부 제어신호를 출력하기 위한 제2 제어부(620)와, 읽기 구동 시 제어신호의 출력을 활성화하기 위한 제3 제어신호를 출력하기 위한 제3 제어부(630)와, 제3 제어신호가 활성화되는 테스트모드에서 데이터 폭 X16가 아닌 경우의 구동을 제어하기 위한 제4 제어신호를 출력하기 위한 제4 제어부(640)와, 제3 제어신호가 활성화되는 테스트모드에서 데이터 폭 X4인 경우의 구동을 제어하기 위한 제5 제어신호를 출력하기 위한 제5 제어부(650)와, 제1 및 제2 정 제어신호와 제4 제어신호를 인가받아 제1 출력신호를 생성하기 위한 제1 신호 생성부(660)와, 제1 부 제어신호와 제2 정 제어신호와 제3 제어신호를 인가받아 제2 출력신호를 생성하기 위한 제2 신호 생성부(670)와, 제1 정 제어신호와 제2 부 제어신호와 제5 제어신호를 인가받아 제3 출력신호를 생성하기 위한 제3 신호 생성부(680)와, 제1 및 제2 부 제어신호와 제5 제어신호를 인가받아 제4 출력신호를 생성하기 위한 제4 신호 생성부(690)와, 제1 출력신호에 응답하여 글로벌라인 GIO_U0<0>에 실린 데이터를 전달하기 위한 제1 트랜스퍼게이트(TG12)와, 제2 출력신호에 응답하여 글로벌라인 GIO_L0<0>에 실린 데이터를 전달하기 위한 제2 트랜스퍼게이트(T13)와, 제3 출력신호에 응답하여 글로벌라인 GIO_U7<0>에 실린 데이터를 전달하기 위한 제3 트랜스퍼게이트(TG14)와, 제4 출력신호에 응답하여 글로벌라인 GIO_U7<0>에 실린 데이터를 전달하기 위한 제4 트랜스퍼게이트(TG15)와, 제1 내지 제4 트랜스퍼게이트(TG12, 13, 14, 15)의 공통된 출력노드에 걸린 신호를 반전 및 래치하여 읽기데이터(RD_DQ<0>)로 출력하기 위한 래치(695)를 포함한다.

제1 제어부(610)는 테스트신호(TDQ)와 출력조절신호(OUT_CTRL)를 입력으로 갖는 낸드게이트(ND8)와, 낸드게이트(ND8)의 출력신호와 밴드폭신호 X16를 입력으로 갖는 낸드게이트(ND9)와, 낸드게이트(ND9)의 출력신호를 반전하기 위한 인버터(I13)와, 인버터(I13)의 출력신호와 읽기어드레스정보신호 GAX13를 입력으로 가져 제1 정 제어신호를 출력하기 위한 노어게이트(NR13)와, 노어게이트(NR13)의 출력신호를 반전하여 제1 부 제어신호로 출력하기 위한 인버터(I14)를 포함한다.

제2 제어부(620)는 테스트신호(TDQ)와 출력조절신호(OUT_CTRL)와 밴드폭신호 X8를 입력으로 갖는 낸드게이트(ND10)와, 낸드게이트(ND10)의 출력신호를 반전하여 출력하기 위한 인버터(I15)와, 인버터(I15)의 출력신호와 읽기어드레스정보신호 GAY11를 입력으로 가져 제2 정 제어신호로 출력하기 위한 노어게이트(NR14)와, 노어게이트(NR14)의 출력신호를 반전하여 제2 부 제어신호로 출력하기 위한 인버터(I16)를 포함한다.

제3 제어부(630)는 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)를 입력 으로 가져 제3 제어신호를 출력하기 위한 노어게이트(NR15)를 포함한다.

제4 제어부(640)는 밴드폭신호 X16를 반전하기 위한 인버터(I17)와, 인버터(I17)의 출력신호와 테스트신호(TDQ)를 입력으로 갖는 노어게이트(NR16)와, 노어게이트(NR16)의 출력신호를 반전하기 위한 인버터(I18)와, 인버터(I18)의 출력신호와 제3 제어신호를 입력으로 갖는 낸드게이트(ND11)와, 낸드게이트(ND11)의 출력신호를 반전하여 제4 제어신호로 출력하기 위한 인버터(I19)를 포함한다.

제5 제어부(650)는 밴드폭신호 X4와 테스트신호(TDQ)를 입력으로 갖는 노어게이트(NR17)와, 노어게이트(NR17)의 출력신호를 반전하기 위한 인버터(I20)와, 인버터(I20)의 출력신호와 제3 제어신호를 입력으로 갖는 낸드게이트(ND12)와, 낸드게이트(ND12)의 출력신호를 반전하여 제5 제어신호로 출력하기 위한 인버터(I21)를 포함한다.

또한, 제1 내지 제4 신호 생성부(660, 670, 680, 690)는 입력되는 신호만이 다를 뿐 논리곱의 동일한 회로적 구현을 가지므로, 하나만을 예시적으로 살펴보도록 한다. 제1 신호 생성부(660)는 제1 및 제2 정 제어신호와 제4 제어신호를 인가받는 낸드게이트(ND13)와, 낸드게이트(ND13)의 출력신호를 반전하여 제1 출력신호로 출력하기 위한 인버터(I22)를 포함한다.

다음에서는 DOUT 선택부(600)의 구동을 살펴보도록 한다.

본 발명의 DOUT 선택부(600)는 테스트신호(TDQ)가 논리레벨 'L'로 비활성화되는 노말데이터 폭에서는 종래의 표 1에 도시된 바와 같은 동일한 구동을 갖는다. 따라서, 이에 대한 언급은 생략하도록 한다.

한편, 테스트신호(TDQ)가 논리레벨 'H'로 활성화되는 테스트모드 동안의 구동을 구체적으로 살펴보도록 한다. 먼저, 밴드폭신호 X16이 논리레벨 H로 활성화되는, 데이터폭 16인 경우를 살펴 보도록 한다.

이때, 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)는 논리레벨 'L'를 가지며, 읽기어드레스정보신호(GAY11, GAX13)는 모두 논리레벨 'L'로 비활성화된다. 그리고 밴드폭신호 X16은 논리레벨 'H'로 활성화되고, 밴드폭신호 X8 및 X4는 논리레벨 'L'로 비활성화된다. 출력조절신호(OUT_CTRL)은 논리레벨 'H'를 갖는 것으로 가정한다.

제1 제어부(610)는 테스트신호(TDQ)와 출력조절신호(OUT_CTRL)와 밴드폭신호 X16에 응답하여 제1 정 제어신호를 논리레벨 'H'로 출력하고, 제1 부 제어신호를 논리레벨 'L'로 출력한다. 제2 제어부(620)는 밴드폭신호 X8와 읽기어드레스정보신호 GAY11의 비활성화에 응답하여 제2 정 제어신호를 논리레벨 'H'로, 제2 부 제어신호를 논리레벨 'L'로 출력한다. 제3 제어부(630)는 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)를 입력으로 가져 제3 제어신호를 논리레벨 'H'로 활성화한다. 제4 제어부(640)는 테스트신호(TDQ)와 제3 제어신호에 응답하여 제4 제어신호를 논리레벨 'H'로 활성화한다. 제5 제어부(650)는 테스트신호(TDQ)와 제3 제어신호에 응답하여 제5 제어신호를 논리레벨 'H'로 활성화한다.

이어, 제1 신호 생성부(660)는 제1 및 제2 정 제어신호와 제4 제어신호가 모두 논리레벨 'H'를 가지므로, 제1 출력신호를 논리레벨 'H'로 활성화한다. 제2 신호 생성부(670)는 제1 부 제어신호의 논리레벨 'L'에 응답하여 제2 출력신호를 논 리레벨 'L'로 비활성화한다. 제3 신호 생성부(680)와 제4 신호 생성부(690)는 제2 부 제어신호의 논리레벨 'L'에 응답하여 각각 자신의 출력신호인 제3 출력신호 및 제4 출력신호를 논리레벨 'L'로 비활성화한다.

따라서, 제1 트랜스퍼게이트 TG12는 제1 출력신호의 논리레벨 'H'에 응답하여 글로벌라인 GIO_U0<0>에 실린 데이터를 전달하며, 이는 래치(695)를 통해 반전 및 저장되어 읽기데이터(RD_DQ<0>)로 출력된다. 그리고 제2 내지 제4 트랜스퍼게이트(TG13, TG14, TG15)는 해당 출력신호의 비활성화에 응답하여 액티브되지 않으므로, 해당 글로벌라인(GIO_L0<0>, GIO_U7<0>, GIO_L7<0>)에 실린 데이터가 전달되지 않는다.

또한, 출력조절신호(OUT_CTRL)가 논리레벨 'L'를 갖는 경우를 가정하여 살펴보도록 한다. 이때, 쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)는 논리레벨 'L'를 가지며, 읽기어드레스정보신호(GAY11, GAX13)는 모두 논리레벨 'L'로 비활성화된다. 그리고 밴드폭신호 X16은 논리레벨 'H'로 활성화되고, 밴드폭신호 X8 및 X4는 논리레벨 'L'로 비활성화된다. 즉, 출력조절신호(OUT_CTRL)의 논리레벨만이 다르고 이외의 신호는 동일한 레벨을 가지므로, 동일한 부분은 생략하도록 한다.

제1 제어부(610)는 테스트신호(TDQ)와 출력조절신호(OUT_CTRL)와 밴드폭신호 X16에 응답하여 제1 정 제어신호를 논리레벨 'L'로 출력하고, 제1 부 제어신호를 논리레벨 'H'로 출력한다. 제2 제어부(620)는 제2 정 제어신호를 논리레벨 'H'로, 제2 부 제어신호를 논리레벨 'L'로 출력한다. 제3 내지 제5 제어부(630, 640, 650)는 해당 제3 내지 제5 제어신호를 논리레벨 'H'로 활성화한다.

이어, 제2 신호 생성부(670)는 제1 부 제어신호와 제2 정 제어신호와 제3 제어신호가 모두 논리레벨 'H'를 가지므로, 제2 출력신호를 논리레벨 'H'로 활성화한다. 또한, 제1 신호 생성부(660)는 제1 정 제어신호에 응답하여 제1 출력신호를 논리레벨 'L'로 비활성화한다. 제3 신호 생성부(680)와 제4 신호 생성부(690)는 제2 부 제어신호의 논리레벨 'L'에 응답하여 각각 자신의 출력신호인 제3 출력신호 및 제4 출력신호를 논리레벨 'L'로 비활성화한다.

따라서, 제2 트랜스퍼게이트 TG13는 제2 출력신호의 논리레벨 'H'에 응답하여 글로벌라인 GIO_L0<0>에 실린 데이터를 전달하며, 이는 래치(695)를 통해 반전 및 저장되어 읽기데이터(RD_DQ<0>)로 출력된다. 그리고 제1, 제3 및 제4 트랜스퍼게이트(TG12, TG14, TG15)는 해당 출력신호가 비활성화되므로, 액티브되지 않아 해당 글로벌라인(GIO_U0<0>, GIO_U7<0>, GIO_L7<0>)에 실린 데이터가 전달되지 않는다.

또한, 밴드폭신호 X8이 논리레벨 'H'로 활성화되는 경우의 구동을 살펴보도록 한다.

이때, 출력조절신호(OUT_CTRL)는 논리레벨 'L'를 갖는 것으로 가정한다.

쓰기읽기신호(WTRDB)와 출력활성화신호(PINMUXB)는 논리레벨 'L'를 가지며, 읽기어드레스정보신호 GAY11는 논리레벨 'L'를, GAX13은 논리레벨 'H'를 갖는다. 그리고 밴드폭신호 X8은 논리레벨 'H'로 활성화되고, 밴드폭신호 X16 및 X4는 논리레벨 'L'로 비활성화된다.

제1 제어부(610)는 읽기어드레스정보신호 GAX13에 응답하여 제1 정 제어신호 를 논리레벨 'L'로 출력하고, 제1 부 제어신호를 논리레벨 'H'로 출력한다. 제2 제어부(620)는 제2 정 제어신호를 논리레벨 'H'로, 제2 부 제어신호를 논리레벨 'L'로 출력한다. 제3 내지 제5 제어부(630, 640, 650)는 해당 제3 내지 제5 제어신호를 논리레벨 'H'로 활성화한다.

또한, 출력조절신호(OUT_CTRL)는 논리레벨 'H'를 갖는 것으로 가정한다. 이외의 조건은 동일하므로, 간략히 살펴보도록 한다.

제1 제어부(610)는 읽기어드레스정보신호 GAX13에 응답하여 제1 정 제어신호를 논리레벨 'L'로 출력하고, 제1 부 제어신호를 논리레벨 'H'로 출력한다. 제2 제 어부(620)는 제2 정 제어신호를 논리레벨 'L'로, 제2 부 제어신호를 논리레벨 'H'로 출력한다. 제3 내지 제5 제어부(630, 640, 650)는 해당 제3 내지 제5 제어신호를 논리레벨 'H'로 활성화한다.

이어, 제4 신호 생성부(690)는 제1 및 제2 부 제어신호와 제5 제어신호가 모두 논리레벨 'H'를 가지므로, 제2 출력신호를 논리레벨 'H'로 활성화한다. 제1 내지 제3 신호 생성부(660, 670, 680)는 제1 내지 제3 출력신호를 논리레벨 'L'로 비활성화한다.

따라서, 제4 트랜스퍼게이트 TG15는 제4 출력신호의 논리레벨 'H'에 응답하여 글로벌라인 GIO_L7<0>에 실린 데이터를 전달하며, 이는 래치(695)를 통해 반전 및 저장되어 읽기데이터(RD_DQ<0>)로 출력된다. 그리고 제1 내지 제3 트랜스퍼게이트(TG12, TG13, TG14)는 해당 출력신호가 비활성화되므로, 액티브되지 않아 해당 글로벌라인(GIO_U0<0>, GIO_L0<0>, GIO_U7<0>)에 실린 데이터가 전달되지 않는다.

하기 표 2는 전술한 바와 같은 DOUT 선택부(600)의 구동을 정리한 것이다. 하기 표 2에 도시된 바와 같이, 테스트모드 동안에는 데이터 폭 X16으로 구동하되, 출력조절신호(OUT_CTRL)의 논리레벨에 따라 글로벌라인 GIO_U0<0> 또는 GIO_L0<0>에 실린 데이터가 선택적으로 출력되는 것을 알 수 있다. 또한, 데이터 폭 X8으로 구동하는 동안에는, 출력조절신호(OUT_CTRL)의 논리레벨에 따라 글로벌라인 GIO_L0<0> 또는 GIO_L7<0>에 실린 데이터가 선택적으로 출력된다.

모드	데이터폭 X16	데이터폭 X8
	X16=H / X8,X4,GAY11,GAX13=L	X8,GAX13=H / X16,X4,GAY11=L
트랜스퍼게이트 TG12	OUT_CTRL = H	비활성화
트랜스퍼게이트 TG13	OUT_CTRL = L	OUT_CTRL = L
트랜스퍼게이트 TG14	비활성화	비활성화
트랜스퍼게이트 TG15	비활성화	OUT_CTRL = H

그러므로, 본 발명에 따른 DOUT 선택부(600)는 테스트모드의 X16 동안, 출력조절신호(OUT_CTRL)의 논리레벨에 따라 글로벌라인 GIO_U0와 GIO_L0에 실린 데이터를 선택적으로 읽기데이터로 출력한다.

도 7은 도 4 내지 도 6에 도시된 본 발명에 따른 반도체메모리소자의 테스트모드 동안의 동작 파형도이다. 따라서, 이를 참조하여 본 발명의 테스트모드 구동을 살펴보도록 한다. 본 발명의 테스트모드에서는 데이터 폭 X16으로 구동하더라도, 실제 출력 시 사용되는 DQ패드는 8개 뿐이므로, 데이터 폭 X16에 해당되는 데이터를 모두 출력하기 위해서는 2번의 읽기커맨드 입력이 필요하다. 예를 들어, 한번은 읽기커맨드와 DM패드를 통해 신호를 인가하여야 하며, 한번은 읽기커맨드만이 인가되어야 한다. 다음에서 구체적인 구동을 살펴보도록 한다.

먼저, 외부에서 읽기커맨드(RD)와 함께 DM패드(100)를 통해 신호가 인가되면, 읽기플래그신호(ERD)가 활성화된다.

이어, DM 버퍼부(220)는 DM패드의 출력신호를 내부전압 레벨로 변환하여 내부마스크신호(INT_DM)로 출력한다.

이어, 테스트 출력 조절부(900)는 내부마스크신호(INT_DM)를 애디티브레이턴시에 대응되는 시간 동안 지연시켜 출력조절신호(OUT_CTRL)로 활성화한다. 출력조절신호(OUT_CTRL)가 활성화되는 시점은 읽기커맨드에 의한 소자 내 실질적인 읽기 동작이 수행되는 시점이다.

또한, 반도체메모리소자는 읽기커맨드(RD)에 대응되는 읽기 구동을 수행하여 데이터라인(LIO)에 유효한 데이터를 인가하며, 복수의 읽기드라이빙부(840, …)는 데이터라인(LIO)에 실린 데이터를 감지 및 증폭하여 해당 글로벌라인(GIO_L0<0:3>)에 인가한다. 이때, 반도체메모리소자가 데이터 폭 X16으로 구동하므로, 16개의 글로벌라인(GIO_L0 ~ GIO_L7, GIO_U0 ~ GIO_U7) 모두에 유효한 데이터가 인가된다.

이어, DOUT 선택부(600)는 출력조절신호(OUT_CTRL)가 논리레벨 'H'를 가지므로, 글로벌라인 GIO_U0 ~ GIO_U7에 실린 데이터를 해당 읽기데이터로 출력한다.

이어, 파이프 래치부(740)는 병렬 형태의 복수 읽기데이터를 직렬 형태로 정렬하고, 드라이빙부(720)는 직렬 형태의 데이터를 DQ패드(300)에 드라이빙하므로써 외부로 출력한다.

또한, 외부에서 읽기커맨드(RD)가 인가되면, 읽기플래그신호(ERD)가 활성화된다.

이어, 반도체메모리소자는 읽기커맨드(RD)에 대응되는 읽기 구동을 수행하여 데이터라인(LIO)에 유효한 데이터를 인가하며, 복수의 읽기드라이빙부(840, …)는 데이터라인(LIO)에 실린 데이터를 감지 및 증폭하여 해당 글로벌라인(GIO_LO<0:3>)에 인가한다. 이때, 반도체메모리소자가 데이터 폭 X16으로 구동하므로, 16개의 글로벌라인(GIO_L0 ~ GIO_L7, GIO_U0 ~ GIO_U7) 모두에 유효한 데이터가 인가된다.

이어, DOUT 선택부(600)는 출력조절신호(OUT_CTRL)가 논리레벨 'L'를 가지므로, 글로벌라인 GIO_L0 ~ GIO_L7에 실린 데이터를 해당 읽기데이터로 출력한다.

전술한 바와 같이, 본 발명에 따른 반도체메모리소자는 데이터 폭 X16으로 구동하나, DOUT 선택부에 의해 상위 글로벌라인 8개 또는 하위 글로벌라인 8개만이 선택적으로 DQ패드를 통해 출력된다.

앞서 언급한 바와 같이, 노말모드에서 각각 1:1 매핑된 글로벌라인과 DQ패드를 통해, 데이터가 외부로 출력된다. 그러나, 테스트모드에 진입하면, DM 패드와 테스트 출력 조절부(900)에 인가된 신호를 통해, 상위 글로벌라인과(GIO_U0 ~ GIO_U7)과 하위 글로벌라인(GIO_L0 ~ GIO_L7) 중 선택적으로 하위 DQ패드(LDQ0 ~ LDQ7)를 통해 외부로 출력한다. 즉, 테스트모드에 진입한 이후 DM 패드를 통해 인가된 신호로, 상위 글로벌라인과(GIO_U0 ~ GIO_U7)과 하위 글로벌라인(GIO_L0 ~ GIO_L7)을 선택한다.

그러므로, 테스트모드에서 반도체메모리소자가 데이터 폭 X16으로 구동되어도, 하위 DQ패드(LDQ0 ~ LDQ7)만을 통해 데이터가 출력된다.

다시 언급하면, 본 발명에 따른 반도체메모리소자는 테스트모드에 진입하여 데이터폭 X16으로 읽기 구동을 수행하면, 절반의 DQ패드만을 사용하여 테스트가 가능하다. 이는 종래의 병렬 테스트모드와 달리, 테스트모드 동안에도 데이터폭 X16으로 구동하면서도, 사용되는 DQ패드의 수를 절반으로 줄일 수 있다.

이와 같이, 데이터폭 X16으로 구동하는 반도체메모리소자를 한번 테스트하는 종래의 테스트시간보다 본 발명의 테스트시간이 더 길다. 이는 데이터 폭이 X16인 경우, 종래 한번 읽기 구동을 하던 것을, 본 발명에서는 2번에 걸쳐 수행하기 때문이다.

그러나, 앞서 언급한 바와 같이, 소자를 한번 테스트하는데 소요되는 시간 보다, 테스트를 준비하는데 필요한 시간이 더 길기 때문에, 테스트 장비를 통해 동시에 테스트를 수행할 수 있는 소자의 개수가 많은 것이 시간 소요 측면에서는 더욱 유리하다.

이런 측면에서, 본 발명은 데이터폭 X16으로 구동되는 반도체메모리소자를 테스트함에 있어, 종래보다 2배 많은 소자를 한번에 테스트할 수 있다. 따라서, 테스트를 위한 준비시간을 고려하여 볼때, 종래보다 많이 테스트시간을 줄일 수 있다.

또한, 읽기 구동 시 노말모드와 같이 데이터 폭이 X16인 상태에서 테스트를 수행할 수 있어, 높은 테스트 결과를 기대할 수 있다. 즉, 노말모드와 같은 조건에서 회로가 동작되므로, 타이밍이나 내부 전원 특성이 변하지않아 실제 노말 동작 시의 회로를 테스트할 수 있는 장점이 있다.

한편, 전술한 본 발명에서는 테스트모드 동안 DM패드를 통해 인가되는 신호를 통해, 상위 글로벌라인과 하위 글로벌라인을 선택하였으나, 읽기 구동 동안 사용되지 않는 패드를 통해 인가되는 신호를 통해서도 제어 가능하다.

또한, 읽기커맨드 등에 대응되는 내부신호를 지연시켜 제어할 수 있다. 또는, 애디티브레이턴시에 대응되는 시점에 활성화되는 신호를 이용하여 제어할 수 있다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 노말모드와 동일한 조건에서 테스트가 수행되어, 높은 테스트 신뢰성을 가지며, 테스트시간을 줄인다.

Claims

삭제
테스트모드의 읽기 구동 시, 데이터마스크패드에 인가된 신호를 애디티브레이턴시에 대응되는 시간동안 지연시켜 출력조절신호로서 출력하기 위한 테스트 출력 조절수단;

상기 테스트모드의 읽기 구동 시, 상기 출력조절신호에 응답하여 복수의 글로벌라인에 실린 복수의 유효 데이터 중 예정된 일부의 데이터를 선택하기 위한 출력데이터 선택수단; 및

상기 출력데이터 선택수단의 출력 데이터를 정렬하여 예정된 일부의 데이터패드를 통해 외부로 출력하기 위한 데이터 출력수단

을 구비하는 반도체메모리소자.
삭제
제2항에 있어서,

상기 출력데이터 선택수단은,

상기 테스트모드 동안 데이터 폭 X16 구동을 제어하거나, 제1 읽기어드레스정보신호에 따른 구동을 제어하기 위한 제1 정/부 제어신호를 출력하기 위한 제1 제어부와,

상기 테스트모드 동안 데이터 폭 X8 구동을 제어하거나, 제2 읽기어드레스정보신호에 따른 구동을 제어하기 위한 제2 정/부 제어신호를 출력하기 위한 제2 제어부와,

읽기 구동 시 제어신호의 출력을 활성화하기 위한 제3 제어신호를 출력하기 위한 제3 제어부와,

상기 제3 제어신호가 활성화되는 상기 테스트모드에서 데이터 폭 X16이 아닌 경우의 구동을 제어하기 위한 제4 제어신호를 출력하기 위한 제4 제어부와,

상기 제3 제어신호가 활성화되는 상기 테스트모드에서 데이터 폭 X4인 경우의 구동을 제어하기 위한 제5 제어신호를 출력하기 위한 제5 제어부와,

상기 제1 정/부 제어신호와, 상기 제2 정/부 제어신호와, 상기 제3 내지 제5 제어신호를 인가받아 제1 내지 제4 출력신호를 생성하기 위한 출력신호 생성부와,

상기 제1 내지 제4 출력신호에 응답하여 제1 내지 제4 글로벌라인 중 하나에 실린 데이터를 전달하기 위한 전달부와,

상기 전달부의 출력 데이터를 반전 및 래치하여 읽기데이터로 출력하기 위한 래치를 포함하는 것을 특징으로 하는 반도체메모리소자.
제4항에 있어서,

상기 출력신호 생성부는,

상기 제1 및 제2 정 제어신호와 상기 제4 제어신호를 인가받아 상기 제1 출력신호를 생성하기 위한 제1 신호 생성부와,

상기 제1 부 제어신호와 상기 제2 정 제어신호와 상기 제3 제어신호를 인가받아 상기 제2 출력신호를 생성하기 위한 제2 신호 생성부와,

상기 제1 정 제어신호와 상기 제2 부 제어신호와 상기 제5 제어신호를 인가받아 상기 제3 출력신호를 생성하기 위한 제3 신호 생성부와,

상기 제1 및 제2 부 제어신호와 상기 제5 제어신호를 인가받아 상기 제4 출 력신호를 생성하기 위한 제4 신호 생성부를 포함하는 것을 특징으로 하는 반도체메모리소자.
제5항에 있어서,

상기 제1 제어부는,

상기 테스트모드의 진입을 제어하는 테스트신호와 상기 출력조절신호를 입력으로 갖는 제1 낸드게이트와,

상기 데이터폭 X16의 구동을 제어하기 위한 제1 밴드폭신호와 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제2 낸드게이트와,

상기 제2 낸드게이트의 출력신호를 반전하기 위한 제1 인버터와,

상기 제1 인버터의 출력신호와 상기 제1 읽기어드레스정보신호를 입력으로 가져 상기 제1 정 제어신호를 출력하기 위한 제1 노어게이트와,

상기 제1 노어게이트의 출력신호를 반전하여 상기 제1 부 제어신호로 출력하기 위한 제2 인버터를 포함하는 것을 특징으로 하는 반도체메모리소자.
제6항에 있어서,

상기 제2 제어부는,

상기 데이터폭 X8의 구동을 제어하기 위한 제2 밴드폭신호와 상기 테스트신 호와 상기 출력조절신호를 입력으로 갖는 제3 낸드게이트와,

상기 제3 낸드게이트의 출력신호를 반전하여 출력하기 위한 제3 인버터와,

상기 제3 인버터의 출력신호와 상기 제2 읽기어드레스정보신호를 입력으로 가져 상기 제2 정 제어신호로 출력하기 위한 제2 노어게이트와,

상기 제2 노어게이트의 출력신호를 반전하여 상기 제2 부 제어신호로 출력하기 위한 제4 인버터를 포함하는 것을 특징으로 하는 반도체메모리소자.
제7항에 있어서,

상기 제3 제어부는,

쓰기읽기신호와 출력활성화신호를 입력으로 가져 상기 제3 제어신호를 출력하기 위한 제3 노어게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
제8항에 있어서,

상기 제4 제어부는,

상기 제1 밴드폭신호를 반전하기 위한 제5 인버터와,

상기 제5 인버터의 출력신호와 상기 테스트신호를 입력으로 갖는 제4 노어게이트와,

상기 제4 노어게이트의 출력신호를 반전하기 위한 제6 인버터와,

상기 제6 인버터의 출력신호와 상기 제3 제어신호를 입력으로 갖는 제4 낸드게이트와,

상기 제4 낸드게이트의 출력신호를 반전하여 상기 제4 제어신호로 출력하기 위한 제7 인버터를 포함하는 것을 특징으로 하는 반도체메모리소자.
제9항에 있어서,

상기 제5 제어부는,

상기 데이터폭 X4의 구동을 제어하기 위한 제3 밴드폭신호와 상기 테스트신호를 입력으로 갖는 제5 노어게이트와,

상기 제5 노어게이트의 출력신호를 반전하기 위한 제8 인버터와,

상기 제8 인버터의 출력신호와 상기 제3 제어신호를 입력으로 갖는 제5 낸드게이트와,

상기 제5 낸드게이트의 출력신호를 반전하여 상기 제5 제어신호로 출력하기 위한 제9 인버터를 포함하는 것을 특징으로 하는 반도체메모리소자.
제2항에 있어서,

상기 테스트 출력 조절수단은,

상기 테스트모드의 진입을 제어하는 테스트신호와 상기 데이터마스크패드에 인가된 신호를 입력 받기 위한 입력부와,

상기 입력부의 출력신호를 읽기플래그신호에 동기시켜 반전 및 래치하여 제1 전달신호로 출력하기 위한 제1 래치부와,

상기 제1 전달신호를 내부클럭 기준으로 한 클럭 지연하여 제2 전달신호로 출력하기 위한 제2 래치부와,

상기 제2 전달신호를 상기 내부클럭 기준으로 한 클럭 지연하여 제3 전달신호로 출력하기 위한 제3 래치부와,

제N-1 전달신호를 상기 내부클럭 기준으로 한 클럭 지연하여 제N 전달신호로 출력하기 위한 제N 래치부와,

상기 각각 제1 내지 제N 전달신호를 해당 애디티브레이턴시정보신호에 응답하여 전달하기 위한 복수의 트랜스퍼게이트와,

상기 복수 트랜스퍼게이트의 공통된 출력 노드에 걸린 신호를 상기 테스트신호에 응답하여 상기 출력조절신호로 출력하기 위한 출력부를 구비하는 것을 특징으로 하는 반도체메모리소자.
제11항에 있어서,

상기 입력부는,

상기 테스트신호와 상기 데이터마스크패드에 인가된 신호를 입력으로 갖는 제6 낸드게이트와,

상기 제6 낸드게이트의 출력신호를 반전하여 출력하기 위한 제10 인버터를 포함하는 것을 특징으로 하는 반도체메모리소자.
제12항에 있어서,

상기 출력부는,

상기 테스트신호를 반전시키기 위한 제11 인버터와,

상기 복수의 트랜스퍼게이트의 공통된 출력노드에 걸린 신호와 상기 제11 인버터의 출력신호를 입력으로 가져 상기 출력조절신호로 출력하기 위한 제6 노어게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.
제13항에 있어서,

상기 제1 래치부는,

상기 읽기플래그신호가 논리레벨 'H'를 갖는 동안, 상기 입력부의 출력신호를 전달하기 위한 제1 트랜스퍼게이트와,

상기 제1 트랜스퍼게이트의 출력신호를 반전 및 래치하여 상기 제1 전달신호로 출력하기 위한 제1 래치소자를 포함하는 것을 특징으로 하는 반도체메모리소자.
제14항에 있어서,

상기 제2 내지 제N 래치부는,

상기 내부클럭의 논리레벨 'L'에 응답하여 해당 입력인 전달신호를 전달하기 위한 제2 트랜스퍼게이트와,

상기 제2 트랜스퍼게이트의 출력신호를 반전 및 래치하여 출력하기 위한 제2 래치소자와,

상기 내부클럭의 논리레벨 'H'에 응답하여 상기 제2 래치소자의 출력신호를 반전 및 래치하여 해당 출력인 전달신호로 출력하기 위한 제3 래치소자를 포함하는 것을 특징으로 하는 반도체메모리소자.
제15항에 있어서,

상기 제1 내지 제3 래치소자는 크로스-커플드된 인버터인 것을 특징으로 하는 반도체메모리소자.
제16항에 있어서,

상기 전달부는,

상기 제1 출력신호에 응답하여 제1 글로벌라인에 실린 데이터를 전달하기 위한 제1 트랜스퍼게이트와,

상기 제2 출력신호에 응답하여 제2 글로벌라인에 실린 데이터를 전달하기 위한 제2 트랜스퍼게이트와,

상기 제3 출력신호에 응답하여 제3 글로벌라인에 실린 데이터를 전달하기 위 한 제3 트랜스퍼게이트와,

상기 제4 출력신호에 응답하여 제4 글로벌라인에 실린 데이터를 전달하기 위한 제4 트랜스퍼게이트와,

제1 내지 제4 트랜스퍼게이트의 공통된 출력노드에 걸린 신호를 자신의 출력 데이터로 출력하는 것을 특징으로 하는 반도체메모리소자.
제17항에 있어서,

상기 제1 내지 제4 신호 생성부는,

자신의 입력 신호를 논리곱 하여 해당 출력신호로 출력하는 것을 특징으로 하는 반도체메모리소자.
제18항에 있어서,

상기 데이터 출력수단은,

상기 출력데이터 선택수단의 병렬 형태의 출력신호를 직렬데이터로 정렬하기 위한 파이프래치부와,

상기 직렬데이터를 상기 예정된 데이터패드로 드라이빙하기 위한 드라이빙부를 포함하는 것

을 특징으로 하는 반도체메모리소자.
제19항에 있어서,

상기 데이터마스크패드에 인가된 신호를 정렬하여 정렬마스크신호로 출력하기 위한 데이터마스크 얼라인수단과,

상기 정렬마스크신호를 감지 및 정렬하여 마스크제어신호로 출력하기 위한 데이터마스크 감지증폭수단과,

상기 데이터패드의 출력신호를 내부전압 레벨로 변화하고 정렬하여 복수의 정렬-데이터로 출력하기 위한 데이터 입력수단과,

상기 복수의 쓰기어드레스정보신호에 응답하여 복수의 정렬-데이터 중 선택적으로 인가받기 위한 입력데이터 선택수단과,

상기 입력데이터 선택수단의 복수의 출력 데이터를 감지 및 증폭하여 해당 상기 글로벌라인에 인가하기 위한 복수의 입력데이터 감지증폭수단과,

상기 마스크제어신호에 응답하여 선택적으로 상기 해당 글로벌라인에 실린 데이터를 해당 데이터라인에 드라이빙하기 위한 복수의 쓰기드라빙부를 더 구비하는 것

을 특징으로 하는 반도체메모리소자.
삭제
테스트 모드에서 데이터마스크패드를 통해 인가된 신호를 애디티브레이턴시에 대응되는 지연시간을 부여하여 출력조절신호로 출력하는 단계;

상기 테스트모드에서 제1 읽기커맨드에 대응되는 구동이 수행되어, 유효한 출력 데이터가 다수의 글로벌라인에 인가되는 단계;

상기 출력조절신호의 제1 논리레벨에 응답하여 상기 다수의 글로벌라인에 인가된 유효한 출력 데이터 중 상위 절반의 출력 데이터를 외부로 출력하는 단계;

상기 테스트모드에서 제2 읽기커맨드에 대응되는 구동이 수행되어, 상기 유효한 데이터가 다수의 글로벌라인에 인가되는 단계; 및

상기 출력조절신호의 제2 논리레벨에 응답하여 상기 다수의 글로벌라인에 인가된 유효한 출력 데이터 중 하위 절반의 출력 데이터를 외부로 출력하는 단계

를 포함하는 반도체메모리소자의 구동방법.