KR100907901B1 - Image sensor and its manufacturing method - Google Patents

Image sensor and its manufacturing method Download PDF

Info

Publication number
KR100907901B1
KR100907901B1 KR1020070090949A KR20070090949A KR100907901B1 KR 100907901 B1 KR100907901 B1 KR 100907901B1 KR 1020070090949 A KR1020070090949 A KR 1020070090949A KR 20070090949 A KR20070090949 A KR 20070090949A KR 100907901 B1 KR100907901 B1 KR 100907901B1
Authority
KR
South Korea
Prior art keywords
forming
photodiode
layer
image sensor
effect transistor
Prior art date
Application number
KR1020070090949A
Other languages
Korean (ko)
Other versions
KR20090025817A (en
Inventor
이선찬
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070090949A priority Critical patent/KR100907901B1/en
Publication of KR20090025817A publication Critical patent/KR20090025817A/en
Application granted granted Critical
Publication of KR100907901B1 publication Critical patent/KR100907901B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

본 발명은 이미지 센서에 있어서, 특히 마이크로렌즈로부터 포토다이오드까지의 광경로를 최적화시켜 소자의 광감도 및 집적도를 개선하는 이미지 센서 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image sensor, and more particularly, to an image sensor for optimizing an optical path from a microlens to a photodiode to improve light sensitivity and integration of a device, and a manufacturing method thereof.

본 발명에 따른 이미지 센서는, 특히 포토다이오드, 금속층 및 트랜지스터의 형성방법에 있어서, 반도체 기판 위에 금속층을 형성하는 단계와, 상기 금속층 위에 핀 전계 효과 트랜지스터(FinFET)를 형성하는 단계와, 상기 핀 전계 효과 트랜지스터 위에 포토다이오드를 형성하는 단계와, 상기 포토다이오드 위에 컬러필터층 및 마이크로 렌즈를 적층하는 단계를 포함하여 이루어짐으로써, 광감도 및 집적도를 높인다.In particular, the image sensor according to the present invention includes a method of forming a photodiode, a metal layer, and a transistor, the method comprising: forming a metal layer on a semiconductor substrate; forming a fin field effect transistor (FinFET) on the metal layer; Forming a photodiode on the effect transistor, and laminating a color filter layer and a micro lens on the photodiode, thereby increasing the light sensitivity and integration.

이미지 센서, FinFET, 광감도 Image Sensor, FinFET, Light Sensitivity

Description

이미지 센서 및 그 제조방법{Image sensor and method of fabricating the same}Image sensor and method of manufacturing the same {Image sensor and method of fabricating the same}

본 발명은 이미지 센서 및 그 제조방법에 관한 것으로, 특히 마이크로 렌즈로부터 포토다이오드까지의 광경로를 최소화시키는 방법에 관한 것이다. The present invention relates to an image sensor and a method of manufacturing the same, and more particularly, to a method for minimizing an optical path from a micro lens to a photodiode.

일반적으로, 이미지 센서는 빛을 감지하는 광 감지부분과 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직(logic)회로 부분으로 구성된다. 상기 광감도를 높이기 위하여 전체 이미지 센서 소자에서 광 감지부분의 면적이 차지하는 비율을 크게하려는 노력이 진행되고 있지만, 근본적으로 로직회로 부분을 제거할 수 없기 때문에 제한된 면적 하에서는 이러한 노력에 있어 한계가 있다. In general, the image sensor is composed of a light sensing portion for detecting light and a logic circuit portion for processing the detected light into an electrical signal to make data. Efforts have been made to increase the ratio of the area of the light sensing portion of the entire image sensor element in order to increase the light sensitivity. However, since the logic circuit portion cannot be removed, there is a limit in this effort under a limited area.

따라서, 광감도를 높여주기 위하여 광 감지부분 이외의 영역으로 입사하는 빛의 경로를 바꾸어 광 감지 부분으로 모으는 집광기술이 등장하였다. 이러한 기술이 바로 마이크로 렌즈 형성기술이다. Therefore, in order to increase the light sensitivity, a light condensing technology has been introduced that changes the path of light incident to an area other than the light sensing part and collects the light into the light sensing part. This technology is a micro lens forming technology.

또한, 컬러 이미지를 구현하기 위한 이미지 센서는 외부로부터의 빛을 받아 광전하를 생성 및 축적하는 광 감지부분 상부에 컬러필터가 배열되어 있다. 컬러필터 어레이(CFA, Color Filter Array)는 레드(red), 그린(green), 블루(blue)의 3가 지의 컬러로 이루어지거나, 옐로우(yellow), 마젠타(magenta) 및 시안(cyan) 의 3가지의 컬러로 이루어진다.In addition, in the image sensor for implementing a color image, a color filter is arranged on an upper portion of the light sensing part that receives and receives light from the outside to generate and accumulate photocharges. The color filter array (CFA) consists of three colors: red, green, and blue, or three colors of yellow, magenta, and cyan. It is made of the color of the branches.

도 1은 일반적인 이미지 센서의 단면도로서, 마이크로 렌즈를 통과한 빛이 목적하는 해당 포토다이오드로 입사되지만 긴 광경로를 가짐을 도시하는 도면이다.1 is a cross-sectional view of a general image sensor, in which light passing through a microlens is incident on a corresponding photodiode of interest but has a long optical path.

일반적인 이미지 센서의 하부구조는 반도체 기판(102)상에 픽셀 영역과 주변 회로 영역이 정의되고 상기 픽셀 영역과 주변 회로 영역에 STI막(104 ; Shallow Trench Isolation film), 포토다이오드들, 적소에 배치된 트랜지스터들로 이루어져 있다.A general structure of an image sensor has a pixel region and a peripheral circuit region defined on a semiconductor substrate 102 and an STI film 104 (shallow trench isolation film), photodiodes, and the like disposed in the pixel region and the peripheral circuit region. It consists of transistors.

도 1을 참조하면, 제 1 포토다이오드(106), 제 2 포토다이오드(108) 및 트랜지스터의 게이트 전극(110)이 도시되어 있다. 도 1에서는 도면을 간략화하기 위해 2개의 포토 다이오드와 트랜지스터를 의미하는 하나의 게이트 전극(110)만을 도시하였고, 다른 포토 다이오드와 트랜지스터는 미도시함을 미리 밝혀둔다.Referring to FIG. 1, a first photodiode 106, a second photodiode 108, and a gate electrode 110 of a transistor are shown. In FIG. 1, only one gate electrode 110, which means two photodiodes and transistors, is illustrated to simplify the drawing, and other photodiodes and transistors are not shown.

전술한 일반적인 이미지 센서의 하부구조 위에 PMD층(Pre-Metal Dielectric layer)으로서 BPSG층(112 ; BoroPhosphorSilicate Glass layer)과 제 1 캡핑층(114 ; first capping layer)이 형성된다.A BPSG layer 112 (BoroPhosphorSilicate Glass layer) and a first capping layer 114 are formed as a PMD layer as a pre-metal dielectric layer (PMD).

그리고 상기 BPSG층(112)과 제 1 캡핑층(114)을 패터닝하고 상층의 배선구조를 위한 콘택(116 ; contact)을 형성하고 제 1 캡핑층(114) 상에 제 1 금속배선(118)을 형성한다. 이후 제 1 금속배선(118)과 제 1 캡핑층(114) 상부에 제 1 ILD층(120 ; first Inter Layer Dielectric)과 제 2 캡핑층(122)을 적층한다.The BPSG layer 112 and the first capping layer 114 are patterned, a contact 116 is formed for the upper wiring structure, and the first metal wiring 118 is formed on the first capping layer 114. Form. Thereafter, a first ILD layer 120 and a second capping layer 122 are stacked on the first metal wiring 118 and the first capping layer 114.

그리고 제 2 캡핑층(122) 상에 제 2 금속배선(124)을 형성하고 이후 상기 제 2 금속배선(124)과 상기 제 2 캡핑층(122) 상에 제 2 ILD층(126)과 제 3 캡핑층(128)을 적층한다. 이후 제 2 ILD층(126)과 제 3 캡핑층(128)을 패터닝하여 비아(129 ; via)를 형성하고 제 3 캡핑층(128) 상에 제 3 금속배선(130)을 형성한다. 제 3 금속배선(130)은 비아(129 ; via)를 통해 제 2 금속배선(124)과 층이 다름에도 연결되게 된다.Next, a second metal wiring 124 is formed on the second capping layer 122, and then a second ILD layer 126 and a third are formed on the second metal wiring 124 and the second capping layer 122. The capping layer 128 is laminated. Thereafter, the second ILD layer 126 and the third capping layer 128 are patterned to form vias 129, and the third metal wiring 130 is formed on the third capping layer 128. The third metal wire 130 is connected to the layer different from the second metal wire 124 through vias 129.

이어, 상기 제 3 캡핑층(128) 및 제 3 금속배선(130) 상부에 USG층(132 ; Undoped Silicate Glass layer)을 형성하고 질화막(134)을 적층할 수 있다.Subsequently, a USG layer 132 (Undoped Silicate Glass layer) may be formed on the third capping layer 128 and the third metal wiring 130, and the nitride film 134 may be stacked.

이어, 상기 질화막(134) 상에 칼라필터층(136 ; color filter layer), 평탄화층(138) 및 마이크로 렌즈(140)을 순차적으로 형성한다. 이로써, 일반적인 쓰리 메탈 구조(three metal structure)의 이미지 센서가 이루어지게 된다.Subsequently, a color filter layer 136, a planarization layer 138, and a micro lens 140 are sequentially formed on the nitride layer 134. As a result, an image sensor having a general three metal structure is achieved.

도 1에서 보이는 광경로 A 및 B를 설명하면, 광경로 A 및 B를 보면, 빛은 마이크로 렌즈와 컬러 필터를 통과하게 되며, 목적하는 하는 제 1 포토다이오드(106) 또는 제 2 포토다이오드(108)에 이르기까지 쓰리 메탈 구조의 경우 3개의 금속층을 더 거치게 된다.Referring to the light paths A and B shown in FIG. 1, when looking at the light paths A and B, light passes through the microlens and the color filter, and the desired first photodiode 106 or the second photodiode 108 is used. In case of 3 metal structure, it goes through 3 more metal layers.

결국 이처럼 많은 구조물들을 거치는 광경로 A 및 B로는 포토다이오드가 컬러필터에서 떨어져 있으므로 광손실이 발생하고, 이에 따라 포토다이오드의 크기를 작게하는 데 한계가 생긴다. 또한 이러한 긴 광경로를 거치는 동안 빛이 흡수, 굴절 및 반사되어 포토다이오드의 입사광은 매우 줄어들어 광감도가 매우 떨어지며, 이에 따라 화소의 크기를 줄이는 데 있어 한계가 있다.As a result, the optical paths A and B passing through such a large number of structures have a light loss due to the photodiode being separated from the color filter, thereby limiting the size of the photodiode. In addition, the light is absorbed, refracted, and reflected during the long optical path, and thus the incident light of the photodiode is extremely reduced, resulting in a very low light sensitivity, thereby limiting the size of the pixel.

이에 본 발명은 상기 문제점을 해결하기 위한 것으로서, 마이크로렌즈로부터 포토다이오드까지의 광경로를 최적화시켜 소자의 광감도 및 집적도를 개선하는 이미지 센서 및 그 제조방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide an image sensor and a method for manufacturing the same, which improve light sensitivity and integration of devices by optimizing an optical path from a microlens to a photodiode.

상기와 같은 목적을 달성하기 위한 본 발명의 일실시 예에 따른 이미지 센서 제조 방법의 일 특징은, 반도체 기판 위에 금속층을 형성하는 단계, 상기 금속층 위에 드레인, 소오스, 게이트, 좌측 스페이서 및 우측 스페이서를 포함하여 구성되는 핀 전계 효과 트랜지스터(FinFET)를 형성하는 단계, 상기 핀 전계 효과 트랜지스터 위에 상기 소오스와 연결되도록 포토다이오드를 형성하는 단계, 및 상기 포토다이오드 위에 컬러필터층 및 마이크로 렌즈를 적층하는 단계를 포함하여 이루어지는 것이다.According to an aspect of the present invention, there is provided a method of manufacturing an image sensor, the method including: forming a metal layer on a semiconductor substrate, including a drain, a source, a gate, a left spacer, and a right spacer on the metal layer. Forming a fin field effect transistor (FinFET), forming a photodiode to be connected to the source on the fin field effect transistor, and stacking a color filter layer and a microlens on the photodiode It is done.

삭제delete

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이상에서 설명한 바와 같이, 본 발명에 따른 이미지 센서 제조 방법은 다음 과 같은 효과가 있다.As described above, the image sensor manufacturing method according to the present invention has the following effects.

첫째, 광량의 손실을 방지하고, 감도를 좋게 한다.First, it prevents loss of light and improves sensitivity.

둘째, 화소 크기(포토다이오드의 크기)를 작게하는 것이 쉽다.Second, it is easy to reduce the pixel size (the size of the photodiode).

셋째, 게이트의 고집적화가 가능하게 된다.Third, high integration of the gate becomes possible.

넷째, 센서의 색 특성 향상을 이룰 수 있다.Fourth, the color characteristics of the sensor can be improved.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention that can specifically realize the above object will be described. At this time, the configuration and operation of the present invention shown in the drawings and described by it will be described by at least one embodiment, by which the technical spirit of the present invention and its core configuration and operation is not limited.

그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.In addition, the terminology used in the present invention is a general term that is currently widely used as much as possible, but in certain cases, the term is arbitrarily selected by the applicant. In this case, since the meaning is described in detail in the description of the present invention, It is to be understood that the present invention is to be understood as the meaning of the term rather than the name.

도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 이미지 센서의 제조 방법을 나타내는 공정 순서도로서, 쓰리 메탈(three metal) 구조의 이미지 센서의 일 단면을 공정 순서별로 도시하고 있다.2A to 2C are process flowcharts illustrating a method of manufacturing an image sensor according to an embodiment of the present invention, and illustrate one cross-section of an image sensor having a three metal structure according to a process sequence.

먼저, 도 2a를 참조하면, 반도체 기판(202) 상부에 산화막(204)을 형성하고, 산화막(204) 상부에 제 1 금속배선(206)을 형성한다. 그리고 제 1 금속배선(206) 및 산화막(204) 상부에 층간 절연막으로서 제 1 ILD(208 ; first Inter Layer Dielectric)를 형성한다.First, referring to FIG. 2A, an oxide film 204 is formed over the semiconductor substrate 202, and a first metal wiring 206 is formed over the oxide film 204. A first ILD (208; first inter layer dielectric) is formed on the first metal wiring 206 and the oxide film 204 as an interlayer insulating film.

그리고 제 1 ILD(208) 상부에 제 1 캡핑층(210 ; first capping layer)을 형성한다. 이후 상기 제 1 ILD(208) 및 제 1 캡핑층(210)을 패터닝하여 제 1 금속배선(206)을 노출시키는 홀(hole)을 형성하고 금속을 매립하여 제 1 비아(212 ; first via)를 형성한다. 이로써 쓰리 메탈 구조 중 한 층의 금속층이 완성된다.A first capping layer 210 is formed on the first ILD 208. Thereafter, the first ILD 208 and the first capping layer 210 are patterned to form holes for exposing the first metal wires 206, and the metal is buried to fill the first vias 212. Form. This completes a metal layer of one of the three metal structures.

이후, 제 1 캡핑층(210) 상부에 제 2 금속배선(214)을 형성하고 층간 절연막으로서 제 2 ILD(216)를 형성하고 그 상부에 제 2 캡핑층(218)을 형성한다. 여기서 상기 제 2 금속배선(214)은 제 1 비아(212)를 통해 제 1 금속배선(206)과 전기적으로 연결될 수 있다.Thereafter, a second metal wiring 214 is formed on the first capping layer 210, a second ILD 216 is formed as an interlayer insulating film, and a second capping layer 218 is formed thereon. The second metal wire 214 may be electrically connected to the first metal wire 206 through the first via 212.

이후 상기 제 2 ILD(216) 및 제 2 캡핑층(218)을 패터닝하여 제 2 금속배선(214)을 노출시키는 홀을 형성하고 금속을 매립하여 제 2 비아(220)를 형성한다. 이로써 쓰리 메탈 구조 중 두 개의 금속층이 완성된다.Thereafter, the second ILD 216 and the second capping layer 218 are patterned to form holes for exposing the second metal wiring 214, and the metal is buried to form the second via 220. This completes two metal layers of the three metal structure.

그리고, 제 2 캡핑층(218) 상부에 제 3 금속배선(222)을 형성하고 층간 절연막으로서 제 3 ILD(224)를 형성하고 그 상부에 제 3 캡핑층(226)을 형성한다. 여기서 상기 제 3 금속배선(222)은 제 2 비아(220)를 통해 제 2 금속배선(214)과 전기적으로 연결될 수 있다.A third metal wiring 222 is formed on the second capping layer 218, a third ILD 224 is formed as an interlayer insulating film, and a third capping layer 226 is formed thereon. The third metal wire 222 may be electrically connected to the second metal wire 214 through the second via 220.

이후 상기 제 3 ILD(224) 및 제 3 캡핑층(226)을 패터닝하여 제 3 금속배선(222)을 노출시키는 홀을 형성하고 금속을 매립하여 제 3 비아(228)를 형 성한다. 이로써 쓰리 메탈 구조가 완성된다. 기서 상기 캡핑층들(210, 218, 226)은 SiH4로 이루어질 수 있다.Thereafter, the third ILD 224 and the third capping layer 226 are patterned to form holes for exposing the third metal wiring 222, and the third via 228 is formed by filling metal. This completes the three metal structure. The capping layers 210, 218, and 226 may be made of SiH 4.

이어, 도 2b를 참조하면, 이전 공정을 통해 형성된 쓰리 메탈 구조 상부, 즉 제 3 캡핑층(226) 상부에 핀 전계 효과 트랜지스터(FinFET ; 이하 "FinFET"이라 한다.)을 형성한다. 상기 FinFET은 드레인(230), 소오스(230a), 게이트(234), 좌측 스페이서(232) 및 우측 스페이서(232a)를 포함하여 구성될 수 있다. 본 발명의 일 실시 예에서는 발명을 명확하고 간략히 설명하기 위해 포토다이오드에 연결될 하나의 FinFET만을 도시하였고, 다른 FinFET은 미 도시함을 미리 밝혀둔다.Next, referring to FIG. 2B, a fin field effect transistor (FinFET; hereinafter referred to as “FinFET”) is formed on the three metal structure formed through the previous process, that is, on the third capping layer 226. The FinFET may include a drain 230, a source 230a, a gate 234, a left spacer 232, and a right spacer 232a. In an embodiment of the present invention, only one FinFET to be connected to the photodiode is shown for clarity and brief description of the invention, and the other FinFET is not shown in advance.

CMOS 소자의 채널길이를 25 nm 또는 그 이하까지 줄이기 위한 가장 적합한 소자구조로 쓰리 게이트(Tri-gate) 및 더블 게이트(Double-gate)를 갖는 소자 구조가 등장하였고, 이를 소위 "핀 전계 효과 트랜지스터(FinFET)"라고 부른다.As the most suitable device structure for reducing the channel length of the CMOS device to 25 nm or less, a device structure having a tri-gate and a double-gate has emerged, which is called a "pin field effect transistor ( FinFET) ".

보다 구체적으로 벌크 실리콘 기판에서 돌출한 형태의 패턴, 즉 소위 "핀(Fin)"으로 불리는 부위의 3면(좌, 우 및 상)에 채널영역을 형성하면, 쓰리 게이트 핀 전계 효과 트랜지스터라 부른다. 그리고, 상기 쓰리 게이트 핀 전계 효과 트랜지스터에서 상기 핀의 상에 캡핑막을 형성하여 수직 방향의 게이트 필드를 차단시키고 상기 핀의 2면(좌 및 우면)에 채널영역을 형성하면 더블 게이트 전계 효과 트랜지스터라 부른다.More specifically, when a channel region is formed on a pattern of a shape protruding from a bulk silicon substrate, that is, three surfaces (left, right and top) of a so-called “fin”, it is called a three gate fin field effect transistor. In the three-gate fin field effect transistor, when a capping layer is formed on the fin to block a vertical gate field, and a channel region is formed on two surfaces (left and right sides) of the fin, it is called a double gate field effect transistor. .

상기 FinFET은 상술한 바와 같이 전류가 흐르는 채널영역의 여러 면에 게이트 전극이 존재하여 게이트 전극에 의한 채널의 제어 특성을 크게 개선할 수 있다. 게이트에 의한 채널의 제어 특성이 큰 경우, 소스와 드레인 사이의 누설전류를 종 래의 단일 게이트 소자에 비해 크게 개선할 수 있어 결국 DIBL(Drain Induced Barrier Lowering) 특성을 크게 개선할 수 있다.As described above, the FinFET has gate electrodes on various surfaces of the channel region through which current flows, thereby greatly improving the control characteristics of the channel by the gate electrodes. When the gate control channel has a large control characteristic, the leakage current between the source and the drain can be greatly improved as compared with the conventional single gate device, and thus, the drain induced barrier lowering (DIBL) characteristic can be greatly improved.

또한, 채널 양쪽에 게이트가 존재하여 소자의 문턱전압을 동적(dynamically)으로 변화시킬 수 있어 채널의 on-off 특성이 종래의 단일 게이트 구조에 비해 크게 개선되고 짧은 채널효과를 억제할 수 있다.In addition, the gate is present on both sides of the channel to dynamically change the threshold voltage of the device, so that the on-off characteristic of the channel is greatly improved compared to the conventional single gate structure and the short channel effect can be suppressed.

상기 FinFET은 3차원 구조의 트랜지스터이고 아래위의 구분이 없으므로 FinFET들이 위치한 층의 아래에는 금속층들을 형성하고 위에는 포토다이오드를 형성할 수 있는 구조가 만들어질 수 있다.Since the FinFET is a three-dimensional transistor and there is no upper and lower division, a structure capable of forming metal layers under the layer where the FinFETs are located and a photodiode can be formed thereon.

상기 드레인(230), 소오스(230a), 게이트(234), 좌측 스페이서(232) 및 우측 스페이서(232a)를 포함하여 구성되는 FinFET은 그 자세한 제조 공정 및 구조가 공지되어 있으므로 본 발명에서는 생략하기로 한다.FinFETs including the drain 230, the source 230a, the gate 234, the left spacer 232, and the right spacer 232a are well known in the present invention, and detailed descriptions thereof are omitted. do.

여기서, 상기 소오스(230a)는 도 2b에 도시된 바와 같이 추후 포토다이오드(240)와 연결되기 위하여 상부로 돌출된 형태일 수 있고, 상기 드레인(230) 및 소오스(230a)는 N형 실리콘막으로 형성될 수 있다. 또한 좌측 스페이서(232) 및 우측 스페이서(234)는 게이트(234)의 양 측면에 위치하여 드레인(230) 및 소오스(230a)와 게이트(234)를 구분하는 역할을 한다.Here, the source 230a may be formed to protrude upward to be connected to the photodiode 240 later, as shown in FIG. 2B, and the drain 230 and the source 230a may be formed of an N-type silicon layer. Can be formed. In addition, the left spacer 232 and the right spacer 234 are positioned at both sides of the gate 234 to distinguish the drain 230, the source 230a, and the gate 234.

도 2b보면, 게이트(234) 및 드레인(230)은 제 3 비아(228) 상부에 접하여 형성됨으로써, 하부에 형성된 금속층들과 전기적으로 연결될 수 있다. Referring to FIG. 2B, the gate 234 and the drain 230 may be formed to be in contact with the upper portion of the third via 228 to be electrically connected to the metal layers formed at the lower portion thereof.

이어, 도 2c를 참조하면, 상기 제 3 캡핑층(226) 및 상기 드레인(230), 소오스(230a), 게이트(234), 좌측 스페이서(232) 및 우측 스페이서(232a)를 포함하여 구성되는 FinFET의 상부에 제 1 절연층(236)을 형성하고, 제 1 절연층(236) 상부에 P형 반도체층(238)을 형성한다. 상기 P형 반도체층(238) 내부에 N-형 불순물과 P+형 불순물을 이온주입하고 확산시켜 N-형 확산영역과 P+형 확산영역을 형성함으로써 포토다이오드(240)을 형성한다.Next, referring to FIG. 2C, the FinFET includes the third capping layer 226 and the drain 230, the source 230a, the gate 234, the left spacer 232, and the right spacer 232a. The first insulating layer 236 is formed on the upper portion of the substrate, and the P-type semiconductor layer 238 is formed on the first insulating layer 236. The photodiode 240 is formed by ion implanting and diffusing N-type impurities and P + type impurities into the P-type semiconductor layer 238 to form an N-type diffusion region and a P + type diffusion region.

여기서, 포토다이오드(240)는 P형 반도체층(238) 하부의 돌출된 FinFET의 소오스(230a)와 접하여 전기적으로 연결될 수 있다. 본 발명의 다른 실시 예에서는 비아(via) 형성 기술을 통해 포토다이오드(240)를 소오스(230a)와 전기적으로 연결할 수 있다.Here, the photodiode 240 may be electrically connected to the source 230a of the protruding FinFET under the P-type semiconductor layer 238. In another embodiment of the present invention, the photodiode 240 may be electrically connected to the source 230a through a via forming technique.

이후, P형 반도체층(238) 및 포토다이오드(240) 상부에 제 2 절연층(242)과 컬러필터층(246)을 차례로 적층한다. 그리고 상기 컬러필터층(246) 상부에 평탄화층(248)과 마이크로 렌즈(250)를 차례로 적층하여 본 발명의 일 실시 예에 따른 이미지 센서를 완성하게 된다.Thereafter, the second insulating layer 242 and the color filter layer 246 are sequentially stacked on the P-type semiconductor layer 238 and the photodiode 240. In addition, the planarization layer 248 and the microlens 250 are sequentially stacked on the color filter layer 246 to complete the image sensor according to the exemplary embodiment.

따라서, 포토다이오드(240)는 상기 컬러필터층(246) 하부에 제 2 절연막(242)만을 사이에 두고 형성될 수 있어 마이크로 렌즈(250)로부터 포토다이오드(240)까지의 광경로가 극도로 짧아질 수 있다. 그리고 포토다이오드(240) 하부에 인접하여 형성된 FinFET과 전기적으로 연결됨으로써, 트랜지스터와 포토다이오드(240) 사이의 시그널 경로가 최단거리가 된다. 따라서, 포토다이오드(240)에 입사한 광에 의해 발생하는 신호전하는 손실없이 트랜지스터를 통해 감지될 수 있다.Accordingly, the photodiode 240 may be formed under the color filter layer 246 with only the second insulating layer 242 interposed therebetween, resulting in an extremely short optical path from the microlens 250 to the photodiode 240. Can be. In addition, the signal path between the transistor and the photodiode 240 is shortest by being electrically connected to the FinFET formed adjacent to the lower portion of the photodiode 240. Therefore, the signal charge generated by the light incident on the photodiode 240 can be sensed through the transistor without loss.

전술한 효과는 이미지 센서에 FinFET구조를 사용함으로써 쓰리 메탈 구조의 금속층들을 트랜지스터 하부에 위치시킬 수 있기 때문에 얻어질 수 있다.The above-described effect can be obtained because the metal layers of the three metal structure can be placed under the transistor by using the FinFET structure in the image sensor.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.

따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.

도 1은 일반적인 이미지 센서의 단면도1 is a cross-sectional view of a typical image sensor

도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 이미지 센서의 제조 방법을 나타내는 공정 순서도2A through 2C are flowcharts illustrating a method of manufacturing an image sensor according to an exemplary embodiment.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

202 : 반도체 기판 204 : 산화막202: semiconductor substrate 204: oxide film

206 : 제 1 금속배선 208 : 제 1 ILD206: first metal wiring 208: first ILD

210 : 제 1 캡핑층 212 : 제 1 비아210: first capping layer 212: first via

214 : 제 2 금속배선 216 : 제 2 ILD214: second metal wiring 216: second ILD

218 : 제2 캡핑층 220 : 제 2 비아218: second capping layer 220: second via

222 : 제 3 금속배선 224 : 제 3 ILD222: third metal wiring 224: third ILD

226 : 제 3 캡핑층 228 : 제 3 비아226: third capping layer 228: third via

230 : 드레인 230a : 소오스230: drain 230a: source

232 : 좌측 스페이서 232a : 우측 스페이서232: left spacer 232a: right spacer

234 : 게이트 236 : 제 1 절연층234: gate 236: first insulating layer

238 : P형 반도체층 240 : 포토다이오드238 P-type semiconductor layer 240 photodiode

242 : 제 2 절연층 246 : 칼라필터층242: second insulating layer 246: color filter layer

248 : 평탄화층 250 : 마이크로 렌즈248: planarization layer 250: micro lens

Claims (6)

반도체 기판 위에 금속층을 형성하는 단계;Forming a metal layer on the semiconductor substrate; 상기 금속층 위에 드레인, 소오스, 게이트, 좌측 스페이서 및 우측 스페이서를 포함하여 구성되는 핀 전계 효과 트랜지스터(FinFET)를 형성하는 단계;Forming a fin field effect transistor (FinFET) including a drain, a source, a gate, a left spacer, and a right spacer on the metal layer; 상기 핀 전계 효과 트랜지스터 위에 상기 소오스와 연결되도록 포토다이오드를 형성하는 단계; 및Forming a photodiode on the fin field effect transistor so as to be connected to the source; And 상기 포토다이오드 위에 컬러필터층 및 마이크로 렌즈를 적층하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이미지 센서의 제조방법.Stacking a color filter layer and a micro lens on the photodiode. 제 1 항에 있어서,The method of claim 1, 상기 핀 전계 효과 트랜지스터 위에 포토다이오드를 형성하는 단계는,Forming a photodiode on the fin field effect transistor, 상기 핀 전계 효과 트랜지스터 상부에 절연층을 형성하는 단계;Forming an insulating layer on the fin field effect transistor; 상기 절연층 상부에 P형 반도체층을 형성하는 단계;Forming a P-type semiconductor layer on the insulating layer; 상기 P형 반도체층에 정의된 포토다이오드 영역에 저농도의 N형 확산영역을 형성하는 단계; 및Forming a low concentration N-type diffusion region in the photodiode region defined in the P-type semiconductor layer; And 상기 포토다이오드 영역에 고농도의 P형 확산영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이미지 센서의 제조방법.And forming a high concentration P-type diffusion region in the photodiode region. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판 위에 금속층을 형성하는 단계는,Forming a metal layer on the semiconductor substrate, 상기 반도체 기판 상부에 산화막을 형성하는 단계;Forming an oxide film on the semiconductor substrate; 상기 산화막 상부에 하부 금속배선을 형성하는 단계; Forming a lower metal wiring on the oxide film; 상기 산화막 및 하부 금속배선 상에 층간 절연막을 형성하는 단계; 및Forming an interlayer insulating film on the oxide film and the lower metal wiring; And 상기 층간 절연막을 패터닝하여 상기 하부 금속배선과 상부 금속배선을 연결하는 비아를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 이미지 센서의 제조방법.Patterning the interlayer insulating film to form a via connecting the lower metal wiring and the upper metal wiring. 삭제delete 삭제delete 삭제delete
KR1020070090949A 2007-09-07 2007-09-07 Image sensor and its manufacturing method KR100907901B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070090949A KR100907901B1 (en) 2007-09-07 2007-09-07 Image sensor and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070090949A KR100907901B1 (en) 2007-09-07 2007-09-07 Image sensor and its manufacturing method

Publications (2)

Publication Number Publication Date
KR20090025817A KR20090025817A (en) 2009-03-11
KR100907901B1 true KR100907901B1 (en) 2009-07-15

Family

ID=40694081

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070090949A KR100907901B1 (en) 2007-09-07 2007-09-07 Image sensor and its manufacturing method

Country Status (1)

Country Link
KR (1) KR100907901B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060028833A (en) * 2004-09-30 2006-04-04 한국과학기술원 Hybrid-integration of soi and bulk field effect transistor structures and method for manufacturing
JP2006128392A (en) 2004-10-28 2006-05-18 Sony Corp Solid-state image pickup device and manufacturing method therefor, and semiconductor device and manufacturing method therefor
KR20060077082A (en) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 Image sensor with shortened optical path and method for fabrication thereof
KR20060077173A (en) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 Image sensor with enlarged photo detecting area and method for fabrication thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060028833A (en) * 2004-09-30 2006-04-04 한국과학기술원 Hybrid-integration of soi and bulk field effect transistor structures and method for manufacturing
JP2006128392A (en) 2004-10-28 2006-05-18 Sony Corp Solid-state image pickup device and manufacturing method therefor, and semiconductor device and manufacturing method therefor
KR20060077082A (en) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 Image sensor with shortened optical path and method for fabrication thereof
KR20060077173A (en) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 Image sensor with enlarged photo detecting area and method for fabrication thereof

Also Published As

Publication number Publication date
KR20090025817A (en) 2009-03-11

Similar Documents

Publication Publication Date Title
JP5318325B2 (en) Manufacturing method of image sensor
KR101867488B1 (en) Image sensor
TWI608600B (en) Image sensor and related fabrication method
KR100758321B1 (en) Image sensor with embedded photodiode region and fabrication method thereof
US7675099B2 (en) Image sensor and method of forming the same
KR20170043141A (en) Image sensor
KR20090025818A (en) Image sensor and method for fabricating thereof
KR100628238B1 (en) CMOS image sensor and method for manufacturing the same
US20180190708A1 (en) Image sensors
US20140175586A1 (en) Image sensor and method for fabricating the same
KR102551483B1 (en) Image sensor and method for fabricating the same
KR20200086389A (en) Image sensor
KR20170087581A (en) Image sensor
KR101382422B1 (en) An image sensor and a method of manufacturing the same
KR101380311B1 (en) An image sensor and a method of manufacturing the same
CN107785383B (en) Image sensor and manufacturing method thereof
KR100907901B1 (en) Image sensor and its manufacturing method
KR100817710B1 (en) CMOS image sensor with microlense having different radius of curvature comparing to wavelength of incident light and the method of fabricating the same
TWI622165B (en) Image sensor and fabrication method thereof
CN107958913B (en) Image sensor and manufacturing method thereof
KR20070023418A (en) Image sensor with enhanced light concentration capability and method for fabrication thereof
KR100606919B1 (en) The complementary metal oxide semiconductor image sensor and its manufacturing method for filling a color filter material
KR100628229B1 (en) The complementary metal-oxide-semiconductor image sensor and its manufacturing method for light sensitivity improvement and high integration
US20220328553A1 (en) Image sensor
KR20070027909A (en) Method of manufacturing an image device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee