KR100907721B1

KR100907721B1 - Circuit board and manufacturing method thereof

Info

Publication number: KR100907721B1
Application number: KR1020070062523A
Authority: KR
Inventors: 박계찬
Original assignee: 박계찬
Priority date: 2007-06-25
Filing date: 2007-06-25
Publication date: 2009-07-14
Also published as: KR20080113713A

Abstract

회로 기판 및 이의 제조 방법이 개시되어 있다. 회로 기판은 다공에 채워진 절연물질을 갖는 제1 산화 금속부, 상기 제1 면과 대향하는 제2 면 상에 배치되며 다공에 채워진 절연물질을 갖는 제2 산화 금속부 및 상기 제1 및 제2 산화 금속부들 사이에 개재되며 절연부를 갖는 금속부를 포함하는 산화 금속 기판, 상기 산화 금속 기판의 상기 제1 산화 금속부 상에 배치된 제1 배선, 상기 산화 금속 기판의 상기 제2 산화 금속부 상에 배치된 제2 배선 및 상기 절연부를 관통하여 상기 제1 및 제2 배선들을 연결하는 연결 부재를 포함한다. 회로 기판 및 이의 제조 방법은 열 방열 효과가 우수한 제1 및 제2 산화 금속부를 갖는 산화 금속 기판상에 배선들을 형성하기 때문에 뛰어난 방열 효과를 갖기 때문에 회로 기판상에 실장 되는 전기 소자의 전기적 특성을 보다 향상시킨다. 또한, 산화 금속 기판상에 포토리소그라피 공정을 이용하여 회로 배선을 형성하기 때문에 매우 미세한 선폭을 갖는 회로 배선을 형성할 수 있다. 또한, 산화 금속 기판상에 배선을 형성하기 때문에 제조 공정이 매우 단순하며, 제조 코스트가 매우 감소 되는 효과를 갖는다.A circuit board and a method of manufacturing the same are disclosed. The circuit board includes a first metal oxide portion having an insulating material filled in the pores, a second metal oxide portion disposed on a second side opposite the first surface and having the insulating material filled in the pores, and the first and second oxidations. A metal oxide substrate interposed between the metal portions and including a metal portion having an insulating portion, a first wiring disposed on the first metal oxide portion of the metal oxide substrate, and disposed on the second metal oxide portion of the metal oxide substrate And a connection member connecting the first and second wires through the second wire and the insulating part. Since the circuit board and the manufacturing method thereof have excellent heat dissipation effect because wirings are formed on the metal oxide substrate having the first and second metal oxide parts having excellent heat dissipation effect, the circuit board and the manufacturing method thereof have better electrical characteristics. Improve. In addition, since the circuit wiring is formed on the metal oxide substrate using a photolithography process, the circuit wiring having a very fine line width can be formed. In addition, since the wiring is formed on the metal oxide substrate, the manufacturing process is very simple and the manufacturing cost is greatly reduced.

회로, 회로 기판, 산화 금속 기판, 방열, 연결 부재 Circuit, Circuit Board, Metal Oxide Board, Heat Dissipation, Connection Member

Description

회로 기판 및 이의 제조 방법{CIRCUIT SUBSTRATE AND METHOD OF MANUFACTURING THEREOF}CIRCUIT SUBSTRATE AND METHOD OF MANUFACTURING THEREOF

도 1은 본 발명의 일실시예에 의한 회로 기판을 도시한 단면도이다.1 is a cross-sectional view showing a circuit board according to an embodiment of the present invention.

도 2는 도 1의 'A' 부분 확대도이다.FIG. 2 is an enlarged view of a portion 'A' of FIG. 1.

도 3은 도 1의 'B' 부분 확대도이다.3 is an enlarged view of a portion 'B' of FIG. 1.

도 4 내지 도 15들은 본 발명의 일실시예에 의한 회로 기판의 제조 방법을 도시한 단면도들이다.4 to 15 are cross-sectional views illustrating a method of manufacturing a circuit board according to an embodiment of the present invention.

본 발명은 회로 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a circuit board and a method of manufacturing the same.

최근 들어, 방대한 데이터를 단시간 내 처리할 수 있는 전자 부품이 개발되고 있다.Recently, electronic components capable of processing massive data in a short time have been developed.

방대한 데이터를 처리하는 반도체 소자와 같은 전자 부품은 일반적으로 전자 부품에서 처리될 데이터를 입력 및 반도체 소자에서 처리된 데이터를 출력하기 위해 신호가 전송되는 배선을 갖는 회로 기판에 실장 된다.Electronic components, such as semiconductor devices that process massive data, are generally mounted on circuit boards having wires through which signals are transmitted to input data to be processed in the electronic components and to output processed data from the semiconductor devices.

일반적으로, 종래 회로 기판은 얇은 두께를 갖는 합성 수지 기판상에 동박판 을 접착제 등을 이용하여 부착하는 공정 및 배선을 형성하기 위해 동박판을 포토리소그라피 공정에 의하여 패터닝하는 공정에 의하여 제조된다.In general, a conventional circuit board is manufactured by a process of attaching a copper foil plate using an adhesive or the like on a synthetic resin substrate having a thin thickness and a process of patterning the copper foil plate by a photolithography process to form wiring.

종래 회로 기판 및 종래 회로 기판을 제조하기 위해서는 다양한 재료 및 다양한 공정들이 요구되고, 특히 종래 회로 기판은 주로 배선 재료로 전기 전도도가 우수한 구리를 사용하기 때문에 제조 비용이 매우 비싼 단점을 갖는다.Various materials and various processes are required to manufacture the conventional circuit board and the conventional circuit board, and in particular, the conventional circuit board has a disadvantage in that the manufacturing cost is very expensive since it mainly uses copper having excellent electrical conductivity as the wiring material.

이와 다르게, 구리를 이용하여 종래 회로 기판의 배선을 형성할 경우, 구리의 식각 특성으로 인해 매우 좁은 선폭을 갖는 배선을 형성하기 어려운 단점을 갖는다.In contrast, when wiring of a conventional circuit board using copper, it is difficult to form a wiring having a very narrow line width due to the etching characteristics of the copper.

한편, 복층으로 이루어진 종래 회로 기판의 경우, 유해한 접착제를 사용해야 하기 때문에 친환경적인 제품을 제조하기 어려운 단점을 갖는다.On the other hand, in the case of a conventional circuit board made of a multilayer, it has a disadvantage that it is difficult to manufacture an environmentally friendly product because a harmful adhesive must be used.

이와 다르게, 종래 회로 기판의 경우, 합성 수지 재질의 기판을 사용하기 때문에 회로 기판에 실장된 반도체 소자와 같은 전자 부품으로부터 발생 된 열을 쉽게 방열하기 어렵고, 이로 인해 전자 부품의 성능을 크게 감소시키는 단점을 갖는다.On the other hand, in the case of the conventional circuit board, it is difficult to easily dissipate heat generated from an electronic component such as a semiconductor element mounted on the circuit board because of the use of a synthetic resin substrate, which greatly reduces the performance of the electronic component Has

상술된 문제점을 해결하기 위하여 최근 방열 특성이 개선된 세라믹 소재를 이용한 회로 기판이 연구되고 있지만 세라믹 소재를 이용한 회로 기판의 경우 제조 공정이 매우 복잡하기 때문에 생산성 및 수율이 매우 낮을 뿐만 아니라 가격이 매우 비싼 단점을 갖는다.In order to solve the above problems, a circuit board using a ceramic material having improved heat dissipation characteristics has been studied recently. However, a circuit board using a ceramic material has a very complicated manufacturing process, and therefore, productivity and yield are very low, and the price is very expensive. Has disadvantages.

본 발명의 하나의 목적은 경박 단소화가 가능하고, 매우 미세한 배선폭을 구 현할 수 있으며, 제조 공정수를 크게 감소시켜 제조 가격이 매우 낮고, 높은 제품 신뢰성을 구현할 수 있고, 열전달 및 열 발산 성능이 우수한 회로기판을 제공한다.One object of the present invention is to reduce the size of the light and thin, to realize a very fine wiring width, to significantly reduce the number of manufacturing process, very low manufacturing cost, high product reliability, heat transfer and heat dissipation performance Provides excellent circuit boards.

본 발명의 다른 목적은 상기 회로기판의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the circuit board.

본 발명은 제1 면 상에 형성되며 다공에 채워진 절연물질을 갖는 제1 산화 금속부, 상기 제1 면과 대향하는 제2 면 상에 배치되며 다공에 채워진 절연물질을 갖는 제2 산화 금속부 및 상기 제1 및 제2 산화 금속부들 사이에 개재되며 절연부를 갖는 금속부를 포함하는 산화 금속 기판, 상기 산화 금속 기판의 상기 제1 산화 금속부 상에 배치된 제1 배선, 상기 산화 금속 기판의 상기 제2 산화 금속부 상에 배치된 제2 배선 및 상기 절연부를 관통하여 상기 제1 및 제2 배선들을 연결하는 연결 부재를 포함하는 회로 기판을 제공한다.The present invention provides a first metal oxide part formed on a first surface and having an insulating material filled in a pore, a second metal oxide part disposed on a second surface opposite to the first surface and having an insulating material filled in a pore; A metal oxide substrate interposed between the first and second metal oxide portions, the metal oxide substrate including a metal portion having an insulating portion, first wiring disposed on the first metal oxide portion of the metal oxide substrate, and the metal oxide substrate. Provided is a circuit board including a second wiring disposed on a metal oxide part and a connecting member connecting the first and second wirings through the insulating part.

본 발명은 금속판의 제1 면 및 상기 제1 면과 대향하는 제2 면을 1차 산화시켜 상기 제1 면에 다공을 갖는 제1 산화 금속부, 상기 제2 면에 다공을 갖는 제2 산화 금속부 및 상기 제1 및 제2 산화 금속부들 사이에 금속부를 형성하는 단계, 상기 금속부를 2차 산화시켜 상기 금속부에 단속적으로 배치되며 다공을 갖는 절연부를 형성하는 단계, 상기 다공들에 절연 물질을 채워넣는 단계, 상기 절연부에 대응하는 부분에 산화 금속 기판을 관통하는 비아홀을 형성하는 단계 및 상기 제1 및 제2 산화 금속부들상에 각각 제1 및 제2 배선을 형성 및 상기 비아홀 내에 연결 부재를 형성하는 단계를 포함하는 회로 기판을 제공한다.According to the present invention, a first metal oxide portion having a pore in the first face and a second metal oxide having a pore in the second face are formed by first oxidizing a first face of the metal plate and a second face facing the first face. Forming a metal portion between the portion and the first and second metal oxide portions, and secondly oxidizing the metal portion to form an insulating portion intermittently disposed with the metal portion and having pores, and insulating material in the pores. Forming a via hole penetrating through the metal oxide substrate in a portion corresponding to the insulating portion, and forming first and second wires on the first and second metal oxide portions, respectively, and connecting members in the via hole. It provides a circuit board comprising the step of forming.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 회로 기판 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a circuit board and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and the general knowledge in the art Those skilled in the art can implement the present invention in various other forms without departing from the technical spirit of the present invention.

회로 기판Circuit board

도 1을 참조하면, 회로 기판(100)은 산화 금속 기판(10), 절연 부재(20), 제1 배선(30), 제2 배선(40) 및 연결 부재(50)를 포함한다.Referring to FIG. 1, the circuit board 100 includes a metal oxide substrate 10, an insulating member 20, a first wiring 30, a second wiring 40, and a connection member 50.

산화 금속 기판(10)은 산화된 금속 및 산화되지 않은 금속을 복합적으로 포함한다. 산화 금속 기판(10)은 제1 산화 금속부(13), 절연부를 갖는 금속부(15) 및 제2 산화 금속부(14)를 포함한다.The metal oxide substrate 10 includes a combination of oxidized metals and non-oxidized metals. The metal oxide substrate 10 includes a first metal oxide portion 13, a metal portion 15 having an insulating portion, and a second metal oxide portion 14.

제1 산화 금속부(13)는 산화 금속 기판(10)의 제1 면(11)에 형성되고, 제2 산화 금속부(14)는 산화 금속 기판(10)의 제1 면(11)과 대향하는 제2 면(12)에 형성되고, 금속부(15)는 제1 산화 금속부(13) 및 제2 산화 금속부(14)의 사이에 개재된다.The first metal oxide portion 13 is formed on the first surface 11 of the metal oxide substrate 10, and the second metal oxide portion 14 faces the first surface 11 of the metal oxide substrate 10. It is formed on the second surface 12, the metal portion 15 is interposed between the first metal oxide portion 13 and the second metal oxide portion 14.

본 실시예에서, 제1 산화 금속부(13) 및 제2 산화 금속부(14)들 사이에 개재된 금속부(15)는 회로 기판(100)의 노이즈를 감소시킨다. 이에 더하여 금속부(15)의 면적을 조절함에 따라 회로 기판(100)의 유전률을 다양하게 변경시킬 수 있다.In this embodiment, the metal part 15 interposed between the first metal oxide part 13 and the second metal oxide part 14 reduces the noise of the circuit board 100. In addition, as the area of the metal part 15 is adjusted, the dielectric constant of the circuit board 100 may be variously changed.

산화 금속 기판(10)의 제1 산화 금속부(13) 및 제2 산화 금속부(14)는, 예를 들어, 양극 산화된 알루미늄을 포함할 수 있다. 한편, 제1 및 제2 산화 금속부(13, 14)들에는 금속 기판을 산화시키는 도중 발생 된 다공들이 포함될 수 있다.The first metal oxide part 13 and the second metal oxide part 14 of the metal oxide substrate 10 may include, for example, anodized aluminum. Meanwhile, the first and second metal oxide parts 13 and 14 may include pores generated during the oxidation of the metal substrate.

산화 금속 기판(10)의 금속부(15)는 단속적으로 형성된 절연부(16)를 갖는다. 금속부(15)에 형성된 절연부(16)는 후술될 연결 부재(50)에 의하여 제1 및 제2 배선(30,40)들이 전기적으로 연결될 때, 제1 및 제2 배선(30,40)들이 금속부(15)에 의하여 전기적으로 쇼트되는 것을 방지한다.The metal portion 15 of the metal oxide substrate 10 has an insulating portion 16 formed intermittently. The insulating part 16 formed on the metal part 15 may have the first and second wires 30 and 40 when the first and second wires 30 and 40 are electrically connected by the connecting member 50 to be described later. Is prevented from being electrically shorted by the metal part 15.

본 실시예에서, 제1 및 제2 산화 금속부(13,15)들 및 금속부(15)를 갖는 산화 금속 기판(10)의 두께는 약 5㎛ 내지 약 450㎛일 수 있고, 제1 및 제2 산화 금속부(13,15)들의 두께는 약 1㎛ 내지 약 77.5㎛일 수 있다.In the present embodiment, the thickness of the metal oxide substrate 10 having the first and second metal oxide parts 13 and 15 and the metal part 15 may be about 5 μm to about 450 μm, The thicknesses of the second metal oxide parts 13 and 15 may be about 1 μm to about 77.5 μm.

산화된 금속에 의하여 다공을 갖는 제1 및 제2 산화 금속부(13,15)들 및 금속부(15)의 절연부(16)를 갖는 산화 금속 기판(10)은 매우 높은 전기적 저항을 갖기 때문에 우수한 절연 특성을 갖는다.Since the metal oxide substrate 10 having the first and second metal oxide portions 13 and 15 having pores by the oxidized metal and the insulating portion 16 of the metal portion 15 has a very high electrical resistance, Has excellent insulation properties.

반면, 산화 금속 기판(10)은 다공들에 의하여 낮은 밀도, 낮은 탄성 및 낮은 기계적 강도를 갖기 때문에 외부에서 가해진 충격 및/또는 진동 등에 의하여 쉽게 파손될 수 있다.On the other hand, since the metal oxide substrate 10 has low density, low elasticity, and low mechanical strength by the pores, it may be easily damaged by external shocks and / or vibrations.

절연 물질(20)은 제1 및 제2 산화 금속부(13,15)들 및 금속부(15)의 절연부(16)의 다공들에 채워져 산화 금속 기판(10)의 물리적/기계적 특성을 향상시켜 산화 금속 기판(10)의 파손을 방지할 뿐만 아니라 전기적 절연 특성을 향상시킬 수 있다.The insulating material 20 is filled in the first and second metal oxide portions 13 and 15 and the pores of the insulating portion 16 of the metal portion 15 to improve the physical / mechanical properties of the metal oxide substrate 10. By preventing damage to the metal oxide substrate 10, electrical insulation properties can be improved.

산화 금속 기판(10)의 제1 및 제2 산화 금속부(13,15)들 및 금속부(15)의 절연부(16)에 형성된 다공 내에 채워지는 절연물질(20)은 저유전률을 갖는 유기물을 포함할 수 있다. 절연물질(20)로 사용될 수 있는 물질의 예로서는 저유전률을 갖는 폴리머 계열 유기물인 벤조싸이클로부텐(benzocyclobutene, BCB) 등을 들 수 있다.The insulating material 20 filled in the pores formed in the first and second metal oxide parts 13 and 15 of the metal oxide substrate 10 and the insulating part 16 of the metal part 15 is an organic material having a low dielectric constant. It may include. Examples of the material that can be used as the insulating material 20 include benzocyclobutene (BCB), which is a polymer-based organic material having a low dielectric constant.

산화된 금속에 의하여 형성된 제1 및 제2 산화 금속부(13,15)들 및 금속부(15)의 절연부(16)의 다공들에 채워진 절연물질(20)을 갖는 산화 금속 기판(10)의 표면은 그라인딩 가공 또는 폴리싱 가공되고, 이 결과 산화 금속 기판(10)은 매끈한 주 표면인 제1 면(11) 및 제1 면(11)과 대향하는 매끈한 주 표면인 제2 면(12)을 갖는다.The metal oxide substrate 10 having the first and second metal oxide portions 13 and 15 formed by the oxidized metal and the insulating material 20 filled in the pores of the insulating portion 16 of the metal portion 15. Surface is ground or polished, so that the metal oxide substrate 10 has a first surface 11, which is a smooth main surface, and a second surface 12, which is a smooth main surface opposite to the first surface 11. Have

또한, 그라인딩 공정은 산화 금속 기판(10)에 매끈한 제1 및 제2 면(11,12)들을 제공할 뿐만 아니라 산화 금속 기판(10)의 두께를 조절할 수 있다.In addition, the grinding process not only provides smooth first and second surfaces 11 and 12 to the metal oxide substrate 10, but also adjusts the thickness of the metal oxide substrate 10.

도 2를 참조하면, 제1 배선(30)은 산화 금속 기판(10)의 매끈한 제1 면(11) 에 형성된 제1 금속 산화부(13) 상에 형성된다.Referring to FIG. 2, the first wiring 30 is formed on the first metal oxide 13 formed on the smooth first surface 11 of the metal oxide substrate 10.

본 실시예에서, 제1 배선(30)은 단층 구조 또는 복층 구조를 가질 수 있다. 본 실시예에서, 제1 배선(30)은, 예를 들어, 복층 구조를 갖는다. 복층 구조를 갖는 제1 배선(30)은 제1 씨드 패턴(32) 및 제1 배선 패턴(34)을 포함하는 복층 구조 포함한다. 본 실시예에서, 제1 배선(30)은 약 1㎛ 정도의 선폭을 갖고, 인접한 제1 배선(30)들은 약 1㎛ 정도 이격 된다.In the present embodiment, the first wiring 30 may have a single layer structure or a multilayer structure. In the present embodiment, the first wiring 30 has a multilayer structure, for example. The first wiring 30 having the multilayer structure includes a multilayer structure including the first seed pattern 32 and the first wiring pattern 34. In the present embodiment, the first wiring 30 has a line width of about 1 μm and the adjacent first wirings 30 are spaced about 1 μm apart.

제1 씨드 패턴(32)은 제1 배선 패턴(34)을 형성하기 위해 산화 금속 기판(10)의 제1 산화 금속부(13) 상에 형성된다.The first seed pattern 32 is formed on the first metal oxide 13 of the metal oxide substrate 10 to form the first wiring pattern 34.

본 실시예에서, 제1 씨드 패턴(32)으로 사용될 수 있는 물질들의 예로서는 구리, 크롬, 니켈, 금, 티타늄 등을 들 수 있다. 제1 씨드 패턴(32)은 상술 된 금속들 중 적어도 하나, 바람직하게, 적어도 두 개를 포함할 수 있다. 이와 다르게, 제1 씨드 패턴(32)은 구리, 크롬, 니켈, 금, 티타늄을 포함하는 적어도 두 층으로 이루어질 수 있다.In this embodiment, examples of materials that can be used as the first seed pattern 32 include copper, chromium, nickel, gold, titanium, and the like. The first seed pattern 32 may include at least one, preferably at least two, of the above-described metals. Alternatively, the first seed pattern 32 may be formed of at least two layers including copper, chromium, nickel, gold, and titanium.

한편, 제1 씨드 패턴(32) 및 산화 금속 기판(10)의 제1 산화 금속부(13) 사이에는 접착제가 개재될 수 있다. 접착제에 의하여 제1 산화 금속부(13) 상에 제1 씨드 패턴(32)이 접착될 경우, 제1 씨드 패턴(32)의 두께는 약 1,000Å 내지 약 2㎛일 수 있다.Meanwhile, an adhesive may be interposed between the first seed pattern 32 and the first metal oxide portion 13 of the metal oxide substrate 10. When the first seed pattern 32 is adhered to the first metal oxide 13 by the adhesive, the thickness of the first seed pattern 32 may be about 1,000 μm to about 2 μm.

제1 배선 패턴(34)은 제1 씨드 패턴(32) 상에 배치되며, 제1 배선 패턴(34)은, 평면상에서 보았을 때, 제1 씨드 패턴(32)과 실질적으로 동일한 형상 및 크기를 갖는다.The first wiring pattern 34 is disposed on the first seed pattern 32, and the first wiring pattern 34 has a shape and size substantially the same as that of the first seed pattern 32 when viewed in plan view. .

제1 배선 패턴(34)으로 사용될 수 있는 물질들의 예로서는 구리, 크롬, 니켈, 금, 티타늄 등을 들 수 있다. 제1 배선 패턴(34)은 상술 된 금속들 중 적어도 하나, 바람직하게, 적어도 두 개를 포함할 수 있다.Examples of materials that can be used as the first wiring pattern 34 include copper, chromium, nickel, gold, titanium, and the like. The first wiring pattern 34 may include at least one, preferably at least two, of the above-described metals.

도 3을 참조하면, 제2 배선(40)은 산화 금속 기판(10)의 제2 산화 금속부(14) 상에 형성된다. 제2 배선(40)은 단층 구조 또는 복층 구조를 가질 수 있다. 본 실시예에서, 제2 배선(40)은, 예를 들어, 복층 구조를 갖는다. 본 실시예에서, 제1 배선(40)은 약 1㎛ 정도의 선폭을 갖고, 인접한 제2 배선(40)들은 약 1㎛ 정도 이격 된다.Referring to FIG. 3, the second wiring 40 is formed on the second metal oxide portion 14 of the metal oxide substrate 10. The second wiring 40 may have a single layer structure or a multi layer structure. In the present embodiment, the second wiring 40 has a multilayer structure, for example. In the present embodiment, the first wiring 40 has a line width of about 1 μm, and the adjacent second wirings 40 are spaced about 1 μm.

복층 구조를 갖는 제2 배선(40)은 제2 씨드 패턴(42) 및 제2 배선 패턴(44)을 포함하는 복층 구조 포함한다.The second wiring 40 having the multilayer structure includes a multilayer structure including the second seed pattern 42 and the second wiring pattern 44.

제2 씨드 패턴(42)은 제2 배선 패턴(44)을 형성하기 위해 산화 금속 기판(10)의 제2 산화 금속부(14) 상에 형성된다.The second seed pattern 42 is formed on the second metal oxide portion 14 of the metal oxide substrate 10 to form the second wiring pattern 44.

본 실시예에서, 제2 씨드 패턴(42)으로 사용될 수 있는 물질들의 예로서는 구리, 크롬, 니켈, 금, 티타늄 등을 들 수 있다. 제2 씨드 패턴(42)은 상술 된 금속들 중 적어도 하나, 바람직하게, 적어도 두 개를 포함할 수 있다. 이와 다르게, 제2 씨드 패턴(42)은 구리, 크롬, 니켈, 금, 티타늄을 포함하는 적어도 두 층으로 이루어질 수 있다.In this embodiment, examples of materials that can be used as the second seed pattern 42 include copper, chromium, nickel, gold, titanium, and the like. The second seed pattern 42 may include at least one, preferably at least two, of the above-described metals. Alternatively, the second seed pattern 42 may be formed of at least two layers including copper, chromium, nickel, gold, and titanium.

한편, 제2 씨드 패턴(42) 및 산화 금속 기판(10)의 제2 산화 금속부(14) 사이에는 접착제가 개재될 수 있다. 접착제에 의하여 제2 산화 금속부(14) 상에 제2 씨드 패턴(42)이 접착될 경우, 제2 씨드 패턴(42)의 두께는 약 1,000Å 내지 약 2㎛일 수 있다. Meanwhile, an adhesive may be interposed between the second seed pattern 42 and the second metal oxide portion 14 of the metal oxide substrate 10. When the second seed pattern 42 is adhered to the second metal oxide part 14 by the adhesive, the thickness of the second seed pattern 42 may be about 1,000 μm to about 2 μm.

제2 배선 패턴(44)은 제2 씨드 패턴(42) 상에 배치되며, 제2 배선 패턴(44)은, 평면상에서 보았을 때, 제2 씨드 패턴(42)과 실질적으로 동일한 형상 및 크기를 갖는다.The second wiring pattern 44 is disposed on the second seed pattern 42, and the second wiring pattern 44 has a shape and size substantially the same as that of the second seed pattern 42 when viewed in plan view. .

제2 배선 패턴(44)으로 사용될 수 있는 물질들의 예로서는 구리, 크롬, 니켈, 금, 티타늄 등을 들 수 있다. 제2 배선 패턴(44)은 상술 된 금속들 중 적어도 하나, 바람직하게, 적어도 두 개를 포함할 수 있다.Examples of materials that can be used as the second wiring pattern 44 include copper, chromium, nickel, gold, titanium, and the like. The second wiring pattern 44 may include at least one, preferably at least two, of the above-described metals.

도 1을 다시 참조하면, 연결 부재(50)는 금속부(15)에 형성된 절연부(16)를 통해 산화 금속 기판(10)의 제1 산화 금속부(13)에 배치된 제1 배선(30) 및 제2 산화 금속부(15)에 배치된 제2 배선(40)을 전기적으로 연결한다.Referring back to FIG. 1, the connection member 50 may include a first wiring 30 disposed in the first metal oxide portion 13 of the metal oxide substrate 10 through an insulating portion 16 formed in the metal portion 15. ) And the second wiring 40 disposed on the second metal oxide part 15 are electrically connected to each other.

연결 부재(50)에 의하여 제1 배선(30) 및 제2 배선(40)을 전기적으로 연결하기 위해 산화 금속 기판(10)은 비아홀(14)을 갖는다. 비아홀(14)은, 평면상에서 보았을 때, 원형, 사각형 또는 다각형 형상을 가질 수 있다. 비아홀(14)은 산화 금속 기판(10)의 금속부(15)에 형성된 절연부(16)를 통해 제1 면(11) 및 제2 면(12)을 관통한다.The metal oxide substrate 10 has a via hole 14 to electrically connect the first wiring 30 and the second wiring 40 by the connecting member 50. The via hole 14 may have a circular, square or polygonal shape when viewed in a plane. The via hole 14 penetrates through the first surface 11 and the second surface 12 through the insulating portion 16 formed in the metal portion 15 of the metal oxide substrate 10.

본 실시예에서, 비아홀(14)의 사이즈, 예를 들면, 바이홀(14)의 직경은 약 5㎛ 내지 약 500㎛일 수 있고, 비아홀(14)의 피치(pitch)는 약 10㎛이상일 수 있다.In this embodiment, the size of the via hole 14, for example, the diameter of the via hole 14 may be about 5 μm to about 500 μm, and the pitch of the via hole 14 may be about 10 μm or more. have.

연결 부재(50)는 비아홀(14) 내부에 배치되며, 따라서 연결 부재(50)는 비아홀(14)과 실질적으로 동일한 형상을 갖는다. 예를 들어, 비아홀(14)이 원기둥 형상으로 형성될 경우 연결 부재(50) 역시 원기둥 형상으로 형성된다.The connecting member 50 is disposed inside the via hole 14, so that the connecting member 50 has a shape substantially the same as the via hole 14. For example, when the via hole 14 is formed in a cylindrical shape, the connecting member 50 is also formed in a cylindrical shape.

연결 부재(50)는 제1 배선(30)의 제1 배선 패턴(34) 및 제2 배선(40)의 제2 배선 패턴(44)과 실질적으로 동일한 물질로 이루어진다.The connection member 50 is made of substantially the same material as the first wiring pattern 34 of the first wiring 30 and the second wiring pattern 44 of the second wiring 40.

도 1을 다시 참조하면, 제1 배선(30) 및 제2 배선(40) 상에는 제1 절연막 패턴(50) 및 제2 절연막 패턴(60)으로 이루어진 절연막 패턴(50, 60)이 배치된다.Referring to FIG. 1 again, insulating film patterns 50 and 60 including the first insulating film pattern 50 and the second insulating film pattern 60 are disposed on the first wiring 30 and the second wiring 40.

제1 절연막 패턴(50)은 제1 배선(50)을 덮고 제1 배선(50)의 접속 단자를 노출한다. 제2 절연막 패턴(60)은 제2 배선(60)을 덮고 제2 배선(50)의 접속 단자를 노출한다.The first insulating film pattern 50 covers the first wiring 50 and exposes the connection terminal of the first wiring 50. The second insulating film pattern 60 covers the second wiring 60 and exposes the connection terminal of the second wiring 50.

회로 기판의 제조 방법Method of manufacturing a circuit board

도 4 내지 도 15는 본 발명의 일실시예에 의한 회로 기판의 제조 방법을 도시한 단면도들이다.4 to 15 are cross-sectional views illustrating a method of manufacturing a circuit board according to an embodiment of the present invention.

도 4를 참조하면, 회로 기판을 제조하기 위해서, 먼저 도전성 금속판(5)이 마련된다. 본 실시예에서, 금속판(5)은, 예를 들어, 플레이트 형상을 갖는다. 금속판(5)은, 예를 들어, 알루미늄을 포함한다. 본 실시예에서, 금속판(5)의 두께는 약 5㎛ 내지 약 450㎛일 수 있다.Referring to FIG. 4, in order to manufacture a circuit board, a conductive metal plate 5 is first provided. In the present embodiment, the metal plate 5 has a plate shape, for example. The metal plate 5 contains aluminum, for example. In the present embodiment, the thickness of the metal plate 5 may be about 5 μm to about 450 μm.

예를 들어, 알루미늄으로 이루어진 금속판(5)은 도전성을 갖기 때문에 금속판(5)을 회로 기판으로 사용하기 위해서는 금속판(5)의 저항을 크게 향상시켜야 한다.For example, since the metal plate 5 made of aluminum has conductivity, in order to use the metal plate 5 as a circuit board, the resistance of the metal plate 5 must be greatly improved.

본 실시예에서 금속판(5)의 저항을 크게 향상시키기 위해서, 금속판(5)은, 예를 들어, 부분 산화된다. 본 실시예에서, 금속판(5)은 1차적으로 아노다이징 공정과 같은 양극 산화 공정에 의하여 부분 산화된다.In order to greatly improve the resistance of the metal plate 5 in this embodiment, the metal plate 5 is partially oxidized, for example. In this embodiment, the metal plate 5 is first partially oxidized by an anodizing process such as an anodizing process.

부분 양극 산화 공정을 수행할 때 사용되는 용액은 산성 용액이고, 양극 산화 공정 조건에서 금속판(5)에 제공되는 전압은 약 100[V] 내지 400[V]이고, 인가되는 전류량은 약 1[A] 내지 약 10[A]이고, 양극 산화에 소요되는 시간은 약 5분 내지 약 20시간이며, 양극 산화 온도는 약 20℃ 내지 약 26℃이다.The solution used when performing the partial anodic oxidation process is an acidic solution, the voltage provided to the metal plate 5 under the anodic oxidation process conditions is about 100 [V] to 400 [V], and the amount of current applied is about 1 [A ] To about 10 [A], the time required for anodic oxidation is about 5 minutes to about 20 hours, and the anodic oxidation temperature is about 20 ° C to about 26 ° C.

도 5를 참조하면, 금속판(5)을, 예를 들어, 양극 산화 공정에 의하여 1차적으로 부분 산화시킴에 따라 금속판(5)의 표면으로부터 양극 산화되어 예비 산화 금속 기판(7)이 형성된다. 예비 산화 금속 기판(7)은 제1 산화 금속부(13), 예비 금 속부(15a) 및 제2 산화 금속부(15)를 포함한다. 제1 및 제2 산화 금속부(13,15)들을 양극 산화 방법에 의하여 형성하는 도중 제1 및 제2 산화 금속부(13,15)들에는 다수개의 다공(8)들이 형성된다.Referring to FIG. 5, as the metal plate 5 is partially oxidized, for example, by an anodizing process, a preliminary metal oxide substrate 7 is formed by anodizing from the surface of the metal plate 5. The preliminary metal oxide substrate 7 includes a first metal oxide portion 13, a preliminary metal portion 15a, and a second metal oxide portion 15. A plurality of pores 8 are formed in the first and second metal oxide parts 13 and 15 while the first and second metal oxide parts 13 and 15 are formed by the anodic oxidation method.

도 6을 참조하면, 다공(8)들을 갖는 제1 및 제2 산화 금속부(13,15)들 및 예비 금속부(15a)를 갖는 예비 산화 금속 기판(7)의 표면에는 열차단막(13a)이 형성된다. 본 실시예에서, 열차단막(13a)은 제1 및 제2 산화 금속부(13,15)들 상에 형성된다. 열차단막(13a)의 위치는 후술 될 연결 부재의 배치 및 회로 기판의 요구되는 전기적 특성을 고려하여 다양하게 변경될 수 있다. 본 실시예에서, 열차단막(13a)은 감광물질을 포함할 수 있다.Referring to FIG. 6, the thermal barrier film 13a is formed on the surface of the preliminary metal oxide substrate 7 having the first and second metal oxide portions 13 and 15 having the pores 8 and the preliminary metal portion 15a. Is formed. In this embodiment, the thermal barrier film 13a is formed on the first and second metal oxide parts 13 and 15. The position of the thermal barrier film 13a may be variously changed in consideration of the arrangement of the connection member to be described later and the required electrical characteristics of the circuit board. In the present embodiment, the thermal barrier 13a may include a photosensitive material.

열차단막(13a)이 형성된 후, 제1 및 제2 산화 금속부(13,15)들 및 예비 금속부(15a)를 갖는 예비 산화 금속 기판(7)은 2차적으로 산화되어 예비 산화 금속 기판(7)에는 절연부(16)를 갖는 금속부(15)가 형성된다. 절연부(16)는 후술될 연결 부재에 의하여 제1 배선 및 제2 배선이 전기적으로 상호 연결될 수 있도록 한다.After the thermal barrier film 13a is formed, the preliminary metal oxide substrate 7 having the first and second metal oxide portions 13 and 15 and the preliminary metal portion 15a is secondly oxidized to form a preliminary metal oxide substrate ( The metal part 15 which has the insulation part 16 is formed in 7). The insulating portion 16 allows the first wiring and the second wiring to be electrically connected to each other by a connection member to be described later.

이때, 절연부(16)의 폭은 최소 5㎛인 것이 바람직하다.At this time, the width of the insulating portion 16 is preferably at least 5㎛.

예비 산화 금속 기판(7)에 절연부(16)가 형성된 후, 열차단막(13a)은 예비 산화 금속 기판(7)의 표면으로부터 제거된다.After the insulating portion 16 is formed on the preliminary metal oxide substrate 7, the thermal barrier film 13a is removed from the surface of the preliminary metal oxide substrate 7.

도 7을 참조하면, 제1 및 제2 산화 금속부(13,15) 및 절연부(16)를 갖는 금속부(15)가 형성된 예비 산화 금속 기판(7)이 형성된 후, 예비 산화 금속 기판(7)에 포함된 다공(8)들에 절연 물질을 채워넣어 산화 금속 기판(10)이 형성된다.Referring to FIG. 7, after the preliminary metal oxide substrate 7 on which the metal portions 15 having the first and second metal oxide portions 13 and 15 and the insulating portion 16 are formed is formed, the preliminary metal oxide substrate ( The metal oxide substrate 10 is formed by filling an insulating material in the pores 8 included in 7).

예비 산화 금속 기판(7)을 형성하는 도중 예비 산화 금속 기판(7) 내에 포함 된 다공(8)들에 절연 물질을 채워 넣음으로써 산화 금속 기판(10)의 밀도, 탄성, 경도 및 유전률을 개선할 수 있다.During the formation of the preliminary metal oxide substrate 7, the insulating material is filled in the pores 8 included in the preliminary metal oxide substrate 7 to improve the density, elasticity, hardness, and dielectric constant of the metal oxide substrate 10. Can be.

예비 산화 금속 기판(7) 내에 포함된 다공(8)들에 절연 물질을 채워 넣기 위해서, 예비 산화 금속 기판(7)의 표면은 저유전률을 갖는 유기물이 도포된다. 예를 들어, 예비 산화 금속 기판(7)의 표면에는 저유전률을 갖는 폴리머 계열 유기물인 벤조싸이클로부텐(BCB)이 도포 될 있다.In order to fill the insulating material in the pores 8 included in the preliminary metal oxide substrate 7, an organic material having a low dielectric constant is applied to the surface of the preliminary metal oxide substrate 7. For example, benzocyclobutene (BCB), a polymer-based organic material having a low dielectric constant, may be coated on the surface of the preliminary metal oxide substrate 7.

구체적으로, BCB가 도포된 예비 산화 금속 기판(7)은 대기압보다 낮은 압력을 갖는 진공 챔버(25) 내에 배치되고, BCB가 도포 된 예비 산화 금속 기판(7)은 큐어링 되어 제1 산화 금속부(13) 및 제2 산화 금속부(14) 및 절연부(16)에 형성된 다공(8) 내부에 절연 물질이 채워진 산화 금속 기판(10)이 제조된다. Specifically, the preliminary metal oxide substrate 7 coated with BCB is disposed in a vacuum chamber 25 having a pressure lower than atmospheric pressure, and the preliminary metal oxide substrate 7 coated with BCB is cured to form a first metal oxide portion. A metal oxide substrate 10 is prepared in which an insulating material is filled in the pores 8 formed in the 13 and second metal oxide portions 14 and 16.

도 8을 참조하면, BCB가 도포된 예비 산화 금속 기판(7)의 큐어링 온도 조건은, 예를 들어, 약 50℃ 내지 약 300℃이고, 큐어링 시간은 약 20분 내지 약 4 시간이다.Referring to FIG. 8, the curing temperature conditions of the BCB-coated preliminary metal oxide substrate 7 are, for example, about 50 ° C. to about 300 ° C., and the curing time is about 20 minutes to about 4 hours.

본 실시예에서는 비록 예비 산화 금속 기판(7)에 저유전률을 갖는 유기물을 포함하는 절연물질(20)을 도포하는 공정 및 큐어링 공정을 별도의 공정에 의하여 진행되지만, 이와 다르게 진공 챔버(25) 내에서 유기물을 예비 산화 금속 기판(7)에 도포 및 큐어링을 함께 진행하여도 무방하다.Although the process of coating the insulating material 20 including the organic material having a low dielectric constant on the preliminary metal oxide substrate 7 and the curing process are performed by separate processes in the present embodiment, the vacuum chamber 25 is differently performed. The organic substance may be applied to the preliminary metal oxide substrate 7 and cured together.

도 9를 참조하면, 저유전률을 갖는 유기물을 도포 및 큐어링을 진행하여 다공(7)에 절연물질(20)이 채워진 산화 금속 기판(10)을 형성한 후, 산화 금속 기판(10)의 제1 산화 금속부(13) 및 제2 산화 금속부(14)는 그라인더(28)에 의하여 연마되어 산화 금속 기판(10)의 두께 및/또는 평탄도가 조절된다.Referring to FIG. 9, after coating and curing an organic material having a low dielectric constant to form a metal oxide substrate 10 filled with an insulating material 20 in the pores 7, the metal oxide substrate 10 may be removed. The first metal oxide 13 and the second metal oxide 14 are polished by the grinder 28 to control the thickness and / or flatness of the metal oxide substrate 10.

이하, 그라인딩 된 제1 산화 금속부(13)의 표면을 제1 면(11)이라 정의하기로 하고, 그라인딩 된 제2 산화 금속부(14)의 표면을 제2 면(12)이라 정의하기로 한다.Hereinafter, the surface of the ground first metal oxide portion 13 will be defined as the first surface 11, and the surface of the ground second metal oxide portion 14 will be defined as the second surface 12. do.

도 10을 참조하면, 제1 및 제2 산화 금속부(13, 14)들, 절연부(16)를 갖는 금속부(15)를 갖는 산화 금속 기판(10)의 두께 및/또는 평탄도가 조절된 후, 산화 금속 기판(10)의 제1 면(11) 및 제2 면(12)의 표면에는 선택적으로 금속 씨드층(31)이 형성될 수 있다.Referring to FIG. 10, the thickness and / or flatness of the metal oxide substrate 10 having the first and second metal oxide parts 13 and 14 and the metal part 15 having the insulating part 16 are adjusted. Afterwards, the metal seed layer 31 may be selectively formed on the surfaces of the first and second surfaces 11 and 12 of the metal oxide substrate 10.

본 실시예에서, 금속 씨드층(31)은 구리, 크롬, 니켈, 금 및 티타늄으로 이루어진 금속들 중 적어도 하나의 금속을 포함할 수 있다. 또한, 금속 씨드층(31)은 상기 금속들로 이루어진 복층으로 형성되어도 무방하다.In the present embodiment, the metal seed layer 31 may include at least one of metals made of copper, chromium, nickel, gold, and titanium. In addition, the metal seed layer 31 may be formed of a multilayer formed of the above metals.

본 실시예에서, 금속 씨드층(31)은 스퍼터링 공정, 전기 도금 방법 또는 무전해 도금 방법에 의하여 산화 금속 기판(10)의 제1 면(11) 및 제2 면(12)상에 형성될 수 있다. 이와 다르게, 금속 씨드층(31)은 얇은 두께를 갖는 동박을 접착제를 이용하여 산화 금속 기판(10)의 제1 면(11) 및 제2 면(12) 상에 부착하여도 무방하다. 이때, 동박의 두께는 약 1,000Å 내지 약 2㎛인 것이 바람직하다.In this embodiment, the metal seed layer 31 may be formed on the first side 11 and the second side 12 of the metal oxide substrate 10 by a sputtering process, an electroplating method or an electroless plating method. have. Alternatively, the metal seed layer 31 may attach a copper foil having a thin thickness on the first face 11 and the second face 12 of the metal oxide substrate 10 using an adhesive. At this time, the thickness of the copper foil is preferably about 1,000 kPa to about 2 µm.

도 11을 참조하면, 산화 금속 기판(10)의 제1 및 제2 면(11,12)들 상에 금속 씨드층(31)이 형성된 후, 산화 금속 기판(10)의 제1 및 제2 면(11,12)들을 관통하는 적어도 하나의 비아홀(33)이 형성된다.Referring to FIG. 11, after the metal seed layer 31 is formed on the first and second surfaces 11 and 12 of the metal oxide substrate 10, the first and second surfaces of the metal oxide substrate 10 are formed. At least one via hole 33 penetrating through the (11, 12) is formed.

비아홀(33)은 드릴을 이용한 드릴링 공정, 레이저 빔을 이용한 레이저 공정 및 펀치를 이용한 펀칭 공정에 의하여 형성될 수 있고, 비아홀(33)은 산화 금속 기판(10)의 절연부(16)와 대응하는 곳에 형성될 수 있다.The via hole 33 may be formed by a drilling process using a drill, a laser process using a laser beam, and a punching process using a punch, and the via hole 33 may correspond to the insulating portion 16 of the metal oxide substrate 10. Where it can be formed.

드릴링 공정, 레이저 공정 및 펀칭 공정을 이용하여 산화 금속 기판(10)의 절연부(16)를 관통하는 비아홀(33)은, 예를 들어, 원기둥 형상을 갖고, 산화 금속 기판(10)의 평면상에서 보았을 때, 비아홀(33)의 직경은 약 5㎛ 내지 약 500㎛일 수 있고, 비아홀(33)의 피치(pitch)는 약 10㎛ 이상이다.The via hole 33 that penetrates the insulating portion 16 of the metal oxide substrate 10 using a drilling process, a laser process, and a punching process has, for example, a cylindrical shape, on the plane of the metal oxide substrate 10. When viewed, the diameter of the via hole 33 may be about 5 μm to about 500 μm, and the pitch of the via hole 33 is about 10 μm or more.

도 12를 참조하면, 산화 금속 기판(10)의 절연부(16)를 관통하는 비아홀(33)을 형성한 후, 산화 금속 기판(10)의 제1 산화 금속부(13)의 제1 면(11) 및 제2 산화 금속부(14)의 제2 면(12) 상에 형성된 금속 씨드층(31) 상에는 마스크 패턴(53)이 각각 형성된다.Referring to FIG. 12, after forming the via hole 33 penetrating the insulating portion 16 of the metal oxide substrate 10, the first surface of the first metal oxide portion 13 of the metal oxide substrate 10 ( 11 and a mask pattern 53 are formed on the metal seed layer 31 formed on the second surface 12 of the second metal oxide portion 14, respectively.

마스크 패턴(53)을 형성하기 위하여 금속 씨드층(31) 상에는 전면적에 걸쳐 포토레지스트 물질을 이용하여 포토레지스트 필름(미도시)이 형성된다. 이때, 포토레지스트 필름은 스핀 코팅 공정 등을 이용하여 형성될 수 있다.In order to form the mask pattern 53, a photoresist film (not shown) is formed on the metal seed layer 31 using a photoresist material over the entire area. In this case, the photoresist film may be formed using a spin coating process or the like.

포토레지스트 필름이 금속 씨드층(31) 상에 형성된 후, 포토레지스트 필름의 상부에는 소정 형상의 패턴이 형성된 패턴 마스크가 배치되고, 포토레지스트 필름은 패턴 마스크에 의하여 통과된 광에 의하여 노광 된다. 이후, 노광 된 포토레지스트 필름을 현상액을 이용하여 현상함으로써 금속 씨드층(31) 상에는 마스크 패턴(53)이 형성된다. 현상 공정 중 비아홀(33) 등에 배치된 포토레지스트 물질은 현상액에 의하여 완전히 제거된다. 본 실시예에서, 마스크 패턴(53)은 배선들의 사이에 대응하는 위치에 형성된다. 즉, 마스크 패턴(53)은 배선이 형성되지 않는 위치 에 형성된다.After the photoresist film is formed on the metal seed layer 31, a pattern mask in which a pattern of a predetermined shape is formed is disposed on the photoresist film, and the photoresist film is exposed by light passed through the pattern mask. Subsequently, a mask pattern 53 is formed on the metal seed layer 31 by developing the exposed photoresist film using a developer. During the development process, the photoresist material disposed on the via hole 33 or the like is completely removed by the developer. In the present embodiment, the mask pattern 53 is formed at a position corresponding to between the wirings. That is, the mask pattern 53 is formed at a position where no wiring is formed.

도 13을 참조하면, 금속 씨드층(31) 상에 마스크 패턴(53)이 형성된 후, 산화 금속 기판(10)의 제1 산화 금속부(13)의 제1 면(11) 상에 형성된 금속 씨드층(31)에는 제1 배선(30) 및 산화 금속 기판(10)의 제2 산화 금속부(14)의 제2 면(12) 상에 형성된 금속 씨드층(31)에는 제2 배선(40)이 각각 형성된다. 이와 함께 절연부(16)를 관통하는 비아홀(33) 내에는 연결 부재(50)가 형성된다. 연결 부재(50)는 제1 배선(30) 및 제2 배선(40)을 각각 전기적으로 연결한다.Referring to FIG. 13, after the mask pattern 53 is formed on the metal seed layer 31, the metal seed formed on the first surface 11 of the first metal oxide portion 13 of the metal oxide substrate 10. The layer 31 includes the first wiring 30 and the metal seed layer 31 formed on the second surface 12 of the second metal oxide portion 14 of the metal oxide substrate 10. Are formed respectively. In addition, a connection member 50 is formed in the via hole 33 penetrating the insulation 16. The connection member 50 electrically connects the first wiring 30 and the second wiring 40, respectively.

제1 배선(30) 및 제2 배선(40)은 구리, 크롬, 니켈, 금 및 티타늄으로 이루어진 금속들 중 적어도 하나의 금속을 포함할 수 있다. 또한, 제1 배선(30) 및 제2 배선(40)은 상기 금속들로 이루어진 복층으로 형성되어도 무방하다.The first wire 30 and the second wire 40 may include at least one of metals made of copper, chromium, nickel, gold, and titanium. In addition, the first wiring 30 and the second wiring 40 may be formed of a multilayer formed of the above metals.

본 실시예에서, 제1 배선(30) 및 제2 배선(40)은 스퍼터링 공정, 전기 도금 방법 또는 무전해 도금 방법에 의하여 금속 씨드층(31)상에 형성될 수 있다. 또한, 제1 배선(30) 및 제2 배선(40)을 형성하는 도중 비아홀(33) 내에는 제1 배선(30) 및 제2 배선(40)을 전기적으로 연결하는 연결 부재(50)가 형성된다.In the present embodiment, the first wiring 30 and the second wiring 40 may be formed on the metal seed layer 31 by a sputtering process, an electroplating method or an electroless plating method. In the formation of the first wiring 30 and the second wiring 40, a connection member 50 is formed in the via hole 33 to electrically connect the first wiring 30 and the second wiring 40. do.

제1 배선(30) 및 제2 배선(40)의 두께는 약 0.5㎛ 내지 약 400㎛일 수 있고, 배선의 폭은 약 1㎛ 이상이고, 제1 배선(30)들 사이의 폭은 약 1㎛ 이상일 수 있고, 제2 배선(40)들 사이의 폭 역시 약 1㎛ 이상일 수 있다.The thickness of the first wiring 30 and the second wiring 40 may be about 0.5 μm to about 400 μm, the width of the wire is about 1 μm or more, and the width between the first wires 30 is about 1. The width between the second wires 40 may be about 1 μm or more.

도 14를 참조하면, 금속 씨드층(31) 상에 제1 배선(30) 및 제2 배선(40)이 각각 형성된 후, 금속 씨드층(31) 상에 형성된 마스크 패턴(53)은 금속 씨드층(31)으로부터 제거된다. 마스크 패턴(53)은, 예를 들어, 애싱 공정 및/또는 스트립 공 정에 의하여 마스크 패턴(53)으로부터 제거된다.Referring to FIG. 14, after the first wiring 30 and the second wiring 40 are respectively formed on the metal seed layer 31, the mask pattern 53 formed on the metal seed layer 31 is formed of the metal seed layer. Is removed from (31). The mask pattern 53 is removed from the mask pattern 53 by, for example, an ashing process and / or a strip process.

한편, 제1 배선(30) 및 제2 배선(40)은 마스크 패턴(53)에 의하여 패턴 형상을 갖는 반면, 금속 씨드층(31)은 패터닝되지 않은 상태이기 때문에 제1 배선(30)들은 전기적으로 쇼트 되어 있다. 또한, 금속 씨드층(31)은 패터닝 되지 않은 상태이기 때문에 제2 배선(40) 역시 전기적으로 쇼트 되어 있다.On the other hand, while the first wiring 30 and the second wiring 40 have a pattern shape by the mask pattern 53, the metal seed layer 31 is not patterned, so the first wirings 30 are electrically connected. It is short. In addition, since the metal seed layer 31 is not patterned, the second wiring 40 is also electrically shorted.

따라서, 마스크 패턴(53)이 제거된 후, 제1 배선(30) 및 제2 배선(40)에 의하여 덮이지 않고 노출된 금속 씨드층(31)은 제1 및 제2 배선(30,40)들을 식각 마스크로 이용하여 산화 금속 기판(10)으로부터 제거되어 금속 씨드층(31)은 제1 및 제2 배선(30,40)들과 동일한 형상으로 패터닝 된다.Therefore, after the mask pattern 53 is removed, the metal seed layer 31 exposed without being covered by the first wiring 30 and the second wiring 40 is exposed to the first and second wirings 30 and 40. The metal seed layer 31 is patterned in the same shape as the first and second wires 30 and 40 by using the metal oxide film as an etching mask.

이하, 제1 및 제2 배선(30,40)들과 동일한 형상으로 패터닝된 금속 씨드층(31)은 씨드 패턴(32)으로서 정의된다.Hereinafter, the metal seed layer 31 patterned in the same shape as the first and second wires 30 and 40 is defined as the seed pattern 32.

도 15를 참조하면, 제1 및 제2 배선(30,40) 및 연결 부재(50)가 형성된 후, 제1 및 제2 배선(30,40)들 상에는 절연막 패턴(60)들이 형성되어 회로 기판(100)이 제조된다.Referring to FIG. 15, after the first and second wirings 30 and 40 and the connecting member 50 are formed, insulating film patterns 60 are formed on the first and second wirings 30 and 40 to form a circuit board. 100 is manufactured.

절연막 패턴(60)들을 형성하기 위해서 제1 및 제2 배선(30, 40)들 상에는 솔더 레지스트와 같은 절연막(미도시)이 형성되고, 절연막을 패터닝하여 제1 및 제2 배선(30,40)들이 형성된다. 절연막 패턴(60)들은 제1 및 제2 배선(30,40)들 중 접속 단자 부분을 선택적으로 노출한다.An insulating film (not shown) such as solder resist is formed on the first and second wirings 30 and 40 to form the insulating film patterns 60, and the insulating film is patterned to form the first and second wirings 30 and 40. Are formed. The insulating layer patterns 60 selectively expose the connection terminal portion of the first and second wires 30 and 40.

이때, 절연막 패턴(60)은 스핀 코팅, 스크린 프린팅, 디스펜서를 이용한 디스펜싱, 포토 공정 등에 의하여 패터닝될 수 있고, 절연막 패턴(60)의 두께는 약 5 ㎛ 내지 약 500㎛일 수 있다.In this case, the insulating film pattern 60 may be patterned by spin coating, screen printing, dispensing using a dispenser, a photo process, and the like, and the thickness of the insulating film pattern 60 may be about 5 μm to about 500 μm.

도한, 절연막 패턴 중 제1 및 제2 배선(30,40)들을 노출하는 부분의 개구 사이즈는 최소 1×1㎛이며, 개구는, 평면상에서 보았을 때, 원형, 삼각형, 다각형 형상을 가질 수 있다.In addition, the opening size of the portion of the insulating film pattern exposing the first and second wirings 30 and 40 is at least 1 × 1 μm, and the opening may have a circular, triangular, or polygonal shape when viewed in plan view.

이어서, 회로 기판(100)은 지정된 크기로 절단될 수 있다.Subsequently, the circuit board 100 may be cut to a designated size.

본 발명의 실시예에서는 산화 금속 기판(10) 상에 금속 씨드층(31)을 형성한 후, 금속 씨드층(31) 및 산화 금속 기판(10)을 관통하는 비아홀(33)을 형성한 후 비아홀(33)에 채워진 연결 부재(50)를 형성하는 실시예가 개시되어 있다. 이와 다르게, 산화 금속 기판(10) 상에 비아홀(33)을 먼저 형성한 후 금속 씨드층(31)을 형성한 후 연결 부재(50)를 형성하여도 무방하다.In the exemplary embodiment of the present invention, after forming the metal seed layer 31 on the metal oxide substrate 10, the via hole 33 penetrating the metal seed layer 31 and the metal oxide substrate 10 is formed, and then the via hole. An embodiment for forming the connecting member 50 filled in 33 is disclosed. Alternatively, the via hole 33 may be first formed on the metal oxide substrate 10 and then the metal seed layer 31 may be formed and then the connecting member 50 may be formed.

또한, 본 발명의 실시예에서, 비록 비아홀(33)은 절연부(16)을 관통하는 것이 도시 및 설명되고 있지만 이와 다르게 비아홀(33)은 금속부(15)를 관통할 수 있다. 이와 다르게, 비아홀(33)은 금속부(15)와 절연부(16)를 동시에 관통할 수 있다.Further, in the embodiment of the present invention, although the via hole 33 penetrates the insulating portion 16, the via hole 33 may alternatively penetrate the metal portion 15. Alternatively, the via hole 33 may pass through the metal part 15 and the insulating part 16 at the same time.

이상에서 상세하게 설명한 바에 의하면, 회로 기판 및 이의 제조 방법은 열 방열 효과가 우수한 제1 및 제2 산화 금속부를 갖는 산화 금속 기판상에 배선들을 형성하기 때문에 뛰어난 방열 효과를 갖기 때문에 회로 기판상에 실장 되는 전기 소자의 전기적 특성을 보다 향상시킨다. 또한, 산화 금속 기판상에 포토리소그라피 공정을 이용하여 회로 배선을 형성하기 때문에 매우 미세한 선폭을 갖는 회로 배선 을 형성할 수 있다. 또한, 산화 금속 기판상에 배선을 형성하기 때문에 제조 공정이 매우 단순하며, 제조 코스트가 매우 감소 되는 효과를 갖는다.As described in detail above, the circuit board and its manufacturing method are mounted on the circuit board because they have excellent heat dissipation effect because wirings are formed on the metal oxide substrate having the first and second metal oxide parts having excellent heat dissipation effect. To further improve the electrical properties of the electrical device. In addition, since the circuit wiring is formed on the metal oxide substrate using a photolithography process, the circuit wiring having a very fine line width can be formed. In addition, since the wiring is formed on the metal oxide substrate, the manufacturing process is very simple and the manufacturing cost is greatly reduced.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the detailed description of the present invention has been described with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art will have the spirit and scope of the present invention as set forth in the claims below. It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

Claims

삭제delete

금속판의 제1 면 및 상기 제1 면과 대향하는 제2 면을 1차 산화시켜 상기 제1 면에 다공을 갖는 제1 산화 금속부, 상기 제2 면에 다공을 갖는 제2 산화 금속부 및 상기 제1 및 제2 산화 금속부들 사이에 금속부를 형성하는 단계;A first metal oxide portion having pores on the first surface, a second metal oxide portion having pores on the second surface, and a first surface of the metal plate and a second surface facing the first surface by primary oxidation Forming a metal portion between the first and second metal oxide portions;

상기 금속부를 2차 산화시켜 상기 금속부에 단속적으로 배치되며 다공을 갖는 절연부를 형성하는 단계;Secondary oxidation of the metal part to form an insulating part intermittently disposed and having pores in the metal part;

상기 다공들에 절연 물질을 채워넣는 단계;Filling an insulating material in the pores;

상기 절연부에 대응하는 부분에 산화 금속 기판을 관통하는 비아홀을 형성하는 단계; 및Forming a via hole penetrating the metal oxide substrate in a portion corresponding to the insulating portion; And

상기 제1 및 제2 산화 금속부들상에 각각 제1 및 제2 배선을 형성 및 상기 비아홀 내에 연결 부재를 형성하는 단계를 포함하는 회로 기판의 제조 방법.Forming first and second interconnections on the first and second metal oxide portions, and forming a connection member in the via hole, respectively.

제5항에 있어서, 상기 제1 및 제2 산화 금속부 및 상기 절연부는 양극 산화에 의하여 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.The method of claim 5, wherein the first and second metal oxide parts and the insulating part are formed by anodization.

제5항에 있어서, 상기 다공들에 절연 물질을 채워넣는 단계는The method of claim 5, wherein filling the pores with insulating material

대기압보다 낮은 압력하에서 상기 제1 및 제2 산화 금속부 및 상기 절연부에 상기 절연 물질을 도포하는 단계; 및Applying the insulating material to the first and second metal oxide portions and the insulating portion at a pressure lower than atmospheric pressure; And

상기 절연 물질을 경화시키는 단계를 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.Hardening the insulating material.

제5항에 있어서, 상기 절연 물질은 벤조싸이클로부텐인 것을 특징으로 하는 회로 기판의 제조 방법.The method of claim 5, wherein the insulating material is benzocyclobutene.

제5항에 있어서, 상기 절연부를 형성하는 단계 이후, 상기 제1 및 제2 산화 금속부의 표면을 그라인딩하는 단계를 더 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.6. The method of claim 5, further comprising grinding the surfaces of the first and second metal oxide parts after forming the insulating part.

제5항에 있어서, 상기 제1 및 제2 배선들을 형성하기 이전에, 상기 제1 및 제2 산화 금속부 상에 금속 씨드층을 형성하는 단계를 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.6. The method of claim 5, comprising forming a metal seed layer on the first and second metal oxide portions prior to forming the first and second wirings.

제10항에 있어서, 상기 금속 씨드층은 은, 구리, 크롬, 니켈, 금 및 티타늄으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.The method of claim 10, wherein the metal seed layer comprises at least one material selected from the group consisting of silver, copper, chromium, nickel, gold, and titanium.

제11항에 있어서, 상기 금속 씨드층은 상기 비아홀을 형성하기 이전에 형성되는 것을 특징으로 하는 회로 기판의 제조 방법.12. The method of claim 11, wherein the metal seed layer is formed before forming the via hole.

제11항에 있어서, 상기 금속 씨드층은 상기 비아홀을 형성한 후 형성되는 것 을 특징으로 하는 회로 기판의 제조 방법.The method of claim 11, wherein the metal seed layer is formed after the via hole is formed.

제5항에 있어서, 상기 비아홀을 형성하는 단계에서, 상기 비아홀은 상기 금속부를 관통하는 것을 특징으로 하는 회로 기판의 제조 방법.The method of claim 5, wherein in the forming of the via hole, the via hole penetrates through the metal part.

제10항에 있어서, 상기 제1 및 제2 배선들 및 상기 연결 부재를 형성하는 단계는The method of claim 10, wherein the forming of the first and second wires and the connecting member comprises:

상기 금속 씨드층 상에 마스크 패턴을 형성하여 상기 금속 씨드층의 일부를 덮는 단계;Forming a mask pattern on the metal seed layer to cover a portion of the metal seed layer;

노출된 금속 씨드층 상에 상기 제1 및 제2 배선들 및 상기 비아홀 내에 상기 연결 부재를 각각 형성하는 단계;Forming the connecting member in the first and second wirings and the via hole, respectively, on the exposed metal seed layer;

상기 마스크 패턴을 상기 금속 씨드층으로부터 제거하는 단계; 및Removing the mask pattern from the metal seed layer; And

상기 제1 및 제2 배선들을 마스크로 이용하여 노출된 상기 금속 씨드층을 제거하는 단계를 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.And removing the exposed metal seed layer using the first and second wirings as masks.

제5항에 있어서, 상기 제1 및 제2 배선들은 은, 구리, 크롬, 니켈, 금 및 티타늄으로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.The method of claim 5, wherein the first and second wires comprise at least one material selected from the group consisting of silver, copper, chromium, nickel, gold, and titanium.