KR100907100B1 - Dot clock signal generator for video horizontal synchronous signal - Google Patents

Abstract

본 발명은 영상 수평 동기신호에 대한 도트 클록신호 발생장치에 관한 것으로, 상세하게는 수평 동기신호에 의해 도트 클록신호를 생성하는 도트 클록신호 발생장치에 있어서, 하나의 집적 회로(Integrated Circuit)로 구현되며, 상기 수평 동기신호가 리셋단으로 입력되고, 시스템으로부터 공급되는 상기 도트 클록신호의 N배의 클록신호가 클록단으로 입력되어 상기 수평 동기신호가 로우인 경우 리셋되고, 상기 수평 동기신호가 하이인 경우 상기 N배의 클록신호를 N배로 분주하여 도크 클록신호를 출력하는 클록 분주회로를 포함하고, 상기 클록 분주회로는, 처음 동작시 상기 N배의 클록신호중 첫 번째로 라이징 에지를 갖는 클록에서 라이징 에지를 갖는 도트 클록신호를 발생하는 것을 특징으로 한다.The present invention relates to a dot clock signal generator for an image horizontal synchronization signal, and more particularly, to a dot clock signal generator for generating a dot clock signal based on a horizontal synchronization signal, which is implemented as one integrated circuit. The horizontal synchronizing signal is input to the reset stage, and N times the clock signal of the dot clock signal supplied from the system is input to the clock stage and reset when the horizontal synchronizing signal is low, and the horizontal synchronizing signal is high. Is a clock division circuit for dividing the N times clock signal by N times and outputting a dock clock signal, wherein the clock division circuit includes a clock division having a rising edge first among the N times clock signals during an initial operation. A dot clock signal having a rising edge is generated.

따라서 상기와 같이 구성된 본 발명에 따르면 단순하게 하나의 소자인 클록 분주회로를 통해 이용하여 도트 클록신호를 생성할 수 있도록 함으로써 회로의 부피를 상대적으로 축소시킬 수 있고, 회로의 구성을 간략화시킬 수 있으며, 순수한 디지털 회로를 구현할 수 있다.Therefore, according to the present invention configured as described above, it is possible to generate a dot clock signal by simply using a clock divider circuit, which is a single device, so that the volume of the circuit can be relatively reduced, and the circuit configuration can be simplified. Pure digital circuitry can be implemented.

영상 수평 동기신호, 도트 클록신호, 클록 분주회로, N배, 분주Video horizontal sync signal, dot clock signal, clock division circuit, N times, division

Description

영상 수평 동기신호에 대한 도트 클록신호 발생장치{DOT CLOCK SIGNAL GENERATOR FOR VIDEO HORIZONTAL SYNCHRONOUS SIGNAL}DOT CLOCK SIGNAL GENERATOR FOR VIDEO HORIZONTAL SYNCHRONOUS SIGNAL}

도 1은 종래의 도트 클록신호 발생장치인 PLL 회로의 구성을 개략적으로 나타낸 블록도1 is a block diagram schematically showing the configuration of a PLL circuit which is a conventional dot clock signal generator;

도 2는 본 발명에 따른 영상 수평 동기신호에 대한 도트 클록신호 발생장치의 구성을 개략적으로 나타낸 블록도2 is a block diagram schematically showing the configuration of a dot clock signal generator for an image horizontal synchronizing signal according to the present invention;

도 3은 도 2의 타이밍을 나타낸 타이밍도3 is a timing diagram illustrating the timing of FIG. 2.

<도면중 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10 : PLL 회로 11 : 위상 검출기10: PLL circuit 11: phase detector

12 : 루프 필터 13 : 전압 제어 발진기12 loop filter 13 voltage controlled oscillator

14 : 스케일러 100 : 클록 분주회로14: scaler 100: clock division circuit

CLK : 클록단 RESET : 리셋단CLK: Clock stage RESET: Reset stage

OUT : 출력단OUT: Output terminal

본 발명은 도트 클록신호 발생장치에 관한 것으로, 상세하게는 구조가 간단 하면서도 영상 수평 동기신호에 대한 도트 클록신호를 생성할 수 있는 영상 수평 동기신호에 대한 도트 클록신호 발생장치에 관한 것이다.The present invention relates to a dot clock signal generator, and more particularly, to a dot clock signal generator for an image horizontal synchronizing signal capable of generating a dot clock signal for an image horizontal synchronizing signal.

일반적으로 TV 카메라에서 TV로 영상신호를 전송하고 정확하게 원래의 영상으로 복원하는 데는 송신측과 수신측에서 타이밍을 맞추는 처리, 즉 동기 처리가 필요하게 된다.In general, in order to transmit a video signal from a TV camera to a TV and accurately restore the original video, it is necessary to process timing, that is, synchronization processing at the transmitting side and the receiving side.

영상신호의 동기신호(Sync Signal)에는 수평 동기신호(H Sync)와 수직 동기신호(V Sync)가 있다. 또 색의 동기신호로 컬러 버스트가 있다.The sync signal of the video signal includes a horizontal sync signal H sync and a vertical sync signal V sync. There is also a color burst as a color synchronization signal.

2차원으로 나타낼 수 있는 영상 신호는 각 화소를 종횡으로 잘 나열할 필요가 있다. 이 때문에 영상신호에는 종횡의 동기 신호가 필요하게 된다. 이 동기 신호에는 H와 V의 각 싱크(Sync)가 있는데, 통상 이 두 가지를 복합하여 복합동기신호로 전송하고 모니터 등의 수신측에서 수평, 수직으로 분리한다.Video signals that can be represented in two dimensions need to arrange each pixel vertically and horizontally. For this reason, the vertical and horizontal synchronization signals are required for the video signal. The sync signal includes each sync of H and V. Usually, the two are combined and transmitted as a composite sync signal, and are separated horizontally and vertically at a receiving side such as a monitor.

상기의 수평 동기신호를 기준으로 하여 수평 주사선에 색 정보를 싣는데, 이 색정보는 도트 클록신호에 맞추어 수평 주사선 신호에 실리게 된다. 즉, 도트 클록신호는 영상 신호의 수평 해상도를 결정짓는 신호이다.Color information is loaded on the horizontal scanning line on the basis of the horizontal synchronization signal, which is loaded on the horizontal scanning line signal in accordance with the dot clock signal. That is, the dot clock signal is a signal that determines the horizontal resolution of the video signal.

한편 이러한 도트 클록신호를 생성하기 위해서는 도 1에 도시된 바와 같은 PLL 회로가 사용된다.Meanwhile, a PLL circuit as shown in FIG. 1 is used to generate such a dot clock signal.

도 1을 참조하면, PLL 회로(10)는 입력되는 영상 수평 동기신호와 외부로부터 입력되는 클록신호와의 위상차를 비교하여 위상차에 해당되는 신호를 출력하는 위상 검출기(11)와, 위상 검출기(11)로부터 출력되는 신호를 정류하여 DC 특성을 갖는 신호를 출력하는 루프 필터(12)와, 루프 필터(12)로부터 출력되는 DC 특성의 신호에 따라 동작되어 클록신호를 출력하는 전압 제어 발진기(13)와, 전압 제어 발진기(13)로부터 출력되는 클록신호를 분주 또는 체배하여 필요한 동기 클록신호, 즉 도트 클록신호를 출력하는 스케일러(Scaler)(14)로 구성된다.Referring to FIG. 1, the PLL circuit 10 compares a phase difference between an input image horizontal synchronization signal and an externally input clock signal to output a signal corresponding to a phase difference, and a phase detector 11. A loop filter 12 for rectifying a signal outputted from the loop output signal 12 and outputting a signal having a DC characteristic, and a voltage controlled oscillator 13 operated according to the signal of the DC characteristic output from the loop filter 12 to output a clock signal. And a scaler 14 which divides or multiplies the clock signal output from the voltage controlled oscillator 13 and outputs a necessary synchronous clock signal, that is, a dot clock signal.

그러나 이러한 종래의 PLL 회로를 이용하여 도트 클록신호를 생성하면 PLL 회로의 부피가 커 전체 회로의 크기가 증가하고, PLL 회로가 많은 구성부로 이루어지고, 아날로그 소자를 사용하기 때문에 회로가 복잡해지고, 순수하게 디지털 회로의 구현이 불가능한 문제점이 있다.However, when the dot clock signal is generated using such a conventional PLL circuit, the volume of the PLL circuit is large and the size of the entire circuit is increased, the PLL circuit is made up of many components, and the circuit is complicated because analog devices are used. There is a problem that it is impossible to implement a digital circuit.

따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 단순하게 하나의 집적 회로(Integrated Circuit)인 클록 분주회로를 통해 이용하여 도트 클록신호를 생성할 수 있도록 함으로써 회로의 부피를 상대적으로 축소시킬 수 있고, 회로의 구성을 간략화시킬 수 있으며, 순수한 디지털 회로의 구현이 가능하도록 하는데 있다.Therefore, an object of the present invention is to solve the above problems, it is possible to generate a dot clock signal by simply using a clock divider circuit which is an integrated circuit (relatively) to reduce the volume of the circuit relatively It is possible to simplify the circuit configuration, and to enable the implementation of pure digital circuits.

상기와 같은 목적을 달성하기 위한 본 발명의 특징은,Features of the present invention for achieving the above object,

수평 동기신호에 의해 도트 클록신호를 생성하는 도트 클록신호 발생장치에 있어서,A dot clock signal generator for generating a dot clock signal by a horizontal synchronization signal,

상기 도트 클록신호 발생장치는 하나의 집적 회로(Integrated Circuit)로 구현되는 클록 분주회로를 포함하고, 상기 클록 분주회로는 상기 수평 동기신호가 리셋단으로 입력되고, 시스템으로부터 공급되는 상기 도트 클록신호의 N배의 클록신호가 클록단으로 입력되어 상기 수평 동기신호가 로우인 경우 리셋되고, 상기 수평 동기신호가 하이인 경우 상기 N배의 클록신호를 N배로 분주하여 도크 클록신호를 출력하는 클록 분주회로를 포함하는 것을 특징으로 한다.The dot clock signal generator includes a clock divider circuit implemented as one integrated circuit, and the clock divider circuit is configured to supply the horizontal sync signal to a reset stage and to supply the dot clock signal from a system. A clock divider circuit which is inputted with a clock signal of N times and resets when the horizontal synchronization signal is low, and divides the N times clock signal by N times and outputs a dock clock signal when the horizontal synchronization signal is high. Characterized in that it comprises a.

여기에서 상기 클록 분주회로는,Here, the clock divider circuit,

처음 동작시 상기 N배의 클록신호중 첫 번째로 라이징 에지를 갖는 클록에서 라이징 에지를 갖는 도트 클록신호를 발생한다.In the first operation, a dot clock signal having a rising edge is generated from a clock having a rising edge first of the N times the clock signal.

이하, 본 발명에 의한 영상 수평 동기신호에 대한 도트 클록신호 발생장치의 구성을 도 2를 참조하여 상세하게 설명하기로 한다.Hereinafter, the configuration of the dot clock signal generator for the image horizontal synchronization signal according to the present invention will be described in detail with reference to FIG.

도 2는 본 발명에 따른 영상 수평 동기신호에 대한 도트 클록신호 발생장치의 구성을 개략적으로 나타낸 블록도이다. 2 is a block diagram schematically illustrating a configuration of a dot clock signal generator for an image horizontal synchronization signal according to the present invention.

도 2를 참조하면, 본 발명에 따른 영상 수평 동기신호에 대한 도트 클록신호 발생장치는 하나의 집적 회로(Integrated Circuit)로 구현되는 클록 분주회로를 포함하고, 클록 분주회로(100)는 수평 동기신호가 리셋단(RESET)으로 입력되고, 시스템으로부터 공급되는 도트 클록신호의 N배의 클록신호가 클록단(CLK)으로 입력되는 클록 분주회로(100)이다.Referring to FIG. 2, a dot clock signal generator for an image horizontal synchronization signal according to the present invention includes a clock division circuit implemented as one integrated circuit, and the clock division circuit 100 includes a horizontal synchronization signal. Is a clock division circuit 100 in which a clock signal, which is N times the dot clock signal supplied from the system, is input to the clock terminal CLK.

이하, 본 발명에 따른 영상 수평 동기신호에 대한 도트 클록신호 발생장치의 동작을 도 3을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, the operation of the dot clock signal generator for the image horizontal synchronization signal according to the present invention will be described in detail with reference to FIG.

도 3은 도 2의 타이밍을 나타낸 타이밍도이다.3 is a timing diagram illustrating the timing of FIG. 2.

먼저 클록 분주회로(100)는 수평 동기신호가 로우인 경우 리셋되고, 이러한 상태에서 수평 동기신호가 하이인 경우 N배의 클록신호를 N배로 분주하여 도크 클록신호를 출력하는데, 이때 도 3에 도시된 바와 같이 처음 동작시 N배의 클록신호중 첫 번째로 라이징 에지를 갖는 클록에서 라이징 에지를 갖는 도트 클록신호를 발생한다. First, the clock divider circuit 100 is reset when the horizontal synchronizing signal is low, and outputs the dock clock signal by dividing the N times the clock signal by N times when the horizontal synchronizing signal is high in this state. As described above, the first operation of the N times the clock signal generates the dot clock signal having the rising edge from the clock having the rising edge.                     

한편 매회 영상 수평 동기신호가 발생할 때마다 수평 동기신호가 로우에서 하이로 가는 순간 그 위치에서 N배 도트 클록신호의 위치가 조금씩 변경될 수 있는데, 이는 수평 동기신호의 소스와 N배 도트 클록신호의 소스가 서로 다르고 서로 동기되지 않기 때문이다. 그러나 수평 동기신호의 라이징 에지와 N배 도트 클록신호의 라이징 에지의 시간 간격은 최소 0에서 최고 1/N배 클록 주파수만큼 가변되므로 이 시간이 매회 영상 수평동기신호와 도크 클록신호와의 최대 오차가 된다. 그리하여 이러한 오차를 줄이기 위해 N배 클록 주파수를 매우 높게 설정하면 그 최대 오차가 감소하여 높은 동기 안정성을 보장할 수 있다.On the other hand, whenever a horizontal sync signal occurs from low to high every time the horizontal sync signal occurs, the position of the N times dot clock signal may change little by little. This is because the sources are different and not synchronized with each other. However, since the time interval between the rising edge of the horizontal synchronization signal and the rising edge of the N times dot clock signal varies from a minimum of 0 to a maximum of 1 / N times the clock frequency, this time is the maximum error between the image horizontal synchronization signal and the dock clock signal every time. do. Thus, to reduce this error, setting the N times clock frequency very high can reduce the maximum error to ensure high synchronous stability.

이상에서 설명한 바와 같이 본 발명에 따른 영상 수평 동기신호에 대한 도트 클록신호 발생장치에 의하면, 단순하게 하나의 집적 회로(Integrated Circuit)로 구현되는 클록 분주회로를 통해 이용하여 도트 클록신호를 생성할 수 있도록 함으로써 회로의 부피를 상대적으로 축소시킬 수 있고, 회로의 구성을 간략화시킬 수 있으며, 순수한 디지털 회로의 구현이 가능할 수 있다.As described above, according to the dot clock signal generator for the image horizontal synchronizing signal according to the present invention, the dot clock signal can be generated by simply using a clock divider circuit implemented as one integrated circuit. By doing so, the volume of the circuit can be relatively reduced, the circuit configuration can be simplified, and a pure digital circuit can be realized.

Claims (2)

수평 동기신호에 의해 도트 클록신호를 생성하는 도트 클록신호 발생장치에 있어서,A dot clock signal generator for generating a dot clock signal by a horizontal synchronization signal, 하나의 집적 회로(Integrated Circuit)로 구현되며, 상기 수평 동기신호가 리셋단으로 입력되고, 시스템으로부터 공급되는 상기 도트 클록신호의 N배의 클록신호가 클록단으로 입력되어 상기 수평 동기신호가 로우인 경우 리셋되고, 상기 수평 동기신호가 하이인 경우 상기 N배의 클록신호를 N배로 분주하여 도크 클록신호를 출력하는 클록 분주회로를 포함하고,The horizontal synchronization signal is implemented as one integrated circuit, and the horizontal synchronization signal is input to the reset stage, and N times the clock signal of the dot clock signal supplied from the system is input to the clock terminal and the horizontal synchronization signal is low. A clock divider circuit which is reset when the horizontal synchronization signal is high and divides the N times clock signal by N times and outputs a dock clock signal; 상기 클록 분주회로는,The clock divider circuit, 처음 동작시 상기 N배의 클록신호중 첫 번째로 라이징 에지를 갖는 클록에서 라이징 에지를 갖는 도트 클록신호를 발생하는 것을 특징으로 하는 영상 수평 동기신호에 대한 도트 클록신호 발생장치.And a dot clock signal having a rising edge from a clock having a rising edge first of the N times the clock signal during the first operation. 삭제delete

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