KR100906283B1

KR100906283B1 - Method for forming non-amorphous, ultra-thin semiconductor devices using sacrificial implantation layer

Info

Publication number: KR100906283B1
Application number: KR1020067010900A
Authority: KR
Inventors: 오머 에이치. 도쿠마치; 폴 론쉐임
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2006-06-02
Filing date: 2006-06-02
Publication date: 2009-07-06
Also published as: KR20060123244A

Abstract

반도체 디바이스를 형성하기 위한 방법은 단결정 기판(106)위에 희생층(108)을 지정하는 단계를 포함한다. 상기 희생층(108)은 상기 단결정 기판이 실질적으로 비결정질화되는 것을 방지하는 방식으로 도펀트 종으로 임플란트된다. 상기 희생층(108)은 상기 도펀트 종이 상기 희생층(108)으로부터 상기 단결정 기판(106)으로 드라이브하도록 어닐링된다.The method for forming a semiconductor device includes assigning a sacrificial layer 108 over a single crystal substrate 106. The sacrificial layer 108 is implanted with dopant species in a manner that prevents the monocrystalline substrate from being substantially amorphous. The sacrificial layer 108 is annealed to drive the dopant species from the sacrificial layer 108 to the single crystal substrate 106.

희생층, 도펀트 임플란트, 비결정질화 방지 Sacrificial Layer, Dopant Implant, Amorphism Prevention

Description

희생 주입층을 이용하여 무-비결정질, 극히 얇은 반도체 디바이스를 형성하기 위한 방법{METHOD FOR FORMING NON-AMORPHOUS, ULTRA-THIN SEMICONDUCTOR DEVICES USING SACRIFICIAL IMPLANTATION LAYER}METHODS FOR FORMING NON-AMORPHOUS, ULTRA-THIN SEMICONDUCTOR DEVICES USING SACRIFICIAL IMPLANTATION LAYER

본 발명은 일반적으로 반도체 디바이스 공정에 관한 것이며, 좀더 구체적으로는, 희생 주입층을 이용하여 무-비결정질, 극히 얇은 반도체 디바이스를 형성하기 위한 방법에 관한 것이다.The present invention relates generally to semiconductor device processing and, more particularly, to a method for forming an amorphous, extremely thin semiconductor device using a sacrificial injection layer.

실리콘 기판내에 극히-좁은(ultra-shallow) p⁺ 및 n⁺ 도핑 영역을 형성하는 것은 집적회로내에서 이용되는 금속-산화물 반도체(MOS) 트랜지스터 및 다른 반도체 디바이스의 제조에 있어서 중요한 단계이다. MOS 트랜지스터의 점점 작아지는 크기는 트랜지스터의 모든 측면 및 수직면 크기가 다운스케일링될 것을 요한다. 전형적인 스케일링 시나리오에서, MOS 트랜지스터의 소스 및 드레인 영역을 형성하는, 정션(junction)의 깊이는 게이트 길이와 선형적으로 스케일링한다. 따라서, 적절하게 낮은 쉬트 저항(sheet resistance)을 갖는 p⁺ 및 n⁺ 영역의 좁은 정션이 현재 반도체 제조 산업에서는 필요하다.Forming ultra-shallow p ⁺ and n ⁺ doped regions in silicon substrates is an important step in the fabrication of metal-oxide semiconductor (MOS) transistors and other semiconductor devices used in integrated circuits. Increasingly smaller sizes of MOS transistors require that all side and vertical plane sizes of the transistors be downscaled. In a typical scaling scenario, the depth of the junction, which forms the source and drain regions of the MOS transistor, scales linearly with the gate length. Thus, narrow junctions in the p ⁺ and n ⁺ regions with adequately low sheet resistance are currently needed in the semiconductor manufacturing industry.

종래 반도체 제조 공정에서, 좁은 정션은 이온 주입에 이어 급속 열 어닐 링(rapid thermal anneal: RTA)과 같은 어닐링에 의해 형성될 수 있다. 이러한 기술의 신뢰성은 당해 분야에서 300에서 400 옴스트롱(Å)의 정션 깊이로 알려져있다. 300 또는 400Å보다 작은 정션 깊이와 적절히 낮은 쉬트 저항을 갖는 도핑 영역을 제조하는 일은 더 어렵다. 이 일은 특히 붕소(boron)의 주입 및 확산 특성에 의해 p-타입 좁은 도핑 영역에 대해 더 어렵게 한다. 이 관점에서 중요한 이슈는 도펀트 채널링의 제어, 열 확산의 감소, 그리고 트랜전트-강화(transient-enhanced) 확산을 포함하며, 붕소 및 인(phosphorous)의 경우에는 특히나 그러하다.In conventional semiconductor manufacturing processes, narrow junctions may be formed by annealing such as rapid thermal anneal (RTA) followed by ion implantation. The reliability of this technique is known in the art at junction depths of 300 to 400 ohms. It is more difficult to produce doped regions with junction depths less than 300 or 400 kV and a reasonably low sheet resistance. This task makes it particularly difficult for p-type narrow doped regions due to the implantation and diffusion properties of boron. Important issues in this regard include control of dopant channeling, reduction of thermal diffusion, and transient-enhanced diffusion, particularly in the case of boron and phosphorous.

또한, 좋은 디바이스 성능은 오직 상기 좁은 영역의 낮은 쉬트 저항에 의해서만 얻어진다(즉, 높은 불순물 농도로). 이온 주입 에너지는 줄이는 반면 전체 도펀트 레벨은 더 많이 또는 적게 상수로 지켜지며, 급속 열 어닐링 및 스파이크 어닐링을 도입하여 도펀트 활성 레벨을 심각하게 악화시킴이 없이 써멀 버짓(thermal budget)을 줄이려는 스케일링 경향이 있다.In addition, good device performance is obtained only by the low sheet resistance of the narrow region (ie with high impurity concentration). While reducing ion implantation energy, the overall dopant level remains more or less constant, and there is a tendency to scale to reduce thermal budget without introducing significant thermal degradation of the dopant by introducing rapid thermal annealing and spike annealing. have.

이 종래 스케일링은 300에서 400Å 정션 깊이 아래로는 어렵게 될것으로 예상된다(특히, p⁺ 정션에 있어서는). 높은-전류, 낮은-에너지 이온 주입 빔을 만드는데 있어서의 기술적 어려움은 플라즈마 도핑(플라즈마 투입 이온 주입(plasma immersion ion implantation)으로도 불리는)에 의해 완화될 수 있다. 전적으로 주입을 피하는 대안적인 공정들이 고려될 수 있다. 이러한 공정의 실례는 급속 열 기상 페이즈 도핑(rapid thermal vapor phase doping), 가스 투입 레이저 도핑(gas immersion laser doping), 그리고 BSG(borosilicate glass), PSG(phosphorus silicon glass), 또는 ASG(arsenic silicon glass) 필름으로부터의 고체 상태 고온 확산(solid state hot diffusion)을 포함한다. 그러나, 이러한 모든 공정들은 하나 이상의 제조성에 관련된 문제점들을 갖는다. This conventional scaling is expected to be difficult below 300 to 400 microns junction depth (especially for p ⁺ junctions). The technical difficulties in making high-current, low-energy ion implantation beams can be mitigated by plasma doping (also called plasma immersion ion implantation). Alternative processes that entirely avoid implantation may be considered. Examples of such processes include rapid thermal vapor phase doping, gas immersion laser doping, borosilicate glass, phosphorus silicon glass (PSG), or arsenic silicon glass (ASG). Solid state hot diffusion from the film. However, all these processes have problems related to one or more manufacturability.

극히-얇은 실리콘-온-인슐레이터(SOI) 디바이스(예를 들면, SOI 두께<100Å) 또는 핀 전계 효과 트랜지스터(FinFET)(예를 들면, 두께<200Å)의 제조에 있어서, 디바이스 실리콘이 확장(extension)과 할로(halo) 임플란트(implant) 공정의 결과 비결정질화 되지 않도록 주의 하여야한다. 실리콘이 베리드 산화물(buried oxide:BOX)영역의 하단 아래로 비결정질화된다면, 다결정 실리콘의 형태로 "재성장(regrow)"(어닐링에 이어)될 수 있다. 또한, 이러한 재성장은 스택킹 결함을 초래할 수 있으며, 이는 결국 상기 디바이스를 짧게 만들 수 있다.In the manufacture of ultra-thin silicon-on-insulator (SOI) devices (eg, SOI thickness <100 μs) or fin field effect transistors (FinFETs) (eg, thickness <200 μs), device silicon is extended. Care should be taken to ensure that the amorphous and halo implant processes are not amorphous. If the silicon is amorphous under the bottom of the buried oxide (BOX) region, it can be "regrowed" (following annealing) in the form of polycrystalline silicon. In addition, such regrowth can lead to stacking defects, which in turn can shorten the device.

종래 두께의 실리콘 구조물에서, 높은 도스의 주입(dose implantation)이 낮은-저항성 실리콘 소스/드레인(S/D) 확장을 만들기 위해 이용되며, 비결정질화된 실리콘은 비결정질화 프런트에서 실리콘 격자로부터 재성장한다. 그러나, 극히-얇은 실리콘 구조물에 이와 같은 높은 도스를 직접적으로 주입하는 것은 실리콘층을 비결정질화하며, 잔존 템플레이트(template)가 존재하지 않아, 에피택셜 실리콘의 나쁜 고체-상태 재성장을 초래한다. 일반적으로, 실리콘은 하나의 연속적 결정보다는 폴리실리콘, 또는 다결정 그레인(grain)으로 재성장한다. 이러한 폴리실리콘은 재성장된 단결정 실리콘보타 높은 쉬트 저항을 가지며, 디바이스는 낮은 I_on 으로 나빠질 것이다. In conventional thick silicon structures, high dose implantation is used to make low-resistance silicon source / drain (S / D) expansion, and the amorphous silicon regrows from the silicon lattice at the amorphous front. However, injecting such high doses directly into the ultra-thin silicon structure amorphousizes the silicon layer and there is no remaining template, resulting in poor solid-state regrowth of epitaxial silicon. Generally, silicon regrows into polysilicon, or polycrystalline grains, rather than one continuous crystal. Such polysilicon has a high sheet resistance than regrown single crystal silicon, and the device will worsen with low I _on .

완전한 비결정질화를 방지하기 위한 한가지 가능한 접근법은 얇은 SOI의 상단상에 도핑되지 않은 산화물을 증착하고, 상기 산화물을 통해 상기 필름으로 주입하는 것이다. 그러나, 실리콘내의 비결정질을 제거하는데 있어서, 대부분의 도펀트는 주입 단계이후 상기 산화물내에 잔존할 것이다. 따라서, 공정내에서 실리콘을 비결정질화함이 없이, 확장 및 할로 형성을 위해 원하는 농도의 도펀트를 실리콘에 도입할 수 있는 것이 바람직하다. One possible approach to prevent complete amorphousization is to deposit an undoped oxide on top of a thin SOI and inject it through the oxide into the film. However, in removing amorphous in silicon, most of the dopant will remain in the oxide after the implantation step. Thus, it is desirable to be able to introduce dopants of desired concentration into silicon for expansion and halo formation without amorphous silicon in the process.

선행 기술의 전술한 결점 및 결함들은 반도체 디바이스를 형성하기 위한 방법에 의해 극복 또는 완화된다. 대표적인 실시예에서, 상기 방법은 단결정 기판위에 희생층을 규정(defining)하는 단계를 포함한다. 상기 희생층에는 상기 단결정 기판이 실질적으로 비결정질화되는 것을 방지하는 방식으로 도펀트 종(species)이 임플란트된다. 상기 희생층은 상기 희생층으로부터 상기 단결정 기판으로 상기 도펀트 종이 드라이브(drive)되도록 어닐링된다.The above-mentioned drawbacks and defects of the prior art are overcome or mitigated by a method for forming a semiconductor device. In an exemplary embodiment, the method includes defining a sacrificial layer on a single crystal substrate. The sacrificial layer is implanted with dopant species in a manner that prevents the monocrystalline substrate from being substantially amorphous. The sacrificial layer is annealed to drive the dopant paper from the sacrificial layer to the single crystal substrate.

도 1-11은 본 발명의 실시예에 따르는, 무-비결정성, 극히-얇은 반도체 디바이스를 형성하기 위한 방법의 대표적인 공정 시퀀스의 단면도를 나타낸다.1-11 illustrate cross-sectional views of representative process sequences of methods for forming amorphous, ultra-thin semiconductor devices, in accordance with embodiments of the present invention.

산화물층내에 주입된 비소(arsenic:As)는 주입단계 이후 산화물층내에 도펀트 농도의 벌크(bulk)가 위치하는지 여부를 고려하지 않고, 작은 열 어닐링 버 짓(budget)으로 산화물밖으로 완전히 확산하는 것으로 알려져 있다. 이와 유사한 현상이 BF₂ 도펀트에서도 관찰된다. 예를 들면, 1 keV 비소 주입이 단결정 실리콘상의 35Å 의 산화물층에 적용된다면, 밑에 있는 실리콘의 실질적인 비결정질화는 없을 것이다. 또한, 거의 모든 비소 도펀트는 후속하는 어닐링 단계동안 산화물층 밖으로 확산한다. 그러므로, 이 기술은 실리콘을 비결정질화함이 없이 낮은 저항성 소스/드레인(S/D) 확장 정션을 생성하기 위한 기초로서 이용될 수 있다. Arsenic (As) implanted in the oxide layer is known to diffuse completely out of the oxide with a small thermal annealing budget without considering whether a bulk of dopant concentration is located in the oxide layer after the implantation step. have. A similar phenomenon is observed with BF ₂ dopants. For example, if a 1 keV arsenic implant is applied to a 35 Å oxide layer on single crystal silicon, there will be no substantial amorphousization of the underlying silicon. In addition, almost all arsenic dopants diffuse out of the oxide layer during subsequent annealing steps. Therefore, this technique can be used as the basis for creating low resistive source / drain (S / D) expansion junctions without amorphizing silicon.

S/D 확장 형성의 경우와 같이, 얇은 SOI 디바이스 역시 할로 임플란트 단계동안 완전히 비결정질화될 수 있다. 이것은 특히 보통 비소 또는 안티몬(antimony) 임플란트인, PFET 할로 임플란트동안 발생할 수 있다. 비소는 약 1×10¹⁴ atoms/cm²의 도스에서 시작하며 5×10¹³ atoms/cm²의 도스에서 비결정질화한다. 또한, 비소 할로 임플란트는 높은 에너지, 예를 들면, 50keV에서, 이뤄진다. 상기 도스가 상기 비결정질화 임계점을 초과하면, 결과물인 비결정질 층의 깊이는 약 500Å이 될 것이며, 이는 얇은 SOI 디바이스에 대해서는 받아들일 수 없다. 상기 디바이스가 스케일링 다운될때, 실리콘 두께가 작아질 것이고 할로 도스는 증가할 것이므로, 이러한 현상은 더욱 악화된다.As in the case of S / D extension formation, thin SOI devices can also be completely amorphous during the halo implant step. This can occur during PFET halo implants, especially usually arsenic or antimony implants. Arsenic starts at a dose of about 1 × 10 ¹⁴ atoms / cm ² and is amorphous in a dose of 5 × 10 ¹³ atoms / cm ² . In addition, arsenic halo implants are made at high energy, for example 50 keV. If the dose exceeds the amorphousization threshold, the resulting amorphous layer will have a depth of about 500 microns, which is unacceptable for thin SOI devices. This phenomenon is exacerbated as the device is scaled down, since the silicon thickness will be smaller and the halo dose will increase.

따라서, 할로 임플란트로 인한 비결정질화를 방지 하기 위해, 희생 도펀트 층을 이용하는 원리가 적용될 수 있다. 즉, 할로 임플란트는 얇은 산화물층내에 구현될 수 있으며 그 이후 확산된다. 그러나, 이러한 타입의 임플란트로, 산화물층내에 생성되는 임플란트 손상의 정도가 산화물의 도펀트 확산을 용이하게 하기에 충 분하지 않을 수도 있다. 따라서, 종(Si, Ge 또는 노블 가스와 같은)을 생성하는 중성 손상(neutral damage)이 더 많은 손상을 생성하기 위해 산화물내로 임플란트될 수 있다. 플루오르(fluorine:F)와 인듐(indium:In)을 포함하는, 그러나 이에 제한되지는 않는 다른 종이 산화물층의 확산을 용이하게 하기 위해 임플란트될 수 있다.Thus, in order to prevent amorphousization due to halo implants, the principle of using a sacrificial dopant layer can be applied. That is, the halo implant can be implemented in a thin oxide layer and then diffused. However, with this type of implant, the degree of implant damage generated in the oxide layer may not be sufficient to facilitate dopant diffusion of the oxide. Thus, neutral damage that creates species (such as Si, Ge or noble gas) can be implanted into the oxide to create more damage. Other species, including but not limited to fluorine (F) and indium (In), may be implanted to facilitate diffusion of oxide layers.

산화물층 밖으로 할로/확장 임플란트가 확산하는 것에 의한 또다른 중요한 이점은 할로/확장이 날카롭게 된다는 것이다. 특히, 이 방법에 의해 얻어지는 할로 프로파일(profile)은 주입으로부터의 퍼짐(spread)이 제거될 것이기 때문에, 높은-에너지로 임플란트된 할로와 비교했을때 훨씬 낮은 표준 굴곡(deviation)을 갖는다. 이것은 차례로 숏-채널(short-channel) 효과를 줄일것이며 디바이스의 스케일링을 더 가능하게 할 것이다. Another important advantage of the diffusion of the halo / extension implant out of the oxide layer is that the halo / extension becomes sharp. In particular, the halo profile obtained by this method has a much lower standard deviation when compared to halo implanted with high-energy because the spread from the implant will be eliminated. This in turn will reduce the short-channel effect and allow for more scaling of the device.

완전히 공핍된 디바이스(실리콘 두께가 200-300Å 아래로 줄여질때 발생)에서, 할로 프로파일은 노미널(nominal) 채널 길이에서 완전히 공핍된다. 공핍된 차지(charge)의 양은 실리콘 두께에 의존하기 때문에, 얇은 Si 디바이스의 문턱전압은 실리콘 두께에 민감하다. 이것은 할로 임플란트가 얇은 실리콘보다 두꺼운 실리콘에 더 많은 도스가 이뤄지기 때문에 발생한다. 또한, 웨이퍼에 걸친(특히 300mm웨이퍼) 실리콘 두께의 변화는 실리콘의 얇은 부분이 다운될 수록 증가할 것으로 예상된다. 확산 거리가 최소 실리콘 두께보다 작기만 한다면, 임플란트된 산화물로부터의 도핑은 실리콘 두께에 대한 임계 민감성을 줄인다.In a fully depleted device (which occurs when the silicon thickness is reduced below 200-300 Hz), the halo profile is fully depleted at the nominal channel length. Since the amount of depleted charge depends on the silicon thickness, the threshold voltage of thin Si devices is sensitive to the silicon thickness. This happens because halo implants have more dose in thicker silicon than thinner silicon. In addition, changes in silicon thickness over the wafer (especially 300 mm wafers) are expected to increase as the thin portion of silicon goes down. As long as the diffusion distance is less than the minimum silicon thickness, doping from the implanted oxide reduces the critical sensitivity to silicon thickness.

그러므로, 본 발명의 실시예에 따라, 희생층을 이용하여 무-비결정질, 극히- 얇은 반도체 디바이스를 형성하기 위한 방법이 개시된다. 좀더 구체적으로는, 본 방법은 극히-얇은 반도체(예를 들면, 게르마늄, 등등) 디바이스에 대한 낮은 저항 S/D 확장 영역을 제조하기 위해 구현될 수 있다. 본 방법은 또한 할로 임플란트에 대한 도핑 균일 제어를 제공하는데 유용하며, 이것에 의해 개선된 문턱 전압(V_t) 특성과 숏 채널 효과 제어를 산출한다.Therefore, according to an embodiment of the present invention, a method for forming an amorphous, ultra-thin semiconductor device using a sacrificial layer is disclosed. More specifically, the method can be implemented to fabricate low resistance S / D extension regions for extremely-thin semiconductor (eg, germanium, etc.) devices. The method is also useful for providing doping uniformity control for halo implants, thereby yielding improved threshold voltage (V _t ) characteristics and short channel effect control.

간단히 언급하면, 표준 게이트 전극 형성, 스페이서 증착과 에칭 단계 이후, 각각의 디바이스에 대한 할로 및 확장 영역이 얇은 희생 물질(기판의 산화에 의해 형성된 실리콘 산화물 또는 다른 적절하게 증착된 또는 성장된 물질과 같은)에 의해 커버된다. 도핑을 위해 적절한 영역이 포토레지스트 마스크내에 개방되고 낮은-에너지, 좁은 이온 주입이 희생 박막위로 제어된 도스의 도펀트를 도입한다. 포토마스크는 제거되고 반대 도펀트 타입(n 또는 p)을 위해 재적용된다. 그 다음 어닐링 시퀀스가 희생층(예를 들면, 산화물)으로부터 반도체 물질로 상기 도펀트를 드라이브시키기 위해 채택된다. 할로 임플란트 공정은, 확장 공정에 앞서서 이뤄져야 한다. 이러한 시퀀스는 디바이스 복잡성에 따라 필요한 만큼 여러번 채택될 수 있다.Simply stated, after the standard gate electrode formation, spacer deposition and etching steps, the halo and extension regions for each device are thin sacrificial materials (such as silicon oxide or other suitably deposited or grown material formed by oxidation of the substrate). Covered by). A suitable area for doping is opened in the photoresist mask and low-energy, narrow ion implantation introduces a controlled dose of dopant onto the sacrificial thin film. The photomask is removed and reapplied for the opposite dopant type (n or p). An anneal sequence is then employed to drive the dopant from the sacrificial layer (eg oxide) to the semiconductor material. The halo implant process must be performed prior to the expansion process. This sequence can be adopted as many times as needed depending on the device complexity.

도 1-11을 참조하면, 본 발명의 방법을 이용하는 바람직한 공정 시퀀스의 단면도가 나타나있다. 도면들에는 실리콘-온-인슐레이터 기판상에 FET 디바이스의 형성을 나타내고 있지만, 상기 방법은 결정 기판내에 비결정질 영역을 생성함이 없이 기판내로 도펀트 종을 주입하는 것이 바람직한 다른 디바이스 타입에도 적용될 수 있다는 것을 유념해야 한다. 도 1에 도시된 바와 같이, 게이트 유전체(102)와 게이트(104)를 포함하는 패터닝된 게이트 스택(100)이 SOI 기판과 같이 얇은, 단결정 구조 기판(106)상에 형성된다. 그러나, 기판(106)은 실리콘, 게르마늄 또는 그것의 조합과 같은 임의의 적절한 반도체 물질일 수 있다. 이러한 시작 구조물은 예를 들면, SOI 디바이스 또는 FinFET일 수 있다. 도 2에 도시된 바와 같이, 희생층(108)이 기판(106) 및 게이트 스택(100)상에 형성된다. 1-11, cross-sectional views of preferred process sequences utilizing the method of the present invention are shown. Although the figures show the formation of a FET device on a silicon-on-insulator substrate, it is noted that the method can be applied to other device types where it is desirable to inject dopant species into the substrate without creating amorphous regions in the crystalline substrate. Should be. As shown in FIG. 1, a patterned gate stack 100 comprising a gate dielectric 102 and a gate 104 is formed on a thin, single crystal structure substrate 106 such as an SOI substrate. However, substrate 106 may be any suitable semiconductor material, such as silicon, germanium, or a combination thereof. This starting structure can be, for example, an SOI device or a FinFET. As shown in FIG. 2, a sacrificial layer 108 is formed on the substrate 106 and the gate stack 100.

기판(106)이 실리콘이라면, 상기 희생층(108)은 약 15-100Å의 바람직한 두께로 성장된(또는 증착된) 얇은 산화물층을 포함한다. 산화물층에 추가적으로, 상기 희생층(108)은 열 산화, 화학적 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마(HDP) CVD와 같이 당해 분야에서 이용할 수 있는 방식에 의해 형성된 질화물 필름, 산질화물 필름 또는 다른 유전체 필름이 될 수 있다. 이용되는 물질의 타입을 고려하지 않고, 상기 희생층 물질은 주입에 의해 도펀트 종들로 한번 도핑된 확산을 위한 고체-소스가 될 것이다.If substrate 106 is silicon, the sacrificial layer 108 includes a thin oxide layer grown (or deposited) to a desired thickness of about 15-100 microns. In addition to the oxide layer, the sacrificial layer 108 may be a nitride film formed by methods available in the art, such as thermal oxidation, chemical vapor deposition (CVD), plasma enhanced CVD (PECVD), high density plasma (HDP) CVD, Oxynitride film or other dielectric film. Without considering the type of material used, the sacrificial layer material will be a solid-source for diffusion once doped with dopant species by implantation.

도 3은 희생층(108)으로의 할로 임플란트를 나타낸다. 이러한 임플란트에서, 주입 에너지는 도스의 대부분이 희생층(108)으로 전달되도록 선택되며, 반도체 기판(106)내의 결정 손상을 방지하기 위해 희생층(108)을 통해 임플란트되는 도스를 최소화한다. 상기 디바이스는 n-타입 또는 p-타입 임플란트를 위해 초기에 패터닝되고, 그 다음 상기 패턴은 다른 극성의 도펀트 주입을 위해 리버스된다. 희생층내의 도펀트 도스의 농도는 도 3에서 커브로 표시되며, 희생층 두께의 가운데 주변에서 도펀트 농도가 피크를 나타낸다.3 shows a halo implant into the sacrificial layer 108. In such implants, the implantation energy is chosen such that most of the dose is delivered to the sacrificial layer 108, minimizing the dose implanted through the sacrificial layer 108 to prevent crystal damage in the semiconductor substrate 106. The device is initially patterned for n-type or p-type implants, and then the pattern is reversed for dopant implants of different polarities. The concentration of dopant dose in the sacrificial layer is indicated by the curve in FIG. 3, with the dopant concentration peaking around the center of the sacrificial layer thickness.

전술한 바와 같이, 특정 상황에서 할로 임플란트를 위한 도펀트 임플란트 도스는 희생층(108)(예를 들면, 산화물층)에 충분한 손상을 제공하지 못할 수 있다. 따라서, 도 4는 추가적인 임플란트 단계를 나타내며, 비활성 종(Si 또는 Ge과 같은)이 또한 희생층(108)내로 임플란트된다. 그 다음, 도 5에서, 할로 영역(110)을 생성하기 위한 단결정 기판(106)으로의 상기 도펀트 종의 확산이 용이하게 되도록 도핑된 희생층(108)은 어닐링된다. 할로 영역(110)을 적절히 배치하기 위해, 상기 어닐링 단계는 확장 어닐링보다 길고 고온이다.As noted above, in certain situations the dopant implant dose for a halo implant may not provide sufficient damage to the sacrificial layer 108 (eg, oxide layer). Thus, FIG. 4 shows an additional implant step, in which inactive species (such as Si or Ge) are also implanted into the sacrificial layer 108. Next, in FIG. 5, the doped sacrificial layer 108 is annealed to facilitate diffusion of the dopant species into the single crystal substrate 106 to create the halo region 110. In order to properly place the halo region 110, the annealing step is longer and hotter than expansion annealing.

도 6을 참조하여, 캐패시턴스와 저항의 오버랩의 적절한 디바이스 특성을 달성하는데 이용될 수 있는 확장 스페이서(112)의 선택적 형성이 나타나있다. 스페이서(112)의 두께는 디바이스 요건에 의해 결정될 것이다. 그러나, 임의의 어닐링 시퀀스(예를 들면, NFET 형성과 같이)에서 상기 스페이서는 필요치 않을 수 있다. 어쨌든, 확장 임플란트가 도 7에 도시되었으며, 할로 임플란트 확산 소스를 위해 이용된 동일한 희생층(108)이 확장 임플란트를 위해 역시 이용될 수 있다. 할로 임플란트의 경우와 같이, 확장 영역을 위한 도펀트는 희생층(108)내에 도펀트 도스의 대부분이 배치되기에 적절한 에너지로 임플란트되며, 바람직하게는 밑에있는 기판(106)의 반도체 물질로 깊게 이동하는 도스 약 5×10¹⁴ atoms/cm² 보다 적게. PFET 확장 임플란트는 NFET 영역으로부터 마스크되고, 그리고 그 반대로, 따라서 임플란트 공정은 NFET 및 PFET 확장 둘다를 제공하기 위해 두번 행해진다. 그 다음, 도 8에 도시된 바와 같이, 확장 도펀트 물질이 상기 희생층(108)으로부터 114 로 표시된, 상기 기판(106)으로 드라이브된다. 단일 어닐링 단계가 n 및 p-타입 확장을 드라이브하는데 이용될 수 있다.Referring to FIG. 6, an optional formation of expansion spacers 112 is shown that can be used to achieve appropriate device characteristics of overlap of capacitance and resistance. The thickness of the spacer 112 will be determined by the device requirements. However, the spacer may not be needed in any annealing sequence (such as, for example, NFET formation). In any case, an extension implant is shown in FIG. 7, and the same sacrificial layer 108 used for the halo implant diffusion source can also be used for the extension implant. As in the case of a halo implant, the dopant for the extended region is implanted with energy suitable to place most of the dopant dose in the sacrificial layer 108 and preferably moves deep into the semiconductor material of the underlying substrate 106. Less than about 5 × 10 ¹⁴ atoms / cm ² . The PFET extension implant is masked from the NFET region, and vice versa, thus the implant process is done twice to provide both NFET and PFET extension. Next, as shown in FIG. 8, an extended dopant material is driven from the sacrificial layer 108 to the substrate 106, labeled 114. A single annealing step can be used to drive n and p-type extensions.

한번 무-비결정질 방식으로 할로 및 확장 임플란트가 완성되면, 디바이스 제조는 종래 공정 기술에 따라 이어질수 있다. 도 9에서, 소스/드레인 스페이서(116)(예를 들면, 질화물 물질로부터)는 게이트 엣지로부터 소스/드레인 도펀트/임플란트를 분리시키는데 이용된다. 이것은 상기 확장 및 할로 도핑 프로파일로 디바이스 제어를 유지시키는 반면, 소스/드레인 영역은 전기적 컨택을 위해 유지된다. 도 10에서, 희생층(108)의 노출된 부분은 제거되고, 소스/드레인 영역은 추가적 실리콘(또는 다른 반도체) 물질(118)로 두꺼워진다(예를 들면, 선택적 에피택셜 성장에 의해). 이것은 이전에 임플란트된 모든 도펀트를 잃지 않고 후속하는 실리사이드 형성을 위한 영역을 제공한다. 게이트(104) 또한 추가적인 도핑된 폴리실리콘 물질로 두꺼워질 수 있다(도 10에 도시된 바와 같이). 마지막으로, S/D 임플란트 는 NFET 및 PFET 디바이스를 위해 패터닝되며, 그 다음 실리사이드 영역(120)의 형성 이전에 어닐링된다.Once the halo and extension implants are completed in an amorphous manner, device fabrication can be followed according to conventional process techniques. In FIG. 9, source / drain spacer 116 (eg, from nitride material) is used to separate the source / drain dopant / implant from the gate edge. This maintains device control with the extended and halo doped profiles, while the source / drain regions are maintained for electrical contact. In FIG. 10, the exposed portion of the sacrificial layer 108 is removed and the source / drain regions are thickened with additional silicon (or other semiconductor) material 118 (eg, by selective epitaxial growth). This provides a region for subsequent silicide formation without losing all previously implanted dopants. Gate 104 may also be thickened with additional doped polysilicon material (as shown in FIG. 10). Finally, the S / D implant is patterned for NFET and PFET devices and then annealed prior to formation of the silicide region 120.

극히-얇은 반도체 아키텍처에서의 종래 디바이스 제조의 전술한 문제점(즉, 실리콘 결정으로의 직접적인 이온 주입)은 임플란트를 비결정질화하는 나쁜 효과없이 높게 도핑된, 낮은 저항 S/D 확장에 의해 극복된다. 디바이스에 할로 임플란트를 적용할때, 본 방법은 종래 주입 도핑에 의해 얻어질 수 있는 것보다 좋은 숏-채널 효과 디바이스 특성을 갖는 더욱 가파른(abrupt) 도핑 프로파일을 초래한다. 좀 더 정확한 할로 쉐이프와 저항으로 칩의 개별적 디바이스내의 V_t 변경을 줄이는 것에 의해 디바이스 동작 또한 강화될 것이다.The above-mentioned problems of conventional device fabrication in ultra-thin semiconductor architectures (ie, direct ion implantation into silicon crystals) are overcome by highly doped, low resistance S / D expansion without the adverse effect of amorphousizing the implant. When applying a halo implant to a device, the method results in a steeper doping profile with better short-channel effect device characteristics than can be obtained by conventional implant doping. Device operation will also be enhanced by reducing V _t changes in the chip's individual devices with more accurate halo shapes and resistances.

도핑된 폴리실리콘 또는 BSG로부터의 확산과 유사한 반면, 그 내부에 임플란트된 도펀트가 반도체 물질로 확산하며, 반도체 물질얇은 반도체층에 직접적으로 컨택하는, 얇은 희생층(산화물층과 같은)의 사용은 현존 공정에 있어서 집적화하기에 더욱 쉽다. 예를 들면, 임플란트 위치의 마스킹은 임플란트에 대해 상대적으로 쉽고, CVD 필름에 대해 상대적으로 어렵다. 또한, 도펀트의 양과 확산의 깊이가 임플란트 도스와 어닐링 방법으로 더욱 좋게 제어될 수 있다. 반도체내의 비결정질층을 제거하는 것에 의해, 상기 물질은 결정질로 잔존하며, 확산 종류에 의해 높게 도핑될때 낮은 저항을 가질 것이다. 본 방법이 없이는, 극히-얇은 디바이스 물질은 완전히 비결정질화되며 나쁜 디바이스 특성(예를 들면, I_on/I_off비율)을 산출하는 높은 저항, 다중-그레인 물질로 재성장할 것이다.Similar to diffusion from doped polysilicon or BSG, the use of a thin sacrificial layer (such as an oxide layer), where dopants implanted therein diffuse into the semiconductor material and directly contact the semiconductor material It is easier to integrate in the process. For example, masking of implant positions is relatively easy for implants and relatively difficult for CVD films. In addition, the amount of dopant and the depth of diffusion can be better controlled by implant dose and annealing methods. By removing the amorphous layer in the semiconductor, the material remains crystalline and will have a low resistance when doped high by diffusion type. Without this method, the ultra-thin device material would be fully amorphous and regrow into a high resistance, multi-grain material that yields poor device properties (eg, I _on / I _off ratio).

할로 임플란트는 디바이스 V_t 와 숏 채널 효과를 제어하기 위해 이용된다. 극히 얇은 디바이스에서, 이러한 할로 임플란트는 물질을 비결정질화할 수 있으며, 나쁜 저항성과 리키(leaky) 정션을 초래한다. 할로 형성을 위해 임플란트된 희생층으로부터의 확산 방법을 이용하는 것에 의해, 도펀트 프로파일은 임플란트 경우보다 더욱 가파르게 되며, 더 좋은 균일성을 가지며, 개선된 숏 채널 효과를 초래한다. 반도체 층의 두께는 제조 어려움 때문에 변할 수 있으며(예를 들면, 20nm 필름에서 ±5nm), 이는 디바이스의 V_t제어에 영향을 줄 수 있다. 산화물-확산된 할로의 사용은 층 두께와는 독립적인 좁은 할로 분배를 제공하며, 따라서 층 두께로부터 디바이스 V_t 균일성을 개선시킨다.Halo implants are used to control device V _t and short channel effects. In extremely thin devices, such halo implants can amorphous the material, resulting in poor resistance and leaky junctions. By using the diffusion method from the implanted sacrificial layer for halo formation, the dopant profile is steeper than in the implant case, has better uniformity, and results in improved short channel effects. The thickness of the semiconductor layer can vary due to manufacturing difficulties (eg, ± 5 nm in a 20 nm film), which can affect the V _t control of the device. The use of oxide-diffused halo provides a narrow halo distribution independent of layer thickness, thus improving device V _t uniformity from layer thickness.

본 발명은 바람직한 실시예들 또는 실시예들을 참조하여 설명되었지만, 당업자라면 본 발명의 의도에서 벗어남이 없이 다양한 변경과 균등한 요소들로의 대체가 가능하다는 것을 이해할 수 있을 것이다. 또한, 본 발명의 필수적인 범위로부터 벗어남이 없이 본 발명으로부터 특정 상황 또는 물질에 적용시키도록 많은 변경들이 만들어질 수 있다. 따라서, 본 발명을 수행하도록 고려된 최상의 모드로서 특정 실시예를 개시한 것이며, 본 발명을 제한하려는 의도가 아니며, 본 발명은 첨부된 청구항들의 범위내에 포함되는 모든 실시예들을 포함한다.Although the present invention has been described with reference to preferred embodiments or embodiments, those skilled in the art will appreciate that various changes and equivalents may be substituted without departing from the spirit of the present invention. In addition, many modifications may be made to adapt a particular situation or material from the invention without departing from the essential scope thereof. Accordingly, the specific embodiments are disclosed as the best mode contemplated for carrying out the invention, and are not intended to limit the invention, and the invention includes all embodiments falling within the scope of the appended claims.

본 발명은 반도체 디바이스 공정 영역에서 산업상 이용가능성을 가지며, 특히, 도펀트 임플란트 수행에 의해 손상되지 않는(무-비결정질화) 실리콘 영역을 구비하는 극히-얇은 반도체 디바이스의 형성에 있어서 산업상 이용가능성을 갖는다.The present invention has industrial applicability in the semiconductor device processing area and, in particular, industrial applicability in the formation of ultra-thin semiconductor devices having silicon regions that are not damaged (non-amorphous) by dopant implant performance. Have

Claims

반도체 디바이스를 형성하기 위한 방법에 있어서,In the method for forming a semiconductor device,

단결정 기판 위에 희생층을 규정(defining)하는 단계와,Defining a sacrificial layer on the single crystal substrate,

상기 희생층에 도펀트 종(species)을 임플란팅하고 상기 도펀트 종이 상기 희생층으로부터 상기 단결정 기판으로 드라이브 하도록 어닐링하여 할로 영역을 형성하는 단계와,Implanting dopant species into the sacrificial layer and annealing the dopant species to drive from the sacrificial layer to the single crystal substrate to form a halo region;

상기 희생층에 추가적인 도펀트 종을 임플란팅하고 상기 추가적인 도펀트 종이 상기 희생층으로부터 상기 단결정 기판으로 드라이브 하도록 어닐링하여 확장 영역을 형성하는 단계Implanting additional dopant species in the sacrificial layer and annealing the additional dopant species to drive from the sacrificial layer to the single crystal substrate to form an extension region

를 포함하는, 반도체 디바이스 형성 방법.A semiconductor device forming method comprising a.

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제1항에 있어서,The method of claim 1,

상기 희생층은 산화물층, 질화물층, 산질화물층 중 적어도 하나를 포함하는 유전체층인, 반도체 디바이스 형성 방법.And the sacrificial layer is a dielectric layer comprising at least one of an oxide layer, a nitride layer, and an oxynitride layer.

제1항에 있어서,The method of claim 1,

상기 할로 영역을 형성하는 단계는,Forming the halo region,

상기 희생층에 상기 도펀트 종을 임플란트 한 이후에 추가적으로 손상 생성 종을 임플란트하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.Further implanting a damage generating species after implanting the dopant species in the sacrificial layer.

제13항에 있어서,The method of claim 13,

상기 손상 생성 종은 실리콘, 게르마늄, 인듐, 플루오르, 그리고 희가스중 적어도 하나를 포함하는, 반도체 디바이스 형성 방법.Wherein the damaging species comprises at least one of silicon, germanium, indium, fluorine, and a noble gas.

제1항에 있어서,The method of claim 1,

상기 할로 영역 형성을 위한 어닐링 단계는 상기 확장 영역 형성을 위한 어닐링 단계보다 더 고온이며 긴 기간에서 구현되는, 반도체 디바이스 형성 방법.And wherein the annealing step for forming the halo region is implemented at a higher temperature and longer duration than the annealing step for forming the extended region.

제1항에 있어서,The method of claim 1,

상기 희생층은 실리콘 기판위에 형성된 산화물층을 포함하며, 상기 산화물층은 약 15에서 100 옴스트롱(Å)의 두께로 형성되는, 반도체 디바이스 형성 방법.Wherein said sacrificial layer comprises an oxide layer formed over a silicon substrate, said oxide layer being formed to a thickness of about 15 to 100 ohms strong.

제16항에 있어서,The method of claim 16,

상기 도펀트 종의 주입 에너지는 상기 도펀트 종의 농도의 피크가 상기 산화물층의 중앙 부분에 위치하도록 선택되는, 반도체 디바이스 형성 방법.Wherein the implantation energy of the dopant species is selected such that a peak of the concentration of the dopant species is located in a central portion of the oxide layer.

제1항에 있어서,The method of claim 1,

상기 단결정 기판은 약 100 옴스트롱보다 작은 실리콘 두께를 갖는 실리콘-온-인슐레이터(SOI) 디바이스의 실리콘 영역을 더 포함하는, 반도체 디바이스 형성 방법.Wherein the single crystal substrate further comprises a silicon region of a silicon-on-insulator (SOI) device having a silicon thickness of less than about 100 ohms strong.

제1항에 있어서,The method of claim 1,

상기 단결정 기판은 약 200 옴스트롱보다 작은 두께를 갖는 전계 효과 트랜지스터(FET) 디바이스의 실리콘 영역을 더 포함하는, 반도체 디바이스 형성 방법.And the single crystal substrate further comprises a silicon region of a field effect transistor (FET) device having a thickness less than about 200 ohms strong.

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