KR100904261B1 - Liquid crystal display panel - Google Patents
Liquid crystal display panel Download PDFInfo
- Publication number
- KR100904261B1 KR100904261B1 KR1020020077398A KR20020077398A KR100904261B1 KR 100904261 B1 KR100904261 B1 KR 100904261B1 KR 1020020077398 A KR1020020077398 A KR 1020020077398A KR 20020077398 A KR20020077398 A KR 20020077398A KR 100904261 B1 KR100904261 B1 KR 100904261B1
- Authority
- KR
- South Korea
- Prior art keywords
- liquid crystal
- pixel electrode
- data line
- dummy pattern
- insulating layer
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 109
- 239000003990 capacitor Substances 0.000 claims abstract description 90
- 230000003071 parasitic effect Effects 0.000 claims abstract description 82
- 210000002858 crystal cell Anatomy 0.000 claims abstract description 40
- 239000010409 thin film Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 20
- 238000002161 passivation Methods 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 34
- 239000000758 substrate Substances 0.000 description 11
- 239000010408 film Substances 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 5
- 101150102995 dlk-1 gene Proteins 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000001808 coupling effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3614—Control of polarity reversal in general
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/13606—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit having means for reducing parasitic capacitance
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
Abstract
본 발명은 데이터 라인과 화소 전극 간의 기생 캐패시터 용량을 감소시킬 수 있는 액정 표시 패널에 관한 것이다.The present invention relates to a liquid crystal display panel capable of reducing parasitic capacitor capacitance between a data line and a pixel electrode.
본 발명의 액정 표시 패널은 게이트 라인들과 데이터 라인들의 교차부에 형성된 박막트랜지스터와, 그 박막트랜지스터에 접속된 화소전극을 포함하는 액정셀들과, 데이터 라인과 화소 전극 사이에 형성된 더미 패턴과, 데이터 라인과 제1 절연층을 사이에 두고 형성된 화소전극에 의해 형성된 제1 기생 캐패시터와; 화소 전극과 제2 절연층을 사이에 두고 형성된 더미 패턴에 의해 형성된 제2 기생 캐패시터와; 데이터 라인과 제3 절연층을 사이에 두고 형성된 더미 패턴에 의해 형성된 제3 기생 캐패시터를 구비하는 것을 특징으로 한다.According to an exemplary embodiment of the present invention, a liquid crystal display panel includes a thin film transistor formed at an intersection of gate lines and data lines, liquid crystal cells including a pixel electrode connected to the thin film transistor, a dummy pattern formed between the data line and the pixel electrode; A first parasitic capacitor formed by a pixel electrode formed with the data line and the first insulating layer interposed therebetween; A second parasitic capacitor formed by a dummy pattern formed between the pixel electrode and the second insulating layer; And a third parasitic capacitor formed by a dummy pattern formed with the data line and the third insulating layer interposed therebetween.
인버젼, 기생 캐패시터, 크로스토크, 더미 패턴Inversion, Parasitic Capacitors, Crosstalk, Dummy Pattern
Description
도 1은 종래의 액정 표시 장치를 도시한 도면.1 is a view showing a conventional liquid crystal display device.
도 2는 도 1에 도시된 액정 표시 패널의 일부를 도시한 평면도.FIG. 2 is a plan view of a portion of the liquid crystal display panel illustrated in FIG. 1. FIG.
도 3은 도 2에 도시된 Ⅰ-Ⅰ'선을 따른 액정 표시 패널의 절단면을 도시한 단면도.3 is a cross-sectional view illustrating a cut surface of the liquid crystal display panel along the line II ′ of FIG. 2.
도 4는 본 발명의 제1 실시 예에 따른 액정 표시 패널의 일부를 도시한 평면도.4 is a plan view of a portion of a liquid crystal display panel according to a first exemplary embodiment of the present invention.
도 5는 도 4에 도시된 Ⅱ-Ⅱ'선을 따른 액정 표시 패널의 절단면을 도시한 단면도.FIG. 5 is a cross-sectional view illustrating a cut surface of the liquid crystal display panel taken along the line II-II ′ of FIG. 4.
도 6은 도 5에 도시된 기생 캐패시터에 대한 등가 회로도.FIG. 6 is an equivalent circuit diagram for the parasitic capacitor shown in FIG. 5. FIG.
도 7은 본 발명의 제2 실시 예에 따른 액정 표시 패널의 일부를 도시한 평면도.7 is a plan view illustrating a portion of a liquid crystal display panel according to a second exemplary embodiment of the present invention.
도 8은 본 발명의 제3 실시 예에 따른 액정 표시 패널의 일부를 도시한 평면도.8 is a plan view illustrating a portion of a liquid crystal display panel according to a third exemplary embodiment of the present invention.
도 9는 도 7 및 도 8에 도시된 Ⅱ-Ⅱ'선을 따른 액정 표시 패널의 절단면을 도시한 단면도. FIG. 9 is a cross-sectional view of a liquid crystal display panel taken along a line II-II 'shown in FIGS. 7 and 8.
도 10은 도 9에 도시된 기생 캐패시터를 모델링한 회로도.FIG. 10 is a circuit diagram modeling the parasitic capacitor shown in FIG. 9. FIG.
도 11a 및 도 11b는 도 10에 도시된 모델링 회로의 입출력 파형도.11A and 11B are input and output waveform diagrams of the modeling circuit shown in FIG. 10.
도 12는 본 발명의 제4 실시 예에 따른 액정 표시 패널의 일부를 도시한 평면도.12 is a plan view illustrating a portion of a liquid crystal display panel according to a fourth exemplary embodiment of the present invention.
도 13은 도 12에 도시된 Ⅲ-Ⅲ'선을 따른 액정 표시 패널의 절단면을 도시한 단면도.FIG. 13 is a cross-sectional view illustrating a cut surface of the liquid crystal display panel taken along the line III-III ′ of FIG. 12.
<도면의 부호에 대한 간단한 설명><Short description of the symbols in the drawings>
12 : 액정 표시 패널 14 : 게이트 드라이버12 liquid
16 : 데이터 드라이버 18 : 타이밍 제어부16: data driver 18: timing controller
20, 40, 60, 100 : 하부 기판 22, 42, 62, 102 : 게이트 절연막20, 40, 60, 100:
24, 44, 64, 104 : 반도체층 26, 46, 66, 106 : 보호막24, 44, 64, 104:
30, 50, 80, 90 : 더미 패턴 52 : 정전압원30, 50, 80, 90: dummy pattern 52: constant voltage source
70, 110 : 상부 기판 72, 112 : 블랙 매트릭스70, 110:
74, 114 : 칼러 필터 76, 116 : 공통 전극74, 114: color filter 76, 116: common electrode
GL1 내지 GLn, GLi-1 내지 GLi+1 : 게이트 라인GL1 to GLn, GLi-1 to GLi + 1: gate line
DL1 내지 DLm, DLk, DLk+1 : 데이터 라인DL1 to DLm, DLk, DLk + 1: data line
PXL, P1 내지 P4 : 화소 전극 TFT : 박막 트랜지스터PXL, P1 to P4: Pixel electrode TFT: Thin film transistor
Cdp, C1 내지 C3 : 기생 캐패시터 32, 52, 82, 92 : 액정셀
Cdp, C1 to C3:
본 발명은 액정 표시 장치에 관한 것으로, 특히 화소 전극과 데이터 라인 간의 기생 캐패시터 용량을 최소화할 수 있는 액정 표시 패널에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display panel capable of minimizing the parasitic capacitor capacity between the pixel electrode and the data line.
일반적으로, 액정 표시 장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정 표시 장치는 액정셀들이 매트릭스형으로 배열된 액정 표시 패널과, 액정 표시 패널을 구동하기 위한 구동회로를 구비한다.In general, a liquid crystal display device displays an image by adjusting the light transmittance of a liquid crystal having dielectric anisotropy using an electric field. To this end, the liquid crystal display includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix, and a driving circuit for driving the liquid crystal display panel.
이러한 액정 표시 장치는 액정의 열화를 방지함과 아울러 표시 품질을 향상시키기 위하여 액정 표시 패널을 인버젼 구동 방법으로 구동한다. 인버젼 구동 방법으로는 프레임 인버젼 방식(Frame Inversion System), 라인(칼럼) 인버젼 방식(Line(Column) Inversion System), 그리고 도트 인버젼 방식(Dot Inversion System) 등이 이용된다The liquid crystal display device drives the liquid crystal display panel by an inversion driving method to prevent deterioration of the liquid crystal and to improve display quality. As the inversion driving method, a frame inversion system, a line (column) inversion system, and a dot inversion system are used.
특히, 이러한 인버젼 구동 방법 중 도트 인버젼 구동 방법은 액정셀들의 극성이 수평 및 수직 방향으로 인접하는 액정셀들 모두와 반대 극성이 되고, 프레임마다 반전되게 한다. 이러한 도트 인버젼 구동 방법은 수직 및 수평 방향으로 인접한 액정셀들간에 발생되는 플리커가 서로 상쇄되게 함으로써 다른 인버젼 방법들에 비하여 뛰어난 화질의 화상을 제공한다.In particular, the dot inversion driving method of the inversion driving method causes the polarities of the liquid crystal cells to be opposite polarities to all adjacent liquid crystal cells in the horizontal and vertical directions, and are inverted every frame. This dot inversion driving method provides an image with superior image quality compared to other inversion methods by causing the flicker generated between adjacent liquid crystal cells in the vertical and horizontal directions to cancel each other.
그러나, 도트 인버젼 구동 방법은 데이터 드라이버에서 데이터 라인들에 공급되는 화소 신호의 극성이 수평 및 수직 방향으로 반전되어야 함에 따라 다른 인 버젼 방법들에 비하여 화소 신호의 변동량, 즉 화소 신호의 주파수가 크기 때문에 소비 전력이 크다는 단점을 가진다.However, in the dot inversion driving method, since the polarity of the pixel signal supplied to the data lines in the data driver must be reversed in the horizontal and vertical directions, the variation amount of the pixel signal, that is, the frequency of the pixel signal is larger than that of the other inversion methods. Because of the large power consumption has the disadvantage.
이러한 도트 인버젼 구동 방법의 큰 소비 전력 문제를 해결하기 위하여 도 1에 도시된 바와 같이 데이터 라인들을 칼럼 인버젼 방식으로 구동하면서도 액정셀들을 도트 인버젼 방식으로 구동할 수 있는 액정 표시 장치가 제안된 바 있다.In order to solve the large power consumption problem of the dot inversion driving method, as shown in FIG. 1, a liquid crystal display device capable of driving data lines in a column inversion method while driving liquid crystal cells in a dot inversion method has been proposed. There is a bar.
도 1에 도시된 액정 표시 장치는 액정셀 매트릭스를 갖는 액정 표시 패널(12)과, 액정 표시 패널(12)의 게이트 라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(14)와, 액정 표시 패널(12)의 데이터 라인들(DL1 내지 DLm+1)을 구동하기 위한 데이터 드라이버(16)와, 게이트 드라이버(14) 및 데이터 드라이버(16)를 제어하기 위한 타이밍 제어부(18)를 구비한다.1 includes a liquid
액정 표시 패널(12)은 게이트 라인들(GL1 내지 GLn)과 데이터 라인들(DL1 내지 DLm+1)의 교차로 정의되는 영역마다 형성된 박막 트랜지스터(TFT)와, 화소 전극(PXL)을 포함하는 액정셀을 구비한다. 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔신호에 응답하여 데이터라인(DL)으로부터의 화소신호를 화소전극(PXL)에 공급한다. 화소전극(PXL)은 화소신호에 응답하여 공통전극(도시하지 않음)과의 사이에 위치하는 액정을 구동함으로써 빛의 투과율을 조절하게 된다. 이러한 액정셀은 박막 트랜지스터(TFT)를 통해 수직 방향을 따라 인접한 서로 다른 데이터라인(DL)과 교번적으로 접속된다. The liquid
예를 들면, 기수번째 게이트라인(GL1, GL3, GL5, ...)에 접속된 기수번째 수평라인의 액정셀은 좌측으로 인접한 데이터 라인(DL)에 접속되어 화소 신호를 공급 받는다. 반면에 우수번째 게이트라인(GL2, GL4, GL6,...)에 접속된 우수번째 수평라인의 액정셀은 우측으로 인접하는 데이터 라인(DL)에 접속되어 화소신호를 공급받는다.For example, the liquid crystal cell of the odd horizontal line connected to the odd gate lines GL1, GL3, GL5, ... is connected to the data line DL adjacent to the left to receive the pixel signal. On the other hand, the liquid crystal cell of the even-numbered horizontal line connected to the even-numbered gate lines GL2, GL4, GL6, ... is connected to the data line DL adjacent to the right to receive the pixel signal.
타이밍 제어부(18)는 게이트 드라이버(14) 및 데이터 드라이버(16)를 제어하는 타이밍 제어 신호들을 발생하고, 데이터 드라이버(16)에 화소 데이터 신호를 공급한다. 타이밍 제어부(18)에서 발생되는 게이트 타이밍 제어 신호들에는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭 신호(GSC), 게이트 출력 이네이블 신호(GOE) 등이 포함된다. 타이밍 제어부(18)에서 발생되는 데이터 타이밍 제어신호들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭 신호(SSC), 소스 출력 이네이블 신호(SOE), 극성 제어 신호(POL) 등이 포함된다.The
게이트 드라이버(14)는 상기 게이트 타이밍 제어 신호들을 이용하여 게이트 라인들(GL1 내지 GLn)에 스캔 신호를 순차적으로 공급한다. 이에 따라, 게이트 드라이버(14)는 그 스캔 신호에 응답하여 박막 트랜지스터들(TFT)이 수평라인 단위로 구동되게 한다.The
데이터 드라이버(16)는 입력된 화소 데이터를 아날로그 화소 신호로 변환하여 게이트 라인(GL)에 스캔 신호가 공급되는 1수평 기간마다 1수평 라인분의 화소 신호를 데이터 라인들(DL1 내지 DLm+1)에 공급한다. 이 경우 데이터 드라이버(16)는 감마전압 발생부(도시하지 않음)로부터 공급되는 감마 전압들을 이용하여 화소 데이터를 화소 신호로 변환하게 된다.The
이러한 데이터 드라이버(16)는 칼럼 인버젼 방식으로 화소신호를 공급하여 데이 터라인(DL1 내지 DLm+1) 각각에 공급되는 화 소신호가 인접한 데이터라인(DL)과는 상반된 극성을 갖고, 그 극성이 프레임 단위로 반전되게 한다. 예를 들면, 데이터 드라이버(16)는 기수 데이터 라인들(DL1, DL3, ...)과 우수 데이터 라인들(DL2, DL4, ...)에 서로 상반된 극성의 화소 신호를 공급하고, 그 데이터 라인들(DL1 내지 DLm+1)에 공급되는 화소 신호의 극성을 프레임 단위로 반전시키게 된다.The
이 경우, 화소 전극(PXL)이 칼럼 인버젼 방식으로 화소 신호가 공급되는 데이터 라인들(DL1 내지 DLm+1)을 기준으로 지그재그형으로 배열되므로 그 화소 전극(PXL)을 포함하는 액정셀들은 도트 인버젼 방식으로 구동된다.In this case, since the pixel electrode PXL is arranged in a zigzag shape based on the data lines DL1 to DLm + 1 to which the pixel signal is supplied in a column inversion manner, the liquid crystal cells including the pixel electrode PXL are dots. It is driven in an inversion manner.
특히, 데이터 드라이버(16)는 데이터 라인들(DL1 내지 DLm+1)을 따라 지그재그형으로 배열된 화소 전극(PXL)에 정확한 화소 신호를 공급하기 위하여 수평 기간마다 교번적으로 화소 신호의 출력채널을 변경하게 된다. 구체적으로, 데이터 라인들(DL1 내지 DLm+1)의 우측에서 접속된 액정셀들에 화소 신호를 공급하는 경우 데이터 드라이버(16)는 제1 내지 제m 데이터 라인들(DL1 내지 DLm)에 m개의 유효 화소 신호를, 제m+1 데이터 라인(DLm+1)에 블랭크 신호를 공급하게 된다. 이와 달리, 데이터 라인들(DL1 내지 DLm+1)의 좌측에서 접속된 액정셀들에 화소 신호를 공급하는 경우 데이터 드라이버(16)는 m개의 유효 화소 신호를 한 채널씩 오른쪽으로 쉬프트시켜 제2 내지 제m+1 데이터라인들(DL2 내지 DLm+1)에 공급하고, 제1 데이터라인(DL1)에는 블랭크 신호를 공급하게 된다. 여기서, 블랭크신호는 정의되지 않은(Don't care) 신호를 의미한다.
In particular, the
이러한 액정표시장치는 도트 인버젼 방식으로 구동되는 액정셀들에 의해 화질이 향상되고, 데이터 드라이버(16)는 칼럼 인버젼 방식으로 화소신호를 공급하므로 도트 인버젼 방식으로 화소신호를 공급하는 경우보다 소비전력을 절감할 수 있게 된다.The liquid crystal display device improves image quality by liquid crystal cells driven in a dot inversion method, and the
그런데, 도 1에 도시된 액정 표시 패널(12)에서는 데이터 라인(DL)과 그에 인접한 화소 전극(PXL)과의 사이에 형성된 기생 캐패시터(Cdp)에 의해 정극성(+) 또는 부극성(-)의 전압 편차가 발생한다. 특히, 칼럼 인버젼 방식으로 구동되는 데이터라인(DL)은 한 프레임동안 동일한 극성을 유지함에 따라 그 기생 캐패시터(Cdp)에 의한 전압 편차 또한 동일한 극성을 한 프레임동안 유지하게 되어 수직 크로스토크가 발생하게 된다. 이러한 수직 크로스토크의 발생 원인을 도 2 및 도 3을 참조하여 상세히 살펴보면 다음과 같다.However, in the liquid
도 2는 도 1에 도시된 액정 표시 패널의 일부분을 도시한 도면이고, 도 3은 도 2에 도시된 Ⅰ-Ⅰ'선을 따른 액정 표시 패널의 절단면을 도시한 단면도이다.FIG. 2 is a view illustrating a portion of the liquid crystal display panel illustrated in FIG. 1, and FIG. 3 is a cross-sectional view illustrating a cut surface of the liquid crystal display panel taken along the line II ′ of FIG. 2.
도 2에 도시된 기생 캐패시터(Cdp)는 데이터 라인(DLk)과 좌측 화소 전극(P1 또는 P3)과의 사이에 위치하는 제1 기생 캐패시터(Cdp1)와, 그 데이터 라인(DLk)과 우측 화소 전극(P2 또는 P4)과의 사이에 위치하는 제2 기생 캐패시터(Cdp2)를 구비한다. 제1 및 제2 기생 캐패시터(Cdp1, Cdp2)는 도 3에 도시된 바와 같이 데이터 라인(DLk)과 화소 전극(P1, P2)이 무기 절연막 또는 유기 절연막으로 구성되는 보호막(26)을 사이에 두고 위치함에 따라 형성된다. 여기서, 데이터 라인(DLk)은 하부 기판(20) 위의 게이트 절연막(22) 상에 형성되고, 이 데이터 라인(DLk)과 게이 트 절연막(22) 사이에는 그 데이터 라인(DLk)을 따라 반도체층(24)이 더 형성된다.The parasitic capacitor Cdp illustrated in FIG. 2 includes a first parasitic capacitor Cdp1 positioned between the data line DLk and the left pixel electrode P1 or P3, and the data line DLk and the right pixel electrode. The second parasitic capacitor Cdp2 located between (P2 or P4) is provided. As shown in FIG. 3, the first and second parasitic capacitors Cdp1 and Cdp2 have a
이러한 제1 및 제2 기생 캐패시터(Cdp1, Cdp2)로 인한 커플링 효과에 의해 데이터 라인(DLk) 및 화소 전극(P1, P2)에 공급되는 화소 신호가 왜곡됨으로써 액정 표시 패널의 표시 품질이 떨어지게 된다. 특히, 데이터 라인(DLk)의 좌측 화소 전극(P1)과, 우측 화소 전극(P2)이 서로 상반된 극성의 화소 신호를 충전함에 따라 제1 및 제2 기생 캐패시터(Cdp1, Cdp2) 간에 용량 편차가 발생한다. 이러한 기생 캐패시터(Cdp1, Cdp2)간의 용량 편차는 한 프레임동안 동일 극성을 유지하는 데이터 라인(DLk)에 의해 그 한 프레임동안 동일 극성을 유지하여 데이터 라인(DLk)을 간섭하게 되고, 이 결과 데이터 라인(DLk) 상의 화소 신호가 왜곡된다. 이렇게 데이터라인(DLk) 상에서 왜곡된 화소 신호는 인접한 화소 전극(P1, P2)으로 유기되어 수직 크로스토크를 발생시킴으로써 표시 품질이 더 떨어지게 된다.Due to the coupling effect caused by the first and second parasitic capacitors Cdp1 and Cdp2, the pixel signals supplied to the data line DLk and the pixel electrodes P1 and P2 are distorted, thereby degrading the display quality of the liquid crystal display panel. . In particular, a capacitance variation occurs between the first and second parasitic capacitors Cdp1 and Cdp2 as the left pixel electrode P1 and the right pixel electrode P2 of the data line DLk charge pixel signals having opposite polarities. do. The capacitance deviation between the parasitic capacitors Cdp1 and Cdp2 interferes with the data line DLk by maintaining the same polarity for one frame by the data line DLk having the same polarity for one frame. The pixel signal on DLk is distorted. The distorted pixel signal on the data line DLk is induced to the adjacent pixel electrodes P1 and P2 to generate vertical crosstalk, thereby lowering display quality.
또한, 데이터 라인(DLk)과 화소 전극(P1, P2)은 기생 캐패시터(Cdp)의 용량을 줄이기 위하여 소정의 이격 거리를 두고 배치된다. 이로 인하여, 데이터 라인(DLk)과 화소 전극(P1, P2) 사이로 백라이트로부터 구동되지 않은 액정을 경유한 빛샘이 발생하게 된다. 특히, 데이터 라인(DLk)과 화소 전극(P1, P2) 사이의 빛샘량은 기생 캐패시터(Cdp1, Cdp2)의 용량에 비례하여 나타나게 된다. 이에 따라, 제1 및 제2 기생 캐패시터(Cdp1, Cdp2) 간의 용량 편차로 인하여 그들을 통한 빛샘량도 서로 달라지게 된다. 이러한 제1 및 제2 기생 캐패시터(Cdp1, Cdp2)에 의한 비대칭 빛샘으로 인하여 액정 표시 패널의 표시 품질은 더욱 떨어지게 된다.
In addition, the data line DLk and the pixel electrodes P1 and P2 are disposed at a predetermined distance to reduce the capacitance of the parasitic capacitor Cdp. As a result, light leakage is generated between the data line DLk and the pixel electrodes P1 and P2 via the liquid crystal not driven from the backlight. In particular, the amount of light leakage between the data line DLk and the pixel electrodes P1 and P2 appears in proportion to the capacitance of the parasitic capacitors Cdp1 and Cdp2. Accordingly, the amount of light leakage through them is also different due to the capacitance variation between the first and second parasitic capacitors Cdp1 and Cdp2. Due to the asymmetrical light leakage caused by the first and second parasitic capacitors Cdp1 and Cdp2, the display quality of the liquid crystal display panel is further degraded.
따라서, 본 발명의 목적은 데이터 라인과 화소 전극 간의 기생 캐패시터 용량을 감소시킬 수 있는 액정 표시 패널을 제공하는 것이다.Accordingly, an object of the present invention is to provide a liquid crystal display panel capable of reducing parasitic capacitor capacitance between data lines and pixel electrodes.
본 발명의 다른 목적은 데이터 라인과 좌우 화소 전극 간의 기생 캐패시터 용량 편차를 감소시킬 수 있는 액정 표시 패널을 제공하는 것이다.Another object of the present invention is to provide a liquid crystal display panel capable of reducing parasitic capacitor capacitance variations between data lines and left and right pixel electrodes.
본 발명의 또 다른 목적은 데이터 라인과 좌우 화소 전극 간의 비댕칭 빛샘량을 최소화할 수 있는 액정 표시 패널을 제공하는 것이다.
Another object of the present invention is to provide a liquid crystal display panel which can minimize the amount of non-danged light leakage between the data line and the left and right pixel electrodes.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정 표시 패널은 게이트 라인들과 데이터 라인들의 교차부에 형성된 박막트랜지스터와, 그 박막트랜지스터에 접속된 화소전극을 포함하는 액정셀들과, 데이터 라인과 화소 전극 사이에 형성된 더미 패턴과, 데이터 라인과 제1 절연층을 사이에 두고 형성된 화소전극에 의해 형성된 제1 기생 캐패시터와; 화소 전극과 제2 절연층을 사이에 두고 형성된 더미 패턴에 의해 형성된 제2 기생 캐패시터와; 데이터 라인과 제3 절연층을 사이에 두고 형성된 더미 패턴에 의해 형성된 제3 기생 캐패시터를 구비하는 것을 특징으로 한다.In order to achieve the above object, a liquid crystal display panel according to the present invention includes a thin film transistor formed at an intersection of gate lines and data lines, liquid crystal cells including pixel electrodes connected to the thin film transistor, data lines and pixels. A first parasitic capacitor formed by a dummy pattern formed between the electrodes and a pixel electrode formed between the data line and the first insulating layer; A second parasitic capacitor formed by a dummy pattern formed between the pixel electrode and the second insulating layer; And a third parasitic capacitor formed by a dummy pattern formed with the data line and the third insulating layer interposed therebetween.
상기 더미 패턴은 게이트 라인과 함께 게이트 금속으로 형성된 것을 특징으로 하는 한다.The dummy pattern is formed of a gate metal together with a gate line.
상기 더미 패턴은 데이터 라인과 나란하고, 화소 전극의 일측부와 제2 절연 층을 사이에 두고 부분적으로 중첩되게 형성된 것을 특징으로 한다.The dummy pattern is parallel to the data line and is partially overlapped with one side of the pixel electrode and the second insulating layer interposed therebetween.
상기 더미 패턴은 상기 데이터 라인과 나란하고, 상기 화소 전극의 일측부와 상기 제2 절연층을 사이에 두고 완전하게 중첩되게 형성된 것을 특징으로 한다.The dummy pattern may be parallel to the data line and may be completely overlapped with one side of the pixel electrode and the second insulating layer therebetween.
상기 더미 패턴은 상기 액정셀에 기준 전압을 공급하는 공통 전극과 상기 화소 전극을 사이에 두고 간접적으로 대면하는 것을 특징으로 한다.The dummy pattern may indirectly face the common electrode for supplying a reference voltage to the liquid crystal cell and the pixel electrode.
상기 더미 패턴은 액정셀마다 독립적으로 형성된 것을 특징으로 한다.The dummy pattern may be formed independently for each liquid crystal cell.
상기 더미 패턴은 게이트 라인과 접속된 것을 특징으로 한다.The dummy pattern is connected to a gate line.
상기 더미 패턴은 이전단 게이트 라인과 접속된 것을 특징으로 한다.The dummy pattern may be connected to a previous gate line.
상기 더미 패턴은 현재단 게이트 라인과 접속된 것을 특징으로 한다.The dummy pattern is connected to a current gate line.
삭제delete
삭제delete
삭제delete
상기 제1 절연층은 데이터 라인과 화소 전극 사이에 형성되는 보호막을 구비하고, 제2 절연층은 화소 전극과 더미 패턴 사이에 형성되는 보호막과 게이트 절연막을 구비하고, 제3 절연층은 더미 패턴과 데이터 라인 사이에 형성되는 게이트 절 연막을 구비하는 것을 특징으로 한다.The first insulating layer includes a passivation layer formed between the data line and the pixel electrode, the second insulating layer includes a passivation layer and a gate insulating layer formed between the pixel electrode and the dummy pattern, and the third insulating layer includes a dummy pattern and And a gate insulating film formed between the data lines.
상기 액정셀들은 좌측으로 인접한 데이터라인과 박막트랜지스터를 통해 접속된 액정셀들로 구성되는 제1 수평라인과; 우측으로 인접한 데이터라인과 박막트랜지스터를 통해 접속된 액정셀들로 구성되는 제2 수평라인을 구비하는 것을 특징으로 한다.The liquid crystal cells may include a first horizontal line including a data line adjacent to the left side and liquid crystal cells connected through a thin film transistor; And a second horizontal line including liquid crystal cells connected through the data line adjacent to the right and the thin film transistor.
상기 제1 수평라인에서 데이터라인과 그의 우측 화소전극은 동일극성의 화소신호를, 그의 좌측 화소전극은 상반된 극성의 화소신호를 충전하고, 상기 제2 수평라인에서 데이터라인과 그의 좌측 화소전극은 동일극성의 화소신호를, 그의 우측 화소전극은 상반된 극성의 화소신호를 충전하는 것을 특징으로 한다.In the first horizontal line, the data line and the right pixel electrode thereof charge pixel signals having the same polarity, and the left pixel electrode thereof have the opposite polarity pixel signals, and in the second horizontal line, the data line and the left pixel electrode have the same pixel signal. The pixel signal of polarity and the pixel electrode on the right thereof are charged with the pixel signal of opposite polarity.
상기 제1 수평라인과 제2 수평라인은 적어도 한 수평라인 단위로 교번하여 배치된 것을 특징으로 한다.The first horizontal line and the second horizontal line are alternately arranged in units of at least one horizontal line.
상기 목적들 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면을 참조한 실시예들에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above objects will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.
이하, 본 발명의 바람직한 실시예들을 도 4 내지 도 13을 참조하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to FIGS. 4 to 13.
도 4는 본 발명의 제1 실시 예에 따른 액정 표시 패널의 일부를 도시한 평면도이고, 도 5는 도 4에 도시된 Ⅱ-Ⅱ'선을 따른 액정 표시 패널의 절단면을 도시한 단면도이다.4 is a plan view illustrating a portion of a liquid crystal display panel according to a first exemplary embodiment of the present invention, and FIG. 5 is a cross-sectional view illustrating a cut surface of the liquid crystal display panel taken along line II-II ′ of FIG. 4.
도 4에 도시된 액정 표시 패널은 게이트 라인(GLi, GLi+1)과 데이터 라인(DLk-1 내지 DLk+1)의 교차로 정의되는 영역마다 형성된 액정셀들(32)과, 액정 셀(32)의 화소 전극(P1 내지 P4)과 데이터 라인(DLk-1 내지 DLk+1) 간의 기생 캐패시터(Cdp) 감소를 위하여 화소 전극(P1 내지 P4)의 양측부와 중접되게 형성된 더미 패턴(30)을 구비한다. The liquid crystal display panel illustrated in FIG. 4 includes
액정셀(32) 각각은 박막 트랜지스터(TFT)와 화소 전극(P)을 포함한다. 박막 트랜지스터(TFT)는 게이트 라인(GL)으로부터의 스캔 신호에 응답하여 데이터 라인(DL)으로부터의 화소 신호를 화소 전극(P)에 공급한다. 화소 전극(P)은 공급된 화소 신호에 응답하여 공통 전극(도시하지 않음)과의 사이에 위치하는 액정을 구동하게 된다. 이에 따라, 액정셀들(32)은 액정의 구동에 따라 광투과율을 조절하여 화상을 표시하게 된다.Each of the
특히, 도트 인버젼 구동을 위하여 액정셀들(32)은 수직 방향을 따라 인접한 서로 다른 데이터라인(DLk-1 내지 DLk+1)과 교번적으로 접속된다. 다시 말하여, 액정 표시 패널은 좌측으로 인접한 데이터 라인(DLk-1, DLk)에 접속된 액정셀들(32)로 구성되는 제1 수평 라인(HL1)과, 우측으로 인접한 데이터 라인(DLk, DLk+1)에 접속된 액정셀들(32)로 구성되는 제2 수평 라인(HL2)을 구비한다. 이러한 제1 수평 라인(HL1)과 제2 수평 라인(HL2)은 도트 인버젼 구동을 하는 경우 1 수평 라인 단위로 교번하면서 배열된다. 예를 들면, 도 4에 도시된 바와 같이 데이터 라인(DLk-1 내지 DLk+1) 별로 극성이 반전되는 화소 신호를 공급하는 경우 액정셀들(32)은 상하좌우로 인접한 액정셀(32)과 서로 상반된 극성의 화소 신호가 공급되므로 액정셀들(32)은 도트 인버젼 구동을 할 수 있게 된다. In particular, the
이와 달리, 2도트 또는 3도트 이상의 인버젼 구동을 하는 경우 제1 수평 라 인(HL1)과 제2 수평 라인(HL2)은 2 또는 3 이상의 수평 라인 단위로 교번하면서 배치된다.On the contrary, in the case of inversion driving of two dots or three dots or more, the first horizontal line HL1 and the second horizontal line HL2 are alternately arranged in units of two or three horizontal lines.
더미 패턴(30)은 데이터 라인(DL)과 화소 전극(P)의 사이, 예를 들면 데이터라인(DL)과는 중첩없이 나란하고 화소전극(P)의 일측부와는 중첩되도록 형성된다. 구체적으로, 더미 패턴(30)은 도 5에 도시된 바와 같이 보호막(46) 및 게이트 절연막(42)을 사이에 두고 화소 전극(P1, P2)의 일측부와 중첩되도록 형성된다. 그리고, 더미 패턴(30)은 데이터 라인(DLk)과 게이트 절연막(42)을 사이에 두고 중첩없이 나란하게 형성된다. 이러한 더미 패턴(30)은 하부 기판(40) 상에 게이트 라인(GL) 및 박막 트랜지스터(TFT)의 게이트 전극과 함께 게이트 금속으로 형성되며 액정셀(32) 마다 독립적으로 형성됨으로써 플로팅 상태를 유지하게 된다. 데이터 라인(DLk)과 게이트 절연막(42) 사이에는 그 데이터 라인(DLk)을 따른 반도체층(44)이 더 형성된다. The
이러한 더미 패턴(30)은 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격이 상대적으로 길어지게 함으로써 그 간격에 반비례하는 기생 캐패시터(Cdp)의 용량을 감소시킬 수 있게 된다. The
예를 들어, 도 3에 도시된 종래의 액정 표시 패널에서 기생 캐패시터(Cdp)의 용량 감소를 위해 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격을 증대시키는 경우 데이터 라인(DLk)과 화소 전극(P1, P2) 사이를 통한 빛샘량이 증가하게 된다. 이로 인하여, 종래의 액정 표시 패널에서는 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격은 상부 기판의 블랙 매트릭스로 빛샘을 차단할 수 있는 약 3.5㎛ 이하로 제한되고 있다.For example, in the conventional liquid crystal display panel illustrated in FIG. 3, when the distance between the data line DLk and the pixel electrodes P1 and P2 is increased to reduce the capacitance of the parasitic capacitor CDp, The amount of light leakage through the pixel electrodes P1 and P2 increases. For this reason, in the conventional liquid crystal display panel, the distance between the data line DLk and the pixel electrodes P1 and P2 is limited to about 3.5 μm or less which can block light leakage with the black matrix of the upper substrate.
반면에, 도 5에 도시된 액정 표시 패널과 같이 더미 패턴(30)이 형성되는 경우 그 더미 패턴(30)에 의해 빛샘을 차단할 수 있게 되므로 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격을 증대시킬 수 있게 된다. 예를 들어, 차광 패턴(30)과 데이터 라인(DLk) 간의 간격이 상부 기판의 블랙 매트릭스(도시하지 않음)로 빛샘을 차단할 수 있는 정도인 3㎛로 설정되고, 차광패턴(30)의 폭이 5.5㎛, 그 차광 패턴(30)과 화소 전극(P1, P2)의 중첩 폭이 2.5㎛로 설정된 경우 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격은 6㎛ 정도까지 증대될 수 있게 된다. 이렇게 더미 패턴(30)에 의해 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격이 상대적으로 증가하게 되므로 기생 캐패시터(Cdp) 용량은 감소할 수 있게 된다.On the other hand, when the
구체적으로, 더미 패턴(30)에 의해 데이터 라인(DLk)과 인접한 화소 전극(P1, P2) 사이에 형성되는 기생 캐패시터(Cdp) 각각은 도 5에 도시된 바와 같이 보호막(46)을 사이에 둔 화소 전극(P1, P2)과 데이터 라인(DLk)에 의해 형성되는 제1 기생 캐패시터(Cdp1)와, 보호막(46) 및 게이트 절연막(42)을 사이에 둔 화소 전극(P1, P3)과 더미 패턴(30)에 의해 형성되는 제2 기생 캐패시터(Cdp2)와, 게이트 절연막(42)을 사이에 둔 더미 패턴(30)과 데이터 라인(DLk)에 의해 형성되는 제3 기생 캐패시터(Cdp3)을 구비하게 된다. 이에 따라, 기생 캐패시터(Cdp)는 등가적으로 도 6에 도시된 바와 같이 직렬 접속된 제2 및 제3 기생 캐패시터(Cdp2, Cdp3)과 병렬로 접속되는 제1 기생 캐패시터(Cdp1)를 구비하게 된다. 여기서, 데이터 라인(DL)과 화소 전극(P) 사이의 간격 증대에 따라 제1 기생 캐패시터(Cdp1) 용량이 상대적으로 감소하게 되므로 상기 제2 및 제3 기생 캐패시터(Cdp2, Cdp3)를 더 포함하는 기생 캐패시터(Cdp)의 용량은 종래 보다 더욱 작아지게 된다.Specifically, each of the parasitic capacitors Cdp formed between the data line DLk and the adjacent pixel electrodes P1 and P2 by the
이와 같이 본 발명의 제1 실시 예에 따른 액정 표시 패널은 더미 패턴(30)을 구비함으로써 데이터 라인(DL)과 인접한 화소 전극(P) 간의 기생 캐패시터(Cdp) 용량을 감소시킬 수 있게 된다. 이에 따라, 기생 캐패시터(Cdp)의 커플링 효과로 인한 데이터 라인(DL) 및 화소 전극(P)에 공급되는 화소 신호의 왜곡을 감소시킬 수 있게 된다. 또한, 기생 캐패시터(Cdp)의 용량이 감소됨에 따라 데이터 라인(DL)과 좌우측 화소 전극(P) 간의 기생 캐패시터(Cdp)의 용량 편차도 감소하게 되므로 그 용량 편차로 인한 수직 크로스토크와 비대칭 빛샘량을 감소시킬 수 있게 된다.As described above, the liquid crystal display panel according to the first exemplary embodiment includes the
나아가, 도 7에 도시된 본 발명의 제2 실시 예에 따른 액정 표시 패널 또는 도 8에 도시된 본 발명의 제3 실시 예에 따른 액정 표시 패널과 같이 같이 액정셀(52, 82) 각각에 포함되는 더미 패턴(50, 80)이 게이트 라인(GL)과 전기적으로 접속되는 경우 기생 캐패시터(Cdp)의 용량은 더욱 감소하게 된다. 이는 더미 패턴(50, 80)이 제1 실시 예와 같은 플로팅 상태인 경우 보다 특정 전압원과 접속되는 경우 데이터 라인(DL)의 화소 신호로부터 받는 영향을 최소화할 수 있기 때문이다. 이러한 더미 패턴(50, 80)은 도 7에 도시된 더미 패턴(50)과 같이 이전단 게이트 라인(GLi-1)으로부터 하부쪽으로 신장되어 화소 전극(P)의 양측부와 중첩하게 되거나, 도 8에 도시된 더미 패턴(80)과 같이 현재단 게이트 라인(GLi)으로부터 상부쪽으로 신장되어 화소 전극(P)의 양측부와 중첩하게 된다.Furthermore, the
이러한 더미 패턴(50, 80)에 의해 데이터 라인(DLk)과 인접한 화소 전극(P1, P2) 사이에 형성되는 기생 캐패시터(Cdp) 각각은 도 9에 도시된 바와 같이 보호막(66)을 사이에 둔 화소 전극(P1, P2)과 데이터 라인(DLk)에 의해 형성되는 제1 기생 캐패시터(Cdp1)와, 보호막(66) 및 게이트 절연막(62)을 사이에 둔 화소 전극(P1, P3)과 더미 패턴(50, 80)에 의해 형성되는 제2 기생 캐패시터(Cdp2)와, 게이트 절연막(62)을 사이에 둔 더미 패턴(50, 80)과 데이터 라인(DLk)에 의해 형성되는 제3 기생 캐패시터(Cdp3)을 구비하게 된다. 여기서, 더미 패턴(50, 80)은 게이트 라인(GL)과 함께 하부 기판(60) 위에 게이트 금속으로 형성되고, 데이터 라인(DLk)과 게이트 절연막(62) 사이에는 그 데이터 라인(DLk)을 따른 반도체층(64)이 더 형성된다.Each of the parasitic capacitors Cdp formed between the data lines DLk and the adjacent pixel electrodes P1 and P2 by the
이 경우, 더미 패턴(50, 80)에 의해 빛샘을 차단할 수 있게 되므로 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격을 증대시킬 수 있게 된다. 예를 들어, 더미 패턴(50, 80)과 데이터 라인(DLk) 간의 간격이 상부 기판(70)의 블랙 매트릭스(72)로 빛샘을 차단할 수 있는 정도인 3㎛로 설정되고, 더미 패턴(50, 80)의 폭이 5.5㎛, 그 더미 패턴(50, 80)과 화소 전극(P1, P2)의 중첩 폭이 2.5㎛로 설정된 경우 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격은 6㎛ 정도까지 증대될 수 있게 된다. 이렇게 더미 패턴(50, 80)에 의해 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격이 상대적으로 증가하게 되므로 기생 캐패시터(Cdp) 용량은 감소할 수 있게 된다. 그리고, 더미 패턴(50, 80)은 특정 전압원, 즉 게이트 라인(GL)과 접속되어 데이터 라인(DL)으로부터의 화소 신호 영향을 플로팅 상태인 경우 덜 받게 되므로 기생 캐패시터(Cdp)는 더욱 감소하게 된다.
In this case, since light leakage can be blocked by the
이러한 더미 패턴(50, 80)에 의한 기생 캐패시터(Cdp)의 감소 효과는 도 10에 도시된 바와 같이 데이터 라인(DL)에 해당되는 입력단과 화소 전극(P)에 해당되는 출력단 사이에 접속된 제1 내지 제3 캐패시터(C1 내지 C3)를 모델링하여 시뮬레이션한 결과를 통해 명백히 드러나게 된다.The reduction effect of the parasitic capacitor Cdp by the
도 10을 참조하면, 제1 캐패시터(C1)는 데이터 라인(DL)과 화소 전극(P) 간에 형성되는 제1 기생 캐패시터(Cdp1)를, 제2 캐패시터(C2)는 화소 전극(P)과 더미 패턴(50, 80) 사이에 형성되는 제2 기생 캐패시터(Cdp2)를, 그리고 제3 캐패시터(C3)는 데이터 라인(DL)과 더미 패턴(50, 80) 사이에 형성되는 제3 기생 캐패시터(Cdp3)를 모델링한 것이다. 여기서, 제1 캐패시터(C1)는 0.5pF, 제2 캐패시터(C2)는 5pF, 그리고 제3 캐패시터(C3)는 1.2pF의 용량을 갖는 것으로 가정한다. 그리고, 더미 패턴(50, 80)에 해당되는 제2 및 제3 기생 캐패시터(C2, C3) 사이의 노드에는 게이트 로우 전압(예를 들면, -5V)을 공급하는 정전압원(52)을 접속시킨다. 이는 게이트 라인(GLi-1)과 접속된 더미 패턴(50, 80)에는 한 프레임 중 게이트 하이 전압이 공급되는 1수평 기간을 제외한 나머지 기간, 즉 대부분의 기간 동안 게이트 로우 전압이 공급되기 때문이다. 또한, 데이터 라인(DL)에 해당되는 입력단에 도 11a에 도시된 바와 같이 2.5V 정도의 스윙 폭을 가지고 정극성과 부극성을 교번하는 입력 전압(Vin)을 공급한다. 그 다음, 화소 전극(P)에 해당되는 출력단에서 출력 전압(Vout)을 검출한 결과 도 11b에 도시된 바와 같이 100mV 정도의 스윙 폭을 가지고 정극성과 부극성을 교번하는 제2 출력 전압(Vout2)이 검출됨을 알 수 있다. 반면에, 도 11b에서 제1 출력 전압(Vout1)은 종래의 기생 캐패시터(Cdp), 즉 데이터 라인(DL)과 화소 전극(P) 사이에 제1 캐패시터(C1)만 형성된 경우 도 11a에 도시된 바와 같은 입력 전압을 데이터 라인(DL)에 해당되는 입력단에 공급한 후 화소 전극(P)에 해당되는 출력단에서 검출한 것으로, 300mV 정도의 스윙 폭을 가짐을 알 수 있다. 이에 따라, 도 11b를 참조하면 본 발명의 제2 실시 예에 따른 기생 캐패시터(Cdp)에 의한 제2 출력 전압(Vout2)이 종래의 기생 캐패시터(Cdp)에 의한 제1 출력 전압(Vout1) 보다 1/3 정도 수준으로 감소함을 알 수 있다. Referring to FIG. 10, the first capacitor C1 has a first parasitic capacitor Cdp1 formed between the data line DL and the pixel electrode P, and the second capacitor C2 has a pixel electrode P and a dummy. The second parasitic capacitor Cdp2 formed between the
이러한 모델링을 통한 시뮬레이션 결과에 의해 도 7 또는 도 9에 도시된 바와 같이 데이터 라인(DL)과 화소 전극(P) 사이에 게이트 라인(GL)에 접속된 더미 패턴(50, 80)을 구비하는 경우 그 데이터 라인(DL)과 화소 전극(P) 사이의 기생 캐패시터(Cdp)의 용량이 그 더미 패턴(50)을 구비하지 않는 종래 보다 1/3 정도 수준으로 감소함을 알 수 있다. When the
이와 같이 본 발명의 제2 및 제3 실시 예에 따른 액정 표시 패널은 게이트 라인(GL)과 접속된 더미 패턴(50, 80)을 구비함으로써 데이터 라인(DL)과 인접한 화소 전극(P) 간의 기생 캐패시터(Cdp) 용량을 감소시킬 수 있게 된다. 이에 따라, 기생 캐패시터(Cdp)의 커플링 효과로 인한 데이터 라인(DL) 및 화소 전극(P)에 공급되는 화소 신호의 왜곡을 감소시킬 수 있게 된다. 또한, 기생 캐패시터(Cdp)의 용량이 감소됨에 따라 데이터 라인(DL)과 좌우측 화소 전극(P) 간의 기생 캐패시터(Cdp)의 용량 편차도 감소하게 되므로 그 용량 편차로 인한 수직 크로스토크와 비대칭 빛샘량을 감소시킬 수 있게 된다.
As described above, the liquid crystal display panel according to the second and third exemplary embodiments includes
그런데, 도 9에 도시된 바와 같이 더미 패턴(50, 80)이 화소 전극(P1, P2)과 부분적으로 중첩되는 경우 그 화소 전극(P1, P2)과 중첩되지 않는 더미 패턴(50, 80)의 일부분과 상부 기판(70)의 블랙 매트릭스(72) 및 칼러 필터(74) 위에 형성된 공통 전극(76)이 직접 대면하게 됨으로써 그 더미 패턴(50, 80)과 공통 전극(76) 사이에 강한 직류 전압(Vdc)이 걸리게 된다. 이러한 직류 전압(Vdc)에 의해 더미 패턴(50, 80)과 공통 전극(76) 사이에 존재하는 액정이 열화되고 그 열화된 액정에 의해 빛샘 현상을 발생할 수 있게 된다. 나아가, 액정 구동 시간이 경과할 수록 액정 열화가 심화되어 빛샘량이 증가하게 되어 그 빛샘으로 인한 가로선 현상이 발생할 수 있게 된다.However, as shown in FIG. 9, when the
이를 방지하기 위하여, 도 12에 도시된 본 발명의 제3 실시 예에 따른 액정 표시 패널과 같이 액정셀(92) 각각에 포함되고 게이트 라인(GL)으로부터 신장된 더미 패턴(90)이 화소 전극(P)의 양측부와 완전히 중첩되어 화소 전극(P) 밖으로 벗어나지 않게 형성하게 된다.In order to prevent this, the
구체적으로, 더미 패턴(90)은 도 13에 도시된 바와 같이 하부 기판(100) 위에 게이트 금속으로 형성되고, 그 위의 게이트 절연막(102) 및 보호막(106)을 사이에 두고 화소 전극(P1, P2)의 양측부와 완전히 중첩되게 형성된다. 이에 따라, 더미 패턴(90)은 상부 기판(110)의 블랙 매트릭스(112) 및 칼러 필터(114) 위에 형성된 공통 전극(116)과 화소 전극(P1, P2)을 사이에 두고 간접적으로 대면하게 된다. 이 결과, 도트 인버젼 방식으로 정극성(+) 화소 신호 및 부극성(-) 화소 신호가 번갈아 공급되는 화소 전극(P1, P2)에 의해 더미 패턴(90)과 공통 전극(116) 사이에 는 직류 전압(Vdc)이 걸리지 않게 되므로 그 직류 전압(Vdc)에 의한 액정 열화를 방지할 수 있게 된다. 데이터 라인(DLk)과 게이트 절연막(102) 사이에는 그 데이터 라인(DLk)을 따른 반도체층(104)이 더 형성된다. Specifically, as shown in FIG. 13, the
상기 더미 패턴(90)에 의해 데이터 라인(DLk)과 인접한 화소 전극(P1, P2) 사이에 형성되는 기생 캐패시터(Cdp) 각각은 도 13에 도시된 바와 같이 보호막(106)을 사이에 둔 화소 전극(P1, P2)과 데이터 라인(DLk)에 의해 형성되는 제1 기생 캐패시터(Cdp1)와, 보호막(106) 및 게이트 절연막(102)을 사이에 둔 화소 전극(P1, P3)과 더미 패턴(90)에 의해 형성되는 제2 기생 캐패시터(Cdp2)와, 게이트 절연막(102)을 사이에 둔 더미 패턴(90)과 데이터 라인(DLk)에 의해 형성되는 제3 기생 캐패시터(Cdp3)을 구비하게 된다.Each of the parasitic capacitors Cdp formed between the data line DLk and the adjacent pixel electrodes P1 and P2 by the
이 경우, 더미 패턴(90)에 의해 빛샘을 차단할 수 있게 되므로 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격을 증대시킬 수 있게 된다. 이에 따라, 데이터 라인(DLk)과 화소 전극(P1, P2) 간의 간격이 상대적으로 증가하게 되므로 기생 캐패시터(Cdp) 용량은 감소할 수 있게 된다. 그리고, 더미 패턴(90)이 특정 전압원, 즉 게이트 라인(GL)과 접속되어 데이터 라인(DL)으로부터의 화소 신호 영향을 플로팅 상태인 경우보다 덜 받게 되므로 전술한 도 11b에 도시된 시뮬레이션 결과와 같이 기생 캐패시터(Cdp)는 더욱 감소하게 된다.
In this case, since light leakage can be blocked by the
상술한 바와 같이, 본 발명에 따른 액정 표시 패널은 더미 패턴을 구비하여 데이터 라인과 인접한 화소 전극 간의 기생 캐패시터(Cdp) 용량을 감소시킬 수 있게 된다. 특히, 본 발명에 따른 액정 표시 패널은 게이트 라인과 접속된 더미 패턴을 구비하여 데이터 라인과 화소 전극 간의 기생 캐패시터(Cdp) 용량을 더욱 감소시킬 수 있게 된다. As described above, the liquid crystal display panel according to the present invention may include a dummy pattern to reduce the parasitic capacitor Cdp capacitance between the data line and the adjacent pixel electrode. In particular, the liquid crystal display panel according to the present invention may include a dummy pattern connected to the gate line to further reduce the parasitic capacitor (Cdp) capacitance between the data line and the pixel electrode.
이에 따라, 본 발명에 따른 액정 표시 패널은 기생 캐패시터(Cdp)의 용량이 감소됨에 따라 기생 캐패시터(Cdp)의 커플링 효과로 인한 데이터 라인 및 화소 전극에 공급되는 화소 신호의 왜곡을 감소시킬 수 있게 된다. Accordingly, the liquid crystal display panel according to the present invention can reduce the distortion of the pixel signal supplied to the data line and the pixel electrode due to the coupling effect of the parasitic capacitor (Cdp) as the capacitance of the parasitic capacitor (Cdp) is reduced. do.
나아가, 본 발명에 따른 액정 표시 패널은 기생 캐패시터(Cdp)의 용량이 감소됨에 따라 데이터 라인(DL)과 좌우측 화소 전극(P) 간의 기생 캐패시터(Cdp)의 용량 편차를 감소시킬 수 있게 된다. 이 결과, 본 발명에 따른 액정 표시 패널은 그 기생 캐패시터(Cdp) 용량 편차로 인한 수직 크로스토크와 비대칭 빛샘량이 감소함으로써 표시 품질을 향상시킬 수 있게 된다. Furthermore, in the liquid crystal display panel according to the present invention, the capacitance of the parasitic capacitor Cdp between the data line DL and the left and right pixel electrodes P may be reduced as the capacitance of the parasitic capacitor Cdp is reduced. As a result, the liquid crystal display panel according to the present invention can improve the display quality by reducing the amount of vertical crosstalk and asymmetric light leakage due to variations in the parasitic capacitor Cdp.
또한, 본 발명에 따른 액정 표시 패널은 게이트 라인과 접속된 더미 패턴이 화소 전극과 완전하게 중첩되고 공통 전극과 직접 대면하지 않게 함으로써 그 더미 패턴과 공통 전극간의 직류 전압에 의한 액정 열화 현상을 방지할 수 있게 된다. 이에 따라, 본 발명에 따른 액정 표시 패널의 상기 액정 열화로 인한 빛샘 발생을 방지할 수 있게 된다. In addition, the liquid crystal display panel according to the present invention prevents the liquid crystal deterioration due to the DC voltage between the dummy pattern and the common electrode by preventing the dummy pattern connected to the gate line completely overlapping the pixel electrode and not directly facing the common electrode. It becomes possible. Accordingly, it is possible to prevent the generation of light leakage due to the liquid crystal deterioration of the liquid crystal display panel according to the present invention.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (13)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020077398A KR100904261B1 (en) | 2002-12-06 | 2002-12-06 | Liquid crystal display panel |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020020077398A KR100904261B1 (en) | 2002-12-06 | 2002-12-06 | Liquid crystal display panel |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040049569A KR20040049569A (en) | 2004-06-12 |
KR100904261B1 true KR100904261B1 (en) | 2009-06-24 |
Family
ID=37343955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020020077398A KR100904261B1 (en) | 2002-12-06 | 2002-12-06 | Liquid crystal display panel |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100904261B1 (en) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100914196B1 (en) * | 2002-12-27 | 2009-08-27 | 엘지디스플레이 주식회사 | Driving apparatus of liquid crystal display panel and method thereof |
KR101127817B1 (en) * | 2004-12-24 | 2012-03-20 | 엘지디스플레이 주식회사 | Thin Film Transistor Substrate of Transflective Type And Method for Fabricating The Same, Liquid Crystal Display Panel Using The Same And Method for Fabricating The Same |
JP4789834B2 (en) * | 2006-03-31 | 2011-10-12 | 勝華科技股▲分▼有限公司 | Multi-domain liquid crystal display device |
KR20080015696A (en) | 2006-08-16 | 2008-02-20 | 삼성전자주식회사 | Liquid crystal display |
US8400599B2 (en) | 2006-08-16 | 2013-03-19 | Samsung Display Co., Ltd. | Liquid crystal display panel having a light blocking electrode |
KR101962850B1 (en) * | 2011-04-22 | 2019-03-28 | 삼성디스플레이 주식회사 | An organic light emitting display device and the manufacturing method thereof |
CN113936564B (en) * | 2021-10-09 | 2023-12-19 | 惠州华星光电显示有限公司 | Display panel and display terminal |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980027502A (en) * | 1996-10-16 | 1998-07-15 | 김영환 | Liquid crystal display device and manufacturing method |
KR19990047263A (en) * | 1997-12-03 | 1999-07-05 | 김영환 | Liquid crystal display |
JP2000122097A (en) * | 1998-10-21 | 2000-04-28 | Advanced Display Inc | Liquid crystal display device |
KR20010047907A (en) * | 1999-11-24 | 2001-06-15 | 구본준 | Liquid crystal display and fabricating method thereof |
KR20030016017A (en) * | 2001-08-20 | 2003-02-26 | 엘지.필립스 엘시디 주식회사 | Method for fabricating of an array substrate for LCD |
-
2002
- 2002-12-06 KR KR1020020077398A patent/KR100904261B1/en active IP Right Grant
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19980027502A (en) * | 1996-10-16 | 1998-07-15 | 김영환 | Liquid crystal display device and manufacturing method |
KR19990047263A (en) * | 1997-12-03 | 1999-07-05 | 김영환 | Liquid crystal display |
JP2000122097A (en) * | 1998-10-21 | 2000-04-28 | Advanced Display Inc | Liquid crystal display device |
KR20010047907A (en) * | 1999-11-24 | 2001-06-15 | 구본준 | Liquid crystal display and fabricating method thereof |
KR20030016017A (en) * | 2001-08-20 | 2003-02-26 | 엘지.필립스 엘시디 주식회사 | Method for fabricating of an array substrate for LCD |
Also Published As
Publication number | Publication date |
---|---|
KR20040049569A (en) | 2004-06-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7633569B2 (en) | Liquid crystal display panel | |
JP4805215B2 (en) | LCD panel | |
US7471274B2 (en) | Liquid crystal display device and method for driving the same | |
US7567228B1 (en) | Multi switch pixel design using column inversion data driving | |
US8941572B2 (en) | Liquid crystal panel and liquid crystal display device having the same | |
KR101018755B1 (en) | Liquid crystal display | |
KR101839330B1 (en) | Liquid crystal display device | |
WO2011049106A1 (en) | Liquid crystal display device | |
JP2008058941A (en) | Display panel | |
KR20050001249A (en) | Liquid crystal display | |
KR101048700B1 (en) | LCD and its driving method | |
KR101074381B1 (en) | A in-plain switching liquid crystal display device | |
KR100904261B1 (en) | Liquid crystal display panel | |
KR101319272B1 (en) | Liquid Crystal Display Device | |
KR102358535B1 (en) | Liquid Crystal Display | |
KR20090013531A (en) | Liquid crystal display | |
KR100912691B1 (en) | Liquid crystal display panel | |
KR100447225B1 (en) | Apparatus of Liquid Crystal Display Device | |
KR20130000900A (en) | Liquid crystal display device and method for manufacturing the same | |
KR100898788B1 (en) | Driving apparatus of liquid crystal panel and method of driving the same | |
KR100977224B1 (en) | liquid crystal display device | |
KR101689849B1 (en) | Liquid crsytal display | |
KR100922296B1 (en) | Liquid crystal display device | |
KR20060078571A (en) | Liquid crysyal display and driving method thereof | |
KR20110074035A (en) | Liquid crystal display device and method of driving the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120330 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20130329 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20150528 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20160530 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20180515 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20190515 Year of fee payment: 11 |