KR100902313B1 - 다층의 전하저장층을 가지는 플로팅 게이트, 플로팅게이트의 제조방법, 이를 이용한 비휘발성 메모리 장치 및그 제조방법 - Google Patents

다층의 전하저장층을 가지는 플로팅 게이트, 플로팅게이트의 제조방법, 이를 이용한 비휘발성 메모리 장치 및그 제조방법 Download PDF

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Abstract

본 발명은 나노 크기의 금속 나노 크리스탈을 이용하는 다층 전하저장층을 형성하여 메모리 장치의 전하저장능력을 향상시킬 수 있는 다층의 전하저장층을 가지는 플로팅 게이트, 플로팅 게이트의 제조방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
본 발명의 플로팅 게이트는 터널 산화막 상에 적층되고, 전하를 띄고 있으며 각 단마다 각각 적어도 하나의 박막이 적층된 적어도 하나의 단으로 이루어진 고분자 전해질막과; 각각 상기 고분자 전해질막의 각단 상부면에 자기 조립되어 전하를 트랩하는 다수의 금속 나노 크리스탈이 부착된 적어도 하나의 금속 나노 크리스탈층을 포함하는 것을 특징으로 한다.
또한, 상기 플로팅 게이트는 고분자 전해질에 금속 나노 크리스탈을 자기 조립방법으로 형성하므로 고온의 열처리 공정 없이 제조될 수 있다.
비휘발성 메모리, 플로팅 게이트, 전하저장, 고분자 전해질, 금속 나노 크리스탈, 자기 조립

Description

다층의 전하저장층을 가지는 플로팅 게이트, 플로팅 게이트의 제조방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조방법{Floating Gate Having Multiple Charge Storing Layers, Method for Fabricating the Floating Gate, Non-volatile Memory Device and Method for Fabricating Non-volatile Memory Device Using the Same}
본 발명은 다층의 전하저장층을 가지는 플로팅 게이트, 플로팅 게이트의 제조방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는, 밀도 및 크기를 용이하게 조절할 수 있는 나노 크기의 금속 나노 크리스탈을 이용하는 다층 전하저장층을 형성하여 메모리 장치의 전하저장능력을 향상시킬 수 있는 다층의 전하저장층을 가지는 플로팅 게이트, 플로팅 게이트의 제조방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
비휘발성 메모리 장치 중 하나인 플래쉬 메모리 장치는 크게 전하 저장 구조에 따라 플로팅 게이트(floating gate) 타입과, SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 타입으로 구분할 수 있다.
SONOS 타입은 실리콘 기판에 형성되는 소스 전극 및 드레인 전극과, 기판 상면에 적층되는 터널링 산화막과, 터널링 산화막 상면에 적층되는 나이트라이드막과, 나이트라이트막 상면에 형성되는 차단 산화막과, 차단 산화막 상면에 형성되는 게이트 전극을 포함하며, 상기 터널링 산화막, 나이트라이드막 및 차단 산화막이 일반적으로 ONO(Oxide/Nitride/Oxide) 구조를 가진다.
이러한, SONOS 타입의 플래쉬 메모리 장치는 터널링 산화막 상면에 형성되는 나이트라이트막 내부의 전하 결함에 전자가 포획되어 정보를 저장하는 메모리 장치 동작을 할 수 있으나, SONOS 타입의 플래쉬 메모리 장치에서는 전자를 포획하는 나이트라이드막 내부의 전자 결함의 개수를 조절/제어하기 어려운 단점이 있다.
플로팅 게이트 타입의 플래쉬 메모리 장치는 일반적으로 실리콘 기판 상에 플로팅 게이트를 구비하는 수직 적층형 다층 게이트 구조를 가지며, 다층 게이트 구조는 하나 이상의 터널링 산화막 또는 유전체막과, 터널링 산화막 상에 형성되는 플로팅 게이트 및 플로팅 게이트 상에 형성되는 컨트롤 게이트를 포함한다.
이러한, 플로팅 게이트 타입의 플래쉬 메모리 장치는 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전하를 유입/유출시킴에 의해 데이터를 기록/소거시킬 수 있으며, 유전체막은 플로팅 게이트에 충전된 전하가 유지되도록 한다.
그런데, 상기 플로팅 게이트 아래에 형성되어 있는 터널링 산화막에 결함이 발생하면 상기 플로팅 게이트에 저장된 전하를 모두 잃어버릴 수 있다.
또한, 상기 적층형 게이트 구조의 플래시 메모리 셀에서는 전하들이 관통되는 터널링 산화막이 밴드 다이어그램에서 높은 에너지 장벽을 갖고 있다. 때문에, 상기 터널링 산화막의 두께가 감소되지 않으면 전하의 터널링 확률이 기하급수적으로 감소된다. 따라서, 상기 터널링 산화막을 매우 정확하고 얇은 두께로 형성하여야 한다. 그러나, 상기 터널링 산화막을 결함이 없이 매우 얇게 형성하는 것이 용이하지 않으므로, 터널링 산화막의 결함에 따른 전하 손실이 더욱 빈번하게 발생된다.
최근에는 상기와 같이 플로팅 게이트 전극을 갖는 비휘발성 메모리 장치의 문제를 극복하기 위하여, 전하를 저장하기 위한 수단으로서 폴리실리콘으로 이루어지는 플로팅 게이트 전극을 사용하지 않고 나노-크리스탈을 사용하는 방법이 연구되고 있다.
상기 나노-크리스탈을 트랩막으로 사용하는 비휘발성 메모리 장치의 경우, 전하가 다수의 나노-크리스탈에 걸쳐 분산되어 트랩핑되어 있기 때문에, 몇몇 불량 크리스탈이 발생되더라도 전하들의 저장에 심각한 영향을 미치지 않는다. 그러므로, 상기 플로팅 게이트 전극을 사용하는 비휘발성 메모리 장치에 비해 전하의 누설 전류가 감소되며, 이로 인해 데이터 유지(data retention) 특성을 충분히 확보할 수 있다.
실리콘 과다 실리콘 질화막을 사용하여 실리콘 나노 크리스탈을 형성함으로서 변형된 SONOS 타입의 비휘발성 메모리 장치를 형성하는 방법의 일 예가 미국 등록특허 6,444,545호 등에 개시되어 있다.
그런데, 상기 나노-크리스탈을 포함하는 비휘발성 메모리 장치의 경우, 한정된 면적 내에 다수의 나노-크리스탈을 형성하는 것이 용이하지 않기 때문에 충분한 트랩 사이트를 확보하기가 어렵다. 그러므로, 프로그래밍되었을 때의 문턱 전압과 소거되었을 때의 문턱 전압의 차이가 크지 않아서 비휘발성 메모리 장치의 셀 트랜지스터에 저장되어 있는 데이터를 구분하는 것이 용이하지 않으며, 이로 인해 동작 불량이 쉽게 유발될 수 있다.
또한, 전하 트랩막으로서 금속 나노-크리스탈을 사용하는 경우, 공정 진행 중에 금속이 하부의 터널링 산화막으로 확산되기 쉽다. 이 경우, 상기 터널링 산화막이 금속에 의해 오염됨으로서 신뢰성이 저하되는 문제가 발생된다.
특허 제745400호에서는 상기 문제를 해결하고자 터널 산화막과 유전막 사이에 금속의 확산을 방지하기 위해 실리콘 질화물로 이루어지는 제1 전하 트랩막과 실리콘 나노 크리스탈 또는 금속 나노 크리스탈로 이루어지는 제2 전하 트랩막으로 이루어진 전하 트랩 구조를 가지고 있다.
그러나, 상기 금속 나노 크리스탈은 저압화학기상 증착 공정(LPCVD) 또는 UHCVD(Ultra high vacuum CVD)공정을 사용하여 텅스텐 질화물을 증착시키고, 이를 열처리함으로서 형성되고, 상기 실리콘 나노 크리스탈은 실리콘 과다 산화막(Si-rich oxide), 실리콘 과다 질화막(Si-rich nitride), 실리콘 과다 산질화막(Si-rich oxinitride)을 사용하여 형성되며, 상기 실리콘 과다 산화막을 형성하고 이를 열처리하여, 상기 실리콘 산화막 내에 산소와 결합하지 못한 과잉의 실리콘들이 응집하여 실리콘 나노 크리스탈이 형성된다.
따라서, 상기 특허 제745400호에서는 나노 크리스탈을 실리콘 질화물로 이루어지는 제1 전하 트랩막 상에 형성하기 위해서는 고온 열처리 공정이 필요하다.
그러나, 나노 크리스탈을 실리콘 기판에 형성하기 위한 고온의 열처리 공정이 진행되면, 계면(interface) 반응 및 결함에 따라 각 구성 요소(예를 들어, 터널링 산화막)의 막질 특성이 변할 수 있으며, 여러 가지 막질의 구성 요소 및 이온 주입 공정으로 인한 이온의 불필요한 확산 등과 같은 문제가 발생하여 소자의 특성을 저하시킨다.
따라서, 전하를 플로팅하는 플로팅 게이트에서 밀도 및 크기 조절이 용이한 나노 크리스탈을 이용하여 나노 크리스탈의 장점을 취하면서 고온 열처리 공정으로 인한 문제를 방지할 수 있는 플로팅 게이트 타입의 플래쉬 메모리 장치의 제조 기술이 요구되고 있으며, 하나의 소자(memory cell)에서 정보저장능력을 향상시키기 위해 나노 크리스탈의 밀도를 증가시킬 수 있는 방법이 요구되고 있다.
따라서, 본 발명은 상기와 같은 필요성을 충족시키기 위하여 창안된 것으로, 그 목적은 전하를 띄고 있는 고분자 전해질(polyelectrolyte)을 이용하여 양전하와 음전하를 인위적으로 조절하여 고분자 전해질과 금속 나노 크리스탈을 다층으로 적층하여 플로팅 게이트를 형성함에 의해 비휘발성 메모리 장치의 전하저장능력을 향상시킬 수 있는 플로팅 게이트와 플로팅 게이트의 제조방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 게이트 구조의 막질 특성 변화 등과 같은 문제를 발생시키는 고온의 열처리 공정 없이 고분자 전해질에 자기 조립되는 금속 나노 크리 스탈을 이용하여 플로팅 게이트를 형성한 비휘발성 메모리 장치 및 그 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 다층의 금속 나노 크리스탈을 전하저장층으로 이용함으로써 나노 크리스탈의 밀도를 현저히 증가시켜 향상된 정보저장능력 및 메모리 특성을 갖는 비휘발성 메모리 장치 및 그 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일측면에 따른 플로팅 게이트는 터널 산화막 상에 적층되고, 전하를 띄고 있으며 각 단마다 각각 적어도 하나의 박막이 적층된 적어도 하나의 단으로 이루어진 고분자 전해질막과; 각각 상기 고분자 전해질막의 각단 상부면에 자기 조립되어 전하를 트랩하는 다수의 금속 나노 크리스탈이 적층된 적어도 하나의 금속 나노 크리스탈막을 포함하는 것을 특징으로 한다.
이 경우, 상기 각단의 고분자 전해질막은 양전하를 가지는 제1전해질막과 음전하를 가지고 제2전해질막이 교대로 다단으로 적층되고, 상기 금속 나노 크리스탈은 고분자 전해질막과 정전기적 인력, 수소결합 및 공유결합 중 어느 하나의 방법으로 결합된다.
또한, 상기 터널링 산화막과 컨트롤 산화막은 각각 실리콘 산화물(SiO2), 알루미늄 산화물(Al2O3), 지르코늄 산화물, 지르코늄 실리케이트, 하프늄 산화물(HfO2), 및 하프늄 실리케이트로 이루어지는 군에서 선택된 적어도 하나로 이루어지는 것이 바람직하다.
본 발명의 다른 특징에 따르면, 본 발명의 비휘발성 메모리 장치는 기판과; 상기 기판 상에 형성된 터널링 산화막과; 상기 터널 산화막 상에 적층되고, 전하를 띄고 있는 적어도 하나의 고분자 전해질막과; 각각 다수의 금속 나노 크리스탈로 이루어지며 각각 상기 고분자 전해질막 상부면에 자기 조립되는 적어도 하나의 전하 트랩층과; 상기 전하 트랩층의 상부에 형성되는 컨트롤 산화막과; 상기 컨트롤 산화막 상에 형성된 컨트롤 게이트를 포함하는 것을 특징으로 한다.
상기 고분자 전해질막은 적어도 하나의 층으로 이루어지는 것이 바람직하다.
이 경우, 상기 고분자 전해질막은 아민(amine)그룹, 술포닉에식드 (-SO3 -) 및 카르복실릭엑시드(COO-) 그룹 중에서 선택된 적어도 어느 하나의 박막으로 형성된다.
또한, 상기 고분자 전해질막은 양전하를 가지는 제1전해질막과 음전하를 가지고 제2전해질막이 교대로 다단으로 적층되어, 금속 나노 크리스탈을 흡착한다.
상기 금속 나노 크리스탈과 고분자 전해질 사이의 자기 조립은 정전기적 인력, 수소결합 및 공유결합 중 어느 하나의 결합으로 이루어지며, 상기 금속 나노 크리스탈은 고분자 전해질막의 최상부층에 위치한 고분자 전해질막의 전하 종류와 반대로 전하 종류가 설정되는 것이 필요하다.
또한, 상기 적어도 하나의 고분자 전해질막과 적어도 하나의 전하 트랩층은 전하를 저장하는 플로팅 게이트를 형성한다.
이 경우, 상기 플로팅 게이트는 poly(allylamine), poly(styrenesulfonate), poly(allylamine) 및 음전하를 갖는 다수의 금(Au) 나노 크리스탈로 이루어진 전하 트랩층이 순차적으로 적층된 구조로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 비휘발성 메모리 장치는 반도체 기판과; 상기 반도체 기판 상에 형성된 터널링 산화막과; 상기 터널 산화막 상에 형성되어 선택적으로 전하를 저장하기 위한 플로팅 게이트와; 상기 전하 트랩층의 상부에 형성되는 컨트롤 산화막과; 상기 컨트롤 산화막 상에 형성된 컨트롤 게이트를 포함하며, 상기 플로팅 게이트는, 상기 터널링 산화막 상에 자기 조립되어 금속 나노 크리스탈을 흡착하여 지지하기 위한 적어도 하나의 단으로 이루어진 고분자 전해질막과; 각각 다수의 금속 나노 크리스탈로 이루어지며 상기 고분자 전해질막 각단의 상부에 자기 조립되는 적어도 하나의 전하 트랩층을 포함하는 것을 특징으로 한다.
상기 각단의 고분자 전해질막은 표면의 전하 종류가 서로 다른 적어도 두개의 고분자 전해질 박막이 적층된 구조를 이루어지는 것이 바람직하다.
본 발명에 따르면, 플로팅 게이트의 제조방법은 기판 상에 터널링 산화막을 형성하는 단계와; 상기 터널링 산화막 상에 고분자 전해질막을 형성하는 단계와; 상기 고분자 전해질막 위에 다수의 금속 나노 크리스탈이 적층된 금속 나노 크리스탈막을 형성하는 단계를 포함하며, 상기 고분자 전해질막과 금속 나노 크리스탈막의 형성을 적어도 1회 반복하여 실시하는 것을 특징으로 한다.
본 발명의 플로팅 게이트의 제조방법은, 상기 고분자 전해질막을 형성하기 전에 상기 터널링 산화막의 표면이 음전하를 갖도록 표면처리하는 단계를 더 포함하며, 상기 고분자 전해질막을 형성하는 단계는 상기 음전하를 갖는 터널링 산화막 의 상부에 양전하를 가지는 제1전해질막을 자기 조립방법으로 형성하는 제1단계와, 상기 제1전해질막의 상부에 음전하를 갖는 제2전해질막을 자기 조립방법으로 형성하는 제2단계를 포함하며, 상기 제1 및 제2 단계를 적어도 1회 실시하는 것이 바람직하다.
상기 고분자 전해질막은 아민(amine)그룹, 술포닉에식드 (-SO3 -) 및 카르복실릭엑시드(COO-) 그룹 중에서 선택된 적어도 하나 또는 교대로 적층된 다층 박막으로 형성된다.
이 경우, 상기 고분자 전해질막은 poly(allylamine), poly(styrenesulfonate), 및 poly(allylamine)로 이루어지며, 용액내 흡착 또는 스핀 코팅에 의해 형성될 수 있다.
또한, 상기 고분자 전해질막 위에 금속 나노 크리스탈막을 형성하는 단계는 상기 고분자 전해질막의 전하 종류와 반대의 전하를 갖는 다수의 금속 나노 크리스탈이 분산된 용액을 준비하는 단계와, 상기 용액에 상기 고분자 전해질막이 형성된 기판을 침지하거나 스핀 코팅에 의해 상기 다수의 금속 나노 크리스탈을 고분자 전해질막 위에 자기 조립시키는 단계를 포함한다.
이 경우, 상기 고분자 전해질막 위에 자기 조립되는 금속 나노 크리스탈은 상기 용액의 폐하 지수(pH)에 의해 밀도가 조절될 수 있다.
더욱이, 상기 금속 나노 크리스탈은, 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스 텐(W), 루테늄(Ru), 팔라듐 (Pd) 및 카드뮴(Cd) 중 어느 하나로 이루어지며, 상기 금속 나노 크리스탈은 0.1 내지 100 nm 사이의 크기를 가지는 것이 바람직하다.
상기 금속 나노 크리스탈은 고분자 전해질막에 자기 조립될 때 정전기적 인력, 수소결합 및 공유결합 중 어느 하나의 방법으로 결합된다.
본 발명에 따르면, 비휘발성 메모리 장치의 제조방법은 기판 상에 터널링 산화막을 형성하는 단계와; 상기 터널링 산화막 상에 고분자 전해질막을 형성하는 단계와; 상기 고분자 전해질막 위에 다수의 금속 나노 크리스탈로 이루어진 전하 트랩층을 형성하는 단계와; 상기 전하 트랩층 상에 컨트롤 산화막을 형성하는 단계와; 상기 컨트롤 산화막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 고분자 전해질막을 형성하는 단계와 전하 트랩층을 형성하는 단계를 적어도 1회 실시하는 것이 바람직하다.
또한, 본 발명은 상기 고분자 전해질막을 형성하기 전에 상기 터널링 산화막의 표면이 고분자 전해질막이 가지고 있는 전하와 반대의 전하를 갖도록 표면처리하는 단계를 더 포함하며, 상기 고분자 전해질막은 터널링 산화막의 상부에 자기 조립방법으로 형성된다.
이 경우, 상기 고분자 전해질막은 음전하를 갖는 터널링 산화막의 상부에 양전하를 가지는 제1전해질막과 음전하를 갖는 제2전해질막을 교대로 다수층 적층하는 방법으로 형성된다.
또한, 상기 전하 트랩층은 상기 고분자 전해질막의 전하 종류와 반대의 전하를 갖는 다수의 금속 나노 크리스탈이 분산된 용액을 이용하여 상기 다수의 금속 나노 크리스탈을 고분자 전해질막 위에 자기 조립시키는 방법으로 형성된다.
이 때, 상기 용액의 폐하 지수(pH)는 3 내지 10 범위로 설정되는 것이 바람직하다.
상기 플로팅 게이트는, 비휘발성 메모리의 플로팅 게이트 또는 박막트랜지스터-액정표시장치(TFT-LCD)의 플로팅 전극에 적용될 수 있으며, 상기 비휘발성 메모리는 예를 들어, 플래쉬 메모리이다.
상기 비휘발성 메모리 장치에서 상기 금속 나노 크리스탈이 배열되지 않은 영역은 MOS(metal-Oxide-Semiconductor) 구조를 가지고, 상기 금속 나노 크리스탈이 배열된 영역은 컨트롤 게이트(Metal gate)-컨트롤 산화막(Oxide)-금속 나노 크리스탈(플로팅 게이트)-터널링 산화막(Oxide)-실리콘 기판(Semiconductor) 구조를 가진다.
상기한 바와 같이 본 발명에 따르면, 전하를 띄고 있는 고분자 전해질을 이용하여 양전하와 음전하를 인위적으로 조절하여 고분자 전해질과 금속 나노 크리스탈을 다층으로 적층하여 플로팅 게이트를 형성함에 의해 비휘발성 메모리 장치의 전하저장능력을 향상시킬 수 있다.
또한, 본 발명에서는 비휘발성 메모리 장치의 플로팅 게이트를 나노 크기의 금속 나노 크리스탈로 형성할 수 있고, 플로팅 게이트를 형성하는 금속 나노 크리스탈의 밀도를 쉽게 제어할 수 있음은 물론, 플로팅 게이트의 막질 특성 변화 등과 같은 문제를 발생시키는 고온의 열처리 공정 없이 고분자 전해질에 금속 나노 크리스탈을 자기 조립방법으로 플로팅 게이트를 형성할 수 있어 터널링 산화막의 결함에 따른 트랩된 전하의 누설 현상을 감소시킬 수 있다.
더욱이, 본 발명에서는 다층의 금속 나노 크리스탈을 전하저장층으로 이용함으로써 나노 크리스탈의 밀도를 현저히 증가시켜 정보저장능력 및 메모리 특성, 즉 메모리 히스테리시스 특성이 현저히 향상된다.
또한, 본 발명의 비휘발성 메모리 장치에서는, 금속 나노 크리스탈을 전하 트랩 사이트로 사용하기 때문에 종래의 플로팅 게이트를 사용하던 비휘발성 집적 회로장치와 대비할 때 결함을 통한 트랩된 전하의 누설이 현저하게 감소할 수 있다.
이하, 본 발명에 따른 플로팅 게이트 형성 방법, 이를 이용한 비휘발성 메모리 장치 및 그 제조방법을 첨부한 도면을 참조하여 상세하게 설명한다.
이하의 실시예 설명에서는 비휘발성 메모리 장치 중 액티브 영역 및 게이트 구조가 평탄한 다수의 박막을 적층하여 이루어진 구조를 예를 들어 설명하나, 본 발명은 게이트 구조가 접촉면적을 증가시키기 위하여 예를 들어, 액티브 영역이 돌출된 핀 형상을 이루며 게이트 구조가 액티브 영역을 따라 곡선 형태로 이루어진 다른 비휘발성 메모리 장치에도 동일하게 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 다층의 전하저장층을 가지는 비휘발성 메모리 장치의 구성을 나타내는 개략 사시도이고, 도 2a 내지 도 2f는 본 발명의 실시 예에 따른 다층의 전하저장층을 가지는 비휘발성 메모리 장치의 제조공정을 보여주는 공정 단면도이다.
도 1 및 도 2f를 참고하면, 본 발명의 바람직한 실시예에 따른 플로팅 게이트 타입의 비휘발성 메모리 장치는 실리콘 기판(10)의 상부면에 터널링 산화막(tunneling oxide)(11), 다층의 전하저장층(12a,13a;12b,13b; ... ; 12n,13n)을 가지는 플로팅 게이트(floating gate)(20), 컨트롤 산화막(control oxide)(14) 및 컨트롤 게이트(control gate)(15)가 순차적으로 적층된 게이트 구조물을 포함하고 있다.
또한, 실리콘 기판(10)에는 도 2f와 같이 불순물이 도핑된 소스 영역(2) 및 드레인 영역(3)이 형성되며, 게이트 구조물의 하측, 즉 소스 영역(2) 및 드레인 영역(3) 사이에는 채널영역이 형성된다.
상기 기판(10)의 상부면에 형성되는 터널링 산화막(11)은 예를 들어, 0.9~1.9nm 두께의 HfO2, 또는 SiO2, Al2O3 중 어느 하나 또는 2 이상이 적층된 형태를 가질 수 있다.
상기 터널링 산화막(11)의 상부에 자기 조립방법으로 형성되는 플로팅 게이트(20)는 도 1과 같이 다층의 전하저장층(12a,13a;12b,13b; ... ; 12n,13n)으로 이루어지며, 상기 전하저장층(12a,13a;12b,13b; ... ; 12n,13n) 각각은 표면에 음전하 또는 양전하를 갖는 고분자 전해질막(12a-12n)과, 상기 고분자 전해질막(12a-12n)에 간격을 갖고 자기 조립되어 기판(10)으로부터의 전자 또는 홀과 같은 전하들이 이동하여 트랩이 이루어지는 다수의 금속 나노 크리스탈로 형성되는 전하 트랩층(13a-13n)으로 구성되어 있다.
상기 고분자 전해질막(12a-12n) 각각은 도 2b와 같이 poly(allylamine) (PAH)(121)과 poly(styrenesulfonate) (PSS)(122)의 적어도 2층 또는 3층의 다층 박막으로 형성된다. 상기 고분자 전해질막(12a-12n)은 그 상부에 흡착되는 나노 크리스탈이 표면 전체에 걸쳐서 균일하게 형성될 수 있도록 평탄면을 이루도록 적어도 2층 이상으로 형성되는 것이 바람직하다.
일반적으로 상기 PAH(121)는 양전하를 가지며, PSS(122)는 음전하를 가지고 있다. 따라서, 전하 트랩층(13a-13n)으로 사용되는 금속 나노 크리스탈, 예를 들어, 금(Au) 나노 크리스탈이 음전하를 갖는 경우는 상기 터널링 산화막(11)의 표면을 먼저 음전하를 갖도록 표면처리한 후, 3층으로 이루어진 PAH/PSS/PAH 박막(121-123)을 순차적으로 자기 조립방법으로 형성하고, 그 위에 음전하를 갖는 금 나노 크리스탈을 자기 조립방법으로 흡착시켜 고분자 전해질막(12a)과 금 나노 크리스탈의 전하 트랩층(13a)으로 이루어진 제1전하저장층(12a,13a) 박막을 형성할 수 있다.
상기 고분자 전해질막은 아민(amine) 그룹의 poly(allylamine) (PAH)과 술포닉에시드(-SO3 -) 그룹의 poly(styrenesulfonate) (PSS) 이외에 또는 카르복실릭엑시드(COO-) 그룹의 poly(acrylic acid) 또는 poly(methacrylic acid)를 사용할 수 있으며, 이들 중 어느 하나 또는 하나 이상의 그룹을 갖는 물질들의 다층 박막으로 형성될 수 있다.
상기 금속 나노 크리스탈이 고분자 전해질에 자기 조립방법으로 흡착되는 결합력은 정전기적 인력, 수소결합, 또는 공유결합에 의해 결합이 이루어지게 된다.
상기 도 1에 도시된 실시예에서는 제1전하저장층(12a,13a)으로서 금속 나노 크리스탈이 흡착되는 고분자 전해질막(12a)이 3층으로 이루어진 PAH/PSS/PAH 박막(121-123)을 사용한 것을 예시하였으나, 2층으로 이루어진 PAH/PSS 박막(121,122)을 사용하는 것도 가능하다.
이 경우 예를 들어, 금(Au) 나노 크리스탈이 양전하를 띠도록 처리함에 의해 금속 나노 크리스탈이 음전하를 갖는 PSS 박막(122)에 흡착 결합이 이루어질 수 있게 된다. 그 결과 PAH/PSS 박막(121,122)과 양전하를 띤 금(Au) 나노 크리스탈로 이루어진 전하 저장층을 형성하는 것이 가능하다.
상기한 방법을 1회 이상 반복하여, 금속 나노 크리스탈이 고분자 전해질 내에 들어있는 다층의 전하저장층(12a,13a;12b,13b; ... ; 12n,13n)으로 이루어진 플로팅 게이트(20)를 형성할 수 있다. 본 실시예에서는 이러한 다층의 고분자 전해질/금 나노 크리스탈 구조를 1층에서 3층까지 형성하였고, 각각 소자를 형성하여 전기적인 특성 평가를 행하였으며 그 결과는 후술한다.
상기 금속 나노 크리스탈은, 금(Au) 이외에 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 팔라듐 (Pd) 및 카드뮴(Cd) 중 하나의 물질이 사용될 수 있다.
이 경우, 금속 나노 크리스탈은 크기가 0.1nm에서 100 nm 사이의 크기를 가 지는 것이 바람직하며, 크기가 0.1nm 미만인 경우 제조가 불가능하며 100nm를 초과하는 경우는 게이트 구조가 허용 가능한 두께를 초과하는 문제가 있다.
상기 플로팅 게이트(20)의 상부에 형성되는 컨트롤 산화막(14)은 터널링 산화막(11)과 동일하게 예를 들어, HfO2, SiO2, Al2O3 중 어느 하나 또는 2 이상이 적층된 형태를 가질 수 있다.
게이트 전극 역할을 하는 상기 컨트롤 게이트(15)는 도전성막으로 이루어지며 사용할 수 있는 금속의 예로는 백금, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다.
상기 실시예에서는 제1 내지 제3 전하저장층(12a-12c,13a-13c)으로서 고분자 전해질막(12a-12c) 위에 금속 나노 크리스탈로 이루어진 전하 트랩층(13a-13c)이 순차적으로 형성되어 있고 그 결과 전하저장층의 최상부층으로 전하 트랩층이 위치한 것을 예시하였으나, 전하저장층의 최상부층으로 고분자 전해질막이 위치하는 것도 가능하다. 즉, 전하저장층의 고분자 전해질막의 상부에 컨트롤 산화막(14)이 배치되어도 상기 전하저장층의 기능에는 어떤 영향도 미치지 않는다.
상기한 바와 같이 본 발명의 비휘발성 메모리 장치는 다층의 전하저장층(12a,13a;12b,13b; ... ; 12n,13n)으로 이루어진 플로팅 게이트(20)가 터널링 산화막(11)과 컨트롤 산화막(14) 사이에 형성되어 있으며, 상기 전하저장층(12a,13a;12b,13b; ... ; 12n,13n) 각각이 표면에 양전하 또는 음전하를 갖는 고분자 전해질막(12a-12n)과, 다수의 금속 나노 크리스탈로 형성되는 전하 트랩층(13a-13n)으로 구성되어 있다.
따라서, 본 발명의 비휘발성 메모리 장치는 플로팅 게이트(20)가 다층의 전하저장층(12a,13a;12b,13b; ... ; 12n,13n)으로 형성하였기 때문에 전하 트랩층(13a-13n)을 형성하는 금속 나노 크리스탈의 밀도가 현저히 증가하여 반도체 기판(10)으로부터의 전자 또는 홀과 같은 전하들이 금속 나노 크리스탈로 이동하여 트랩되는 양이 증가하게 되며, 그 결과 메모리 특성이 향상되었다.
상기 전하 트랩층(13a-13n)을 이루는 나노 크리스탈은 전하들을 트랩하여 저장하거나 또는 트랩된 전하들을 방출한다. 즉, 프로그래밍 시에는 전하들이 나노 크리스탈에 각각 분산되어 주입되며, 이 때 상기 나노 크리스탈들이 서로 이격되어 있으므로 상기 나노 크리스탈 사이에서는 전하의 이동이 제한된다. 따라서, 상기 터널링 산화막(11)의 일부에 결함이 발생되더라도 인접하는 나노 크리스탈에 트랩핑되어 있는 전하들은 누설되지 않으므로 데이터의 유지 특성이 향상될 수 있다.
또한, 본 발명의 비휘발성 메모리 장치에서는 상기 전하 트랩층(13a-13n)에 각각 전하들이 저장되며, 전하 트랩층(13a-13n)이 다층 구조로 형성되어 있으므로 나노 크리스탈의 수와 밀도가 크게 증가되어 단일층 구조를 갖는 종래의 전하 트랩층 구조에 비하여 상대적으로 많은 전하들을 트랩핑할 수 있다. 그러므로, 프로그래밍되었을 때의 문턱 전압과 소거되었을 때의 문턱 전압의 차이를 증가시킬 수 있으며, 이로 인해 프로그래밍/소거 윈도우가 증가되어 셀 트랜지스터의 동작 불량을 감소시킬 수 있다.
상기 전하 트랩층(13a-13n) 상에 형성되는 컨트롤 산화막(14)은 프로그래밍이나 소거 동작이 수행되지 않을 때에, 상기 전하 트랩층(13a-13n) 내에 저장되어 있는 전하들이 상부에 형성된 컨트롤 게이트(15), 즉 게이트 전극으로 방출되거나 상기 전극으로부터 전하들이 상기 전하 트랩층(13a-13n)으로 주입되는 것을 방지하는 역할을 한다.
또한, 상기 컨트롤 산화막(14)은 프로그래밍이나 소거 동작시에 상기 컨트롤 게이트(15)로부터 인가되는 전압의 대부분이 상기 터널링 산화막(11)에 가해지도록 하여야 한다. 이를 위해서, 상기 컨트롤 산화막(14)은 실리콘 산화물(SiO2)에 비해 고유전율을 갖는 금속 산화물로 이루어지는 것이 더 바람직하다.
상기 금속 산화물은 알루미늄 산화물(Al2O3), 지르코늄 산화물, 지르코늄 실리케이트, 하프늄 산화물(HfO2), 하프늄 실리케이트 등으로 이루어질 수 있다. 이들은 단독 또는 2 이상이 적층된 형태를 가질 수 있다.
상기 컨트롤 산화막(14)이 실리콘 산화물로 이루어지는 경우에는, 상기 금속 나노 크리스탈에 포함된 금속이 상부로 확산됨으로써 상기 컨트롤 산화막(14)을 오염시킬 수 있다. 반면에, 상기 컨트롤 산화막(14)이 금속 산화물로 이루어지는 경우에는, 상기 금속 산화물이 금속의 확산을 방지하게 되어 상기 금속 나노 크리스탈에 포함된 금속이 상부로 거의 확산되지 않는다. 따라서, 상기 전하 트랩층(13a-13n)이 금속 나노 크리스탈로 이루어지는 경우, 상기 컨트롤 산화막(14)은 금속 산화물을 사용하는 것이 바람직하다.
상기 컨트롤 산화막(14) 상에 전극으로 사용되는 컨트롤 게이트(15)는 폴리실리콘 또는 일함수가 약 4.0eV 이상의 금속 등으로 이루어질 수 있으며, 이들은 단독 또는 적층된 형태를 가질 수 있다. 상기 컨트롤 게이트(15)로 사용할 수 있는 금속의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다.
특히, 상기 컨트롤 산화막(14)으로서 금속 산화물을 사용하는 경우에, 상기 컨트롤 산화막(14) 상에 형성되는 컨트롤 게이트(15)는 소거 동작 시에 상기 컨트롤 게이트(15)로부터 전하 트랩층(13a-13n)으로 전하들이 역터널링하는 문제가 발생는 것을 방지하기 위하여 일함수가 약 4.5eV 이상의 금속을 사용하는 것이 바람직하다.
즉, 상기 컨트롤 산화막(14)을 고유전율을 갖는 금속 산화물로 형성하고, 컨트롤 게이트(15)를 일함수가 약 4.5eV 이상의 금속을 사용함으로써 프로그래밍 및 소거 시의 동작 전압을 감소시키면서도 동작 속도를 향상시킬 수 있다. 또한, 전하 트랩층(13a-13n)으로부터 금속이 확산되는 것을 방지할 수 있다.
상기와 같이 구성된 비휘발성 메모리 장치에서 컨트롤 산화막(14)은 기존의 MOS(Metal-Oxide-Semiconductor) 구조에서 유전체막과 동일한 기능을 처리하며, 터널링 산화막(11) 상에 금속 나노 크리스탈로 이루어진 전하 트랩층(13a-13n)이 배열되지 않은 영역은 컨트롤 산화막(14)과 실질적으로 연결될 수 있다.
따라서, 터널링 산화막(11) 상에 금속 나노 크리스탈이 배열되지 않는 영역은 MOS(Metal-Oxide-Semiconductor) 구조를 가지며, 금속 나노 크리스탈이 배열된 영역은 컨트롤 게이트(Metal gate)-컨트롤 산화막(Oxide)-(금속 나노 크리스탈/고 분자 전해질)n-터널링 산화막(Oxide)-실리콘 기판(Semiconductor) 구조를 가지게 된다.
그러므로, 금속 나노 크리스탈이 배열된 영역에 컨트롤 게이트(15)와 기판에 적절한 전압을 인가하여 금속 나노 크리스탈에 전하를 유입/유출시켜 데이터를 기록(program)/소거(erase)시킬 수 있으며, 컨트롤 산화막(14) 및 터널링 산화막(11)은 플로팅 게이트로 형성된 금속 나노 크리스탈에 충전되는 전하가 유지되도록 한다.
또한, 터널링 산화막(11) 상에 금속 나노 크리스탈이 배열된 영역이 넓을수록 비휘발성 메모리 장치, 즉 플래쉬 메모리 장치의 특성이 향상될 수 있으므로, 금속 나노 크리스탈이 터널링 산화막(11) 상에 배열되는 밀도가 최대한 크게 형성되도록 하는 것이 바람직하다.
금속 나노 크리스탈의 밀도를 증가시키는 방법은 후술하는 바와 같이 터널링 산화막(11)에 대한 금속 나노 크리스탈의 흡착률을 증가시키는 방법과, 도 1과 같이 금속 나노 크리스탈로 이루어진 전하 트랩층(13a-13n)을 다층 구조로 형성하는 방법과, 게이트 구조를 예를 들어, 특허 제745400호에 도시된 바와 같이 3차원 구조로 형성하여 전하 트랩층(13a-13n)의 표면적을 증가시키는 방법으로 금속 나노 크리스탈의 밀도를 증가시킬 수 있다.
이하에 도 2a 내지 도 2f를 참고하여 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
도 2a를 참조하면, 단결정 실리콘으로 이루어지는 기판(10)에 0.9-1.9nm의 두께로 터널링 산화막(11)을 형성한다. 상기 터널링 산화막(11)은 실리콘 산화물(SiO2) 또는 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 지르코늄 산화물, 지르코늄 실리케이트, 하프늄 실리케이트 중 하나의 금속 산화물로 이루어질 수 있다.
상기 터널링 산화막(11)으로 실리콘 산화물(SiO2)을 사용하는 경우는 열산화 공정을 통해 형성될 수 있고, 금속 산화물, 예를 들어 하프늄 산화물(HfO2)을 사용하는 경우는 RF-마그네트론 스퍼터링 방법에 의해 증착될 수 있다.
그후 도 2b와 같이, 상기 터널링 산화막(11) 상에 전하저장층(12a,13a)을 이루는 고분자 전해질막(12a)과, 다수의 금속 나노 크리스탈로 형성되는 전하 트랩층(13a)을 형성하기 위한 전처리를 실시하고 고분자 전해질막(12a)을 자기 조립 방법으로 부착시킨다.
즉, 먼저, 터널링 산화막(11)이 형성된 실리콘 기판(10)을 물:과산화수소:암모니아수가 5:1:1의 비율로 혼합된 혼합액에 침지한 후, 가열하여 터널링 산화막(11)의 표면이 음전하를 갖도록 전처리를 실시한다. 예를 들어, 터널링 산화막(11)을 HfO2 로 형성한 경우 상기한 전처리를 거치면 최외곽 표면이 HfO2 - 로 되어 음전하를 띠게 된다.
그후, 순차적으로 양전하를 갖는 PAH 용액, 음전하를 갖는 PSS 용액 및 양전하를 갖는 PAH 용액에 각각 10분씩 침지하고, 꺼내어 세정한 후 질소가스로 건조시 켜, PAH(121), PSS(122) 및 PAH(123) 박막을 터널링 산화막(11) 위에 순차적으로 적층하여 3층으로 이루어진 고분자 전해질막(12a)을 형성시킨다. 이 경우, PAH(121,123)와 PSS(122) 각 층의 두께는 약 1.2 nm 와 1.3 nm로 형성된다.
상기 PAH(분자량(Mw)=70,000)와 PSS(Mw=70,000) 박막을 형성하는데 사용된 PAH와 PSS 용액(미국 알드리치(Aldrich)사에서 구입)의 농도는 1 mg·mL-1이고, 각 용액은 고분자 전해질의 농도를 원하는 농도에 설정하기 위하여 각각 0.5M NaCl를 포함하고 있다.
상기한 실시예 설명에서는 터널링 산화막(11) 상에 PAH/PSS/PAH으로 이루어진 고분자 전해질막(12a)의 형성을 PAH 용액 및 PSS 용액에 기판(10)을 침지시키는 액상에서 합성하는 자기 조립방법을 예시하였으나, 터널링 산화막(11)에 상기 용액을 스핀 코팅함에 의해 균일하게 코팅하는 것도 가능하다.
그후, 도 2c와 같이 고분자 전해질막(12a)의 상부면에 다수의 금속 나노 크리스탈로 형성되는 전하 트랩층(13a)을 형성한다. 전하 트랩층(13a)을 형성하는 금속 나노 크리스탈로서 금(Au) 나노 크리스탈을 적용하는 것을 예를 들어 설명한다.
먼저 음전하를 갖는 금 나노 크리스탈이 분산된 수용액은 씨트레이트(Citrate) 환원방법에 의해 합성될 수 있다. 상기 수용액의 제작은 2 mM 사염화금산(HAuCl4) 259 mL를 70 ℃에서 교반 중 68 mM 구연산나트륨(sodium citrate) 25 mL를 첨가한 후, 70 ℃에서 10분간 가열하여 얻어진다. 제조된 금 나노 크리스탈 입자의 직경은 약 16± 2nm(입자 100개의 표준편차)이다.
도 3은 상기 수용액 시료를 UV-vis spectrophotometer를 사용하여 측정한 물에 분산된 금(Au) 나노 결정의 UV-vis 스펙트럼으로서, pH 5.6의 수용액에 분산된 금 나노 크리스탈 입자들은, 525 nm의 파장에서 플라스몬(Plasmon) 흡수 피크(peak)가 나타나는 것이므로 금 나노 결정이 잘 형성되어 있는 것을 알 수 있다.
그후 상기 금 나노 크리스탈이 분산된 수용액(즉, citrate 환원 용액)에 상기한 PAH/PSS/PAH으로 이루어진 고분자 전해질막(12a)이 형성된 기판(10)을 60분간 침지시킨다. 이 경우, 음전하를 갖는 금 나노 크리스탈은 고분자 전해질막(12a)의 표면층을 이루며 양전하를 갖는 PAH(122)의 표면에 강한 공유결합에 의한 흡착이 이루어지게 된다.
상기 사염화금산(HAuCl4)과 구연산나트륨(sodium citrate)의 반응에 의해 금입자 생성되는 반응식은 "Grabar, K. C., Freeman, R. G., Hommer, M. B., Natan, M. J. Preparation and Characterization of Au Colloid Monolayers. Anal.Chem.67,735-743(1995)"에 기재되어 있다.
상기 금속 나노 크리스탈이 고분자 전해질에 자기 조립방법으로 흡착되는 결합력은 상기한 공유결합 방법 이외에 하기 예와 같이 정전기적 인력, 또는 수소결합에 의해 결합이 이루어질 수 있다.
정전기적 인력결합은 예를 들어, 산-도핑되어 양전하를 갖는 폴리아닐린 백본(acid-doped, positively charged polyaniline backbone)과 음전하를 갖는 다중 음이온(negatively charged polyanion) 사이에 이루어지는 결합으로서, partially doped polyanilin과 polyanion(예를 들면, PSS: poly(styrenesulfonic acid), polyamic acid, poly(methacrylic acid))와의 결합이 정전기적 인력에 의해 이루어진다(참조: J. H. Cheung, W. B. Stockton, and M. F. Rubner, "Molecular-Level Processing of Conjugated Polymers. 3. Layer-by-Layer Manipulation of Polyaniline via Electrostatic Interactions," Macromolecules 1997, 30, 2712-2716).
수소결합은 예를 들어, 폴리아닐린(polyanilin)과 수소결합을 할 수 있는 작용기(functional group)를 가지고 있는 비이온 수용성 수소결합 폴리머(Nonionic water soluble hydrogen-bonding polymer) 사이에 이루어지는 결합으로서, 폴리아닐린과 비이온 수용성 수소결합 폴리머(예를 들면, Poly(vinylpyrrolidone), Poly(ethylene oxide), Poly(acrylamide), Poly(vinyl alcohol))와의 결합이 수소결합에 의해 이루어진다(참조: W. B. Stockton and M. F. Rubner, "Molecular-Level Processing of Conjugated Polymers. 4. Layer-by-Layer Manipulation of Polyaniline via Hydrogen-Bonding Interactions," Macromolecules 1997, 30, 2717-2725).
상기한 실시예 설명에서는 고분자 전해질막(12a) 상에 금속 나노 크리스탈의 형성을 딥 코팅, 즉 수용액(즉, citrate 환원 용액)에 고분자 전해질막(12a)이 형성된 기판(10)을 침지시키는 방법을 예시하였으나, 고분자 전해질막(12a)에 상기 수용액을 스핀 코팅, 분무 코팅, 흐름 코팅 또는 스크린 인쇄방법으로 코팅하는 것도 가능하다.
상기 도 2c에 도시된 공정 단면도에는 고분자 전해질막(12a)와 다수의 금속 나노 크리스탈로 형성되는 전하 트랩층(13a)으로 이루어진 제1전하저장층(12a,13a)만을 형성하는 것을 예시하였으나, 상기한 제1전하저장층(12a,13a)을 형성하는 공정을 반복적으로 진행함에 의해 도 1에 도시된 바와 같이 다수의 전하저장층(12a,13a;12b,13b; ... ; 12n,13n)을 형성할 수 있다.
상기와 같이 합성된 다층 전하저장층(12a,13a;12b,13b; ... ; 12n,13n)은 진공 하에 100℃에서 2시간 동안 건조시킨다.
도 4에는 도 2c의 공정이 완료된 상태에서 기판 표면에 형성된 금 나노 크리스탈의 표면상태를 보여주는 전자현미경 사진으로서, 금 나노 결정이 PAH/PSS/PAH 3층의 고분자 전해질 위에 흡착되어 있는 것을 확인할 수 있다.
한편, 본 발명에서는 고분자 전해질로서 2층 이상의 짝수층을 사용하는 것도 가능하며, 이 경우 음전하를 갖는 PSS의 표면에 결합이 이루어질 수 있는 양전하를 띤 금 나노 크리스탈 입자가 필요하다. 양전하를 띤 금 나노 크리스탈 입자를 형성하는 방법은 구연산나트륨(sodium citrate) 안정제를 갖는 금 나노 입자 용액에 머캅토에틸아민(mercaptoethylamine) 같은 -SH 그룹과 -NH3+ 그룹을 동시에 갖는 안정제를 섞어주면, -SH 그룹과 금 나노 크리스탈 입자 사이에 강한 공유결합이 생겨서 구연산나트륨 안정제가 떨어져나가고 머캅토에틸아민(mercaptoethylamine)이 달라붙게 되어 양전하를 띤 금 나노 크리스탈 입자가 생성된다.
따라서, 양전하를 띤 금 나노 크리스탈을 이용하면 PAH/PSS의 짝수층으로 이 루어진 고분자 전해질막을 사용하는 것도 가능하게 된다.
그후, 도 2d와 같이, 제1전하저장층(12a,13a) 또는 다수의 전하저장층이 형성된 기판 위에 컨트롤 산화막(14)을 터널링 산화막(11)과 동일한 방법으로 형성한다. 상기 컨트롤 산화막(14)은 실리콘 산화물(SiO2) 또는 실리콘 산화물에 비해 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다.
상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 하프늄 실리케이트 등을 포함한다. 이들은 단독 또는 2 이상이 적층된 형태를 갖도록 형성할 수 있다. 상기 금속 산화물은 화학 기상 증착 방법 또는 원자층 적층 방법에 의해 형성할 수 있다. 바람직하게는 컨트롤 산화막(14)으로 HfO2를 RF-마그네트론 스퍼터링 방법에 의해 약 15nm 두께로 증착하여 사용할 수 있다.
상기 컨트롤 산화막(14)이 금속 산화물로 이루어지는 경우에는 금속의 확산을 방지하는 장벽막(barrier layer)으로서도 역할을 할 수 있다. 따라서, 상기 전하 트랩층(13a-13n)이 금속 나노 크리스탈로 이루어지는 경우에는, 금속 나노 크리스탈에 포함된 금속 원자가 상부로 확산되는 것을 방지하기 위하여 상기 컨트롤 산화막(14)으로 금속 산화물을 형성하는 것이 바람직하다.
다음에 도 2e를 참조하면, 상기 컨트롤 산화막(14) 상에 도전막(15a)을 형성한다. 상기 도전막은 단독 또는 적층된 형태의 폴리실리콘, 일함수가 약 4.0eV 이상의 금속 등으로 이루어질 수 있다. 상기 도전막(15a)으로 사용할 수 있는 금속의 예로는 백금(Pt), 티타늄(Tw), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 등을 들 수 있다. 특히, 상기 컨트롤 산화막(14)으로서 금속 산화물을 사용하는 경우에는, 상기 도전막은 일함수가 약 4.5eV 이상의 금속으로 형성되는 것이 바람직하다. 이 후, 상기 도전막(15a)을 패터닝하여 컨트롤 게이트(15) 전극을 형성한다.
상기 컨트롤 산화막(14)을 금속 산화물로 형성하는 경우, 상기 금속 산화물을 건식 식각 공정을 통해 식각하기가 용이하지 않다. 그 결과, 상기 컨트롤 게이트(15) 하부의 컨트롤 산화막(14), 전하 트랩층(13a), 고분자 전해질막(12a)을 패터닝하지 않더라도 상기 컨트롤 게이트(15) 아래에 위치하는 전하 트랩층(13a)에만 전하들이 트랩핑되므로 비휘발성 메모리 셀의 동작에는 크게 영향을 끼치지 않는다.
또한, 본 발명에서는 컨트롤 게이트(15)로 컨트롤 산화막(14) 위에 100 nm 두께의 백금을 DC 마그네트론 스퍼터링 방법으로 상온에서 증착한 후, 리프트-오프(lift-off) 공정을 이용하여 패턴 형성함에 의해 컨트롤 게이트(15), 즉 게이트 전극을 형성하는 것도 가능하다.
반면에, 상기 컨트롤 산화막(14)을 실리콘 산화물로 형성하는 경우에는 도 2f와 같이 상기 컨트롤 산화막(14), 전하 트랩층(13a) 및 고분자 전해질막(12a)을 순차적으로 식각하여 패터닝할 수도 있다.
상기한 본 발명에 따른 비휘발성 메모리 장치의 제조방법에서는 터널링 산화막(11) 상에 다층의 전하저장층(12a,13a;12b,13b; ... ; 12n,13n)으로 이루어진 플로팅 게이트(20)를 형성하기 위하여 다층으로 이루어진 고분자 전해질막(12a-12n)과, 다수의 금속 나노 크리스탈로 형성되는 전하 트랩층(13a-13n)이 자기 조립 방법으로 부착된 후, 막질 특성에 영향을 미치지 않는 100℃에서 건조시키는 공정을 거쳐서 형성되고 있다.
따라서, 본 발명의 비휘발성 메모리 장치의 제조방법에서는 종래와 같은 나노 크리스탈을 실리콘 기판에 형성하기 위한 고온의 열처리 공정을 진행하지 않으므로, 고온 열처리 공정의 진행에 따라 발생하였던 막질 특성의 변화에 따른 소자 특성의 악영향을 방지할 수 있다.
이하에 본 발명의 비휘발성 메모리 장치의 샘플을 제작하여 그 특성을 살펴본다.
실시예
A. 기판 준비
p-type 실리콘 기판(실트론에서 제조된 (100) 방향, 1~10 ohm-cm)에 시편을 제작하였다. 전처리 공정에서 황산 : 과산화수소 (7 : 3) 혼합액을 이용하여 세정하였고, 불산으로 자연 산화막을 제거한 후 초순수수로 씻어 내었다.
B. 터널링 산화막 형성
RF-마그네트론(magnetron) 스퍼터링 장치를 이용하여 0.9~1.9 nm 두께의 HfO2를 터널링 산화막으로 증착하였다. HfO2는 Hf 타겟을 아르곤과 산소 분위기에서 반응성 이온 스퍼터링 방법으로 진행하였다. 기저 압력은 10-6Torr이하, 공정 압력 은 20 mTorr 를 유지하였다.
C. 전하저장층 형성
HfO2가 코팅된 실리콘 기판 위에 전하저장층인 (PEs/AuNP)n(여기서, PEs는 PAH/PSS/PAH 3층 고분자 전해질을 의미함)을 1, 2, 3, 4층으로 각각 형성시켰다.
(1) 음전하를 갖는 금 나노 크리스탈 입자 합성
음전하를 갖는 금 나노 크리스탈 입자는 citrate 환원방법에 의해 합성하였다. 금 나노 크리스탈 입자 합성을 위한 citrate 환원 용액의 제작은, 2 mM HAuCl4 259 mL를 70℃에서 교반 중 68 mM 구연산나트륨(sodium citrate) 25 mL를 첨가한 후 70 ℃에서 10분간 가열하여 citrate 환원 용액을 얻었다. 제조된 금 나노 크리스탈 입자의 직경은 약 16 ± 2nm(입자 100개의 표준편차)이다. pH 5.6의 수용액(즉, citrate 환원 용액)에 분산된 금 나노 크리스탈 입자들은, 도 4와 같이, 525 nm의 파장에서 플라스몬(Plasmon) 흡수 피크가 나타났다.
(2) 기판 전처리
HfO2가 증착된 실리콘 기판을 물:과산화수소:암모니아수 (5:1:1) 혼합액(즉, RCA 용액)에서 65℃, 5초 동안 가열하여 음전하를 갖는 표면을 만들었다.
(3) (PEs/AuNP)n 형성
음전하를 갖는 PSS(Mw=70,000)와 양전하를 갖는 PAH(Mw=70,000)는 알드리치에서 구입하였고, 실험에서 사용된 PAH 와 PSS 용액의 농도는 1 mg·mL-1이다. 고분 자 전해질층은 양전하를 갖는 PAH 용액(0.5M NaCl 포함) 및 음전하를 갖는 PSS 용액(0.5M NaCl 포함)에 10분간 담근 후, 1분간 초순수수로 두 번 씻어내고 질소가스로 건조시켜 형성시킨다. 이렇게 형성된 고분자 전해질(PAH/PSS/PAH) 위에 음전하를 갖는 금 나노 크리스탈 입자는 citrate 환원 용액에 60분간 담궈 형성시킨다. 상기 공정을 반복적으로 진행함으로써 다층 구조의 (PEs/AuNP)n를 형성시켰다. 합성된 다층 필름은 진공 하에 100 ℃에서 2시간 동안 건조시켰다.
D. 컨트롤 산화막/게이트 전극 형성
그 후 컨트롤 산화막으로 15nm HfO2(blocking oxide layer)를 터널링 산화막(tunneling oxide)과 동일한 방법으로 증착하였다. 이어서, 게이트 전극(컨트롤 게이트)으로 100 nm 두께의 백금을 DC 마그네트론 스퍼터링 방법으로 상온에서 증착 하였다. 기저 압력은 10-6Torr이하, 공정 압력은 3 mTorr 를 유지하였다. 게이트 전극은 리프트-오프(lift-off) 공정을 이용하여 4.70×10-5cm2면적으로 패턴되었다. 접지를 위해 기판 뒤에 실버 페인트(silver paint)를 사용하여 구리판을 붙였다.
본 실시예에서는 고분자 전해질을 다층 박막으로 형성하였고, PAH/PSS/PAH 다층 박막 위에 금 나노 크리스탈을 흡착시켜 고분자 전해질과 금 나노 크리스탈의 박막을 형성하였다. 본 실시예에서는 이러한 다층의 고분자 전해질/금 나노 크리스탈 구조를 1층에서 3층까지 각각 형성하였고, 각각의 소자를 형성하여 전기적인 특성 평가를 행하였다.
도 5는 플로팅 게이트에서 고분자 전해질/금 나노 크리스탈로 이루어진 전하저장층이 1층 내지 3층으로 변화될 때 메모리 특성의 변화를 나타낸 그래프이다.
도 5와 같이, 1층의 금 나노 크리스탈을 전하저장층으로 사용하였을 경우 메모리 윈도우(Memory windows)가 0.5V 인 경우에 반해, 금 나노 크리스탈을 3층으로 형성하였을 경우, 메모리 윈도우가 1.8V로 3.6배의 메모리 특성 향상을 나타냄을 확인할 수 있다. 또한, 2 시료(●, ■) 모두 금 나노 크리스탈의 적층수의 증가에 따라 메모리 윈도우와 함께 전하 밀도가 증가하는 것을 알 수 있다.
이러한 메모리 특성 향상은 전하저장층을 다층으로 형성하였기 때문에 금 나노 크리스탈의 전하 밀도(charge density)가 현저히 증가하여 반도체 기판으로부터의 전자 또는 홀과 같은 전하들이 금 나노 크리스탈로 이동하여 트랩되는 양이 증가하는 것으로 해석할 수 있으며, 이 또한 트랩된 전자의 개수를 계산한 결과와 일치함을 확인할 수 있다.
도 6은 본 발명에 따른 비휘발성 메모리 장치의 메모리 효과를 확인하기 위하여 인가된 전압과 캐패시턴스 사이의 관계를 나타낸 그래프이다.
전기적인 특성의 평가를 위해 도 1과 같이 게이트 전극과 기판 사이에 전압을 인가하고 캐패시턴스 값을 측정하였다. 기록(program)을 위해 게이트 전극에 20V로 30msec 동안 전압을 인가하였고, 소거(erase)를 위해 게이트 전극에 -8V로 10msec 동안 전압을 인가하였다. 각각의 캐패시턴스 커브의 변화를 통해 기록된 상태(Programmed state)와 소거된 상태(Erased state)를 확인하였다.
또한, -8V에서 10ms 동안 소거(Erase) 하면서 측정되는 평탄 전위(Flat-band Voltage)와 20V에서 30ms 동안 기록(Program)하면서 측정되는 평탄 전위가 대략 1.49V 차이남을 알 수 있다.
따라서, 다층의 고분자 전해질막을 이용하여 금속 나노 크리스탈을 다층의 전하 트랩층으로 형성하여 다층의 전자저장층을 구성한 플로팅 게이트를 사용하면, 데이터의 기록(program)/소거(erase)가 구분 가능함을 알 수 있으며, 그 결과 다층 구조의 금속 나노 크리스탈이 플로팅 게이트로 제작되는 소자가 비휘발성 메모리 특성을 나타냄을 알 수 있다.
도 7은 본 발명에 따른 비휘발성 메모리 장치의 내구성 테스트를 위해 기록/소거 회수와 메모리 효과 사이의 관계를 나타낸 그래프이다. 도 7과 같이, 실시예로 형성된 소자에 수십 번의 기록/소거를 반복하더라도 메모리 효과에 큰 변화가 없음을 알 수 있다.
도 8은 금 나노 입자가 분산된 수용액 내의 pH의 변화에 따른 금(Au) 나노 크리스탈(결정)의 밀도 변화를 나타낸 그래프이다.
금 나노 입자가 분산된 수용액 내의 pH의 변화에 따른 금(Au) 나노 크리스탈(결정)의 밀도 변화를 조사한 결과 도 8과 같이 pH값이 감소함에 따라 금(Au) 나노 크리스탈의 밀도와 흡착량이 증가하는 경향을 나타내는 것을 알 수 있다. 상기 용액의 폐하 지수(pH)는 흡착된 금 나노 크리스탈의 밀도가 높도록 3 내지 10 범위로 설정되는 것이 바람직하다. 상기 용액의 폐하 지수(pH)가 3 미만인 경우는 나노 결정간의 응집(aggregation)이 커져서 각각의 입자 분리가 힘들고, 10을 초과하는 경우는 나노 결정의 밀도가 낮아 적용하기 힘들게 된다. 따라서, 수용액의 pH를 변 화시킴에 의해 금(Au) 나노 크리스탈의 흡착량을 조절할 수 있게 된다.
본 발명은 고온의 열처리 공정 없이 자기 조립 방식 또는 부착 방법으로 금속 나노 크리스탈을 적층하여 다층의 전하저장층을 형성한 플로팅 게이트 및 이를 이용한 비휘발성 메모리 장치 또는 박막트랜지스터-액정표시장치(TFT-LCD)의 플로팅 전극에 적용될 수 있다.
이상에서 본 발명은 기재된 구체 예에 대해서만 상세히 설명하였지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
도 1은 본 발명의 실시예에 따른 다층의 전하저장층을 가지는 비휘발성 메모리 장치의 구성을 나타내는 개략 사시도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 다층의 전하저장층을 가지는 비휘발성 메모리 장치의 제조공정을 보여주는 공정 단면도,
도 3은 수용액에 분산된 금(Au) 나노 결정의 UV-vis 스펙트럼,
도 4는 도 2c의 공정이 완료된 상태에서 기판 표면에 형성된 금 나노 크리스탈의 표면상태를 보여주는 전자현미경 사진,
도 5는 플로팅 게이트에서 고분자 전해질/금 나노 크리스탈로 이루어진 전하저장층이 1층 내지 3층으로 변화될 때 메모리 특성의 변화를 나타낸 그래프,
도 6은 본 발명에 따른 비휘발성 메모리 장치의 메모리 효과를 확인하기 위하여 인가된 전압과 캐패시턴스 사이의 관계를 나타낸 그래프,
도 7은 본 발명에 따른 비휘발성 메모리 장치의 내구성 테스트를 위해 기록/소거 회수와 메모리 효과 사이의 관계를 나타낸 그래프,
도 8은 금 나노 입자가 분산된 수용액 내의 pH의 변화에 따른 금(Au) 나노 크리스탈의 밀도 변화를 나타낸 그래프이다.
* 도면 내 주요부분에 대한 부호설명 *
10: 기판 11: 터널링 산화막
12a-12n: 고분자 전해질막 13a-13n: 전하 트랩층
14: 컨트롤 산화막 15: 컨트롤 게이트
15a: 도전막 20: 플로팅 게이트
121,123: PAH 122: PSS

Claims (29)

  1. 터널링 산화막과 컨트롤 산화막 사이에 형성되어 전하를 저장하는 비휘발성 메모리 장치용 플로팅 게이트에 있어서,
    상기 터널 산화막 상에 적층되고, 전하를 띄고 있으며 각 단마다 각각 적어도 하나의 박막이 적층된 적어도 하나의 단으로 이루어진 고분자 전해질막과;
    각각 상기 고분자 전해질막의 각단 상부면에 자기 조립되어 전하를 트랩하는 다수의 금속 나노 크리스탈이 적층된 적어도 하나의 금속 나노 크리스탈막을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치용 플로팅 게이트.
  2. 제1항에 있어서, 상기 각단의 고분자 전해질막은 양전하를 가지는 제1전해질막과 음전하를 가지고 제2전해질막이 교대로 다단으로 적층되고,
    상기 금속 나노 크리스탈은 고분자 전해질막과 정전기적 인력, 수소결합 및 공유결합 중 어느 하나의 방법으로 결합되는 것을 특징으로 하는 비휘발성 메모리 장치용 플로팅 게이트.
  3. 제1항에 있어서, 상기 터널링 산화막과 컨트롤 산화막은 각각
    실리콘 산화물(SiO2), 알루미늄 산화물(Al2O3), 지르코늄 산화물, 지르코늄 실리케이트, 하프늄 산화물(HfO2), 및 하프늄 실리케이트로 이루어지는 군에서 선택 된 적어도 하나로 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치용 플로팅 게이트.
  4. 기판과;
    상기 기판 상에 형성된 터널링 산화막과;
    상기 터널 산화막 상에 형성되고, 전하를 띄고 있는 적어도 하나의 고분자 전해질막과;
    각각 다수의 금속 나노 크리스탈로 이루어지며 각각 상기 고분자 전해질막 상부면에 부착되는 적어도 하나의 전하 트랩층과;
    상기 전하 트랩층의 상부에 형성되는 컨트롤 산화막과;
    상기 컨트롤 산화막 상에 형성된 컨트롤 게이트를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 고분자 전해질막은 적어도 하나의 층으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제4항에 있어서, 상기 고분자 전해질막은 아민(amine)그룹, 술포닉에식드 (-SO3 -) 및 카르복실릭엑시드(COO-) 그룹 중에서 선택된 적어도 어느 하나의 박막으로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제4항에 있어서, 상기 고분자 전해질막은 양전하를 가지는 제1전해질막과 음전하를 가지고 제2전해질막이 교대로 다단으로 적층되어, 금속 나노 크리스탈을 자기조립 방법으로 흡착하는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제7항에 있어서, 상기 금속 나노 크리스탈은 고분자 전해질막의 최상부층에 위치한 고분자 전해질막의 전하 종류와 반대로 전하 종류가 설정되는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제4항에 있어서, 상기 금속 나노 크리스탈과 고분자 전해질 사이의 흡착은 정전기적 인력, 수소결합 및 공유결합 중 어느 하나의 결합으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제4항, 제7항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 나노 크리스탈은, 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 팔라듐 (Pd) 및 카드뮴(Cd) 중 어느 하나로 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제4항에 있어서, 상기 적어도 하나의 고분자 전해질막과 적어도 하나의 전하 트랩층은 전하를 저장하는 플로팅 게이트를 형성하는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제4항에 있어서, 상기 플로팅 게이트는 폴리(알릴아민)(poly(allylamine)), 폴리(스티렌술포네이트)(poly(styrenesulfonate)), 폴리(알릴아민) 및 음전하를 갖는 다수의 금(Au) 나노 크리스탈로 이루어진 전하 트랩층이 순차적으로 형성된 구조로 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 반도체 기판과;
    상기 반도체 기판 상에 형성된 터널링 산화막과;
    상기 터널 산화막 상에 형성되어 선택적으로 전하를 저장하기 위한 플로팅 게이트와;
    상기 전하 트랩막의 상부에 형성되는 컨트롤 산화막과;
    상기 컨트롤 산화막 상에 형성된 컨트롤 게이트를 포함하며,
    상기 플로팅 게이트는,
    상기 터널링 산화막 상에 형성되어 금속 나노 크리스탈을 흡착하여 지지하기 위한 적어도 하나의 단으로 이루어진 고분자 전해질막과;
    각각 다수의 금속 나노 크리스탈로 이루어지며 상기 고분자 전해질막 각단의 상부에 자기 조립되는 적어도 하나의 전하 트랩층을 포함하며,
    상기 각단의 고분자 전해질막은 표면의 전하 종류가 서로 다른 적어도 두개의 고분자 전해질 박막이 적층된 구조를 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 삭제
  15. 기판 상에 터널링 산화막을 형성하는 단계와;
    상기 터널링 산화막 상에 고분자 전해질막을 형성하는 단계와;
    상기 고분자 전해질막 위에 다수의 금속 나노 크리스탈이 형성된 금속 나노 크리스탈막을 형성하는 단계를 포함하며,
    상기 고분자 전해질막 위에 금속 나노 크리스탈막을 형성하는 단계는
    상기 고분자 전해질막의 전하 종류와 반대의 전하를 갖는 다수의 금속 나노 크리스탈이 분산된 용액을 준비하는 단계와,
    상기 용액에 상기 고분자 전해질막이 형성된 기판을 침지하거나 스핀 코팅에 의해 상기 다수의 금속 나노 크리스탈을 고분자 전해질막 위에 자기 조립시키는 단계를 포함하고,
    상기 고분자 전해질막과 금속 나노 크리스탈막의 형성을 적어도 1회 반복하여 실시하는 것을 특징으로 하는 플로팅 게이트의 제조방법.
  16. 제15항에 있어서, 상기 고분자 전해질막을 형성하기 전에 상기 터널링 산화막의 표면이 음전하를 갖도록 표면처리하는 단계를 더 포함하며,
    상기 고분자 전해질막을 형성하는 단계는 상기 음전하를 갖는 터널링 산화막의 상부에 양전하를 가지는 제1전해질막을 자기 조립방법으로 형성하는 제1단계와,
    상기 제1전해질막의 상부에 음전하를 갖는 제2전해질막을 자기 조립방법으로 형성하는 제2단계를 포함하며, 상기 제1 및 제2 단계를 적어도 1회 실시하는 것을 특징으로 하는 플로팅 게이트의 제조방법.
  17. 제15항에 있어서, 상기 고분자 전해질막은 아민(amine)그룹, 술포닉에식드 (-SO3 -) 및 카르복실릭엑시드(COO-) 그룹 중에서 선택된 적어도 하나 또는 교대로 적층된 다층 박막으로 형성되는 것을 특징으로 하는 플로팅 게이트의 제조방법.
  18. 제17항에 있어서, 상기 고분자 전해질막은 폴리(알릴아민)(poly(allylamine)), 폴리(스티렌술포네이트)(poly(styrenesulfonate)), 및 폴리(알릴아민)으로 이루어지며, 용액내 흡착 또는 스핀 코팅에 의해 형성되는 것을 특징으로 하는 플로팅 게이트의 제조방법.
  19. 삭제
  20. 제15항에 있어서, 상기 고분자 전해질막 위에 자기 조립되는 금속 나노 크리스탈은 상기 용액의 폐하 지수(pH)에 의해 밀도가 조절되는 것을 특징으로 하는 플로팅 게이트의 제조방법.
  21. 제15항에 있어서, 상기 금속 나노 크리스탈은, 코발트(Co), 철(Fe), 니켈(Ni), 크롬(Cr), 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 백금(Pt), 주석(Sn), 텅스텐(W), 루테늄(Ru), 팔라듐 (Pd) 및 카드뮴(Cd) 중 어느 하나로 이루어지는 것을 특징으로 하는 플로팅 게이트의 제조방법.
  22. 제21항에 있어서, 상기 금속 나노 크리스탈은 0.1 내지 100 nm 사이의 크기를 가지는 것을 특징으로 하는 플로팅 게이트의 제조방법.
  23. 제15항에 있어서, 상기 금속 나노 크리스탈은 고분자 전해질막과 정전기적 인력, 수소결합 및 공유결합 중 어느 하나의 방법으로 결합되는 것을 특징으로 하는 플로팅 게이트의 제조방법.
  24. 기판 상에 터널링 산화막을 형성하는 단계와;
    상기 터널링 산화막 상에 고분자 전해질막을 형성하는 단계와;
    상기 고분자 전해질막 위에 다수의 금속 나노 크리스탈로 이루어진 전하 트랩층을 형성하는 단계와;
    상기 전하 트랩층 상에 컨트롤 산화막을 형성하는 단계와;
    상기 컨트롤 산화막 상에 컨트롤 게이트를 형성하는 단계를 포함하며,
    상기 전하 트랩층을 형성하는 단계는
    상기 고분자 전해질막의 전하 종류와 반대의 전하를 갖는 다수의 금속 나노 크리스탈이 분산된 용액을 이용하여 상기 다수의 금속 나노 크리스탈을 고분자 전해질막 위에 자기 조립시키는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  25. 제24항에 있어서, 상기 고분자 전해질막을 형성하는 단계와 전하 트랩층을 형성하는 단계를 적어도 1회 실시하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  26. 제24항에 있어서, 상기 고분자 전해질막을 형성하기 전에 상기 터널링 산화막의 표면이 고분자 전해질막이 가지고 있는 전하와 반대의 전하를 갖도록 표면처리하는 단계를 더 포함하며,
    상기 고분자 전해질막은 터널링 산화막의 상부에 자기 조립방법으로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  27. 제24항에 있어서, 상기 고분자 전해질막을 형성하는 단계는
    음전하를 갖는 터널링 산화막의 상부에 양전하를 가지는 제1전해질막과 음전하를 갖는 제2전해질막을 교대로 다수층 적층하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  28. 삭제
  29. 제24항에 있어서, 상기 용액의 폐하 지수(pH)는 3 내지 10 범위로 설정되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
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