KR100902057B1 - Voltage driver of semiconductor memory apparatus - Google Patents

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최영경
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Abstract

A voltage driver of a semiconductor memory device is provided to highly set first and second input voltage levels than threshold voltage levels of third and fourth transistors regardless of a change of a core voltage, thereby completely preventing an erroneous operation. A differential amplification circuit(110) amplifies and outputs a voltage difference between two input signals. A driver(140) drives a second voltage by using a first voltage according to an output signal of the differential amplification circuit. An input signal generator(130) distributes a voltage level corresponding to a difference between the first and second voltages, and generates one of the two input signals. An input signal generator includes distributed resistance. The distributed resistance is connected between a first voltage terminal and a second voltage terminal.

Description

반도체 메모리 장치의 전압 드라이버{VOLTAGE DRIVER OF SEMICONDUCTOR MEMORY APPARATUS}Voltage driver for semiconductor memory device {VOLTAGE DRIVER OF SEMICONDUCTOR MEMORY APPARATUS}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 전압 드라이버에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to voltage drivers in semiconductor memory devices.

반도체 메모리 장치는 내부 전압으로서, 펌핑 전압(vpp, vbb), 코어 전압(vcore), 비트 라인 프리차지 전압(vblp), 셀 플레이트 전압(vcp) 등을 사용하다.The semiconductor memory device uses pumping voltages vpp and vbb, a core voltage vcore, a bit line precharge voltage vblp, and a cell plate voltage vcp.

상기 내부 전압 중 비트 라인 프리차지 전압(vblp)은 센스앰프에서 증폭된 데이터를 전달하는 비트 라인을 프리차지 시키기 위해 사용되는 전압이다. 상기 셀 플레이트 전압(vcp)은 기판 바이어싱(biasing)을 위해 사용되는 전압이다.Among the internal voltages, the bit line precharge voltage vblp is a voltage used to precharge the bit line that transfers the amplified data in the sense amplifier. The cell plate voltage vcp is a voltage used for substrate biasing.

최근 반도체 메모리 장치의 동작속도가 고속화됨에 따라 상기 비트 라인 프리차지 전압(vblp)의 사용빈도가 점차적으로 증가하고 있으므로 그 전류 소모량 또한 증가하고 있다.Recently, as the operation speed of a semiconductor memory device is increased, the frequency of use of the bit line precharge voltage vblp is gradually increased, and the current consumption thereof is also increased.

따라서 상기 비트 라인 프리차지 전압(vblp)을 안정적으로 공급하기 위해서는 상기 비트 라인 프리차지 전압(vblp)을 구동하기 위한 드라이버가 충분한 구동 력을 가져야 한다.Therefore, in order to stably supply the bit line precharge voltage vblp, a driver for driving the bit line precharge voltage vblp must have sufficient driving force.

종래의 기술에 따른 전압 드라이버는 커런트 미러 타입(Current Mirror Type)과 차동 증폭기 타입으로 구분할 수 있다.The voltage driver according to the related art can be classified into a current mirror type and a differential amplifier type.

상기 커런트 미러 타입은 동작 속도가 느리고 구동력이 떨어져 사용하기 적당하지 않은 반면, 차동 증폭기 타입은 상기 커런트 미러 타입에 비해 동작 속도가 빠르고 구동력도 좋아 주로 사용되고 있다.The current mirror type is not suitable for use because of its low operating speed and low driving force, while the differential amplifier type is mainly used because of its fast operating speed and good driving force compared to the current mirror type.

상기 비트 라인 프리차지 전압(vblp)은 일반적으로 코어 전압(vcore)의 절반에 해당하는 레벨을 갖도록 한다. 따라서 차동 증폭기 타입의 드라이버는 기준 전압으로서 상기 코어 전압(vcore)의 절반에 해당하는 레벨(vcore/2)을 사용한다. 상기 차동 증폭기 타입의 드라이버의 기준 전압은 안정적인 비트 라인 프리차지 전압(vblp) 레벨을 확보하거나 테스트 등의 목적으로 상기 코어 전압(vcore)의 절반에 해당하는 레벨에 비해 높거나 낮게 설정할 수 있다. 상기 차동 증폭기 타입의 드라이버는 상기 기준 전압이 vcore/2에 비해 높거나 낮게 설정되어도 안정적으로 동작해야 한다.The bit line precharge voltage vblp generally has a level corresponding to half of the core voltage vcore. Therefore, the driver of the differential amplifier type uses a level (vcore / 2) corresponding to half of the core voltage (vcore) as a reference voltage. A reference voltage of the driver of the differential amplifier type may be set higher or lower than a level corresponding to half of the core voltage vcore for securing a stable bit line precharge voltage vblp level or for testing. The driver of the differential amplifier type must operate stably even if the reference voltage is set higher or lower than vcore / 2.

상기 차동 증폭기 타입의 드라이버는 기준 전압과 비트 라인 프리차지 전압(vblp)의 전압 차를 증폭한 결과에 따라 상기 비트 라인 프리차지 전압(vblp)을 목표 레벨로 구동한다.The driver of the differential amplifier type drives the bit line precharge voltage vblp to a target level according to a result of amplifying a voltage difference between the reference voltage and the bit line precharge voltage vblp.

그러나 코어 전압(vcore)의 레벨이 낮아질 경우 상기 코어 전압(vcore)의 절반에 해당하는 레벨에 비해 높거나 낮게 설정한 비트 라인 프리차지 전압(vblp) 및 기준 전압의 레벨이 너무 낮아져 차동 증폭기 타입의 드라이버의 오동작을 초래할 수 있다.However, when the level of the core voltage vcore is lowered, the level of the bit line precharge voltage vblp and the reference voltage set higher or lower than the level corresponding to half of the core voltage vcore is too low. It may cause malfunction of driver.

코어 전압(vcore)이 1.3V로 낮아진 상태에서, 상기 비트 라인 프리차지 전압(vblp)을 상기 코어 전압(vcore)의 절반에 해당하는 레벨에 비해 200mV 높게 또는 낮게 설정하였다고 가정하자.Assume that the bit line precharge voltage vblp is set to 200 mV higher or lower than the level corresponding to half of the core voltage vcore while the core voltage vcore is lowered to 1.3V.

상기 비트 라인 프리차지 전압(vblp)과 기준 전압이 450mV 또는 850mV이므로 차동 증폭기 타입의 드라이버에서 상기 기준 전압 및 비트 라인 프리차지 전압(vblp)을 입력 받는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 턴 온 시키지 못하여 오동작을 발생시키는 문제점이 있다.Since the bit line precharge voltage (vblp) and the reference voltage are 450 mV or 850 mV, a malfunction of the NMOS transistor or the PMOS transistor receiving the reference voltage and the bit line precharge voltage (vblp) is not turned on in the driver of the differential amplifier type. There is a problem that occurs.

도 1은 비트 라인 프리차지 전압(vblp)의 목표 레벨을 vcore/2 - 200mV로 한 비트 라인 프리차지 전압 드리이버의 동작 시뮬레이션 결과이다.FIG. 1 is a simulation result of the operation of the bit line precharge voltage driver in which the target level of the bit line precharge voltage vblp is set to vcore / 2-200 mV.

도 1에 도시된 바와 같이, 코어 전압(vcore)의 레벨이 낮아짐에 따라 종래의 기술에 따른 차동 증폭기 타입의 드라이버가 오동작하고, 그에 따라 생성된 비트 라인 프리차지 전압(vblp) 레벨과 목표 전압 레벨과의 차이가 증가한다. 특히 코어 전압(vcore) 레벨이 1.4V 이하로 됨에 따라 비트 라인 프리차지 전압(vblp) 레벨과 목표 전압 레벨과의 차이가 급격하게 증가하는 것을 볼 수 있다.As shown in FIG. 1, as the level of the core voltage vcore is lowered, a driver of a differential amplifier type according to the related art malfunctions, and thus the bit line precharge voltage vvblp level and the target voltage level generated accordingly are malfunctioned. The difference with increases. In particular, as the core voltage vcore level becomes less than 1.4V, the difference between the bit line precharge voltage vblp level and the target voltage level increases rapidly.

본 발명은 코어 전압 레벨의 변동에 따른 전압 드라이버의 오동작을 방지할 수 있도록 한 반도체 메모리 장치의 전압 드라이버를 제공함에 그 목적이 있다.An object of the present invention is to provide a voltage driver of a semiconductor memory device capable of preventing a malfunction of the voltage driver due to a change in core voltage level.

본 발명에 따른 반도체 메모리 장치의 전압 드라이버는 두 입력 신호의 전압 차를 증폭하여 출력하는 차동 증폭 회로; 상기 차동 증폭 회로의 출력 신호에 따라 제 1 전압을 이용하여 제 2 전압을 구동하는 구동부; 및 상기 제 1 전압과 상기 제 2 전압의 전압 차에 해당하는 전압 레벨을 분배하여 상기 두 입력 신호 중 하나를 생성하는 입력 신호 생성부를 구비함을 특징으로 한다.A voltage driver of a semiconductor memory device according to the present invention includes a differential amplifier circuit for amplifying and outputting a voltage difference between two input signals; A driver configured to drive a second voltage using a first voltage according to an output signal of the differential amplifier circuit; And an input signal generator for distributing a voltage level corresponding to a voltage difference between the first voltage and the second voltage to generate one of the two input signals.

본 발명에 따른 반도체 메모리 장치의 전압 드라이버는 코어 전압 레벨이 변함에 따른 드라이버의 오동작을 방지하므로 동작 전압 공급이 안정적으로 이루어져 반도체 메모리 장치의 안정적인 동작을 가능하게 한다.The voltage driver of the semiconductor memory device according to the present invention prevents the driver from malfunctioning when the core voltage level is changed, thereby stably supplying the operating voltage, thereby enabling stable operation of the semiconductor memory device.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 전압 드라이버의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of a voltage driver of a semiconductor memory device according to the present invention will be described with reference to the accompanying drawings.

비트 라인 프리차지 전압(vblp)은 코어 전압(vcore)을 이용하여 상승시킬 수 있다. 그러나 비트 라인 프리차지 전압(vblp)을 낮추기 위해서는 비트 라인 프리차지 전압(vblp)에 비해 낮은 레벨의 전압 즉, 접지 전압(vss)이 필요하다.The bit line precharge voltage vblp may be raised using the core voltage vcore. However, in order to lower the bit line precharge voltage vblp, a voltage having a lower level than the bit line precharge voltage vblp is required, that is, a ground voltage vss.

본 발명에 따른 비트 라인 프리차지 전압 드라이버는 코어 전압(vcore)을 이용하여 상기 비트 라인 프리차지 전압(vblp)을 상승시키기 위한 풀업(Pull Up) 드라이버와, 접지 전압(vss)을 이용하여 상기 비트 라인 프리차지 전압(vblp)을 강하시키기 위한 풀다운(Pull Down) 드라이버를 필요로 한다. The bit line precharge voltage driver according to the present invention includes a pull up driver for raising the bit line precharge voltage vblp using a core voltage vcore, and the bit using a ground voltage vss. A pull down driver is required to drop the line precharge voltage (vblp).

본 발명에 따른 풀업 드라이버(100)는 도 2에 도시된 바와 같이, 차동 증폭 회로(110), 제 1 입력 전압 생성부(120), 제 2 입력 전압 생성부(130) 및 구동부(140)를 구비한다.As shown in FIG. 2, the pull-up driver 100 according to the present invention uses a differential amplifier circuit 110, a first input voltage generator 120, a second input voltage generator 130, and a driver 140. Equipped.

상기 차동 증폭 회로(110)는 제 1 내지 제 5 트랜지스터(P1 ~ N3)를 구비한다. 상기 제 1 트랜지스터(P1)는 소오스에 코어 전압(vcore)을 입력 받는다. 상기 제 2 트랜지스터(P2)는 소오스에 상기 코어 전압(vcore)을 입력 받고, 게이트가 상기 제 1 트랜지스터(P1)의 게이트 및 자신의 드레인과 연결된다. 상기 제 3 트랜지스터(N1)는 드레인이 상기 제 1 트랜지스터(P1)의 드레인과 연결되고, 게이트에 제 1 입력 전압(vref_up)을 입력 받는다. 상기 제 4 트랜지스터(N2)는 드레인이 상기 제 2 트랜지스터(P2)의 드레인과 연결되고 게이트에 제 2 입력 전압(vblp_up)을 입력 받는다. 상기 제 5 트랜지스터(N3)는 게이트에 상기 제 1 입력 전압(vref_up)을 입력 받고, 소오스에 접지 전압(vss)을 입력 받으며, 드레인이 상기 제 3 및 제 4 트랜지스터(N1, N2)의 소오스와 연결된다.The differential amplifier circuit 110 includes first to fifth transistors P1 to N3. The first transistor P1 receives a core voltage vcore from a source. The second transistor P2 receives the core voltage vcore from a source, and a gate thereof is connected to the gate of the first transistor P1 and its drain. A drain of the third transistor N1 is connected to a drain of the first transistor P1 and a first input voltage vref_up is input to a gate. The fourth transistor N2 has a drain connected to the drain of the second transistor P2 and receives a second input voltage vblp_up at a gate thereof. The fifth transistor N3 receives the first input voltage vref_up at a gate, a ground voltage vss at a source, and a drain of the fifth transistor N3 at the source and the source of the third and fourth transistors N1 and N2. Connected.

상기 제 1 입력 전압 생성부(120)는 코어 전압(vcore) 단자와 접지 전압(vss) 단자 사이에 연결된 분배 저항 즉, 제 1 및 제 2 가변 저항(R1, R2)을 구비한다. 상기 제 1 가변 저항(R1)과 제 2 가변 저항(R2)의 노드에서 상기 제 1 입 력 전압(vref_up)이 출력된다. 상기 제 1 및 제 2 가변 저항(R1, R2)은 각각 복수개의 저항소자를 구비한다. 상기 제 1 가변 저항(R1)과 제 2 가변 저항(R2)의 저항비는 제 1 테스트 모드 신호(TM1)에 따라 상기 제 1 및 제 2 가변 저항(R1, R2) 각각의 복수개의 저항소자를 선택적으로 사용함으로써 변경할 수 있다. The first input voltage generator 120 includes a distribution resistor, that is, first and second variable resistors R1 and R2 connected between a core voltage vcore terminal and a ground voltage vss terminal. The first input voltage vref_up is output from the node of the first variable resistor R1 and the second variable resistor R2. The first and second variable resistors R1 and R2 each include a plurality of resistance elements. The resistance ratio between the first variable resistor R1 and the second variable resistor R2 may include a plurality of resistors of each of the first and second variable resistors R1 and R2 according to the first test mode signal TM1. It can be changed by using it selectively.

상기 제 2 입력 전압 생성부(130)는 코어 전압(vcore) 단자와 비트 라인 프리차지 전압(vblp) 단자 사이에 연결된 분배 저항 즉, 제 3 및 제 4 가변 저항(R3, R4)을 구비한다. 상기 제 3 가변 저항(R3)과 제 4 가변 저항(R4)의 노드에서 상기 제 2 입력 전압(vblp_up)이 출력된다. 상기 제 3 및 제 4 가변 저항(R3, R4)은 각각 복수개의 저항소자를 구비한다. 상기 제 3 가변 저항(R3)과 제 4 가변 저항(R4)의 저항비는 제 2 테스트 모드 신호(TM2)에 따라 상기 제 3 및 제 4 가변 저항(R3, R4) 각각의 복수개의 저항소자를 선택적으로 사용함으로써 변경할 수 있다.The second input voltage generator 130 includes distribution resistors, that is, third and fourth variable resistors R3 and R4, connected between the core voltage vcore terminal and the bit line precharge voltage vblp terminal. The second input voltage vblp_up is output at the nodes of the third variable resistor R3 and the fourth variable resistor R4. Each of the third and fourth variable resistors R3 and R4 includes a plurality of resistance elements. A resistance ratio between the third variable resistor R3 and the fourth variable resistor R4 may include a plurality of resistors of each of the third and fourth variable resistors R3 and R4 according to a second test mode signal TM2. It can be changed by using it selectively.

상기 구동부(140)는 게이트에 상기 차동 증폭 회로(110)에서 출력된 차동 증폭 신호(P_drvb)를 입력 받고, 소오스에 코어 전압(vcore)을 입력 받아 드레인을 통해 비트 라인 프리차지 전압(vblp)을 구동하는 제 6 트랜지스터(P3)를 구비한다.The driver 140 receives a differential amplification signal P_drvb output from the differential amplification circuit 110 at a gate, receives a core voltage vcore at a source, and receives a bit line precharge voltage vblp through a drain. A sixth transistor P3 for driving is provided.

종래 기술에서는 코어 전압(vcore)이 낮아진 상태에서 비트 라인 프리차지 전압(vblp)과 기준 전압을 낮게 설정할 경우 NMOS 트랜지스터를 턴 온 시키지 못하여 차동 증폭기의 오동작을 초래하였다.In the related art, when the bit line precharge voltage (vblp) and the reference voltage are set low while the core voltage (vcore) is lowered, the NMOS transistor cannot be turned on, resulting in a malfunction of the differential amplifier.

본 발명에 따른 풀업 드라이버는 차동 증폭 회로가 동작하기 위한 두 입력 전압으로서, 종래기술에서 사용되었던 비트 라인 프리차지 전압(vblp) 대신에 비트 라인 프리차지 전압(vblp)에 비해 높은 레벨로 설정된 제 2 입력 전압(vblp_up)과, 상기 종래 기술의 기준 전압 대신에 제 1 입력 전압(vref_up)을 사용하였다. 상기 제 1 입력 전압(vref_up) 또한 종래기술의 기준 전압에 비해 높은 레벨로 설정하였다. 상기 제 2 입력 전압(vblp_up)은 비트 라인 프리차지 전압(vblp)이 목표 레벨에 도달하였을 때 상기 제 1 입력 전압(vref_up)과 동일한 레벨이 되도록 설정된다. 상기 제 2 입력 전압(vblp_up)은 코어 전압(vcore)과 비트 라인 프리차지 전압(vblp)을 이용하여 생성하며, 두 전압의 사이에 해당하는 레벨이 되도록 한다.The pull-up driver according to the present invention is a second input voltage for operating the differential amplifier circuit, and is set to a higher level than the bit line precharge voltage vblp instead of the bit line precharge voltage vblp used in the related art. Instead of the input voltage vblp_up and the reference voltage of the prior art, the first input voltage vref_up was used. The first input voltage vref_up is also set at a higher level than the conventional reference voltage. The second input voltage vblp_up is set to be at the same level as the first input voltage vref_up when the bit line precharge voltage vblp reaches a target level. The second input voltage vblp_up is generated by using the core voltage vcore and the bit line precharge voltage vblp, and is a level corresponding to the two voltages.

코어 전압(vcore)이 1.3V이고, 비트 라인 프리차지 전압(vblp)이 0.45V로 설정되었다고 가정하고 본 발명에 따른 풀업 드라이버 구성 방법을 설명하면 다음과 같다.Assuming that the core voltage vcore is 1.3V and the bit line precharge voltage vblp is set to 0.45V, a pull-up driver configuration method according to the present invention will be described below.

상기 제 1 입력 전압 생성부(120) 및 제 2 입력 전압 생성부(130)의 저항비는 제 1 테스트 모드 신호(TM1) 및 제 2 테스트 모드 신호(TM2)에 따라 조정할 수 있도록 구성되었다.The resistance ratios of the first input voltage generator 120 and the second input voltage generator 130 may be adjusted according to the first test mode signal TM1 and the second test mode signal TM2.

종래 기술에서는 코어 전압(vcore)이 1.3V이고, 비트 라인 프리차지 전압(vblp)이 0.45V로 설정된 경우, 상기 비트 라인 프리차지 전압(vblp)을 차동 증폭기의 두 입력 중 하나로 사용하므로 기준 전압 또한 0.45V에 가까운 레벨로 설정되었다.In the related art, when the core voltage vcore is 1.3V and the bit line precharge voltage vblp is set to 0.45V, the reference voltage is also used because the bit line precharge voltage vblp is used as one of two inputs of the differential amplifier. It was set at a level close to 0.45V.

이에 반하여, 본 발명은 비트 라인 프리차지 전압(vblp)이 0.45V로 설정되었더라도 제 1 입력 전압(vref_up) 및 제 2 입력 전압(vblp_up)을 차동 증폭 회로(110)의 오동작을 방지할 수 있는 레벨로 설정할 수 있다. 즉, 제 2 입력 전압(vblp_up)은 도 2에 도시된 바와 같이, 코어 전압(vcore)과 비트 라인 프리차지 전압(vblp) 사이의 레벨을 가질 수 있으므로 제 3 저항(R3)과 제 4 저항(R4)의 저항비를 조정하면 상기 코어 전압(vcore)과 비트 라인 프리차지 전압(vblp) 사이의 레벨 중 원하는 레벨로 설정할 수 있다. 제 1 입력 전압(vref_up) 또한 코어 전압(vcore)과 접지 전압(vss) 사이의 값을 가질 수 있으므로 제 1 저항(R1)과 제 2 저항(R2)의 저항비를 조정하면 상기 제 2 입력 전압(vblp_up)과 동일한 레벨로 설정할 수 있다.On the contrary, in the present invention, even when the bit line precharge voltage vblp is set to 0.45V, the level at which the first input voltage vref_up and the second input voltage vblp_up are prevented from malfunctioning of the differential amplifier circuit 110 can be prevented. Can be set to That is, since the second input voltage vblp_up may have a level between the core voltage vcore and the bit line precharge voltage vblp, as shown in FIG. 2, the third resistor R3 and the fourth resistor ( When the resistance ratio of R4) is adjusted, a desired level may be set among the levels between the core voltage vcore and the bit line precharge voltage vblp. Since the first input voltage vref_up may also have a value between the core voltage vcore and the ground voltage vss, when the resistance ratio of the first resistor R1 and the second resistor R2 is adjusted, the second input voltage is adjusted. Can be set at the same level as (vblp_up).

예를 들어, 제 1 입력 전압(vref_up)을 0.8V로 설정한다고 가정하면, 제 1 테스트 모드 신호(TM1)를 이용하여 제 1 입력 전압 생성부(120)의 제 1 저항(R1)과 제 2 저항(R2)의 저항비를 5:8로 조정하면 된다. 코어 전압(vcore)이 1.3V이므로 제 1 입력 전압(vref_up)은 0.8V가 된다.For example, assuming that the first input voltage vref_up is set to 0.8V, the first resistor R1 and the second resistor R1 of the first input voltage generator 120 may be configured using the first test mode signal TM1. What is necessary is just to adjust the resistance ratio of resistor R2 to 5: 8. Since the core voltage vcore is 1.3V, the first input voltage vref_up is 0.8V.

상기 제 1 입력 전압(vref_up)이 0.8V로 설정되었으므로, 제 2 테스트 모드 신호(TM2)를 이용하여 제 2 입력 전압(vblp_up) 또한 0.8V가 되도록 제 2 입력 전압 생성부(130)의 제 3 저항(R3)과 제 4 저항(R4)의 저항비를 10:7로 설정한다.Since the first input voltage vref_up is set to 0.8V, the third input of the second input voltage generator 130 may be 0.8V using the second test mode signal TM2. The resistance ratio between the resistor R3 and the fourth resistor R4 is set to 10: 7.

이와 같이 코어 전압(vcore)이 낮아지더라도 제 1 입력 전압(vref_up)과 제 2 입력 전압(vblp_up)을 0.8V 즉, 제 3 및 제 4 트랜지스터(N1, N2)의 문턱전압에 비해 높은 레벨로 설정할 수 있으므로 드라이버의 오동작을 완벽하게 방지할 수 있다.Even if the core voltage vcore is lowered as described above, the first input voltage vref_up and the second input voltage vblp_up are set to 0.8 V, that is, higher than the threshold voltages of the third and fourth transistors N1 and N2. Because it can be set, the driver's malfunction can be completely prevented.

본 발명에 따른 풀다운 드라이버(200)는 도 3에 도시된 바와 같이, 차동 증폭 회로(210), 제 1 입력 전압 생성부(220), 제 2 입력 전압 생성부(230) 및 구동부(240)를 구비한다.As shown in FIG. 3, the pull-down driver 200 according to the present invention uses a differential amplifier circuit 210, a first input voltage generator 220, a second input voltage generator 230, and a driver 240. Equipped.

상기 차동 증폭 회로(210)는 제 1 내지 제 5 트랜지스터(N11 ~ P13)를 구비한다. 상기 제 1 트랜지스터(N11)는 소오스에 접지 전압(vss)을 입력 받는다. 상기 제 2 트랜지스터(N12)는 소오스에 상기 접지 전압(vss)을 입력 받고, 게이트가 상기 제 1 트랜지스터(N11)의 게이트 및 자신의 드레인과 연결된다. 상기 제 3 트랜지스터(P11)는 드레인이 상기 제 1 트랜지스터(N11)의 드레인과 연결되고, 게이트에 제 1 입력 전압(vref_dn)을 입력 받는다. 상기 제 4 트랜지스터(P12)는 드레인이 상기 제 2 트랜지스터(N12)의 드레인과 연결되고 게이트에 제 2 입력 전압(vblp_dn)을 입력 받는다. 상기 제 5 트랜지스터(P13)는 게이트에 상기 제 1 입력 전압(vref_dn)을 입력 받고, 소오스에 코어 전압(vcore)을 입력 받으며, 드레인이 상기 제 3 및 제 4 트랜지스터(P11, P12)의 소오스와 연결된다.The differential amplifier circuit 210 includes first to fifth transistors N11 to P13. The first transistor N11 receives a ground voltage vss at a source. The second transistor N12 receives the ground voltage vss at a source, and a gate thereof is connected to the gate of the first transistor N11 and its drain. A drain of the third transistor P11 is connected to a drain of the first transistor N11 and a first input voltage vref_dn is input to a gate. The fourth transistor P12 has a drain connected to the drain of the second transistor N12 and receives a second input voltage vblp_dn at a gate thereof. The fifth transistor P13 receives the first input voltage vref_dn at a gate, receives a core voltage vcore at a source, and drains the source and the source of the third and fourth transistors P11 and P12. Connected.

상기 제 1 입력 전압 생성부(220)는 코어 전압(vcore) 단자와 접지 전압(vss) 단자 사이에 연결된 분배 저항 즉, 제 1 및 제 2 가변 저항(R11, R12)을 구비한다. 상기 제 1 가변 저항(R11)과 제 2 가변 저항(R12)의 노드에서 상기 제 1 입력 전압(vref_dn)이 출력된다. 상기 제 1 및 제 2 가변 저항(R11, R12)은 각각 복수개의 저항소자를 구비한다. 상기 제 1 가변 저항(R11)과 제 2 가변 저항(R12)의 저항비는 제 3 테스트 모드 신호(TM3)에 따라 상기 제 1 및 제 2 가변 저항(R11, R12) 각각의 복수개의 저항소자를 선택적으로 사용함으로써 변경할 수 있다.The first input voltage generator 220 includes a distribution resistor, that is, first and second variable resistors R11 and R12 connected between a core voltage vcore terminal and a ground voltage vss terminal. The first input voltage vref_dn is output at a node of the first variable resistor R11 and the second variable resistor R12. The first and second variable resistors R11 and R12 each include a plurality of resistance elements. The resistance ratio between the first variable resistor R11 and the second variable resistor R12 may include a plurality of resistors of each of the first and second variable resistors R11 and R12 according to a third test mode signal TM3. It can be changed by using it selectively.

상기 제 2 입력 전압 생성부(230)는 비트 라인 프리차지 전압(vblp) 단자와 접지 전압(vss) 단자 사이에 연결된 분배 저항 즉, 제 3 및 제 4 가변 저항(R13, R14)을 구비한다. 상기 제 3 가변 저항(R13)과 제 4 가변 저항(R14)의 노드에서 상기 제 2 입력 전압(vblp_dn)이 출력된다. 상기 제 3 및 제 4 가변 저항(R13, R14)은 각각 복수개의 저항소자를 구비한다. 상기 제 3 가변 저항(R13)과 제 4 가변 저항(R14)의 저항비는 제 4 테스트 모드 신호(TM4)에 따라 상기 제 3 및 제 4 가변 저항(R13, R14) 각각의 복수개의 저항소자를 선택적으로 사용함으로써 변경할 수 있다.The second input voltage generator 230 includes distribution resistors, that is, third and fourth variable resistors R13 and R14 connected between the bit line precharge voltage vblp terminal and the ground voltage vss terminal. The second input voltage vblp_dn is output at the nodes of the third variable resistor R13 and the fourth variable resistor R14. Each of the third and fourth variable resistors R13 and R14 includes a plurality of resistance elements. A resistance ratio between the third variable resistor R13 and the fourth variable resistor R14 may include a plurality of resistors of each of the third and fourth variable resistors R13 and R14 according to a fourth test mode signal TM4. It can be changed by using it selectively.

상기 구동부(240)는 게이트에 상기 차동 증폭 회로(210)에서 출력된 차동 증폭 신호(N_drvb)를 입력 받고, 소오스에 접지 전압(vss)을 입력 받아 드레인을 통해 비트 라인 프리차지 전압(vblp)을 구동하는 제 6 트랜지스터(N13)를 구비한다.The driver 240 receives a differential amplification signal N_drvb output from the differential amplification circuit 210 at a gate, receives a ground voltage vss at a source, and receives a bit line precharge voltage vblp through a drain. A sixth transistor N13 for driving is provided.

종래 기술에서는 코어 전압(vcore)이 낮아진 상태에서 비트 라인 프리차지 전압(vblp)과 기준 전압을 높게 설정할 경우 차동 증폭 회로의 PMOS 트랜지스터를 턴 온 시키지 못하여 차동 증폭기의 오동작을 초래하였다.In the related art, when the bit line precharge voltage (vblp) and the reference voltage are set high while the core voltage (vcore) is decreased, the PMOS transistor of the differential amplifier circuit cannot be turned on, which causes a malfunction of the differential amplifier.

본 발명에 따른 풀다운 드라이버는 차동 증폭 회로가 동작하기 위한 두 입력 전압으로서, 종래기술에서 사용되었던 비트 라인 프리차지 전압(vblp) 대신에 비트 라인 프리차지 전압(vblp)에 비해 낮은 레벨로 설정된 제 2 입력 전압(vblp_dn)과, 상기 종래 기술의 기준 전압 대신에 제 1 입력 전압(vref_dn)을 사용하였다. 상기 제 1 입력 전압(vref_dn) 또한 종래기술의 기준 전압에 비해 낮은 레벨로 설정하였다. 상기 제 2 입력 전압(vblp_dn)은 비트 라인 프리차지 전압(vblp)이 목표 레벨에 도달하였을 때 상기 제 1 입력 전압(vref_dn)과 동일한 레벨이 되도록 설정된다. 상기 제 2 입력 전압(vblp_dn)은 비트 라인 프리차지 전압(vblp)과 접지 전 압(vss) 사이에 해당하는 레벨이 되도록 한다.The pull-down driver according to the present invention is a second input voltage for operating the differential amplifier circuit, and is set to a level lower than the bit line precharge voltage vblp instead of the bit line precharge voltage vblp used in the related art. The first input voltage vref_dn was used instead of the input voltage vblp_dn and the conventional reference voltage. The first input voltage vref_dn is also set to a level lower than that of the conventional reference voltage. The second input voltage vblp_dn is set to be at the same level as the first input voltage vref_dn when the bit line precharge voltage vblp reaches a target level. The second input voltage vblp_dn is set to a level corresponding to the bit line precharge voltage vblp and the ground voltage vss.

코어 전압(vcore)이 1.3V이고, 비트 라인 프리차지 전압(vblp)이 0.85V로 설정되었다고 가정하고 본 발명에 따른 풀업 드라이버 구성 방법을 설명하면 다음과 같다.Assuming that the core voltage vcore is 1.3V and the bit line precharge voltage vblp is set to 0.85V, a pull-up driver configuration method according to the present invention will be described below.

상기 제 1 입력 전압 생성부(220) 및 제 2 입력 전압 생성부(230)의 저항비는 제 3 테스트 모드 신호(TM3) 및 제 4 테스트 모드 신호(TM4)에 따라 조정할 수 있도록 구성되었다.The resistance ratios of the first input voltage generator 220 and the second input voltage generator 230 may be adjusted according to the third test mode signal TM3 and the fourth test mode signal TM4.

종래 기술에서는 코어 전압(vcore)이 1.3V이고, 비트 라인 프리차지 전압(vblp)이 0.85V로 설정된 경우, 상기 비트 라인 프리차지 전압(vblp)을 차동 증폭기의 두 입력 중 하나로 사용하므로 기준 전압 또한 0.85V에 가까운 레벨로 설정되었다.In the related art, when the core voltage vcore is 1.3V and the bit line precharge voltage vblp is set to 0.85V, the reference voltage is also used because the bit line precharge voltage vblp is used as one of two inputs of the differential amplifier. It was set at a level close to 0.85V.

이에 반하여, 본 발명은 비트 라인 프리차지 전압(vblp)이 0.85V로 설정되었더라도 제 1 입력 전압(vref_dn) 및 제 2 입력 전압(vblp_dn)을 차동 증폭 회로(210)의 오동작을 방지할 수 있는 레벨로 설정할 수 있다. 즉, 제 2 입력 전압(vblp_dn)은 도 3에 도시된 바와 같이, 비트 라인 프리차지 전압(vblp)과 접지 전압(vss) 사이의 레벨을 가질 수 있으므로 제 3 저항(R13)과 제 4 저항(R14)의 저항비를 조정하면 상기 비트 라인 프리차지 전압(vblp)에 비해 낮은 레벨 중 원하는 레벨로 설정할 수 있다. 제 1 입력 전압(vref_dn) 또한 코어 전압(vcore)과 접지 전압(vss) 사이의 값을 가질 수 있으므로 제 1 저항(R11)과 제 2 저항(R12)의 저항비를 조정하면 상기 제 2 입력 전압(vblp_dn)과 동일한 레벨로 설정할 수 있다.In contrast, the present invention provides a level at which the first input voltage vref_dn and the second input voltage vblp_dn can be prevented from malfunctioning even when the bit line precharge voltage vblp is set to 0.85V. Can be set to That is, since the second input voltage vblp_dn may have a level between the bit line precharge voltage vblp and the ground voltage vss, as shown in FIG. 3, the third resistor R13 and the fourth resistor ( If the resistance ratio of R14) is adjusted, it can be set to a desired level among the levels lower than the bit line precharge voltage vblp. Since the first input voltage vref_dn may also have a value between the core voltage vcore and the ground voltage vss, when the resistance ratio of the first resistor R11 and the second resistor R12 is adjusted, the second input voltage is adjusted. Can be set at the same level as (vblp_dn).

예를 들어, 제 1 입력 전압(vref_dn)을 0.3V로 설정한다고 가정하면, 제 3 테스트 모드 신호(TM3)를 이용하여 제 1 입력 전압 생성부(220)의 제 1 저항(R11)과 제 2 저항(R12)의 저항비를 10:3으로 조정하면 된다.For example, assuming that the first input voltage vref_dn is set to 0.3V, the first resistor R11 and the second resistor R11 of the first input voltage generator 220 are formed using the third test mode signal TM3. What is necessary is just to adjust the resistance ratio of resistor R12 to 10: 3.

상기 제 1 입력 전압(vref_dn)이 0.3V로 설정되었으므로, 제 4 테스트 모드 신호(TM4)를 이용하여 제 2 입력 전압(vblp_dn) 또한 0.3V가 되도록 제 2 입력 전압 생성부(230)의 제 3 저항(R13)과 제 4 저항(R14)의 저항비를 11:6으로 설정한다.Since the first input voltage vref_dn is set to 0.3V, the third input of the second input voltage generator 230 may also be 0.3V using the fourth test mode signal TM4. The resistance ratio between the resistor R13 and the fourth resistor R14 is set to 11: 6.

이와 같이 코어 전압(vcore)이 낮아지더라도 제 1 입력 전압(vref_dn)과 제 2 입력 전압(vblp_dn)을 0.3V 즉, 제 3 및 제 4 트랜지스터(P11, P12)의 문턱전압에 비해 높은 레벨로 설정할 수 있으므로 드라이버의 오동작을 완벽하게 방지할 수 있다.Even if the core voltage vcore is lowered as described above, the first input voltage vref_dn and the second input voltage vblp_dn are set to 0.3V, that is, higher than the threshold voltages of the third and fourth transistors P11 and P12. Because it can be set, the driver's malfunction can be completely prevented.

도 4는 종래의 기술에 따른 도 1과 동일한 조건에서 수행한 드라이버 동작 시뮬레이션 결과이다.4 is a simulation result of a driver operation performed under the same conditions as in FIG. 1 according to the related art.

도 4에 도시된 바와 같이, 코어 전압(vcore)의 레벨이 낮아지더라도 비트 라인 프리차지 전압(vblp) 레벨이 목표 전압 레벨과의 차이 없이 일정하게 생성됨을 알 수 있다. 도 4에 나타난 약간의 레벨 차이는 차동 증폭 회로의 오프 셋 특성에 의한 것으로서 충분히 보정 가능하다.As shown in FIG. 4, it can be seen that even if the level of the core voltage vcore is lowered, the bit line precharge voltage vblp level is constantly generated without a difference from the target voltage level. The slight level difference shown in FIG. 4 is sufficiently offset by the offset characteristic of the differential amplifier circuit.

도 5는 본 발명의 다른 실시예에 따른 풀업 드라이버(100')의 회로도이다. 도 5는 도 2의 풀업 드라이버(100)의 제 1 내지 제 4 가변 저항(R1 ~ R4)을 트랜지스터를 이용한 제 1 내지 제 4 가변 저항(PR1 ~ PR4)으로 대체한 것이다.5 is a circuit diagram of a pull-up driver 100 'according to another embodiment of the present invention. FIG. 5 replaces the first to fourth variable resistors R1 to R4 of the pull-up driver 100 of FIG. 2 with the first to fourth variable resistors PR1 to PR4 using transistors.

도 6은 본 발명의 다른 실시예에 따른 풀다운 드라이버(200')의 회로도이다. 도 6은 도 3의 풀다운 드라이버(200)의 제 1 내지 제 4 가변 저항(R11 ~ R14)을 트랜지스터를 이용한 제 1 내지 제 4 가변 저항(PR11 ~ PR14)으로 대체한 것이다.6 is a circuit diagram of a pull-down driver 200 'according to another embodiment of the present invention. FIG. 6 replaces the first to fourth variable resistors R11 to R14 of the pull-down driver 200 of FIG. 3 with the first to fourth variable resistors PR11 to PR14 using transistors.

도 5 및 도 6에 도시된 바와 같이, 본 발명은 수동 저항 소자를 이용한 가변 저항 대신에 트랜지스터를 이용한 가변 저항을 구성하는 것도 가능하며, 도 2 및 도 3의 실시예와 마찬가지로 제 1 내지 제 4 테스트 모드 신호(TM1 ~ TM4)를 이용하여 상기 트랜지스터를 이용한 가변 저항의 저항비의 조정이 가능하다.As shown in FIG. 5 and FIG. 6, the present invention can also configure a variable resistor using a transistor instead of a variable resistor using a passive resistance element. Like the embodiments of FIGS. 2 and 3, the first to fourth embodiments may be used. It is possible to adjust the resistance ratio of the variable resistor using the transistor by using the test mode signals TM1 to TM4.

상술한 본 발명은 비트 라인 프리차지 전압(vblp)을 생성하기 위한 드라이버의 실시예들을 설명한 것이다. 그러나 셀 플레이트 전압(vcp) 또한 비트 라인 프리차지 전압(vblp)과 동일한 레벨을 가지며 코어 전압(vcore)을 이용하여 생성할 수 있으므로 셀 플레이트 전압을 생성하기 위한 드라이버도 상술한 본 발명의 원리에 따라 구성할 수 있다.The present invention described above describes embodiments of a driver for generating a bit line precharge voltage vblp. However, since the cell plate voltage vcp also has the same level as the bit line precharge voltage vblp and can be generated using the core voltage vcore, the driver for generating the cell plate voltage is also in accordance with the above-described principles of the present invention. Can be configured.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래의 기술에 따른 비트 라인 프리차지 전압 드라이버의 동작 시뮬레이션 그래프,1 is a graph illustrating an operation simulation of a bit line precharge voltage driver according to a related art;

도 2는 본 발명에 따른 비트 라인 프리차지 풀업 드라이버의 회로도,2 is a circuit diagram of a bit line precharge pull-up driver according to the present invention;

도 3은 본 발명에 따른 비트 라인 프리차지 풀다운 드라이버의 회로도,3 is a circuit diagram of a bit line precharge pull-down driver according to the present invention;

도 4는 본 발명에 따른 비트 라인 프리차지 전압 드라이버의 동작 시뮬레이션 그래프,4 is a graph illustrating an operation simulation of a bit line precharge voltage driver according to the present invention;

도 5는 본 발명의 다른 실시예에 따른 비트 라인 프리차지 풀업 드라이버의 회로도,5 is a circuit diagram of a bit line precharge pull-up driver according to another embodiment of the present invention;

도 6은 본 발명의 다른 실시예에 따른 비트 라인 프리차지 풀다운 드라이버의 회로도이다.6 is a circuit diagram of a bit line precharge pull-down driver according to another embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 > <Description of Symbols for Main Parts of Drawings>

110, 210: 차동 증폭 회로 120, 220: 제 1 입력 전압 생성부110 and 210: differential amplifier circuit 120 and 220: first input voltage generator

130, 230: 제 2 입력 전압 생성부 140, 240: 구동부130 and 230: second input voltage generator 140 and 240: driver

Claims (16)

두 입력 신호의 전압 차를 증폭하여 출력하는 차동 증폭 회로;A differential amplifier circuit for amplifying and outputting a voltage difference between two input signals; 상기 차동 증폭 회로의 출력 신호에 따라 제 1 전압을 이용하여 제 2 전압을 구동하는 구동부; 및A driver configured to drive a second voltage using a first voltage according to an output signal of the differential amplifier circuit; And 상기 제 1 전압과 상기 제 2 전압의 전압 차에 해당하는 전압 레벨을 분배하여 상기 두 입력 신호 중 하나를 생성하는 입력 신호 생성부를 구비하는 반도체 메모리 장치의 전압 드라이버.And an input signal generator configured to generate one of the two input signals by dividing a voltage level corresponding to a voltage difference between the first voltage and the second voltage. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압은 코어 전압이고, 상기 제 2 전압은 비트 라인 프리차지 전압 또는 셀 플레이트 전압인 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.Wherein the first voltage is a core voltage and the second voltage is a bit line precharge voltage or a cell plate voltage. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압은 접지 전압이고, 상기 제 2 전압은 비트 라인 프리차지 전압 또는 셀 플레이트 전압인 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.Wherein the first voltage is a ground voltage and the second voltage is a bit line precharge voltage or a cell plate voltage. 제 1 항에 있어서,The method of claim 1, 상기 입력 신호 생성부는The input signal generator 상기 제 1 전압 단자와 상기 제 2 전압 단자 사이에 연결된 분배 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.And a divider resistor connected between the first voltage terminal and the second voltage terminal. 제 4 항에 있어서,The method of claim 4, wherein 상기 분배 저항은The distribution resistance is 제어 신호에 따라 저항비가 조정되는 복수개의 가변 저항으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.A voltage driver of a semiconductor memory device, comprising a plurality of variable resistors whose resistance ratio is adjusted in accordance with a control signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 복수개의 가변 저항은 수동 저항 소자 또는 트랜지스터로 이루어진 저항 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.The plurality of variable resistors includes a resistor element consisting of a passive resistance element or a transistor. 제 2 항에 있어서,The method of claim 2, 상기 차동 증폭 회로는 NMOS 트랜지스터를 통해 상기 두 입력 신호를 입력 받도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.And the differential amplifier circuit is configured to receive the two input signals through an NMOS transistor. 제 3 항에 있어서,The method of claim 3, wherein 상기 차동 증폭 회로는 PMOS 트랜지스터를 통해 상기 두 입력 신호를 입력 받도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.And the differential amplifier circuit is configured to receive the two input signals through a PMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 입력 신호 생성부는The input signal generator 상기 제 1 전압과 상기 제 2 전압의 전압 차에 해당하는 전압 레벨을 제어 신호에 따라 분배하며, 상기 제어신호로서 테스트 모드 신호를 입력 받도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.And distribute a voltage level corresponding to a voltage difference between the first voltage and the second voltage according to a control signal, and receive a test mode signal as the control signal. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압과 접지 전압의 전압 차에 해당하는 전압 레벨을 제 2 제어 신호에 따라 분배하여 상기 입력 신호 생성부에서 생성된 입력 신호와는 다른 입력 신호를 생성하기 위한 제 2 입력 신호 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.A second input signal generator configured to distribute a voltage level corresponding to the voltage difference between the first voltage and the ground voltage according to a second control signal to generate an input signal different from the input signal generated by the input signal generator; And a voltage driver of the semiconductor memory device. 제 10 항에 있어서,The method of claim 10, 상기 제 2 입력 신호 생성부는The second input signal generator 상기 제 1 전압 단자와 상기 접지 전압 단자 사이에 연결된 분배 저항을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.And a divider resistor connected between the first voltage terminal and the ground voltage terminal. 제 11 항에 있어서,The method of claim 11, 상기 분배 저항은The distribution resistance is 상기 제 2 제어 신호에 따라 저항비가 조정되는 복수개의 가변 저항으로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.And a plurality of variable resistors whose resistance ratio is adjusted according to the second control signal. 제 12 항에 있어서,The method of claim 12, 상기 복수개의 가변 저항은 수동 저항 소자 또는 트랜지스터로 이루어진 저항 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버.The plurality of variable resistors includes a resistor element consisting of a passive resistance element or a transistor. 기준 신호와 입력 신호의 전압 차를 증폭하여 출력하는 차동 증폭 회로;A differential amplifier circuit for amplifying and outputting a voltage difference between a reference signal and an input signal; 상기 차동 증폭 회로의 출력 신호에 따라 코어 전압 또는 접지 전압을 이용하여 비트 라인 프리차지 전압을 구동하는 구동부;A driver configured to drive a bit line precharge voltage using a core voltage or a ground voltage according to an output signal of the differential amplifier circuit; 상기 코어 전압과 접지 전압의 전압차에 해당하는 전압 레벨을 분배하여 상기 기준 신호를 생성하는 제 1 신호 생성부; 및A first signal generator configured to distribute the voltage level corresponding to the voltage difference between the core voltage and the ground voltage to generate the reference signal; And 상기 코어 전압과 상기 비트 라인 프리차지 전압의 전압 차 또는 상기 비트 라인 프리차지 전압과 상기 접지 전압의 전압 차에 해당하는 전압 레벨을 분배하여 상기 입력 신호를 생성하는 제 2 신호 생성부를 구비하는 반도체 메모리 장치의 전압 드라이버.And a second signal generator configured to distribute the voltage level corresponding to the voltage difference between the core voltage and the bit line precharge voltage or the voltage difference between the bit line precharge voltage and the ground voltage to generate the input signal. The voltage driver of the device. 제 14 항에 있어서,The method of claim 14, 상기 제 1 신호 생성부는The first signal generator 제 1 제어 신호에 따라 저항비가 조정되는 복수개의 가변 저항을 구비하여 전압을 분배하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이 버.And a plurality of variable resistors whose resistance ratio is adjusted in accordance with the first control signal to distribute the voltage. 제 14 항에 있어서,The method of claim 14, 상기 제 2 신호 생성부는The second signal generator 제 2 제어 신호에 따라 저항비가 조정되는 복수개의 가변 저항을 구비하여 전압을 분배하도록 구성된 것을 특징으로 하는 반도체 메모리 장치의 전압 드라이버. And a plurality of variable resistors whose resistance ratio is adjusted in accordance with the second control signal to distribute the voltage.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000066682A (en) * 1999-04-20 2000-11-15 윤종용 Internal voltage converter of a semiconductor memory device
KR20070055149A (en) * 2005-11-25 2007-05-30 주식회사 하이닉스반도체 Core voltage generator for low voltage of semiconductor memory device

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