KR100900772B1 - Synchronous memory device - Google Patents

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Abstract

본 발명은 웜부팅시 데이터스트로브 버퍼에 누설전류 패스가 생기기 않도록 하여 누설전류를 줄일 수 있는 동기식 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 클럭인에이블 신호가 인에이블된 구간에서 동작클럭에 동기되어 데이터를 출력하고, 상기 데이터가 출력될 때 클럭킹되는 데이터스트로브 신호를 출력하는 동기식 메모리 장치에 있어서, 데이터가 출력되는 구간동안 상기 동작클럭의 라이징에지마다 생성되는 펄스신호인 라이징클럭이 입력될 때 마다 풀업신호를 생성하는 풀업신호 생성부; 데이터가 출력되는 구간동안 상기 동작클럭의 폴링에지마다 생성되는 펄스신호인 폴링클럭이 입력될 때 마다 풀다운신호를 생성하는 풀다운신호 생성부; 상기 풀업신호와 상기 풀다운신호에 응답하여 출력단(Y)을 풀업 또는 풀다운시키는 풀업수단과 풀다운수단을 구비하여, 상기 데이터스트로브 신호를 상기 출력단을 통하여 출력하는 출력부; 상기 데이터스트로브 신호가 클럭킹되기 전의 일정한 구간동안 프리앰블상태가 되도록 상기 풀다운신호 또는 상기 풀업신호를 생성하여 상기 출력부로 출력하는 프리앰블부; 및 상기 데이터스트로브 신호가 클럭킹되지 않는 구간과, 상기 클럭인에이블 신호가 디스에이블인 구간에 상기 출력부의 출력단이 하이 임피던스를 유지하도록 상기 풀업수단과 풀다운수단을 디스에이블시키는 하이임피던스 유지부를 구비하는 동기식 메모리 장치를 제공한다.

Figure R1020030026949

메모리, 데이터스트로브 신호, 웜부팅, 클럭.

The present invention is to provide a synchronous memory device that can reduce the leakage current by preventing the leakage current path to the data strobe buffer during warm boot, for this purpose, the present invention provides an operation clock in the period when the clock enable signal is enabled. A synchronous memory device that outputs data in synchronization and outputs a data strobe signal that is clocked when the data is output. A rising clock, which is a pulse signal generated for each rising edge of the operation clock, is input during a data output period. A pull-up signal generator which generates a pull-up signal each time; A pull-down signal generator configured to generate a pull-down signal each time a falling clock, which is a pulse signal generated for each falling edge of the operation clock, is input during a data output period; An output unit having pull-up means and pull-down means for pulling up or pulling down an output stage (Y) in response to the pull-up signal and the pull-down signal, and outputting the data strobe signal through the output stage; A preamble unit for generating the pull-down signal or the pull-up signal and outputting the pull-down signal to a preamble state for a predetermined period before the data strobe signal is clocked; And a high impedance holding unit for disabling the pull-up means and the pull-down means such that the output terminal of the output unit maintains high impedance in a section in which the data strobe signal is not clocked and in a section in which the clock enable signal is disabled. Provide a memory device.

Figure R1020030026949

Memory, Data Strobe Signal, Warm Boot, Clock.

Description

동기식 메모리 장치{SYNCHRONOUS MEMORY DEVICE} Synchronous Memory Device {SYNCHRONOUS MEMORY DEVICE}             

도1은 종래기술에 의한 동기식 메모리 장치를 나타내는 회로도.1 is a circuit diagram showing a synchronous memory device according to the prior art.

도2는 정상동작시 도1에 도시된 메모리 장치의 동작을 나타내는 파형도.FIG. 2 is a waveform diagram showing the operation of the memory device shown in FIG. 1 in normal operation; FIG.

도3은 웜부팅시 도1에 도시된 메모리 장치의 동작을 나타태는 파형도.FIG. 3 is a waveform diagram illustrating an operation of the memory device shown in FIG. 1 during warm booting. FIG.

도4는 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치를 나타내는 블럭구성도.Fig. 4 is a block diagram showing a synchronous memory device according to the preferred embodiment of the present invention.

도5는 도4에 도시된 메모리 장치를 나타내는 회로도.FIG. 5 is a circuit diagram showing the memory device shown in FIG. 4; FIG.

도6는 도5에 도시된 동기식 메모리 장치의 동작을 나타내는 파형도.Fig. 6 is a waveform diagram showing the operation of the synchronous memory device shown in Fig. 5;

도7은 본 발명의 제2 실시예에 따른 동기식 메모리 장치를 나타내는 회로도.Fig. 7 is a circuit diagram showing a synchronous memory device according to the second embodiment of the present invention.

도8은 본 발명의 제3 실시예에 따른 동기식 메모리 장치를 나타내는 회로도.
Fig. 8 is a circuit diagram showing a synchronous memory device according to the third embodiment of the present invention.

* 도면의 주요부분에 대한 설명* Description of the main parts of the drawings

I1 ~ I28 : 인버터I1 ~ I28: Inverter

ND1 ~ ND4 : 낸드게이트ND1 to ND4: NAND Gate

MN1 ~ MN5 : 앤모스트랜지스터MN1 ~ MN5: NMOS transistor

MP1 ~ MP3 : 피모스트랜지스터MP1 ~ MP3: Pymotransistor

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 동기식 메모리 장치의 데이터스트로브 신호를 출력하는 데이터스트로브 버퍼에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a data strobe buffer for outputting a data strobe signal of a synchronous memory device.

일반적으로 동작클럭의 라이징에지와 폴링에지에 데이터를 동기시켜 입출력하는 동기식 메모리 장치의 데이터스트로브(Data Strobe) 신호(DQS)는 입출력되는 데이터의 라이징에지와 폴링에지에서 활성화되는 신호로서, 입출력되는 데이터가 메모리 장치 내부로 또는 시스템으로 전달되도록 하는 인에이블신호로 사용된다. In general, a data strobe signal (DQS) of a synchronous memory device that synchronizes data to a rising edge and a falling edge of an operation clock is a signal that is activated at a rising edge and a falling edge of input / output data. Is used as an enable signal to be passed into the memory device or to the system.

즉, 데이터스트로브 신호(DQS)는 라이트(Write)시에 시스템에서 메모리 장치로 전달되는 입력데이터를 동기시키기 위한 신호로 사용되고 리드(Read)시에는 시스템으로 전달되는 출력 데이터를 동기시키기 위한 신호로 사용되는 것이다.That is, the data strobe signal DQS is used as a signal for synchronizing the input data transmitted from the system to the memory device at the time of writing and as a signal for synchronizing the output data transmitted to the system at the time of reading. Will be.

데이터스트로브 신호(DQS)는 시스템 상에서 데이터 버스의 속도 차이에 의한 데이터 인식의 오류를 해결하고, 데이터의 셋-업(Set-Up) 및 홀드(Hold) 시간을 보장하는 역할을 한다.The data strobe signal DQS solves an error of data recognition due to the difference in speed of the data bus on the system, and guarantees the set-up and hold time of the data.

동기식 메모리 장치는 데이터를 동작클럭의 라이징에지 또는 폴링에지에 동기시켜 출력하기 위해 메모리 장치의 내부에서 발생되는 지연시간만큼 동작클럭을 지연시키는 회로인 지연고정루프를 구비하고 있는데, 데이터스트로브 신호(DQS)는 지연고정루프에서 출력되며 지연고정된 라이징클럭와 폴링클럭을 입력받아 데이터가 출력되는 동안 클럭킹하게 된다. The synchronous memory device includes a delay locked loop, a circuit for delaying the operation clock by a delay time generated inside the memory device to output data in synchronization with a rising or falling edge of the operation clock. ) Is output from the delay lock loop and receives the delayed rising clock and the falling clock to clock while data is output.                         

도1은 종래기술에 의한 동기식 메모리 장치를 나타내는 회로도이다.1 is a circuit diagram showing a synchronous memory device according to the prior art.

도1을 참조하여 살펴보면, 동기식 메모리 장치는 지연고정루프에서 출력되는 라이징클럭(RCLK_DO)을 입력받아 폴업신호(PULL_UP)를 출력하는 풀업신호생성부(10)와, 지연고정루프에서 출력되는 폴링클럭(FCLK_DO)을 입력받아 풀다운신호(PULL_DOWN)를 출력하는 풀다운신호생성부(20)와, 데이터스트로브 버퍼를 프리앰블상태로 만들어주는 프리앰블부(30)와, 풀업신호(PULL_UP)을 입력받아 래치시키는 제1 래치(40a)와, 풀다운신호(PULL_DOWN)를 입력받아 래치시키는 제2 래치(40b)와, 제1 및 제2 래치(40a,40b)의 출력단을 일정한 전압으로 유지시켜 데이터스트로브 버퍼를 디스에이블시키는 하이임피던스 유지부(50)와, 풀업신호(PULL_UP) 또는 풀다운신호(PULL_DOWN)를 입력받아 출력단을 풀업 또는 풀다운시킴으로서 데이터스트로브 신호(DQS)를 출력하는 출력부(60)을 구비한다.Referring to FIG. 1, a synchronous memory device receives a rising clock RCLK_DO output from a delay locked loop and a pull-up signal generator 10 outputting a fall-up signal PULL_UP, and a falling clock output from a delay locked loop. A pull-down signal generation unit 20 that receives (FCLK_DO) and outputs a pull-down signal PULL_DOWN, a preamble unit 30 that makes the data strobe buffer preamble state, and a pull-up signal PULL_UP that receives the latch; Disabling the data strobe buffer by holding the first latch 40a, the second latch 40b for receiving and pulling the pull down signal PULL_DOWN, and the output terminals of the first and second latches 40a and 40b at a constant voltage. A high impedance holding unit 50 and an output unit 60 for outputting a data strobe signal DQS by receiving a pull-up signal PULL_UP or a pull-down signal PULL_DOWN by pulling up or pulling down an output terminal.

도2는 정상동작시 도1에 도시된 메모리 장치의 동작을 나타내는 파형도이다. 이하 도1 및 도2를 참조하여 종래기술에 의해 메모리 장치에서 데이터스트로브 신호를 출력하는 동작을 살펴본다. FIG. 2 is a waveform diagram illustrating an operation of the memory device shown in FIG. 1 during normal operation. Hereinafter, an operation of outputting a data strobe signal from a memory device according to the related art will be described with reference to FIGS. 1 and 2.

도1에 도시된 동작 파형은 카스레이턴시(CAS latency)는 '2'이고, 버스트길이(burst length)는 '4'인 경우를 나타내는 것이다. 카스레이턴시는 리드명령어 입력후 데이터가 출력되기까지의 클럭수를 나타내는 것이고, 버스트길이는 한번에 입출력되는 데이터의 수를 나타내는 것이다.The operation waveform shown in FIG. 1 shows a case in which the CAS latency is '2' and the burst length is '4'. The cascade latency represents the number of clocks after inputting the read command and the data is output, and the burst length represents the number of data input and output at one time.

리드명령어(READ)가 입력되면, 데이터스트로브 버퍼의 하이임피던스 유지신호(QSEN)가 하이레벨로 된다. 이로 인해 하이임피던스 유지부(50)의 피모스트랜지 스터(MP1)와 앤모스트랜지스터(MN2)가 턴오프된다.When the read command READ is input, the high impedance holding signal QSEN of the data strobe buffer becomes high level. As a result, the PMOS transistor MP1 and the NMOS transistor MN2 of the high impedance holding unit 50 are turned off.

또한, 프리앰블신호(QSEN_PRE)도 데이터스트로브 신호(DQS)의 프리앰블(preamble)상태를 위해 하이레벨로 일정구간 인에이블되어 프리앰블부(30)로 입력된다. 프리앰블상태란 데이터가 출력되기 한클럭전에 하이임피던스 상태이던 데이터스트로브신호(DQS)가 로우레벨을 유지하는 구간으로서, 클럭킹을 위한 준비구간이다. In addition, the preamble signal QSEN_PRE is also enabled at a high level for a preamble state of the data strobe signal DQS and is input to the preamble unit 30. The preamble state is a section in which the data strobe signal DQS, which had been in high impedance state before the data is output, maintains the low level, and is a preparation section for clocking.

이어서 동작클럭(CKE)의 라이징에지 또는 폴링에지에 동기되어 생성되는 클럭신호(QS_CLK)과 프리앰블신호(QSEN_PRE)를 조합한 펄스신호(QSPRE_CLKB)가 생성되어 프리앰블부(30)의 앤모스트랜지스터(MN1)이 순간적으로 턴온된다. 이로 인해 노드(A,B)가 데이터가 입력되기 전 한클럭동안 로우레벨를 유지하는 프리앰블상태가 된다.Subsequently, a pulse signal QSPRE_CLKB, which is a combination of the clock signal QS_CLK and the preamble signal QSEN_PRE, generated in synchronization with the rising edge or the falling edge of the operation clock CKE, is generated, and the NMOS transistor MN1 of the preamble unit 30 is generated. ) Is turned on momentarily. As a result, the nodes A and B are in a preamble state that maintains a low level for one clock before data is input.

이어서 동작클럭(CLK)의 라이징에지와 폴링에지에 동기되어 데이터가 입력되고, 동작클럭의 라이징에지와 폴링에지를 일정하게 지연고정시킨 라이징클럭(RCLK_DO)과 폴링클럭(FCLK_DO)이 데이터가 입력되는 동안 각각 풀업신호생성부(10)와 풀다운신호생성부(20)로 입력된다. 여기서 라이징클럭(RCLK_DO)과 폴링클럭(FCLK_DO)은 지연고정루프의 출력신호(RCLK_DLL, FCLK_DLL)를 데이터가 입력되는 동안에만 클럭킹되어 데이터스트로브 버퍼로 입력되도록 한 클럭신호이다.Subsequently, data is input in synchronization with the rising edge and the falling edge of the operation clock CLK, and the data is input to the rising clock RCLK_DO and the falling clock FCLK_DO, which are constantly delayed and fixed to the rising edge and the falling edge of the operation clock CLK. While input to the pull-up signal generation unit 10 and the pull-down signal generation unit 20, respectively. Here, the rising clock RCLK_DO and the falling clock FCLK_DO are clock signals that output the output signals RCLK_DLL and FCLK_DLL of the delay locked loop to be input to the data strobe buffer only while data is input.

라이징클럭(RCLK_DO)이 폴업신호생성부(10)로 입력되면 전송게이트(T1)가 턴온되어 노드(B)가 하이레벨이 된다. 이로 인하여 노드(D)는 로우레벨로 되어 출력부(60)의 피모스트랜지스터(MP2)가 턴온되고, 데이터스트로브 신호(DQS)를 하이레 벨로 풀업시킨다. 또한 이 때 노드(A)도 하이레벨이 되어 노드(C)는 로우레벨로 되어 출력부(60)의 앤모스트랜지스터(MN3)는 턴오프된다.When the rising clock RCLK_DO is input to the fall-up signal generation unit 10, the transfer gate T1 is turned on so that the node B becomes a high level. As a result, the node D is set to the low level, and the PMOS transistor MP2 of the output unit 60 is turned on to pull up the data strobe signal DQS to a high level. At this time, the node A is also at the high level, the node C is at the low level, and the NMOS transistor MN3 of the output unit 60 is turned off.

이어서, 폴링클럭(FCLK_DO)이 풀다운신호생성부(20)으로 입력되면 전송게이트(T2)가 턴온되어 노드(A) 로우레벨이 된다. 이로 인하여 노드(C)가 하이레벨이 되어 출력부(60)의 앤모스트랜지스터(MN3)이 턴온되고, 데이터스트로브 신호(DQS)를 로우레벨로 풀다운시킨다. 또한 이 때 노드(B)도 로우레벨이 되어 노드(D)는 하이레벨로 되어 출력부(60)의 피모스트랜지스터(MP2)는 턴오프된다.Subsequently, when the falling clock FCLK_DO is input to the pull-down signal generation unit 20, the transfer gate T2 is turned on to reach the node A low level. As a result, the node C is at a high level so that the NMOS transistor MN3 of the output unit 60 is turned on and pulls down the data strobe signal DQS to a low level. At this time, the node B is also at the low level, the node D is at the high level, and the PMOS transistor MP2 of the output unit 60 is turned off.

따라서 동작클럭(CLK)의 라이징에지와 폴링에지에 동기되어 4번의 데이터(D0 ~ D3)가 출력되는 동안 상기의 동작이 반복되어 데이터스트로브 신호(DQS)가 클럭킹되다가 하이임피던스 유지신호(QSEN)가 로우레벨로 되면 하이임피던스 유지부(50)의 피모스트랜지스터(MP1)와 앤모스트랜지스터(MN2)가 턴온되어 노드(D)는 하이레벨이 되고, 노드(C)는 로우레벨이 된다. 이로 인해 출력부(60)의 앤모스트랜지스터(MP2)와 피모스트랜지스터(MN3)가 턴오프되어 데이터스트로브 신호(DQS)가 출력되는 출력단은 하이임피던스 상태를 유지하게 된다.Therefore, the above operation is repeated while the four times data D0 to D3 are output in synchronization with the rising edge and the falling edge of the operation clock CLK, and the data strobe signal DQS is clocked, and the high impedance sustain signal QSEN is generated. When the low level is reached, the PMOS transistor MP1 and the NMOS transistor MN2 of the high impedance holding unit 50 are turned on so that the node D becomes a high level and the node C becomes a low level. As a result, the NMOS transistor MP2 and the PMOS transistor MN3 of the output unit 60 are turned off, and the output terminal outputting the data strobe signal DQS maintains a high impedance state.

따라서 데이터스트로브 신호(DQS)는 하이임피던스 상태를 유지하다가 리드명령어가 입력되면 프리앰블상태로 되었다가 데이터가 입력되는 동안 클럭킹되고 데이터 입력이 끝나면 다시 하이임피던스 상태로 되는 것이다.Therefore, the data strobe signal DQS is maintained in the high impedance state, and when the read command is input, the data strobe signal DQS becomes the preamble state and is clocked while data is inputted, and is again in the high impedance state when the data input is completed.

도3은 웜부팅시 도1에 도시된 메모리 장치의 동작을 나타태는 파형도이다. 이하 도1과 도3을 참조하여 종래기술에 의한 데이터스트로브 신호를 생성하는 동작시 문제점을 살펴보면 다음과 같다. FIG. 3 is a waveform diagram illustrating an operation of the memory device shown in FIG. 1 during warm booting. Hereinafter, a problem in the operation of generating a data strobe signal according to the prior art will be described with reference to FIGS. 1 and 3.                         

도3에 도시된 데이터스트르브 버퍼에서 출력되는 데이터스트로브신호는 리드명령어가 입력된 후의 동작중에 웜(Worm) 부팅이 되면 하이임피던스 상태가 유지되지 못하고 하이레벨 또는 로우레벨을 계속 유지하게 된다. 여기서 웜부팅이란 IBM호환기중에서 Ctrl + Alt + Del키를 눌러서 부팅을 하는 것을 말한다.The data strobe signal output from the data strobe buffer shown in FIG. 3 does not maintain a high impedance state and is maintained at a high level or a low level when a warm boot is performed during an operation after a read command is input. In this case, warm boot refers to booting by pressing Ctrl + Alt + Del in IBM compatibility.

웜부팅시에는 클럭인에이블 신호(CKE)가 로우레벨이 되고, 이로 인해서 지연고정루프에서 출력되는 출력신호(RCLK_DLL, FCLK_DLL)이 디스에이블상태가 된다. 클럭인에이블 신호(CKE)는 외부에서 클럭인에이블 버퍼에 입력되는 신호로서 클럭인에이블 버퍼에서 신호가 출력되어야 동작클럭이 메모리 장치내부로 전달될 수 있는 것이다.During warm boot, the clock enable signal CKE is at a low level, which causes the output signals RCLK_DLL and FCLK_DLL output from the delay locked loop to be disabled. The clock enable signal CKE is a signal input to the clock enable buffer from the outside so that the operation clock can be transferred into the memory device only when the signal is output from the clock enable buffer.

한편, 하이임피던스 유지신호(QSEN)는 지연고정루프에서 출력되는 출력신호(RCLK_DLL, FCLK_DLL)에 의해 변화되기 때문에, 웜부팅시에 지연고정루프의 출력신호가 디스에이블상태에서는(도3의 X 참조) 인에이블되지 않는다.On the other hand, since the high impedance holding signal QSEN is changed by the output signals RCLK_DLL and FCLK_DLL output from the delay locked loop, the output signal of the delay locked loop is disabled in warm booting (see X in FIG. 3). ) Is not enabled.

또한 데이터스트로브 신호(DQS)는 지연고정루프에서 출력되는 신호에 의해 생성되는 라이징클럭(RCLK_DO)과 폴링클럭(FCLK_DO)에 의해 클럭킹되는 신호이기 때문에 웜부팅시 지연고정루프가 디스에이블상태가 되면 데이터스트로브신호(DQS)는 웜부팅이 되기 직전의 값을 계속 유지하게 된다.Also, since the data strobe signal DQS is clocked by the rising clock RCLK_DO and the falling clock FCLK_DO generated by the signal output from the delay locked loop, when the delay locked loop becomes disabled during warm boot, The strobe signal DQS is kept at the value just before the warm boot.

따라서 출력부(60)의 모스트랜지스터(MP2,MN3)중 하나가 턴온상태를 유지하게 되고, 이로 인하여 턴온된 모스트랜지스터와 데이터스트로브 신호가 출력되는 출력단과의 전류패스가 생길 수 있다.Therefore, one of the MOS transistors MP2 and MN3 of the output unit 60 is turned on, and thus a current path may be generated between the turned-on MOS transistor and the output terminal to which the data strobe signal is output.

예를 들어 동기식메모리 장치가 포함된 어떤 시스템이 서로 다른 회사에서 제조된 메모리를 사용한다고 하였을 때, A회사 제품은 웜부팅시에 데이터스트로브 신호가 하이레벨을 유지하고, B회사 제품은 로우레벨을 유지하는 경우에 웜부팅시 A회사와 B회사의 메모리 장치 사이에 전류패스가 생성되는 것이다.For example, if a system containing a synchronous memory device uses memory manufactured by different companies, the company A company will keep the data strobe signal at high level during warm booting, while the company B company will maintain the low level. In this case, a current pass is generated between the A and B memory devices during warm boot.

또한 한 회사의 제품만을 사용하더라도 다수의 메모리 장치를 사용하게 되면 각 메모리 장치 사이에 입력되는 신호의 스큐(ckew)에 의해서 웜부팅시 데이터스트로브 신호가 서로 다른 값을 가질 수 있는 것이다.
In addition, even if only one product is used, when a plurality of memory devices are used, data strobe signals may have different values during warm boot due to skew of signals input between the memory devices.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 웜부팅시 데이터스트로브 버퍼에 누설전류 패스가 생기기 않도록 하여 누설전류를 줄일 수 있는 동기식 메모리 장치를 제공하는 것을 목적으로 한다.
The present invention has been proposed to solve the above problems, and an object of the present invention is to provide a synchronous memory device capable of reducing leakage current by preventing a leakage current path from occurring in the data strobe buffer during warm booting.

상기의 목적을 달성하기 위한 본 발명은 클럭인에이블 신호가 인에이블된 구간에서 동작클럭에 동기되어 데이터를 출력하고, 상기 데이터가 출력될 때 클럭킹되는 데이터스트로브 신호를 출력하는 동기식 메모리 장치에 있어서, 데이터가 출력되는 구간동안 상기 동작클럭의 라이징에지마다 생성되는 펄스신호인 라이징클럭이 입력될 때 마다 풀업신호를 생성하는 풀업신호 생성부; 데이터가 출력되는 구간동안 상기 동작클럭의 폴링에지마다 생성되는 펄스신호인 폴링클럭이 입력될 때 마다 풀다운신호를 생성하는 풀다운신호 생성부; 상기 풀업신호와 상기 풀다운신호에 응답하여 출력단(Y)을 풀업 또는 풀다운시키는 풀업수단과 풀다운수단을 구비하여, 상기 데이터스트로브 신호를 상기 출력단을 통하여 출력하는 출력부; 상기 데이터스트로브 신호가 클럭킹되기 전의 일정한 구간동안 프리앰블상태가 되도록 상기 풀다운신호 또는 상기 풀업신호를 생성하여 상기 출력부로 출력하는 프리앰블부; 및 상기 데이터스트로브 신호가 클럭킹되지 않는 구간과, 상기 클럭인에이블 신호가 디스에이블인 구간에 상기 출력부의 출력단이 하이 임피던스를 유지하도록 상기 풀업수단과 풀다운수단을 디스에이블시키는 하이임피던스 유지부를 구비하는 동기식 메모리 장치을 제공한다.
According to an aspect of the present invention, there is provided a synchronous memory device which outputs data in synchronization with an operation clock in an interval in which a clock enable signal is enabled, and outputs a data strobe signal clocked when the data is output. A pull-up signal generator for generating a pull-up signal each time a rising clock, which is a pulse signal generated for each rising edge of the operation clock, is input during a data output period; A pull-down signal generator configured to generate a pull-down signal each time a falling clock, which is a pulse signal generated for each falling edge of the operation clock, is input during a data output period; An output unit having pull-up means and pull-down means for pulling up or pulling down an output stage (Y) in response to the pull-up signal and the pull-down signal, and outputting the data strobe signal through the output stage; A preamble unit for generating the pull-down signal or the pull-up signal and outputting the pull-down signal to a preamble state for a predetermined period before the data strobe signal is clocked; And a high impedance holding unit for disabling the pull-up means and the pull-down means such that the output terminal of the output unit maintains high impedance in a section in which the data strobe signal is not clocked and in a section in which the clock enable signal is disabled. Provide a memory device.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. do.

도4는 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치를 나타내는 블럭구성도이다.4 is a block diagram illustrating a synchronous memory device according to an exemplary embodiment of the present invention.

도4를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 데이터가 출력되는 구간동안 동작클럭(CLK)의 라이징에지마다 생성되는 펄스신호인 라이징클럭(RCLK_DO)이 입력될 때 마다 풀업신호(PULL_UP)를 생성하는 풀업신호 생성부(100)와, 데이터가 출력되는 구간동안 동작클럭(CLK)의 폴링에지마다 생성되는 펄스신호인 폴링클럭(FCLK__DO)이 입력될 때 마다 풀다운신호(PULL_DOWN)를 생성하는 풀다운신호 생성부(200)와, 풀업신호(PULL_UP)와 풀다운신호(PULL_DOWN)에 응답 하여 출력단(Y)을 풀업 또는 풀다운 시키는 풀업수단과 풀다운수단을 구비하여, 데이터스트로브 신호(DQS)를 출력단(Y)을 통하여 출력하는 출력부(600)와, 데이터스트로브 신호(DQS)가 클럭킹되기 전의 일정한 구간동안 프리앰블 상태가 되도록 풀다운신호(PULL_DOWN) 또는 풀업신호(PULL_UP)를 생성하여 출력부(600)로 출력하는 프리앰블부(300)와, 데이터스트로브 신호(DQS)가 클럭킹되지 않는 구간과, 클럭인에이블 신호(CKE)가 디스에이블인 구간에 출력부(600)의 출력단(Y)이 하이 임피던스를 유지하도록 풀업부(600a)와 풀다운부(600b)을 디스에이블시키는 하이임피던스 유지부(500)를 구비한다.Referring to FIG. 4, in the memory device according to the present exemplary embodiment, the pull-up signal PULL_UP is applied whenever the rising clock RCLK_DO, which is a pulse signal generated for each rising edge of the operation clock CLK, is input during a data output period. A pull-up signal generating unit 100 generating a PDU and generating a pull-down signal PULL_DOWN whenever a falling clock FCLK__DO, which is a pulse signal generated for each falling edge of the operation clock CLK, is input during a data output period. A pull-down signal generator 200 and a pull-up means and pull-down means for pulling up or pulling down the output stage Y in response to the pull-up signal PULL_UP and the pull-down signal PULL_DOWN, and outputting the data strobe signal DQS. Y) outputs the output unit 600 and the pull-down signal PULL_DOWN or the pull-up signal PULL_UP so as to be in a preamble state for a predetermined period before the data strobe signal DQS is clocked. The output terminal (Y) of the output unit (600) is output in the preamble unit (300) outputted to the (600), the period in which the data strobe signal (DQS) is not clocked, and the period in which the clock enable signal (CKE) is disabled. A high impedance holding part 500 for disabling the pull-up part 600a and the pull-down part 600b is provided to maintain the high impedance.

여기서 하이임피던스 유지부(500)는 데이터스트로브신호가 클럭킹되는 순간에 웜부팅이 되면, 출력부(600)의 출력단(Y)이 하이 임피던스를 유지하도록 하기 위해서, 클럭인에이블 신호(CKE)를 반전시킨 다음 동작클럭(CLK)에 동기시킨 신호(CKEB_COM)를 입력받아 풀업부(600a)과 풀다운부(600b)를 디스에이블시키게 된다.Here, the high impedance holding unit 500 inverts the clock enable signal CKE so that the output terminal Y of the output unit 600 maintains a high impedance when the high impedance holding unit 500 is warm-booted when the data strobe signal is clocked. After receiving the signal CKEB_COM, which is synchronized with the operation clock CLK, the pull-up unit 600a and the pull-down unit 600b are disabled.

또한 프리앰블부(300)는 클럭인에이블 신호(CKE)가 디스에이블되는 구간에 디스에이블되도록 하기 위해 하이임피던스 유지신호(CKEB_COM)을 입력받는다.In addition, the preamble unit 300 receives a high impedance sustain signal CKEB_COM in order to be disabled in a section in which the clock enable signal CKE is disabled.

또한, 본 실시예에 따른 메모리 장치는 데이터스트로브 신호를 안정적으로 클럭킹하여 출력하기 위해서 풀업신호(PULL_UP)와 풀다운신호(PULL_DOWN)를 입력받아 각각 래치하는 제1 래치(400a)와 제2 래치(400b)를 구비하여, 풀업신호(PULL_UP)를 제2 래치(400b)로 전달하고, 풀다운신호(PULL_DOWN)를 제1 래치(400b)로 전달하는 래치부(400)를 더 구비한다. In addition, the memory device according to the present embodiment receives the pull-up signal PULL_UP and the pull-down signal PULL_DOWN in order to reliably clock and output the data strobe signal, respectively, the first latch 400a and the second latch 400b. And a latch unit 400 which transmits a pull-up signal PULL_UP to the second latch 400b and a pull-down signal PULL_DOWN to the first latch 400b.                     

도5는 도4에 도시된 메모리 장치를 나타내는 회로도이다.FIG. 5 is a circuit diagram illustrating the memory device shown in FIG. 4.

도5를 참조하여 살펴보면, 출력부(600)는 풀업신호(PULL_UP)를 게이트로 입력받아 출력단(Y)을 풀업시키는 풀업 트랜지스터(MP4)와, 풀다운신호(PULL_DOWN)를 게이트로 입력받아 출력단(Y)을 풀다운시키는 풀다운 트랜지스터(MN6)를 구비한다.Referring to FIG. 5, the output unit 600 receives a pull-up signal PULL_UP as a gate and a pull-up transistor MP4 for pulling up the output terminal Y and a pull-down signal PULL_DOWN as a gate. Is provided with a pull-down transistor MN6.

또한, 하이임피던스 유지부(500)는 반전된 하이임피던스 유지신호(CKEB_COM)와, 데이터스트로브 신호가 클럭킹되지 않는 구간에 인에이블되는 인에이블 신호(QSEN)를 입력받는 제1 낸드게이트(ND4)와, 제1 낸드게이트(ND4)의 출력을 반전하는 제1 인버터(I27)와, 제1 낸드게이트(ND4)의 출력을 게이트로 입력받아 출력단(Y)의 풀업 트랜지스터(MP4)를 턴오프시키는 신호를 풀업 트랜지스터(MP4)의 게이트로 전달하기 위한 피모스트랜지스터(MP3)와, 제1 낸드게이트(ND4)의 출력을 게이트로 입력받아 출력단(Y)의 풀다운 트랜지스터(MN6)를 턴오프시키는 신호를 풀다운 트랜지스터(MN6)의 게이트로 전달하기 위한 앤모스트랜지스터(MN5)를 구비한다.In addition, the high impedance holding unit 500 may include an inverted high impedance holding signal CKEB_COM and a first NAND gate ND4 that receives an enable signal QSEN that is enabled in a section in which the data strobe signal is not clocked. The first inverter I27 for inverting the output of the first NAND gate ND4 and the signal for turning off the pull-up transistor MP4 of the output terminal Y by receiving the output of the first NAND gate ND4 as a gate. To the gate of the pull-up transistor MP4 and the signal for turning off the pull-down transistor MN6 of the output terminal Y by receiving the output of the PMOS transistor MP3 and the output of the first NAND gate ND4 as a gate. And an MOS transistor MN5 for transferring to the gate of the pull-down transistor MN6.

또한, 프리앰블부(300)는 클럭인에이블 신호(CKE)를 반전하여 동작클럭(CLK)에 동기된 하이임피던스 유지신호(CKEB_COM)를 반전하여 입력받고, 타측으로 프리앰블 상태 유지를 위한 프리앰블 펄스신호(QSEN_PRE)를 입력받는 제2 낸드게이트(ND3)와, 반전된 제2 낸드게이트(ND3)의 출력과 동작클럭(CKE)의 라이징에지 또는 폴링에지에 동기되어 생성되는 클럭신호(QS_CLK)를 입력받는 제3 낸드게이트(ND2)와, 제3 낸드게이트(ND2)의 출력을 반전하여 게이트로 입력받아 풀다운신호(PULL_DOWN) 또는 풀업신호(PULL_UP)를 출력부(600)로 전달하는 제3 모스트랜지스터(MN4)를 구비한다. The preamble unit 300 inverts the clock enable signal CKE and inverts the high impedance holding signal CKEB_COM in synchronization with the operation clock CLK. The preamble unit 300 receives the preamble pulse signal for maintaining the preamble state. A second NAND gate ND3 that receives QSEN_PRE, a clock signal QS_CLK that is generated in synchronization with the output of the inverted second NAND gate ND3 and the rising or falling edge of the operation clock CKE. A third MOS transistor (n) that inverts the outputs of the third NAND gate (ND2) and the third NAND gate (ND2) to the gate and transfers a pull-down signal (PULL_DOWN) or a pull-up signal (PULL_UP) to the output unit 600 ( MN4).                     

또한, 풀업신호 생성부(100)는 전원전압(VDD)을 입력단으로 입력받는 제2 인버터(IN13)과, 제1 인버터(I13)의 출력을 입력받는 제3 인버터(I14)와, 라이징클럭(RCLK_DO)에 턴온되어 제3 인버터(I14)의 출력을 풀업신호(PULL_UP)로 전달하는 제1 전송게이트(T3)를 구비한다.In addition, the pull-up signal generator 100 may include a second inverter IN13 that receives the power supply voltage VDD as an input terminal, a third inverter I14 that receives the output of the first inverter I13, and a rising clock A first transfer gate T3 is turned on at the RCLK_DO to transfer the output of the third inverter I14 as a pull-up signal PULL_UP.

또는 풀다운신호 생성부(200)는 접지전압(VSS)을 입력단으로 입력받는 제4 인버터(I18)와, 제4 인버터(I18)의 출력을 입력받는 제5 인버터(I19)와, 폴링클럭(PULL_DOWN)에 턴온되어 제5 인버터(I19)의 출력을 풀다운신호(PULL_DOWN)로 전달하는 제2 전송게이트(T4)를 구비한다.Alternatively, the pull down signal generator 200 may include a fourth inverter I18 receiving the ground voltage VSS as an input terminal, a fifth inverter I19 receiving the output of the fourth inverter I18, and a falling clock PULL_DOWN. A second transfer gate T4 that is turned on to transfer the output of the fifth inverter I19 as a pull-down signal PULL_DOWN.

또한, 제1 래치(400a)는 제1 전송게이트(T3)의 출력을 입력받아 풀업 트랜지스터(MP4)의 게이트로 전달하는 제6 인버터(I16)와, 제6 인버터의 출력과 입력에 입력과 출력이 연결된 제7 인버터(I17)를 구비한다.In addition, the first latch 400a receives the output of the first transfer gate T3 and transfers it to the gate of the pull-up transistor MP4 and the input and output of the sixth inverter I16 and the output and input of the sixth inverter. This connected seventh inverter I17 is provided.

또한, 제2 래치(400b)는 제2 전송게이트(T4)의 출력을 입력받아 풀다운 트랜지스터(MN6)의 게이트로 전달하는 제8 인버터(I22)와, 제8 인버터(I22)의 출력과 입력에 입력과 출력이 연결된 제9 인버터(I23)를 구비한다.In addition, the second latch 400b receives the output of the second transfer gate T4 and transmits the output to the gate of the pull-down transistor MN6 and the output and input of the eighth inverter I22. A ninth inverter I23 connected to the input and the output is provided.

도6는 도5에 도시된 동기식 메모리 장치의 동작을 나타내는 파형도이다. 이하에서는 도4 내지 도6에 도시된 본 실시예에 따른 메모리 장치의 동작을 살펴본다.FIG. 6 is a waveform diagram illustrating an operation of the synchronous memory device shown in FIG. 5. Hereinafter, operations of the memory device according to the present exemplary embodiment illustrated in FIGS. 4 to 6 will be described.

도6에 도시된 동작 파형은 카스레이턴시는 '2'이고, 버스트길이는 '4'인 경우를 나타내는 것이다. The operation waveform shown in Fig. 6 shows the case where the cascade latency is '2' and the burst length is '4'.

리드명령어(READ)가 입력되면, 하이임피던스 유지신호(QSEN)가 하이레벨로 된다. 이로 인해 하이임피던스 유지부(500)의 피모스트랜지스터(MP3)와 앤모스트랜지스터(MN5)가 턴오프된다. 또한, 프리앰블신호(QSEN_PRE)도 데이터스트로브 신호(DQS)의 프리앰블(preamble)상태를 위해 하이레벨로 일정구간 인에이블되어 프리앰블부(300)로 입력된다.When the read command READ is input, the high impedance holding signal QSEN becomes high level. As a result, the PMOS transistor MP3 and the NMOS transistor MN5 of the high impedance holding unit 500 are turned off. In addition, the preamble signal QSEN_PRE is also enabled at a high level for a preamble state of the data strobe signal DQS and is input to the preamble unit 300.

이어서 동작클럭(CKE)의 라이징에지 또는 폴링에지에 동기되어 생성되는 클럭신호(QS_CLK)를 프리앰블신호(QSEN_PRE)를 조합한 펄스신호(QSPRE_CLKB)가 생성되어 프리앰블부(30)의 앤모스트랜지스터(MN1)가 순간적으로 턴온된다. 이로 인해 노드(A,B)가 데이터가 입력되기 전 한클럭동안 로우레벨를 유지하는 프리앰블상태가 된다.Subsequently, a pulse signal QSPRE_CLKB is generated by combining the preamble signal QSEN_PRE with the clock signal QS_CLK generated in synchronization with the rising edge or the falling edge of the operation clock CKE to generate the NMOS transistor MN1 of the preamble unit 30. ) Is turned on momentarily. As a result, the nodes A and B are in a preamble state that maintains a low level for one clock before data is input.

이어서 동작클럭(CLK)의 라이징에지와 폴링에지에 동기되어 데이터가 입력되고, 동작클럭의 라이징에지와 폴링에지를 일정하게 지연고정시킨 라이징클럭(RCLK_DO)과 폴링클럭(FCLK_DO)이 데이터가 입력되는 동안 각각 풀업신호생성부(100)와 풀다운신호생성부(200)로 입력된다. 여기서 라이징클럭(RCLK_DO)과 폴링클럭(FCLK_DO)은 지연고정루프의 출력신호(RCLK_DLL, FCLK_DLL)를 데이터가 입력되는 동안에만 클럭킹되어 데이터스트로브 버퍼로 입력되도록 한 클럭신호이다.Subsequently, data is input in synchronization with the rising edge and the falling edge of the operation clock CLK, and the data is input to the rising clock RCLK_DO and the falling clock FCLK_DO, which are constantly delayed and fixed to the rising edge and the falling edge of the operation clock CLK. While input to the pull-up signal generation unit 100 and the pull-down signal generation unit 200, respectively. Here, the rising clock RCLK_DO and the falling clock FCLK_DO are clock signals that output the output signals RCLK_DLL and FCLK_DLL of the delay locked loop to be input to the data strobe buffer only while data is input.

라이징클럭(RCLK_DO)이 폴업신호생성부(100)로 입력되면 전송게이트(T3)가 턴온되어 노드(B)가 하이레벨이 된다. 이로 인하여 노드(D)는 로우레벨로 되어 출력부(600)의 풀업 모스트랜지스터(MP4)가 턴온되어, 데이터스트로브 신호(DQS)를 하이레벨로 풀업시킨다. 또한 이 때 노드(A)도 하이레벨이 되어 노드(C)는 로우레 벨로 되어 출력부(600)의 풀다운 모스트랜지스터(MN6)는 턴오프된다.When the rising clock RCLK_DO is input to the fall-up signal generation unit 100, the transmission gate T3 is turned on to bring the node B to a high level. As a result, the node D becomes low level and the pull-up MOS transistor MP4 of the output unit 600 is turned on to pull up the data strobe signal DQS to a high level. At this time, the node A is also at a high level, the node C is at a low level, and the pull-down MOS transistor MN6 of the output unit 600 is turned off.

이어서, 폴링클럭(FCLK_DO)이 풀다운신호생성부(20)로 입력되면 전송게이트(T4)가 턴온되어 노드(A)가 로우레벨이 된다. 이로 인하여 노드(C)가 하이레벨이 되어 출력부(600)의 풀다운 모스트랜지스터(MN6)가 턴온되어 데이터스트로브 신호(DQS)를 로우레벨로 풀다운시킨다. 또한 이 때 노드(B)도 로우레벨이 되어 노드(D)는 하이레벨로 되어 출력부(600)의 풀업 모스트랜지스터(MP4)는 턴오프된다.Subsequently, when the falling clock FCLK_DO is input to the pull-down signal generation unit 20, the transfer gate T4 is turned on so that the node A is at a low level. As a result, the node C becomes high level, and the pull-down MOS transistor MN6 of the output unit 600 is turned on to pull down the data strobe signal DQS to a low level. At this time, the node B is also at the low level, the node D is at the high level, and the pull-up MOS transistor MP4 of the output unit 600 is turned off.

따라서 동작클럭(CLK)의 라이징에지와 폴링에지에 동기되어 4번의 데이터(D0 ~ D3)가 출력되는 동안 상기의 동작이 반복되어 데이터스트로브 신호(DQS)가 클럭킹되는 것이다.Therefore, the above operation is repeated while the fourth data D0 to D3 are output in synchronization with the rising edge and the falling edge of the operation clock CLK, thereby clocking the data strobe signal DQS.

메모리 장치의 데이터스트로브 신호(DQS)가 클럭킹되다가 웜부팅이 되면, 전술한 바와 같이 하이임피던스 유지신호는 로우레벨로 되지 않고 하이레벨을 계속유지하게 된다.When the data strobe signal DQS of the memory device is clocked and warm-booted, as described above, the high impedance sustain signal does not go low and keeps the high level.

그러나 이 때 클럭인에이블 신호(CKE)를 반전하여 동작클럭에 동기시킨 신호(CKEB_COM)에 의해 낸드게이트(ND4)의 출력은 하이레벨이 된다. 클럭인에이블 신호(CKE)는 웜부팅시 바로 디스에이블상태로 되는 신호이다.However, at this time, the output of the NAND gate ND4 becomes high by the signal CKEB_COM inverting the clock enable signal CKE and synchronizing with the operation clock. The clock enable signal CKE is a signal that is immediately disabled during warm boot.

따라서 하이임피던스 유지부(500)의 피모스트랜지스터(MP3)와 앤모스트랜지스터(MN5)가 턴온되어 노드(D)는 하이레벨로 되고, 노드(C)는 로우레벨되어 풀업 트랜지스터(MP2)와 풀다운 트랜지스터(MN3)가 턴오프되어 데이터스트로브 신호(DQS)는 하이임피던스를 유지하게 된다(도6의 Z 참조). Accordingly, the PMOS transistor MP3 and the NMOS transistor MN5 of the high impedance holding unit 500 are turned on so that the node D becomes high level, and the node C becomes low level, thereby pulling down the pull-up transistor MP2 and the pull-down transistor. The transistor MN3 is turned off so that the data strobe signal DQS maintains high impedance (see Z in FIG. 6).                     

따라서 데이터스트로브 신호(DQS)가 클럭킹되는 중간에 웜부팅이 발생하였을 대에도 데이터스트로브 신호(DQS)는 하이임피던스를 유지하게 되어, 데이터스트로브 신호가 출력되는 출력단을 통해 동작에 전혀 필요없는 누설전류가 흐르게 되는 전류패스는 생기지 않게 된다.Therefore, even when a warm boot occurs in the middle of clocking of the data strobe signal DQS, the data strobe signal DQS maintains a high impedance, and a leakage current that is not necessary for operation is output through the output stage where the data strobe signal is output. No current path will flow.

도7은 본 발명의 제2 실시예에 따른 동기식 메모리 장치를 나타내는 회로도이고, 도8은 본 발명의 제3 실시예에 따른 동기식 메모리 장치를 나타내는 회로도이다. 도7과 도8은 각각 도5에서 300a와 500a를 다른 로직으로 구성한 것이다.7 is a circuit diagram illustrating a synchronous memory device according to a second embodiment of the present invention, and FIG. 8 is a circuit diagram illustrating a synchronous memory device according to a third embodiment of the present invention. 7 and 8 configure 300a and 500a with different logics in FIG. 5, respectively.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

예를 들면 전술한 실시예에서는 웜부팅시 테이터스트로브 신호를 하이임피던스를 유지하도록 하는 예를 보였으나, 데이터스트로브 신호가 클럭킹되다가 셀프리프레쉬 모드나 파워다운 모드에 진입하게 되는 경우에 전술한 바와 같이 테이터스트로브 신호를 하이임피던스로 유지하는 것이 적용할 수 있다.
For example, in the above-described embodiment, the data strobe signal is maintained at high impedance during warm booting. However, when the data strobe signal is clocked and enters the cell refresh mode or the power-down mode, the data is as described above. Keeping the strobe signal at high impedance is applicable.

본 발명에 의해서 동기식 메모리 장치에서 리드동작중 웜부팅이 발생했을 때에 누설전류패스가 생기지 않아서 동작에 불필요한 전류를 감소시킬 수 있다.According to the present invention, when a warm boot occurs during a read operation in a synchronous memory device, a leakage current path does not occur, thereby reducing a current unnecessary for operation.

또한, 웜부팅뿐 아니라 리드동작중에 셀프리프레쉬 모드나 파워다운 모드로 변환할 때에 클럭인에이블 신호가 디스에이블되는 상태에서 데이터스트로브 신호를 하이임피던스 상태로 유지시킬 수 있어 데이터스트로브 버퍼에 누설전류패스를 생기지 않게 할 수 있다.
In addition, the data strobe signal can be kept in high impedance state when the clock enable signal is disabled during the warm-up and read operation during the cell refresh mode or the power-down mode. A leakage current path is applied to the data strobe buffer. You can prevent it from happening.

Claims (8)

클럭인에이블 신호가 인에이블된 구간에서 동작클럭에 동기되어 데이터를 출력하고, 상기 데이터가 출력될 때 클럭킹되는 데이터스트로브 신호를 출력하는 동기식 메모리 장치에 있어서,A synchronous memory device which outputs data in synchronization with an operation clock in a period where a clock enable signal is enabled, and outputs a data strobe signal clocked when the data is output. 데이터가 출력되는 구간동안 상기 동작클럭의 라이징에지마다 생성되는 펄스신호인 라이징클럭이 입력될 때 마다 풀업신호를 생성하는 풀업신호 생성부;A pull-up signal generator for generating a pull-up signal each time a rising clock, which is a pulse signal generated for each rising edge of the operation clock, is input during a data output period; 데이터가 출력되는 구간동안 상기 동작클럭의 폴링에지마다 생성되는 펄스신호인 폴링클럭이 입력될 때 마다 풀다운신호를 생성하는 풀다운신호 생성부;A pull-down signal generator configured to generate a pull-down signal each time a falling clock, which is a pulse signal generated for each falling edge of the operation clock, is input during a data output period; 상기 풀업신호와 상기 풀다운신호에 응답하여 출력단(Y)을 풀업 또는 풀다운시키는 풀업수단과 풀다운수단을 구비하여, 상기 데이터스트로브 신호를 상기 출력단을 통하여 출력하는 출력부;An output unit having pull-up means and pull-down means for pulling up or pulling down an output stage (Y) in response to the pull-up signal and the pull-down signal, and outputting the data strobe signal through the output stage; 상기 데이터스트로브 신호가 클럭킹되기 전의 일정한 구간동안 프리앰블상태가 되도록 상기 풀다운신호 또는 상기 풀업신호를 생성하여 상기 출력부로 출력하는 프리앰블부; 및A preamble unit for generating the pull-down signal or the pull-up signal and outputting the pull-down signal to a preamble state for a predetermined period before the data strobe signal is clocked; And 상기 데이터스트로브 신호가 클럭킹되지 않는 구간과, 상기 클럭인에이블 신호가 디스에이블인 구간에 상기 출력부의 출력단이 하이 임피던스를 유지하도록 상기 풀업수단과 풀다운수단을 디스에이블시키는 하이임피던스 유지부A high impedance holding unit for disabling the pull-up means and the pull-down means so that the output terminal of the output unit maintains a high impedance in a section in which the data strobe signal is not clocked and in a section in which the clock enable signal is disabled. 를 구비하는 동기식 메모리 장치.A synchronous memory device having a. 제 1 항에 있어서,The method of claim 1, 상기 프리앰블부는 The preamble unit 상기 클럭인에이블 신호가 디스에이블되는 구간에 디스에이블되는 것을 특징으로 하는 동기식 메모리 장치.And the clock enable signal is disabled in a section in which the clock enable signal is disabled. 제 2 항에 있어서,The method of claim 2, 상기 풀업신호와 상기 풀다운신호를 입력받아 각각 래치하는 제1 래치와 제2 래치를 구비하여 상기 풀업신호를 상기 제2 래치로 전달하고, 상기 풀다운 신호를 상기 제1 래치로 전달하는 래치부를 더 구비하는 것을 특징으로 하는 동기식 메모리 장치.And a first latch and a second latch configured to receive the pull-up signal and the pull-down signal, respectively, to latch the pull-up signal and to transmit the pull-up signal to the second latch. A synchronous memory device, characterized in that. 제 3 항에 있어서,The method of claim 3, wherein 상기 출력부는The output unit 상기 풀업신호를 게이트로 입력받아 상기 출력단을 풀업시키는 풀업 트랜지스터; 및A pull-up transistor receiving the pull-up signal through a gate to pull up the output terminal; And 상기 풀다운신호를 게이트로 입력받아 상기 출력단을 풀다운시키는 풀다운 트랜지스터를 구비하는 것을 특징으로 하는 동기식 메모리 장치.And a pull-down transistor configured to receive the pull-down signal through a gate and pull down the output terminal. 제 3 항에 있어서,The method of claim 3, wherein 상기 하이임피던스 유지부는The high impedance holding unit 반전된 상기 클럭인에이블 신호와 상기 데이터스트로브 신호가 클럭킹되지 않는 구간에 인에이블되는 인에이블 신호를 입력받는 제1 낸드게이트;A first NAND gate configured to receive an inverted clock enable signal and an enable signal enabled in a section in which the data strobe signal is not clocked; 상기 제1 낸드게이트의 출력을 반전하는 제1 인버터;A first inverter for inverting the output of the first NAND gate; 상기 제1 낸드게이트의 출력을 게이트로 입력받아 상기 출력단의 풀업 트랜지스터를 턴오프시키는 신호를 상기 풀업 트랜지스터의 게이트로 전달하기 위한 제1 모스트랜지스터; 및A first MOS transistor receiving the output of the first NAND gate as a gate and transferring a signal for turning off the pull-up transistor of the output terminal to the gate of the pull-up transistor; And 상기 제1 낸드게이트의 출력을 게이트로 입력받아 상기 출력단의 풀다운 트랜지스터를 턴오프시키는 신호를 상기 풀다운 트랜지스터의 게이트로 전달하기 위한 제2 모스트랜지스터를 구비하는 것을 특징으로 하는 동기식 메모리 장치.And a second MOS transistor configured to receive the output of the first NAND gate as a gate and to transmit a signal for turning off the pull-down transistor of the output terminal to the gate of the pull-down transistor. 제 5 항에 있어서,The method of claim 5, wherein 상기 프리앰블부는The preamble unit 상기 클럭인에이블신호 와 상기 프리앰블상태를 위한 프리앰블 펄스신호를 입력받는 제2 낸드게이트;A second NAND gate configured to receive the clock enable signal and a preamble pulse signal for the preamble state; 반전된 상기 제2 낸드게이트의 출력과 상기 동작클럭의 라이징에지 또는 폴링에지에 생성되는 클럭신호를 입력받는 제3 낸드게이트; 및A third NAND gate that receives an inverted output of the second NAND gate and a clock signal generated at a rising edge or a falling edge of the operation clock; And 상기 제3 낸드게이트의 출력을 반전하여 게이트로 입력받아 상기 풀다운신호 또는 상기 풀업신호를 상기 출력부로 전달하는 제3 모스트랜지스터를 구비하는 것을 특징으로 하는 동기식 메모리 장치.And a third MOS transistor which inverts the output of the third NAND gate and inputs the gate to transfer the pull-down signal or the pull-up signal to the output unit. 제 6 항에 있어서,The method of claim 6, 상기 풀업신호 생성부는The pull-up signal generator 전원전압을 입력단으로 입력받는 제2 인버터;A second inverter receiving a power supply voltage at an input terminal; 상기 제2 인버터의 출력을 입력받는 제3 인버터; 및A third inverter receiving the output of the second inverter; And 상기 라이징클럭에 턴온되어 상기 제3 인버터의 출력을 상기 풀업신호로 전달하는 제1 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.And a first transfer gate turned on the rising clock to transfer an output of the third inverter as the pull-up signal. 제 7 항에 있어서,The method of claim 7, wherein 상기 풀다운신호 생성부는The pull down signal generator 접지전압을 입력단으로 입력받는 제4 인버터;A fourth inverter configured to receive a ground voltage as an input terminal; 상기 제4 인버터의 출력을 입력받는 제5 인버터; 및A fifth inverter configured to receive an output of the fourth inverter; And 상기 폴링클럭에 턴온되어 상기 제5 인버터의 출력을 상기 풀다운신호로 전달하는 제2 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.And a second transfer gate turned on the falling clock to transfer the output of the fifth inverter as the pull-down signal.
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