KR100894345B1 - Plasma etching method and computer-readable storage medium - Google Patents

Plasma etching method and computer-readable storage medium Download PDF

Info

Publication number
KR100894345B1
KR100894345B1 KR1020070019397A KR20070019397A KR100894345B1 KR 100894345 B1 KR100894345 B1 KR 100894345B1 KR 1020070019397 A KR1020070019397 A KR 1020070019397A KR 20070019397 A KR20070019397 A KR 20070019397A KR 100894345 B1 KR100894345 B1 KR 100894345B1
Authority
KR
South Korea
Prior art keywords
etching
electrode
plasma
film
high frequency
Prior art date
Application number
KR1020070019397A
Other languages
Korean (ko)
Other versions
KR20070089618A (en
Inventor
신 히로츠
와카코 나이토
요시노리 스즈키
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20070089618A publication Critical patent/KR20070089618A/en
Application granted granted Critical
Publication of KR100894345B1 publication Critical patent/KR100894345B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

반사 방지막을 에칭할 때에, 플라즈마를 광범위하게 제어할 수 있고, 그것에 의해 에칭 특성의 분포를 제어하는 것에 의해, 그 후의 에칭 대상막의 에칭에 있어서 CD 분포를 제어할 수 있는 플라즈마 에칭 방법을 제공하는 것. Providing a plasma etching method capable of controlling the plasma extensively when etching the antireflection film, thereby controlling the distribution of the etching characteristics, thereby controlling the CD distribution in the etching of the subsequent etching target film. .

피처리체(W)에 형성된 반사 방지막을 플라즈마 에칭하는 플라즈마 에칭 방법은, 제 1 전극(34) 및 제 2 전극(16)이 상하로 대향하여 마련된 처리 용기(10)내에 기판 상에 에칭 대상막, 반사 방지막 및 패턴화된 포토레지스트막이 순차적으로 형성된 피처리체를 배치하는 공정과, 처리용기(10)내에 처리 가스를 도입하는 공정과, 제 1 전극(34) 및 제 2 전극(16) 중 어느 것인가에 고주파 전력을 인가하여 플라즈마를 생성하는 공정과, 어느 하나의 전극에 직류 전압을 인가하는 공정을 가진다. The plasma etching method for plasma etching the antireflection film formed on the object to be processed includes a film to be etched on a substrate in a processing container 10 provided with the first electrode 34 and the second electrode 16 facing up and down; Any of the steps of arranging the object to be processed in which the antireflection film and the patterned photoresist film are sequentially formed, the step of introducing a processing gas into the processing container 10, and any of the first electrode 34 and the second electrode 16. And a step of applying a high frequency power to the plasma to generate a plasma, and a step of applying a DC voltage to any one of the electrodes.

Description

플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체 {PLASMA ETCHING METHOD AND COMPUTER-READABLE STORAGE MEDIUM}Plasma Etching Method and Computer-Readable Storage Media {PLASMA ETCHING METHOD AND COMPUTER-READABLE STORAGE MEDIUM}

도 1은 본 발명의 실시에 이용되는 플라즈마 에칭 장치의 일례를 나타내는 개략 단면도,1 is a schematic cross-sectional view showing an example of a plasma etching apparatus used in the practice of the present invention;

도 2는 도 1의 플라즈마 에칭 장치에 있어서 제 1 고주파 전원에 접속된 정합기의 구조를 도시한 도면, FIG. 2 is a view showing the structure of a matcher connected to a first high frequency power supply in the plasma etching apparatus of FIG. 1;

도 3은 본 발명의 제 1 실시형태의 실시에 이용되는 반도체 웨이퍼(W)의 구조를 나타내는 단면도, 3 is a cross-sectional view showing the structure of a semiconductor wafer W used in the practice of the first embodiment of the present invention;

도 4는 도 1의 플라즈마 처리 장치에 있어서, 상부 전극에 직류 전압을 인가했을 때의 Vdc 및 플라즈마 시스 두께의 변화를 도시한 도면, 4 is a diagram showing a change in the thickness of V dc and plasma sheath when a direct current voltage is applied to the upper electrode in the plasma processing apparatus of FIG. 1;

도 5는 도 1의 플라즈마 처리 장치에 있어서, 상부 전극에 직류 전압을 인가한 경우와 인가하지 않는 경우로 플라즈마 상태를 비교하여 도시한 도면,FIG. 5 is a diagram illustrating a plasma state in the plasma processing apparatus of FIG. 1, in which a DC voltage is applied to an upper electrode and not,

도 6은 인가하는 직류 전압을 변화시킨 경우의 반사 방지막의 에칭레이트의 면내 분포를 도시한 도면, Fig. 6 is a diagram showing an in-plane distribution of the etching rate of the antireflection film when the DC voltage to be applied is changed;

도 7은 인가하는 직류 전압을 변화시킨 경우의 포토레지스트막의 에칭 레이 트의 면내 분포를 도시한 도면, 7 is a diagram showing an in-plane distribution of an etching rate of a photoresist film when the DC voltage to be applied is changed;

도 8은 도 6 및 도 7의 경우의 레지스트에 대한 반사 방지막의 선택비의 면내 분포를 도시한 도면, FIG. 8 is a diagram showing an in-plane distribution of the selectivity of the antireflection film to the resist in the cases of FIGS. 6 and 7;

도 9은 본 발명의 제 1 실시형태의 효과의 확인에 이용한 반도체 웨이퍼의 구조를 도시한 도면, 9 is a diagram showing the structure of a semiconductor wafer used for confirming the effect of the first embodiment of the present invention;

도 10은 본 발명의 제 2 실시형태의 효과의 확인에 이용한 반도체 웨이퍼의 구조를 도시한 도면, 10 is a diagram showing the structure of a semiconductor wafer used for confirming the effect of the second embodiment of the present invention;

도 11은 본 발명의 실시에 적용이 가능한 다른 타입의 플라즈마 에칭 장치가 예를 나타내는 개략도, 11 is a schematic diagram showing an example of another type of plasma etching apparatus applicable to the practice of the present invention;

도 12는 본 발명의 실시에 적용이 가능한 또한 다른 타입의 플라즈마 에칭 장치의 예를 나타내는 단면도, 12 is a cross-sectional view showing an example of another type of plasma etching apparatus applicable to the practice of the present invention;

도 13은 본 발명의 실시에 적용이 가능한 또한 또 다른 타입의 플라즈마 에칭 장치가 예를 나타내는 개략도, 및13 is a schematic diagram showing another example of a plasma etching apparatus applicable to the practice of the present invention; and

도 14는 본 발명의 실시에 적용이 가능한 또한 별도의 타입의 플라즈마 에칭 장치가 예를 나타내는 단면도이다.14 is a cross-sectional view showing another example of another type of plasma etching apparatus applicable to the practice of the present invention.

본 발명은, 반도체 기판 등의 피처리 기판에 마련된 반사 방지막을 플라즈마 에칭하는 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma etching method and a computer readable storage medium for plasma etching an antireflection film provided on a target substrate such as a semiconductor substrate.

반도체디바이스의 제조 프로세스에 있어서는, 피처리 기판인 반도체 웨이퍼에 대하여, 포토리소그래피 공정에 의해 포토레지스트 패턴을 형성하여, 이것을 마스크로서 에칭을 실행하고 있다. 그러나, 초미세패턴을 형성할 때에는, 포토레지스트막의 하층의 피에칭막의 광학적 성질 및 포토레지스트막의 두께의 변동에 따른 정재파, 반사 노칭과 피에칭막으로부터의 회절광 및 반사광에 의한 포토레지스트 패턴의 CD(critical dimension)의 변동이 불가피하게 발생한다. 따라서, 피에칭막에서의 반사를 방지하기 위해서, 피에칭막과 포토레지스트막과의 사이에 노광원에 사용하는 빛의 파장대에서 빛 흡수가 양호한 물질로 이루어지는 반사 방지막을 개재 시키고 있다. In the process of manufacturing a semiconductor device, a photoresist pattern is formed on a semiconductor wafer, which is a substrate, by a photolithography step, and etching is performed as a mask. However, when forming the ultrafine pattern, CD of the photoresist pattern due to the standing wave, the reflection notching and the diffracted light from the etched film and the reflected light due to the optical properties of the etching target film under the photoresist film and the variation of the thickness of the photoresist film are reflected. (critical dimension) fluctuations inevitably occur. Therefore, in order to prevent reflection in an etching target film, the anti-reflection film which consists of a material with good light absorption in the wavelength range of the light used for an exposure source between the etching target film and a photoresist film is interposed.

이러한 반사 방지막은, 무기계 반사 방지막과 유기계 반사 방지막으로 크게 나눠지지만, 최근에는 유기 반사 방지막이 주류이다. 그리고, 반사 방지막을 에칭할 때에는, 포토레지스트막을 마스크로 한 플라즈마 에칭이 이용된다(예컨대 특허문헌1 참조). Although such antireflection film is largely divided into an inorganic antireflection film and an organic antireflection film, an organic antireflection film is mainstream in recent years. And when etching an anti-reflective film, the plasma etching which used the photoresist film as a mask is used (for example, refer patent document 1).

그런데, 최근, 포토리소그래피 기술에 있어서는, 미세가공의 요구에 대응하여, 에칭 마스크로서 약 0.13μm 이하의 패턴 개구를 형성할 수 있는 ArF 포토레지스트가 이용되고 있지만, ArF 포토레지스트는 내(耐) 플라즈마성이 낮아, CD의 확대 등의 문제가 발생하기 때문에, 원하는 CD를 확보하기 위해서는 피에칭막에 직접 접촉하고 있는 반사 방지막의 에칭성이 중요해진다. By the way, in the photolithography technique, ArF photoresist capable of forming a pattern opening of about 0.13 μm or less is used as an etching mask in response to the demand of micromachining, but ArF photoresist is a plasma resistant Since the property is low and problems such as enlargement of the CD occur, the etching property of the antireflection film in direct contact with the etching target film becomes important in order to secure a desired CD.

그러나, 반사 방지막은 본질적으로 에칭 균일성을 얻는 것이 어렵고, 또한, 반사 방지막으로서 여러가지 재료가 알려져 있어, 이들 재료마다 에칭 특성이 다름에도 불구하고, 에칭 특성을 광범위하게 제어할 수 있는 파라미터가 알려져 있지 않다. 이 때문에, 에칭의 면내 분포를 적절히 제어할 수 없어, 그 후의 에칭 대상막의 에칭에 있어서 CD 분포 등에 불균형이 발생하기 쉽고, 이것을 해소하는 것이 곤란하다. However, the antireflection film is inherently difficult to obtain the etching uniformity, and various materials are known as the antireflection film, and although the etching characteristics are different for each of these materials, a parameter for controlling the etching characteristics widely is not known. not. For this reason, in-plane distribution of an etching cannot be controlled suitably, an imbalance arises easily in CD distribution etc. in the etching of a subsequent etching target film, and it is difficult to eliminate this.

한편, 상기 한 바와 같은 포토리소그래피 기술로서는, 노광에 사용하는 빛의 파장 등의 관계로부터, 그 해상도에 일정한 한계가 있어, 일반적으로 그 해상도의 한계 이하의 치수의 개구부 등을 레지스트막에 형성하는 것은 곤란하다. 그러나, 최근, 반도체 장치의 미세화가 점점 진행하여, ArF 레지스트의 한계치수보다도 작은 CD가 요구고 있어, 반사 방지막 에 있어서 CD를 쉬링크 시키는 수법이 제안되어 있다(예컨대 특허문헌2). 이 기술은, 반사 방지막의 에칭시에 에칭 측벽에 퇴적물을 생기게 하여 처음의 CD보다도 작은 CD를 실현하는 것이다. 그와 같은 수법으로서는, 에칭시에 평행평판형의 에칭 장치를 이용하여, 상부 전극에 인가하는 고주파 전력의 파워를 상승시키는 것이나, 에칭 가스로서 퇴적물이 발생하기 쉬운 C4F8 가스 등을 이용하는 것이 있다. On the other hand, as the photolithography technique described above, there is a certain limitation on the resolution due to the relationship of the wavelength of light used for exposure and the like, and in general, forming an opening or the like having a dimension below the resolution limit is formed in the resist film. It is difficult. However, in recent years, miniaturization of semiconductor devices has progressed, and CD smaller than the limit value of ArF resist is requested | required, and the method of shrinking CD in an antireflection film is proposed (for example, patent document 2). In this technique, deposits are formed on the etching sidewalls during the etching of the antireflection film to realize a CD smaller than the first CD. As such a method, it is possible to increase the power of the high frequency electric power applied to the upper electrode by using a parallel plate-type etching apparatus at the time of etching, or to use C 4 F 8 gas or the like which deposits tend to generate as etching gas. have.

그러나, 전자의 수법으로는 에칭의 균일성이 나쁘고, 후자의 수법으로는 소기의 에칭레이트를 확보하는 것이 곤란하여, 스루풋이 저하해 버린다.However, the uniformity of etching is bad by the former method, and it is difficult to ensure a desired etching rate by the latter method, and the throughput falls.

(특허문헌1) 일본 특허 공개 2005-26348호 공보(Patent Document 1) Japanese Unexamined Patent Publication No. 2005-26348

(특허문헌2) 국제 공개 제 03/007357호 팜플렛(Patent Document 2) International Publication No. 03/007357 Pamphlet

본 발명은 이러한 사정에 비추어 이루어진 것으로서, 반사 방지막을 에칭할 때에, 플라즈마를 광범위하게 제어할 수 있어, 그것에 의하여 에칭 특성의 분포를 제어하는 것에 의해, 그 후의 에칭 대상막의 에칭에 있어서 CD 분포를 제어할 수 있는 플라즈마 에칭 방법을 제공하는 것을 목적으로 한다. The present invention has been made in view of the above circumstances, and when etching the antireflection film, the plasma can be controlled extensively, thereby controlling the distribution of etching characteristics, thereby controlling the CD distribution in the subsequent etching of the etching target film. An object of the present invention is to provide a plasma etching method.

또한, 반사 방지막의 에칭시에, 에칭균일성을 손상하는 일없이, 또한 에칭 레이트를 저하시키는 일없이 원하는 CD 축소를 실현할 수 있는 플라즈마 에칭 방법을 제공하는 것을 목적으로 한다. In addition, an object of the present invention is to provide a plasma etching method capable of realizing a desired CD reduction without impairing the etching uniformity and reducing the etching rate during the etching of the antireflection film.

또한, 이러한 플라즈마 에칭 방법을 실행시키는 프로그램을 기억한 컴퓨터 판독 가능한 기억 매체를 제공하는 것을 목적으로 한다. It is also an object of the present invention to provide a computer readable storage medium storing a program for executing such a plasma etching method.

상기 과제를 해결하기 위해서, 본 발명의 제 1 관점에서는, 피처리체에 형성된 반사 방지막을 플라즈마 에칭하는 플라즈마 에칭 방법으로서, 제 1 전극 및 제 2 전극이 상하로 대향하여 마련된 처리 용기내에 기판 상에 에칭 대상막, 반사 방지막 및 패턴화된 포토레지스트막이 순차적으로 형성된 피처리체를 배치하는 공정과, 처리 용기내에 처리 가스를 도입하는 공정과, 상기 제 1 전극 및 제 2 전극 중 어느 것인가에 고주파 전력을 인가하여 플라즈마를 생성하는 공정과, MEANS TO SOLVE THE PROBLEM In order to solve the said subject, from the 1st viewpoint of this invention, as a plasma etching method which plasma-etches the anti-reflective film formed in the to-be-processed object, it etches on a board | substrate in the process container provided with the 1st electrode and the 2nd electrode facing up and down. Applying a high-frequency power to any one of the first electrode and the second electrode, a process of arranging a target object in which a target film, an antireflection film, and a patterned photoresist film are sequentially formed; Generating a plasma by

상기 어느 하나의 전극에 직류 전압을 인가하는 공정을 가지는 것을 특징으로 하는 플라즈마 에칭 방법을 제공한다. It provides a plasma etching method comprising the step of applying a DC voltage to any one of the electrodes.

상기 제 1 관점에 있어서, 상기 직류 전압은, -200∼-1500V의 범위여도 좋다. In the first aspect, the DC voltage may be in the range of -200 to 1500V.

본 발명의 제 2 관점에서는, 피처리체에 형성된 반사 방지막을 플라즈마 에칭하는 플라즈마 에칭 방법으로서, 제 1 전극 및 제 2 전극이 상하로 대향하여 마련된 처리 용기내에, 기판 상에 에칭 대상막, 반사 방지막 및 패턴화된 포토레지스트막이 순차적으로 형성된 피처리체를 배치하는 공정과, 처리 용기내에 처리 가스를 도입하는 공정과, 상기 제 1 전극 및 제 2 전극 중 어느 것인가에 고주파 전력을 인가하여 플라즈마를 생성하는 공정과, 상기 플라즈마를 생성하고 있을 때에, 상기 어느 하나의 전극에, 그 후의 베이스의 에칭 대상막의 에칭시에 원하는 CD 분포를 얻을 수 있도록 소정의 직류 전압을 인가하는 공정을 가지는 것을 특징으로 하는 플라즈마 에칭 방법을 제공한다. In a second aspect of the present invention, there is provided a plasma etching method for plasma etching an antireflection film formed on an object to be processed, the etching target film, the antireflection film, and the like on a substrate in a processing container provided with a first electrode and a second electrode facing up and down. A process of arranging a to-be-processed object in which the patterned photoresist film was formed sequentially, A process gas is introduce | transduced into a process container, A process of generating a plasma by applying a high frequency electric power to any of the said 1st electrode and a 2nd electrode. And a step of applying a predetermined DC voltage to any one of the electrodes when the plasma is generated, so that a desired CD distribution can be obtained at the time of subsequent etching of the base film to be etched. Provide a method.

상기 제 2 관점에 있어서, 상기 직류 전압은, -200∼-1500V의 범위여도 좋다. 또한, 테스트용의 피처리체에 대하여, 미리 베이스의 에칭 대상막의 에칭시에 원하는 CD 분포를 얻을 수 있는 직류 전압값을 구해 두어, 그 때의 직류 전압값을 상기 어느 하나의 전극에 인가하여 상기 소정의 직류 전압을 인가하는 공정을 실시하도록 해도 좋다. In the second aspect, the DC voltage may be in the range of -200 to 1500V. In addition, a DC voltage value capable of obtaining a desired CD distribution at the time of etching the base etching target film is obtained for the test target object beforehand, and the DC voltage value at that time is applied to any one of the electrodes, thereby providing the predetermined value. A step of applying a DC voltage of may be performed.

본 발명의 제 3 관점에서는, 피처리체에 형성된 반사 방지막을 플라즈마 에칭하는 플라즈마 에칭 방법으로서, 제 1 전극 및 제 2 전극이 상하로 대향하여 마련된 처리 용기내에 기판 상에 에칭 대상막, 반사 방지막 및 패턴화된 포토레지스트막이 순차적으로 형성된 피처리체를 배치하는 공정과, 처리 용기내에 처리 가스 를 도입하는 공정과, 상기 제 1 전극 및 제 2 전극중 어느 것인가에 고주파 전력을 인가하여 플라즈마를 생성하고, 상기 포토레지스트막을 마스크로서 상기 반사 방지막을 에칭하는 공정과, 상기 에칭시에, 상기 반사 방지막의 에칭 패턴 치수가 상기 포토레지스트막의 패턴 치수보다도 소정량 작아지도록 어느 하나의 전극에 소정값의 직류 전압을 인가하는 공정을 가지는 것을 특징으로 하는 플라즈마 에칭 방법을 제공한다. In a third aspect of the present invention, a plasma etching method for plasma etching an antireflection film formed on an object to be processed includes an etching target film, an antireflection film, and a pattern on a substrate in a processing container provided with a first electrode and a second electrode facing up and down. A process of arranging an object to be processed in which a oxidized photoresist film is sequentially formed, a process of introducing a processing gas into a processing container, and applying a high frequency power to any one of the first electrode and the second electrode to generate a plasma, Etching the anti-reflection film using a photoresist film as a mask; and applying a direct current voltage having a predetermined value to any one of the electrodes so that the etching pattern dimension of the anti-reflection film becomes a predetermined amount smaller than the pattern dimension of the photoresist film during the etching. It provides a plasma etching method having a step of.

본 발명의 제 4 관점에서는, 제 1 전극 및 제 2 전극이 대향하여 마련된 처리 용기내에 기판 상에 에칭 대상막, 반사 방지막 및 패턴화된 포토레지스트막이 순차적으로 형성된 피처리체를 배치하는 공정과, 처리 용기내에 처리 가스를 도입하는 공정과, 상기 제 1 전극 및 제 2 전극 중 어느 것인가에 고주파 전력을 인가하고 플라즈마를 생성하여 에칭하는 공정과, 상기 에칭시에, 상기 반사 방지막의 에칭 패턴 치수가 상기 포토레지스트막의 패턴 치수보다도 소정량 작아지도록 어느 하나의 전극에 소정의 직류 전압을 인가하는 공정과, 상기 레지스트막의 패턴 치수보다도 작은 에칭 패턴이 형성된 반사 방지막을 에칭 마스크로서, 상기 포토레지스트의 패턴 치수보다도 작은 패턴 치수로 상기 에칭 대상막을 에칭하는 공정을 가지는 것을 특징으로 하는 플라즈마 에칭 방법을 제공한다. In a fourth aspect of the present invention, a process of arranging a workpiece to be sequentially formed with an etching target film, an antireflection film, and a patterned photoresist film on a substrate in a processing container provided with a first electrode and a second electrode facing each other; A process of introducing a processing gas into the container, a process of applying high frequency power to any one of the first electrode and the second electrode, generating and etching a plasma, and the etching pattern dimension of the anti-reflection film at the time of etching A step of applying a predetermined direct current voltage to any of the electrodes so as to be smaller than the pattern dimension of the photoresist film, and the antireflection film having an etching pattern smaller than the pattern dimension of the resist film is used as an etching mask than the pattern dimension of the photoresist. Characterized by having a step of etching the etching target film with a small pattern dimension. It provides Raj town etching method.

상기 제 3 또는 제 4 관점에 있어서, 상기 직류 전압은, -200∼-1500V의 범위여도 좋다. 또한, 테스트용의 피처리체에 대하여, 미리 상기 반사 방지막의 패턴 치수가 원하는 치수가 되는 직류 전압값을 구해 두어, 그 때의 직류 전압값을 상기 어느 하나의 전극에 인가하도록 해도 좋다. In the third or fourth aspect, the DC voltage may be in the range of -200 to 1500V. In addition, the DC voltage value at which the pattern dimension of the said anti-reflection film becomes a desired dimension may be calculated | required previously to the to-be-processed object for test, and the DC voltage value at that time may be applied to any one said electrode.

상기 제 1 내지 제 4 중 어느 한 항에 관점에 있어서, 상기 제 1 전극은 상부 전극이며, 상기 제 2 전극은 피처리체를 탑재하는 하부 전극이며, 상기 플라즈마를 생성하기 위한 고주파 전력 및 상기 직류 전압은 상기 제 1 전극에 인가되도록 해도 좋다. 이 경우에, 상기 제 2 전극에는 이온인입 용의 고주파 전력을 인가하도록 해도 좋다. The said 1st electrode is an upper electrode, the said 2nd electrode is a lower electrode which mounts a to-be-processed object, The high frequency electric power and said direct current voltage for generating the said plasma in any one of said 1st-4th viewpoint. May be applied to the first electrode. In this case, high frequency power for ion attraction may be applied to the second electrode.

본 발명의 제 5 관점에서는, 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서, 상기 제어 프로그램은, 실행시에, 상기 제 1 내지 제 4 관점 중 어느 하나의 플라즈마 에칭 방법이 실행되도록, 컴퓨터에 플라즈마 처리 장치를 제어시키는 것을 특징으로 하는 컴퓨터 판독 가능한 기억 매체를 제공한다. In a fifth aspect of the present invention, a computer storage medium having stored thereon a control program that operates on a computer, wherein the control program is configured such that the plasma etching method of any of the first to fourth aspects is executed when executed. A computer readable storage medium is provided which controls a plasma processing apparatus.

이하, 첨부 도면을 참조하여 본 발명의 실시의 형태에 대하여 구체적으로 설명한다. EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described concretely with reference to an accompanying drawing.

도 1은, 본 발명의 실시에 이용되는 플라즈마 에칭 장치의 일례를 나타내는 개략단면도이다. 1 is a schematic cross-sectional view showing an example of a plasma etching apparatus used in the practice of the present invention.

이 플라즈마 에칭 장치는, 용량 결합형 평행평판 플라즈마 에칭 장치로서 구성되어 있고, 예컨대 표면이 양극산화 처리된 알루미늄으로 이루어지는 대략 원통형상의 챔버(처리 용기)(10)를 가지고 있다. 이 챔버(10)는 보안 접지되어 있다. This plasma etching apparatus is comprised as a capacitively coupled parallel plate plasma etching apparatus, and has the substantially cylindrical chamber (process container) 10 which the surface is made of anodized aluminum, for example. This chamber 10 is secured grounded.

챔버(10)의 바닥부에는, 세라믹 등으로 이루어지는 절연판(12)을 거쳐서 원 주형상의 서셉터 지지대(14)가 배치되어, 이 서셉터 지지대(14) 상에 예컨대 알루미늄으로 이루어지는 서셉터(16)가 마련되어 있다. 서셉터(16)는 하부 전극을 구성하여, 그 위에 피처리 기판인 반도체 웨이퍼(W)가 탑재된다. At the bottom of the chamber 10, a cylindrical susceptor support 14 is arranged via an insulating plate 12 made of ceramic or the like, and the susceptor 16 made of aluminum, for example, is placed on the susceptor support 14. ) Is provided. The susceptor 16 constitutes a lower electrode, on which a semiconductor wafer W serving as a substrate to be processed is mounted.

서셉터(16)의 상면에는, 반도체 웨이퍼(W)를 정전력으로 흡착 유지하는 정전척(18)이 마련되어 있다. 이 정전척(18)은, 도전막으로 이루어지는 전극(20)을 한 쌍의 절연층 또는 절연시트로 사이에 둔 구조를 가지는 것으로, 전극(20)에는 직류 전원(22)이 전기적으로 접속되어 있다. 그리고, 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱힘 등의 정전력에 의해 반도체 웨이퍼(W)가 정전척(18)에 흡착 유지된다. The upper surface of the susceptor 16 is provided with an electrostatic chuck 18 that sucks and holds the semiconductor wafer W at a constant power. The electrostatic chuck 18 has a structure in which an electrode 20 made of a conductive film is sandwiched between a pair of insulating layers or insulating sheets, and a DC power supply 22 is electrically connected to the electrode 20. . The semiconductor wafer W is attracted to and held by the electrostatic chuck 18 by constant power such as a coulomb force generated by the DC voltage from the DC power supply 22.

정전척(18)(반도체 웨이퍼(W))의 주위에서 서셉터(16)의 상면에는, 에칭의 균일성을 향상시키기 위한, 예컨대 실리콘으로 이루어지는 도전성의 포커스링(보정링)(24)이 배치되어 있다. 서셉터(16) 및 서셉터 지지대(14)의 측면에는, 예컨대 석영으로 이루어지는 원통형상의 내벽부재(26)가 마련되어 있다. On the upper surface of the susceptor 16 around the electrostatic chuck 18 (semiconductor wafer W), a conductive focus ring (correction ring) 24 made of, for example, silicon is disposed to improve the uniformity of etching. It is. The cylindrical inner wall member 26 which consists of quartz is provided in the side surface of the susceptor 16 and the susceptor support 14, for example.

서셉터 지지대(14)의 내부에는, 예컨대 원주 상에 냉매실(28)이 마련되어 있다. 이 냉매실에는, 외부에 마련된 도시하지 않는 칠러 유닛으로부터 배관(30a, 30b)을 거쳐서 소정 온도의 냉매, 예컨대 냉각수가 순환 공급되어, 냉매의 온도에 의해서 서셉터 상의 반도체 웨이퍼(W)의 처리 온도를 제어할 수 있다. Inside the susceptor support 14, the coolant chamber 28 is provided on the circumference, for example. In this refrigerant chamber, a coolant, for example, coolant, having a predetermined temperature is circulated and supplied from a chiller unit (not shown) provided outside to the processing temperature of the semiconductor wafer W on the susceptor according to the temperature of the coolant. Can be controlled.

또한, 도시하지 않는 열전도 가스 공급 기구부터의 열전도 가스, 예컨대 He 가스가 가스 공급라인(32)을 거쳐서 정전척(18)의 상면과 반도체 웨이퍼(W)의 이면과의 사이에 공급된다. In addition, a heat conduction gas, for example, He gas, from a heat conduction gas supply mechanism (not shown) is supplied between the upper surface of the electrostatic chuck 18 and the rear surface of the semiconductor wafer W via the gas supply line 32.

하부 전극인 서셉터(16)의 상방에는, 서셉터(16)와 대향하도록 평행하게 상부 전극(34)이 마련되어 있다. 그리고, 상부 및 하부 전극(34, 16)사이의 공간이 플라즈마 생성 공간이 된다. 상부 전극(34)은, 하부 전극인 서셉터(16) 상의 반도체 웨이퍼(W)와 대향하여 플라즈마 생성공간과 접하는 면, 즉 대향면을 형성한다. Above the susceptor 16 which is a lower electrode, the upper electrode 34 is provided in parallel so as to oppose the susceptor 16. The space between the upper and lower electrodes 34 and 16 becomes a plasma generation space. The upper electrode 34 faces the semiconductor wafer W on the susceptor 16, which is the lower electrode, to form a surface in contact with the plasma generation space, that is, an opposite surface.

이 상부 전극(34)은, 절연성 차폐부재(42)를 거쳐서, 챔버(10)의 상부에 지지되어 있고, 서셉터(16)와의 대향면을 구성하고 또한 다수의 토출 구멍(37)을 가지는 전극판(36)과, 이 전극판(36)을 장착 및 분리가 자유롭도록 지지하여, 도전성 재료, 예컨대 표면이 양극산화 처리된 알루미늄으로 이루어지는 수냉 구조의 전극지지체(38)에 의해서 구성되어 있다. 전극판(36)은, 줄열이 적은 저 저항의 도전체 또는 반도체가 바람직하고, 또한, 후술하는 바와 같이 레지스트를 강화하는 관점에서는 실리콘 함유물질이 바람직하다. 이러한 관점에서, 전극판(36)은 실리콘이나 SiC에 의해 구성되는 것이 바람직하다. 전극지지체(38)의 내부에는, 가스 확산실(40)이 마련되고, 이 가스 확산실(40)로부터는 가스토출 구멍(37)에 연통하는 다수의 가스 통류 구멍(41)이 아래쪽으로 연장하고 있다. The upper electrode 34 is supported on the upper portion of the chamber 10 via the insulating shielding member 42, forms an opposing surface with the susceptor 16, and has a plurality of discharge holes 37. The plate 36 and the electrode plate 36 are supported so as to be freely mounted and separated, and are constituted by an electrode support 38 having a water-cooled structure made of a conductive material, for example, aluminum whose surface is anodized. The electrode plate 36 is preferably a low resistance conductor or a semiconductor having low Joule heat, and a silicon-containing material is preferable from the viewpoint of strengthening the resist as described later. In view of this, the electrode plate 36 is preferably made of silicon or SiC. The gas diffusion chamber 40 is provided inside the electrode support 38, and from the gas diffusion chamber 40, a plurality of gas through holes 41 communicating with the gas discharge holes 37 extend downward. have.

전극지지체(38)에는 가스 확산실(40)로 처리 가스를 이끄는 가스 도입구(62)가 형성되어 있고, 이 가스 도입구(62)에는 가스 공급관(64)이 접속되고, 가스 공급관(64)에는 처리 가스 공급원(66)이 접속되어 있다. 가스 공급관(64)에는, 상류측으로부터 순서대로 매스플로우 컨트롤러(MFC)(68) 및 개폐 밸브(70)가 마련되어 있다(MFC의 대신에 FCS (Flow Control System)라도 좋다). 그리고, 처리 가스 공 급원(66)으로부터, 에칭을 위한 처리 가스로서, 예컨대 CF4 가스와 같은 플루오르카본 CxFy 가스가 가스 공급관(64)을 통해 가스 확산실(40)에 도달하여, 가스 통류 구멍(41) 및 가스 토출 구멍(37)을 거쳐서 샤워 형상으로 플라즈마 생성 공간에 토출된다. 즉, 상부 전극(34)은 처리 가스를 공급하기 위한 샤워헤드로서 기능한다. A gas inlet 62 is formed in the electrode support 38 to lead the processing gas to the gas diffusion chamber 40. A gas supply pipe 64 is connected to the gas inlet 62, and the gas supply pipe 64 is provided. The process gas supply source 66 is connected to this. The gas supply pipe 64 is provided with a mass flow controller (MFC) 68 and an opening / closing valve 70 in order from the upstream side (the FCS (Flow Control System) may be used instead of the MFC). Then, from the processing gas supply source 66, as a processing gas for etching, a fluorocarbon CxFy gas such as, for example, CF 4 gas, reaches the gas diffusion chamber 40 through the gas supply pipe 64, so that the gas through hole ( 41) and the gas discharge hole 37 are discharged to the plasma generation space in the shower shape. In other words, the upper electrode 34 functions as a showerhead for supplying processing gas.

상부 전극(34)에는, 정합기(46) 및 급전 막대(44)를 거쳐서, 제 1 고주파 전원(48)이 전기적으로 접속되어 있다. 제 1 고주파 전원(48)은, 10 MHz 이상의 주파수, 예컨대 60 MHz의 고주파 전력을 출력한다. 정합기(46)는, 제 1 고주파 전원(48)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시키는 것으로, 챔버(10)내에 플라즈마가 생성되어 있을 때에 제 1 고주파 전원(48)의 출력 임피던스와 부하 임피던스가 외견상 일치하도록 기능한다. 정합기(46)의 출력 단자는 급전 막대(44)의 상단에 접속되어 있다. The first high frequency power supply 48 is electrically connected to the upper electrode 34 via the matching unit 46 and the power feeding rod 44. The first high frequency power supply 48 outputs a high frequency power of 10 MHz or more, for example, 60 MHz. The matcher 46 matches the load impedance to the internal (or output) impedance of the first high frequency power supply 48, and outputs the output impedance of the first high frequency power supply 48 when plasma is generated in the chamber 10. Function to ensure that the and load impedances seemingly match. The output terminal of the matching unit 46 is connected to the upper end of the feed bar 44.

한편, 상기 상부 전극(34)에는, 제 1 고주파 전원(48) 외, 가변 직류 전원(50)이 전기적으로 접속되어 있다. 가변 직류 전원(50)은 바이폴라 전원이더라도 좋다. 구체적으로는, 이 가변 직류 전원(50)은, 상기 정합기(46) 및 급전 막대(44)를 거쳐서 상부 전극(34)에 접속되어 있고, 온 · 오프 스위치(52)에 의해 급전의 온 · 오프가 가능하다. 가변 직류 전원(50)의 극성 및 전류 · 전압 및 온 · 오프 스위치(52)의 온 · 오프는 컨트롤러(51)에 의해 제어되도록 되어 있다. On the other hand, in addition to the first high frequency power source 48, a variable DC power source 50 is electrically connected to the upper electrode 34. The variable DC power supply 50 may be a bipolar power supply. Specifically, this variable DC power supply 50 is connected to the upper electrode 34 via the matching unit 46 and the feed rod 44, and is turned on and off by the on / off switch 52. Off is possible. The polarity and the current and voltage of the variable DC power supply 50 and the on / off of the on / off switch 52 are controlled by the controller 51.

정합기(46)는, 도 2에 도시하는 바와 같이 제 1 고주파 전원(48)의 급전라 인(49)으로부터 분기하여 마련된 제 1 가변 콘덴서(54)와, 급전 라인(49)의 그 분기점의 하류측에 마련된 제 2 가변 콘덴서(56)를 가지고 있고, 이들에 의해 상기 기능을 발휘한다. 또한, 정합기(46)에는, 직류 전압 전류(이하, 간단히 직류 전압이라고 함)가 상부 전극(34)에 유효하게 공급이 가능하도록, 제 1 고주파 전원(48)으로부터의 고주파(예컨대 60 MHz) 및 후술하는 제 2 고주파 전원으로부터의 고주파(예컨대 2 MHz)를 트랩하는 필터(58)가 마련되어 있다. 즉, 가변 직류 전원(50)으로부터의 직류 전류가 필터(58)를 거쳐서 급전 라인(49)에 접속된다. 이 필터(58)는 코일(59)과 콘덴서(60)로 구성되어 있고, 이들에 의해 제 1 고주파 전원(48)으로부터의 고주파 및 후술하는 제 2 고주파 전원부터의 고주파가 트랩된다. As shown in FIG. 2, the matching unit 46 includes the first variable capacitor 54 branched from the feed line 49 of the first high frequency power supply 48 and the branch point of the feed line 49. It has the 2nd variable capacitor 56 provided in the downstream side, and exhibits the said function by these. In addition, the matching unit 46 has a high frequency (for example, 60 MHz) from the first high frequency power source 48 so that a DC voltage current (hereinafter, simply referred to as a DC voltage) can be effectively supplied to the upper electrode 34. And a filter 58 for trapping high frequencies (for example, 2 MHz) from a second high frequency power source described later. That is, the direct current from the variable direct current power source 50 is connected to the feed line 49 via the filter 58. This filter 58 is comprised by the coil 59 and the condenser 60, and the high frequency from the 1st high frequency power supply 48 and the high frequency from the 2nd high frequency power supply mentioned later are trapped by these.

챔버(10)의 측벽으로부터 상부 전극(34)의 높이 위치보다도 상방으로 연장된 원통형의 접지도체(10a)가 마련되어 있고, 이 원통형상 접지도체(10a)의 천장벽 부분은 통형상의 절연부재(44a)에 의해 상부 급전막대(44)로부터 전기적으로 절연되어 있다. A cylindrical ground conductor 10a extending upward from the side wall of the chamber 10 above the height position of the upper electrode 34 is provided, and the ceiling wall portion of the cylindrical ground conductor 10a is formed of a cylindrical insulating member ( It is electrically insulated from the upper feed rod 44 by 44a).

하부 전극인 서셉터(16)에는, 정합기(88)를 거쳐서 제 2 고주파 전원(90)이 전기적으로 접속되어 있다. 이 제 2 고주파 전원(90)으로부터 하부 전극 서셉터(16)에 고주파 전력이 공급되는 것에 의해, 반도체 웨이퍼(W)측에 이온이 인입된다. 제 2 고주파 전원(90)은, 300kHz∼13.56MHz의 범위내의 주파수, 예컨대 2MHz의 고주파 전력을 출력한다. 정합기(88)는 제 2 고주파 전원(90)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시키기 위한 것으로, 챔버(10)내에 플라즈마가 생성되어 있을 때에 제 2 고주파 전원(90)의 내부 임피던스와 부하 임피던스가 외견상 일치하도록 기능한다. The second high frequency power supply 90 is electrically connected to the susceptor 16 which is a lower electrode via the matching unit 88. The high frequency electric power is supplied from the second high frequency power supply 90 to the lower electrode susceptor 16, thereby attracting ions to the semiconductor wafer W side. The second high frequency power supply 90 outputs a frequency within a range of 300 kHz to 13.56 MHz, for example, a high frequency power of 2 MHz. The matcher 88 is for matching the load impedance to the internal (or output) impedance of the second high frequency power supply 90. When the plasma is generated in the chamber 10, the internal impedance of the second high frequency power supply 90 is matched. Function to ensure that the and load impedances seemingly match.

상부 전극(34)에는, 제 1 고주파 전원(48)으로부터의 고주파(60MHz)는 통과시키지 않고 제 2 고주파 전원(90)으로부터의 고주파(2MHz)를 그라운드로 통과시키기 위한 로우패스 필터(LPF)(92)가 전기적으로 접속되어 있다. 이 로우패스 필터(LPF)(92)는, 적합하게는 LR 필터 또는 LC 필터로 구성되지만, 1개의 도선만이라도 제 1 고주파 전원(48)으로부터의 고주파(60MHz)에 대해서는 충분히 큰 리액턴스를 부여할 수 있기 때문에, 그렇게 하여 완료할 수도 있다. 한편, 하부 전극인 서셉터(16)에는, 제 1 고주파 전원(48)으로부터의 고주파(60MHz)를 그라운드로 통과시키기 위한 하이패스 필터(HPF)(94)가 전기적으로 접속되어 있다. In the upper electrode 34, a low pass filter (LPF) for passing a high frequency (2 MHz) from the second high frequency power supply 90 to ground without passing a high frequency (60 MHz) from the first high frequency power supply 48 ( 92 is electrically connected. The low pass filter (LPF) 92 is preferably composed of an LR filter or an LC filter, but can provide sufficiently large reactance to the high frequency (60 MHz) from the first high frequency power supply 48 even with only one lead. As such, it can also be completed by doing so. On the other hand, a high pass filter (HPF) 94 for electrically passing the high frequency (60 MHz) from the first high frequency power supply 48 to the ground is electrically connected to the susceptor 16 that is the lower electrode.

챔버(10)의 바닥부에는 배기구(80)가 마련되고, 이 배기구(80)에 배기관(82)을 거쳐서 배기 장치(84)가 접속되어 있다. 배기 장치(84)는 터보 분자 펌프 등의 진공 펌프를 가지고 있고, 챔버(10)내를 원하는 진공도까지 감압하는 것이 가능하게 되어 있다. 또한, 챔버(10)의 측벽에는 반도체 웨이퍼(W)의 반출입구(85)가 마련되어 있고, 이 반출입구(85)는 게이트밸브(86)에 의해 개폐가 가능하게 되어 있다. 또한, 챔버(10)의 내벽을 따라 챔버(10)에 에칭 부생성물(데포)이 부착하는 것을 방지하기 위한 데포 쉴드(11)가 장착 및 분리가 자유롭도록 마련되어 있다. 즉, 데포 쉴드(11)가 챔버벽을 구성하고 있다. 또한, 데포 쉴드(11)는, 내벽부재(26)의 외주에도 마련되어 있다. 챔버벽측의 데포 쉴드(11)와 내벽부재(26)측의 데포 쉴드(11)의 사이의 챔버(10)의 바닥부에 배기 플레이트(83)가 마련되어 있 다. 데포 쉴드(11) 및 배기 플레이트(83)로서는, 알루미늄재에 Y2O3 등의 세라믹을 피복한 것을 적절히 이용할 수 있다. An exhaust port 80 is provided at the bottom of the chamber 10, and an exhaust device 84 is connected to the exhaust port 80 via an exhaust pipe 82. The exhaust device 84 has a vacuum pump such as a turbo molecular pump, and can reduce the pressure in the chamber 10 to a desired degree of vacuum. In addition, a carry-out port 85 of the semiconductor wafer W is provided on the sidewall of the chamber 10, and the carry-out port 85 can be opened and closed by the gate valve 86. In addition, a depot shield 11 for preventing attachment of an etching byproduct (depot) to the chamber 10 along the inner wall of the chamber 10 is provided so as to be free to attach and detach. In other words, the depot shield 11 constitutes the chamber wall. The depot shield 11 is also provided on the outer circumference of the inner wall member 26. An exhaust plate 83 is provided at the bottom of the chamber 10 between the depot shield 11 on the chamber wall side and the depot shield 11 on the inner wall member 26 side. As the depot shield 11 and the exhaust plate 83, those coated with a ceramic such as Y 2 O 3 on an aluminum material can be appropriately used.

데포 쉴드(11)의 챔버내벽을 구성하는 부분의 웨이퍼(W)와 거의 동일한 높이 부분에는, 그라운드에 DC적으로 접속된 도전성 부재(GND 블럭)(91)가 마련되어 있고, 이에 의해 이상 방전 방지 효과를 발휘한다. A conductive member (GND block) 91 connected to the ground is provided at a height substantially equal to the wafer W of the portion constituting the chamber inner wall of the depot shield 11, thereby preventing abnormal discharge. Exert.

플라즈마 처리 장치의 각 구성부는, 제어부(전체 제어 장치)(95)에 접속되어 제어되는 구성으로 되어있다. 또한, 제어부(95)에는, 공정 관리자가 플라즈마 처리 장치를 관리하기 위해서 커맨드의 입력 조작 등을 실행하는 키보드나, 플라즈마 처리 장치의 가동 상황을 가시화하여 표시하는 디스플레이 등으로 이루어지는 유저 인터페이스(96)가 접속되어 있다. Each component of the plasma processing apparatus is configured to be connected to and controlled by the control unit (all control devices) 95. The control unit 95 further includes a user interface 96 including a keyboard for performing a command input operation or the like for the process manager to manage the plasma processing apparatus, or a display for visualizing and displaying the operation status of the plasma processing apparatus. Connected.

또한, 제어부(95)에는, 플라즈마 처리 장치로 실행되는 각종 처리를 제어부(95)의 제어를 실현하기 위한 제어 프로그램이나, 처리 조건에 따라 플라즈마 처리 장치의 각 구성부에 처리를 실행시키기 위한 프로그램 즉 레시피가 저장된 기억부(97)가 접속되어 있다. 레시피는 하드 디스크나 반도체 메모리에 기억되어 있어도 좋고, CDROM, DVD 등의 컴퓨터에 의해 판독 가능한 휴대용 기억 매체에 수용된 상태로 기억부(97)의 소정 위치에 세트하도록 되어 있어도 좋다. In addition, the control unit 95 includes a control program for realizing the control of the control unit 95 for various processes executed by the plasma processing apparatus, or a program for executing the processing to each component of the plasma processing apparatus according to processing conditions, that is, The storage unit 97 in which the recipe is stored is connected. The recipe may be stored in a hard disk or a semiconductor memory, or may be set in a predetermined position of the storage unit 97 in a state stored in a portable storage medium that can be read by a computer such as a CDROM or a DVD.

그리고, 필요에 따라서, 유저 인터페이스(96)로부터의 지시 등으로 임의의 레시피를 기억부(97)로부터 불러내어 제어부(95)에 실행시킴으로써 제어부(95)의 제어하에서, 플라즈마 처리 장치에서의 원하는 처리가 실행된다. Then, if desired, a desired process in the plasma processing apparatus is controlled under the control of the control unit 95 by invoking an arbitrary recipe from the storage unit 97 by an instruction from the user interface 96 or the like and executing the control unit 95. Is executed.

다음에, 이와 같이 구성되는 플라즈마 에칭 장치에 의해 실시되는, 본 발명의 제 1 실시형태에 따른 플라즈마 에칭 방법에 대하여 설명한다. Next, a plasma etching method according to the first embodiment of the present invention, which is performed by the plasma etching apparatus configured as described above, will be described.

여기서는, 피처리체인 반도체 웨이퍼(W)로서, 도 3에 도시하는 바와 같이 Si 기판(101) 상에, 에칭 스토퍼막(102), 에칭 대상막(103), 하부 반사 방지막(BARC)(104), 패턴화된 포토레지스트막(105)이 순차적으로 형성된 것을 이용한다. Here, as the semiconductor wafer W to be processed, as shown in FIG. 3, the etching stopper film 102, the etching target film 103, and the lower antireflection film (BARC) 104 on the Si substrate 101. The one in which the patterned photoresist film 105 is sequentially formed is used.

에칭스토퍼막(102)으로서는 SiC막이 예시된다. 그 두께는, 20∼100nm정도이다. 또한, 에칭 대상막(103)으로서는 층간 절연막이 예시되어, 예컨대 SiO2막 및/또는 Low-k 막이 예시된다. 반사 방지막(104)은, 유기계가 주류이며, 두께는 20∼100nm정도이다. 포토레지스트막(105)으로서는, ArF레지스트가 예시되고, 두께는 100∼400nm 정도이다. As the etching stopper film 102, an SiC film is exemplified. The thickness is about 20-100 nm. As the etching target film 103, an interlayer insulating film is exemplified, for example, an SiO 2 film and / or a Low-k film. The antireflection film 104 is mainly organic and has a thickness of about 20 to 100 nm. As the photoresist film 105, an ArF resist is illustrated and the thickness is about 100-400 nm.

우선, 게이트 밸브(86)를 열린 상태로 하여, 반출입구(85)를 거쳐서 상기 구조를 가지는 반도체 웨이퍼(W)를 챔버(10)내에 반입하여, 서셉터(16) 상에 탑재한다. 그리고, 처리 가스 공급원(66)으로부터 반사 방지막 (104)을 에칭하기 위한 처리 가스를 소정의 유량으로 가스 확산실(40)에 공급하고, 가스 통류 구멍(41) 및 가스 토출 구멍(37)을 거쳐서b챔버(10)내로 공급하면서, 배기 장치(84)에 의해 챔버(10)내를 배기하고, 그 내부의 압력을 예컨대 0.1∼150Pa의 범위내의 설정값으로 한다. 또한, 서셉터 온도는 20℃ 정도로 한다. First, the gate valve 86 is opened, the semiconductor wafer W having the above structure is loaded into the chamber 10 via the carrying in and out ports 85, and mounted on the susceptor 16. Then, the processing gas for etching the anti-reflection film 104 from the processing gas supply source 66 is supplied to the gas diffusion chamber 40 at a predetermined flow rate, and passes through the gas through hole 41 and the gas discharge hole 37. While the chamber 10 is supplied into the chamber 10, the chamber 10 is exhausted by the exhaust device 84, and the pressure therein is set within a range of, for example, 0.1 to 150 Pa. In addition, a susceptor temperature is made into about 20 degreeC.

여기서, 반사 방지막(104)을 에칭하기 위한 처리 가스로서는, 종래 이용되고 있는 여러 가지의 것을 채용할 수 있어, 예컨대, 플루오르카본 가스(CxFy)를 포함하는 가스, N2 가스와 O2 가스의 혼합 가스 등을 들 수 있다. 전형적으로는 CF4 가스 단가스나, 이것에 Ar 가스, He 가스 등을 첨가한 것이 이용되고, 또한, C4F8 가스 또는 C5F8 가스에 Ar 가스, O2 가스를 첨가한 것도 이용할 수 있다. Here, as the processing gas for etching the antireflection film 104, various kinds of conventionally used ones can be adopted, and for example, a mixture of a fluorocarbon gas (CxFy), a N 2 gas, and an O 2 gas are mixed. Gas etc. are mentioned. Typically, a gas containing CF 4 gas, gas containing Ar gas, He gas, or the like is used, and one in which Ar gas and O 2 gas are added to C 4 F 8 gas or C 5 F 8 gas. have.

이와 같이 챔버(10)내에 에칭 가스를 도입한 상태로, 제 1 고주파 전원(48)으로부터 플라즈마 생성용의 고주파 전력을 소정의 파워로 상부 전극(34)에 인가함과 동시에, 제 2 고주파 전원(90)으로부터 이온인입 용의 고주파를 소정의 파워로 하부 전극인 서셉터(16)에 인가한다. 그리고, 가변 직류 전원(50)으로부터 소정의 직류 전압을 상부 전극(34)에 인가한다. 또한, 정전척(18)을 위한 직류 전원(22)으로부터 직류 전압을 정전척(18)의 전극(20)에 인가하여, 반도체 웨이퍼(W)를 서셉터(16)에 고정한다. In this way, while the etching gas is introduced into the chamber 10, the high frequency power for plasma generation is applied from the first high frequency power source 48 to the upper electrode 34 with a predetermined power, and the second high frequency power source ( 90 is applied to susceptor 16, which is a lower electrode, with a predetermined power. Then, a predetermined DC voltage is applied to the upper electrode 34 from the variable DC power supply 50. In addition, a DC voltage is applied from the DC power supply 22 for the electrostatic chuck 18 to the electrode 20 of the electrostatic chuck 18 to fix the semiconductor wafer W to the susceptor 16.

상부 전극(34)의 전극판(36)에 형성된 가스토출 구멍(37)으로부터 토출된 처리 가스는, 고주파 전력에 의해 발생한 상부 전극(34)과 하부 전극인 서셉터(16)사이의 글로 방전속에서 플라즈마화하여, 이 플라즈마로에 의해 생성되는 래디컬이나 이온에 의해서 반도체 웨이퍼(W)의 피처리면이 에칭된다. The processing gas discharged from the gas discharge hole 37 formed in the electrode plate 36 of the upper electrode 34 is a glow discharge velocity between the upper electrode 34 generated by the high frequency power and the susceptor 16 which is the lower electrode. The surface to be processed of the semiconductor wafer W is etched by the plasma and ions generated by the plasma furnace.

상부 전극(34)에는 높은 주파수 영역(예컨대, 10 MHz 이상)의 고주파 전력을 공급하기 때문에, 플라즈마를 바람직한 상태로 고밀도화할 수 있어, 보다 저압의 조건하에서도 고밀도 플라즈마를 형성할 수 있다. Since the high frequency power of the high frequency region (for example, 10 MHz or more) is supplied to the upper electrode 34, the plasma can be densified in a desirable state, and a high density plasma can be formed even under conditions of a lower pressure.

또한, 이와 같이 플라즈마가 형성될 때에, 상부 전극(34)에 가변 직류 전 원(50)으로부터 소정의 극성 및 크기의 직류 전압을 인가한다. 이에 의해 반사 방지막의 에칭을 제어할 수 있다. 이 때의 인가 직류 전압의 값은, 그 후의 에칭 대상막(103)의 에칭시에 면내에서 원하는 CD 분포를 얻을 수 있도록 제어된다. In addition, when the plasma is formed in this way, a direct current voltage having a predetermined polarity and magnitude is applied from the variable direct current power source 50 to the upper electrode 34. Thereby, etching of an anti-reflection film can be controlled. The value of the applied DC voltage at this time is controlled so that a desired CD distribution can be obtained in-plane at the time of subsequent etching of the etching target film 103.

보다 구체적으로는, 상부 전극(34)에 직류 전압을 인가하면, 도 4에 도시하는 바와 같이 상부 전극(34)측에 형성되는 플라즈마 시스의 두께가 커진다. 그리고, 플라즈마 시스가 두꺼워지면, 그 만큼만 플라즈마가 축소화된다. 예컨대, 상부 전극(34)에 직류 전압을 인가하지 않는 경우에는 상부 전극측의 Vdc가 예컨대-300V이며, 도 5의 (a)에 도시하는 바와 같이 플라즈마는 얇은 시스 두께(d0)를 가지는 상태이다. 그러나, 상부 전극(34)에 -900V의 직류 전압을 인가하면 상부 전극측의 Vdc가 예컨대 -900V가 되고, 플라즈마 시스의 두께는, Vdc의 절대값의 3/4에 비례하기 때문에, 도 5의 (b)에 도시하는 바와 같이, 보다 두꺼운 플라즈마 시스(d1)가 형성되어, 그 만큼 플라즈마가 축소화한다. 이 때의 축소화의 정도는 인가하는 직류 전압에 따라 변화한다. 즉, 인가하는 직류 전압을 제어함으로써 플라즈마 분포를 제어할 수 있어, 그것에 의하여 반사 방지막(104)의 에칭이 제어된다. 그리고 에칭 대상막(103)은, 그렇게 하여 에칭된 반사 방지막(104)과 포토레지스트막(105)을 에칭 마스크로로하여 에칭되므로, 직류 전압 인가에 따라서 반사 방지막(104)의 에칭을 제어하는 것에 의해, 에칭 대상막(103)의 CD 분포를 제어할 수 있다. 즉, 다음 에칭 대상막(103)의 에칭시에 원하는 CD 분포를 얻을 수 있도록, 가변 직류 전원(50)으로부터 소정의 직류 전압을 상부 전극(34)에 인가하면서 반사 방지막(104)의 에칭을 실행한다. 이에 의해, 에칭 대상막의 CD 불균형을 억제할 수 있다. 또한, 이와 같이 에칭 제어를 실행하는 것에 의해 에칭 대상막(103)의 에칭시에, 에칭 깊이의 불균형도 억제할 수 있다. 이 경우에, 상부 전극(34)에 인가하는 직류 전압은, -200∼-1500V의 범위인 것이 바람직하다. More specifically, when a direct current voltage is applied to the upper electrode 34, the thickness of the plasma sheath formed on the upper electrode 34 side increases as shown in FIG. 4. If the plasma sheath becomes thick, the plasma is reduced only by that amount. For example, when a DC voltage is not applied to the upper electrode 34, V dc on the upper electrode side is, for example, -300 V. As shown in FIG. 5A, the plasma has a thin sheath thickness d 0 . It is a state. However, if a direct current voltage of -900 V is applied to the upper electrode 34, V dc on the upper electrode side becomes, for example, -900 V, and the thickness of the plasma sheath is proportional to 3/4 of the absolute value of V dc . As shown in 5 (b), a thicker plasma sheath d 1 is formed, and the plasma is reduced in size by that amount. The degree of reduction at this time varies depending on the DC voltage to be applied. That is, the plasma distribution can be controlled by controlling the applied DC voltage, whereby the etching of the antireflection film 104 is controlled. Since the etching target film 103 is etched using the anti-reflection film 104 and the photoresist film 105 thus etched as etching masks, the etching of the anti-reflection film 104 is controlled by applying a DC voltage. As a result, the CD distribution of the etching target film 103 can be controlled. That is, the antireflection film 104 is etched while applying a predetermined DC voltage from the variable DC power supply 50 to the upper electrode 34 so as to obtain a desired CD distribution during the etching of the next etching target film 103. do. Thereby, CD imbalance of an etching target film can be suppressed. In addition, by performing the etching control in this manner, an imbalance in the etching depth can be suppressed at the time of etching the etching target film 103. In this case, the DC voltage applied to the upper electrode 34 is preferably in the range of -200 to 1500V.

이상과 같이 하여 반사 방지막(104)을 에칭한 뒤, 상술한 바와 같이 포토레지스트막(105)과 반사 방지막(104)을 에칭 마스크로서 에칭 대상막(103)을 에칭할 때에는, 에칭 조건, 예컨대 처리 가스의 종류나 유량, 압력, 온도 등은, 특히 한정되지 않고 통상 이용되는 조건으로 실행할 수 있다. After etching the antireflection film 104 as described above, when etching the etching target film 103 using the photoresist film 105 and the antireflection film 104 as an etching mask as described above, etching conditions, for example, a treatment The kind, flow rate, pressure, temperature, and the like of the gas are not particularly limited and can be carried out under the conditions normally used.

본 실시형태의 플라즈마 에칭 방법을 실행할 때에는, 처음에 테스트용의 반도체 웨이퍼에 대하여, 도 1의 플라즈마 에칭 장치에 의해 소정의 조건으로 에칭을 실행한 뒤, 플라즈마 에칭 장치로부터 반도체 웨이퍼를 반출하여 검사 장치에 의해 검사하여, 미리, 베이스인 에칭 대상막의 에칭시에 원하는 CD 분포(CD의 면내 균일성)를 얻을 수 있는 직류 전압값을 구해 두어, 그 때 파악된 직류 전압값을 상부 전극에 인가하면서 에칭을 실행하도록 하면, 신속히 적정한 조건으로 에칭 처리를 실행할 수 있다. 이러한 테스트용의 웨이퍼로서는, 로트의 처음의 1장 또는 2장 이상의 웨이퍼를 이용할 수도 있다. When executing the plasma etching method of the present embodiment, the semiconductor wafer for testing is first etched by the plasma etching apparatus of FIG. 1 under predetermined conditions, and then the semiconductor wafer is taken out from the plasma etching apparatus to inspect the inspection apparatus. Inspection to obtain a DC voltage value capable of obtaining a desired CD distribution (in-plane uniformity of CD) at the time of etching the etching target film as a base, and etching while applying the DC voltage value determined at that time to the upper electrode. By carrying out the etching process, the etching process can be promptly performed under appropriate conditions. As such a test wafer, one or two or more wafers of the beginning of a lot can also be used.

다음에, 이러한 제 1 실시형태의 방법의 효과를 확인한 결과에 대하여 설명한다. 여기서는, 반사 방지막으로서 유기계 반사 방지막을 이용하고, 포토레지스트막으로서 ArF 레지스트를 이용하고, 이들 브랭킷막을 각각 도 1의 장치를 이용하여 에칭했다. 프로세스 조건으로서는, 압력 : 13.3 Pa(100mT), 상부 고주파 파워 : 500W, 하부 고주파 파워 : 400W, 프로세스 가스 및 유량 : CF4 = 150mL/min(표준 상태 환산값(sccm)), 서셉터 온도 : 20℃로 하여, 상부 전극(34)에 인가하는 직류 전압을 0V, -500V, -700V의 3종류로 하여 60초간 에칭을 실행했다. 그 때의 반사 방지막의 에칭레이트의 면내 분포를 도 6에 나타낸다. 또한, 이 때의 포토레지스트막의 에칭레이트의 면내 분포를 도 7에 나타낸다. 이 때의 포토레지스트막에 대한 반사 방지막의 에칭 선택비의 분포를 도 8에 나타낸다. Next, the result of having confirmed the effect of the method of this 1st Embodiment is demonstrated. Here, an organic antireflection film was used as an antireflection film, an ArF resist was used as a photoresist film, and these blanket films were etched using the apparatus of FIG. 1, respectively. As the process conditions, pressure: 13.3 Pa (100 mT), upper high frequency power: 500 W, lower high frequency power: 400 W, process gas and flow rate: CF 4 = 150 mL / min (standard state conversion value (sccm)) and susceptor temperature: 20 degreeC, the DC voltage applied to the upper electrode 34 is made into three types of 0V, -500V, and -700V, and etching is performed for 60 second. Executed. The in-plane distribution of the etching rate of the antireflection film at that time is shown in FIG. In addition, the in-plane distribution of the etching rate of the photoresist film at this time is shown in FIG. The distribution of the etching selectivity ratio of the antireflection film with respect to the photoresist film at this time is shown in FIG.

이들 도면에 도시하는 바와 같이, 상부 전극(34)에 인가하는 직류 전압을 변화시키는 것에 의해, 반사 방지막의 에칭 특성의 분포가 변화하는 것을 알 수 있다. 그리고, 본 예의 경우에는, 직류 전압이 -500V에서 에칭균일성이 향상하고, -700V에서 에칭 선택비의 면내균일성이 가장 높아져 있는 것을 알 수 있다. 베이스인 에칭 대상막의 에칭은, 포토레지스트막과 이렇게 하여 에칭된 반사 방지막을 마스크로서 실행되기 때문에, 이와 같이 반사 방지막의 에칭 특성 분포를 제어하는 것에 의해, 에칭 대상막의 에칭시에 CD 분포를 제어하여 CD의 면내 균일성을 높일 수 있게 된다. As shown in these figures, it is understood that the distribution of the etching characteristics of the antireflection film changes by changing the DC voltage applied to the upper electrode 34. And in the case of this example, it turns out that etching uniformity improves at a DC voltage of -500V, and in-plane uniformity of an etching selectivity is the highest at -700V. Since etching of the etching target film as a base is performed as a mask using a photoresist film and the anti-reflective film etched in this way, CD distribution is controlled at the time of the etching of an etching target film by controlling the etching characteristic distribution of an antireflection film in this way. The in-plane uniformity of the CD can be increased.

다음에, 이것을 확인한 실험에 대하여 설명한다. 여기서는, 도 9에 도시하는, Si 기판(201) 상에 라이너SiC(202)(두께 35nm), Low-k 막(203)(두께 320nm), DARC(204)(두께 50nm), 반사 방지막(BARC)(205)(두께 80nm), 패턴화된 포토레지스트막(PR)(206)(두께 170nm)이 형성된 구조의 반도체 웨이퍼에 대하여, 도 1의 장치를 이용하여, 우선, 포토레지스트막(PR)(206)을 마스크로서 반사 방지 막(BARC)(205)을 에칭하고, 이어서 포토레지스트막(206)과 반사 방지막(BARC)(205)을 마스크로서 에칭 대상막인 DARC(204) 및 Low-k 막(203)을 에칭하였다. Next, the experiment which confirmed this is demonstrated. Here, the liner SiC 202 (thickness 35 nm), low-k film 203 (thickness 320 nm), DARC 204 (thickness 50 nm), and anti-reflection film BARC are shown on the Si substrate 201 shown in FIG. 9. 205 (thickness 80 nm) and a patterned photoresist film PR (206) (thickness 170 nm), the photoresist film PR is first used by using the apparatus of FIG. The antireflection film (BARC) 205 is etched using 206 as a mask, and the DARC 204 and Low-k, which are the etching target films, are used as the mask using the photoresist film 206 and the antireflection film (BARC) 205 as a mask. The film 203 was etched.

반사 방지막(BARC)(205)의 에칭시의 프로세스 조건은, 압력 : 13.3Pa(100mT), 상부 고주파 파워 : 500W, 하부 고주파 파워 : 400W, 프로세스 가스 및 유량 : CF4= 150mL/min(표준 상태 환산값(sccm))으로 하고, 상부 전극에의 직류 전압을 0V 및 -500V로 변화시키고, 처리 시간은 43sec으로 하였다. The process conditions at the time of etching of the anti-reflection film (BARC) 205 are pressure: 13.3 Pa (100 mT), upper high frequency power: 500 W, lower high frequency power: 400 W, process gas and flow rate: CF 4 = 150 mL / min (standard state) Value (sccm), the DC voltage to the upper electrode was changed to 0 V and -500 V, and the treatment time was 43 sec.

또한, Low-k 막(203) 및 DARC(204)의 에칭시의 프로세스 조건은, 압력 : 3.3Pa(25mT), 상부 고주파 파워 : 400W, 하부 고주파 파워 : 1000W, 프로세스 가스 및 유량 : C4F8/CH2F2/CO/N2= 8/20/30/230mL/min(표준 상태 환산값(sccm))으로 하여, 직류 전압의 인가를 실행하지 않고 처리 시간(30sec)으로 하였다. In addition, the process conditions at the time of the etching of the Low-k film 203 and DARC 204 are pressure: 3.3 Pa (25 mT), upper high frequency power: 400 W, lower high frequency power: 1000 W, process gas and flow rate: C 4 F 8 / CH 2 F was a 2 / CO / N 2 = 8 /20/30 / 230mL / min ( standard state in terms of value (sccm)) as to, without running the application of the DC voltage treatment time (30sec).

어느 쪽의 에칭에 있어서도, 온도는, 하부 전극/상부 전극/웨이퍼= 20/60/60℃로 하고, 센터와 에지의 He 가스 도입 압력은 각각 2000Pa 및 6000Pa로 하였다. In either etching, the temperature was lower electrode / upper electrode / wafer = 20/60/60 ° C., and the He gas introduction pressures at the center and the edge were 2000 Pa and 6000 Pa, respectively.

반사 방지막(BARC)(205)을 에칭할 때에 직류 전압을 인가하지 않은 경우와 -500V의 직류 전압을 인가한 경우에 있어서의 센터와 에지의 단면 및 평면을 관찰한 결과, 반사 방지막(BARC)(205)의 에칭시에 상부 전극에 -500V의 전압을 인가한 쪽이 센터와 에지의 탑 CD의 차가 작은 것이 확인되었다. 구체적으로는, 직류 전압을 인가하지 않는 경우에는, 센터와 에지의 CD는 각각 64nm 및 70nm이였는데 반하여, -500V의 직류 전압을 인가한 경우에는, 센터와 에지의 CD는 각각 63nm 및 63nm였다. 이 것으로부터, 상부 전극에 직류 전압을 인가한 쪽이 CD 균일성이 높 아지는 것이 확인되었다. 또한, 직류 전압을 인가함으로써, 에칭깊이의 불균형도 해소되는 것도 확인되었다. As a result of observing the cross section and the plane of the center and the edge when the direct current voltage was not applied when etching the antireflection film (BARC) 205 and when the direct current voltage of -500 V was applied, the antireflection film (BARC) ( It was confirmed that the difference between the center and the top CD of the edge was smaller when the voltage of -500 V was applied to the upper electrode during etching of 205). Specifically, when the DC voltage was not applied, the center and edge CDs were 64 nm and 70 nm, respectively, whereas when the DC voltage of -500 V was applied, the CDs of the center and edge were 63 nm and 63 nm, respectively. From this, it was confirmed that the CD uniformity was higher when the direct current voltage was applied to the upper electrode. Moreover, it was also confirmed that the imbalance of the etching depth was also eliminated by applying the DC voltage.

다음에, 상기 플라즈마 에칭 장치에 의해 실시되는, 본 발명의 제 2 실시형태에 따른 플라즈마 에칭 방법에 대하여 설명한다. Next, a plasma etching method according to the second embodiment of the present invention, which is performed by the plasma etching apparatus, will be described.

여기서는, 기본적으로 제 1 실시형태에서 이용한 도 3의 구조의 반도체 웨이퍼(W)를 피처리체로서 이용한다. Here, basically, the semiconductor wafer W of the structure of FIG. 3 used by 1st Embodiment is used as a to-be-processed object.

우선, 제 1 실시형태와 동일하게 하여, 게이트밸브(86)를 열린 상태로 하여, 반출입구(85)를 거쳐서 상기 구조를 가지는 반도체 웨이퍼(W)를 챔버(10)내에 반입하여, 서셉터(16) 상에 탑재한다. 그리고, 처리 가스 공급원(66)으로부터 반사 방지막(104)을 에칭하기 위한 처리 가스를 소정의 유량으로 가스 확산실(40)에 공급하고, 가스 통류 구멍(41) 및 가스 토출구멍(37)을 거쳐서 챔버(10)내로 공급하면서, 배기 장치(84)에 의해 챔버(10)내를 배기하고, 그 내부의 압력을 예컨대 0.1∼150Pa의 범위내의 설정값으로 한다. 또한, 서셉터 온도는 20℃정도로 한다. First, in the same manner as in the first embodiment, the gate valve 86 is opened, and the semiconductor wafer W having the above structure is loaded into the chamber 10 via the carrying-out port 85, and the susceptor ( 16) Mount on. Then, the processing gas for etching the anti-reflection film 104 from the processing gas supply source 66 is supplied to the gas diffusion chamber 40 at a predetermined flow rate, and passes through the gas through hole 41 and the gas discharge hole 37. While supplying into the chamber 10, the inside of the chamber 10 is exhausted by the exhaust apparatus 84, and the pressure inside it is set as the set value within the range of 0.1-150 Pa, for example. In addition, a susceptor temperature shall be about 20 degreeC.

여기서, 반사 방지막 (104)을 에칭하기 위한 처리 가스로서는, 제 1 실시형태와 동일한 것을 적합하게 이용할 수 있지만, 종래 이용되고 있는 여러 가지의 것을 채용할 수 있다. Here, although the same thing as 1st Embodiment can be used suitably as a process gas for etching the antireflection film 104, various things conventionally used can be employ | adopted.

이와 같이 챔버(10)내에 에칭 가스를 도입한 상태로, 제 1 고주파 전원(48)으로부터 플라즈마 생성용의 고주파 전력을 소정의 파워로 상부 전극(34)에 인가함과 동시에, 제 2 고주파 전원(90)으로부터 이온 인입용의 고주파를 소정의 파워로 하부 전극인 서셉터(16)에 인가한다. 그리고, 가변 직류 전원(50)으로부터 소정의 직류 전압을 상부 전극(34)에 인가한다. 또한, 정전척(18)을 위한 직류 전원(22)으로부터 직류 전압을 정전척(18)의 전극(20)에 인가하여, 반도체 웨이퍼(W)를 서셉터(16)에 고정한다. In this way, while the etching gas is introduced into the chamber 10, the high frequency power for plasma generation is applied from the first high frequency power source 48 to the upper electrode 34 with a predetermined power, and the second high frequency power source ( 90 is applied to susceptor 16, which is a lower electrode, with a predetermined power. Then, a predetermined DC voltage is applied to the upper electrode 34 from the variable DC power supply 50. In addition, a DC voltage is applied from the DC power supply 22 for the electrostatic chuck 18 to the electrode 20 of the electrostatic chuck 18 to fix the semiconductor wafer W to the susceptor 16.

상부 전극(34)의 전극판(36)에 형성된 가스 토출 구멍(37)으로부터 토출된 처리 가스는, 고주파 전력에 의해 발생한 상부 전극(34)과 하부 전극인 서셉터(16)간의 글로 방전 중에서 플라즈마화하여, 이 플라즈마에 의해 생성되는 래디컬이나 이온에 의해서 반도체 웨이퍼(W)의 피처리면이 에칭된다. The processing gas discharged from the gas discharge hole 37 formed in the electrode plate 36 of the upper electrode 34 is plasma in the glow discharge between the upper electrode 34 generated by the high frequency power and the susceptor 16 which is the lower electrode. The surface to be processed of the semiconductor wafer W is etched by radicals and ions generated by this plasma.

상부 전극(34)에는 높은 주파수 영역(예컨대, 10MHz 이상)의 고주파 전력을 공급하기 때문에, 플라즈마를 바람직한 상태로 고밀도화할 수 있어, 보다 저압의 조건하에서도 고밀도 플라즈마를 형성할 수 있다. Since the high frequency power of the high frequency region (for example, 10 MHz or more) is supplied to the upper electrode 34, the plasma can be densified in a desirable state, and a high density plasma can be formed even under a lower pressure condition.

또한, 이와 같이 플라즈마가 형성될 때에, 상부 전극(34)에 가변 직류 전원(50)으로부터 소정의 극성 및 크기의 직류 전압을 인가한다. 본 실시형태에서는, 이에 의해, 반사 방지막(104)의 에칭 패턴 치수가 상기 포토레지스트막의 패턴 치수보다도 소정량 작게 할 수 있다. 즉, 포토레지스트(105)의 CD에 비해서 반사 방지막(104)의 CD를 쉬링크시킬 수 있다. In addition, when the plasma is formed in this way, a DC voltage having a predetermined polarity and magnitude is applied to the upper electrode 34 from the variable DC power supply 50. In this embodiment, the etching pattern dimension of the antireflection film 104 can be made smaller than the pattern dimension of the photoresist film by this. That is, the CD of the anti-reflection film 104 can be shrunk compared to the CD of the photoresist 105.

보다 구체적으로 설명한다. 통상의 에칭 프로세스, 특히 상부 전극(34)에의 고주파 전력이 작은 에칭 프로세스인 경우에는, 폴리머가 상부 전극(34)에 부착하기 쉬운 상태가 된다. 그와 같이 폴리머가 부착한 상태로 상부 전극(34)에 직류 전압을 인가하면, 폴리머를 스퍼터하여 피처리체인 반도체 웨이퍼(W)에 공급할 수 있다. 즉, 반사 방지막(104)을 에칭할 때에 폴리머를 공급하는 것에 의해, 에칭된 부분의 측벽에 폴리머를 부착시켜 CD를 쉬링크시킬 수 있다. 그 때의 폴리머 공급량은, 상부 전극(34)에 인가하는 직류 전압을 제어하는 것에 의해 제어할 수 있다. 따라서, 직류 전압을 제어하는 것에 의해, 원하는 량의 폴리머를 에칭된 부분에 부착시켜 CD 쉬링크량을 제어할 수 있다. 이러한 관점에서, 상부 전극(34)에 인가하는 직류 전압은, -200∼-1500V의 범위인 것이 바람직하다. It demonstrates more concretely. In the case of a normal etching process, especially an etching process in which the high frequency power to the upper electrode 34 is small, the polymer is in a state of being easily attached to the upper electrode 34. When a direct current voltage is applied to the upper electrode 34 while the polymer is attached as described above, the polymer can be sputtered and supplied to the semiconductor wafer W as an object to be processed. That is, by supplying a polymer when etching the anti-reflection film 104, the polymer can be adhered to the sidewall of the etched portion so that the CD can be shrunk. The polymer supply amount at that time can be controlled by controlling the DC voltage applied to the upper electrode 34. Therefore, by controlling the DC voltage, a desired amount of polymer can be attached to the etched portion to control the CD shrink amount. From this point of view, the DC voltage applied to the upper electrode 34 is preferably in the range of -200 to 1500V.

이상과 같이 하여 반사 방지막(104)을 에칭한 뒤, 상술한 바와 같이, 포토레지스트막(105)과 반사 방지막(104)을 에칭 마스크로서 에칭 대상막(103)을 에칭할 때에는, 에칭 조건, 예컨대 처리 가스의 종류나 유량, 압력, 온도 등은, 특히 한정되지 않고 통상 이용되는 조건으로 실행할 수 있다. 이 에칭시에는, 에칭 마스크가 되는 반사 방지막(104)의 CD가 쉬링크하고 있기 때문에, 포토리소그래피의 CD보다도 작은 CD로 에칭할 수 있다. After etching the antireflection film 104 as described above, when etching the etching target film 103 by using the photoresist film 105 and the antireflection film 104 as an etching mask, etching conditions, for example, The kind, flow rate, pressure, temperature, and the like of the processing gas are not particularly limited and can be performed under conditions that are normally used. In this etching, since the CD of the anti-reflection film 104 which becomes an etching mask is shrunk, it can etch by CD smaller than CD of photolithography.

본 실시형태의 플라즈마 에칭 방법을 실행할 때에도, 처음에 테스트용의 반도체 웨이퍼에 대하여, 도 1의 플라즈마 에칭 장치에 의해 소정의 조건으로 에칭을 실행한 뒤, 플라즈마 에칭 장치로부터 반도체 웨이퍼를 반출하여 검사 장치에 의해 검사하여, 미리, 원하는 CD 축소를 얻을 수 있는 직류 전압값을 구해 두어, 그 때에 파악된 직류 전압값을 상부 전극에 인가하면서 에칭을 실행하도록 하면, 신속히 적정한 조건으로 에칭 처리를 실행할 수 있다. 이러한 테스트용의 웨이퍼로서는, 로트의 처음의 1장 또는 2장 이상의 웨이퍼를 이용할 수도 있다. Even when the plasma etching method of the present embodiment is executed, the semiconductor wafer for a test is first etched by a plasma etching apparatus of FIG. 1 under predetermined conditions, and then the semiconductor wafer is taken out from the plasma etching apparatus to inspect the inspection apparatus. By performing the inspection, a DC voltage value capable of obtaining a desired CD reduction can be obtained in advance, and the etching process can be promptly performed on an appropriate condition by applying the DC voltage value determined at that time to the upper electrode. . As such a test wafer, one or two or more wafers of the beginning of a lot can also be used.

다음에, 이러한 제 2 실시형태의 방법의 효과를 확인한 결과에 대하여 설명한다. 여기서는, 도 10에 나타내는, Si 기판(301) 상에 라이너 SiC(302)(두께 30nm), Low-k 막(303)(두께 150nm), SiO2막(304)(두께 150nm), 반사 방지막(BARC)(305)(두께 65nm), 패턴화된 포토레지스트막(PR)(306)(두께 230nm)이 형성된 구조인 반도체 웨이퍼에 대하여, 도 1의 장치를 이용하여, 우선, 포토레지스트막(PR)(306)을 마스크로서 반사 방지막(BARC)(305)을 에칭하고, 이어서 포토레지스트막(PR)(306)과 반사 방지막(BARC)(305)을 마스크로서 에칭 대상막인 SiO2막(304) 및 Low-k 막(303)을 에칭하였다. Next, the result of having confirmed the effect of the method of this 2nd Embodiment is demonstrated. Here, the liner SiC 302 (thickness 30 nm), the low-k film 303 (thickness 150 nm), the SiO 2 film 304 (thickness 150 nm), and the anti-reflection film (on the Si substrate 301 shown in FIG. 10) are shown. For a semiconductor wafer having a structure in which a BARC) 305 (thickness 65 nm) and a patterned photoresist film PR (306) (thickness 230 nm) were formed, the photoresist film PR was first used using the apparatus of FIG. 306 is used as a mask to etch the antireflection film (BARC) 305, and then a photoresist film (PR) 306 and an antireflection film (BARC) 305 are used as masks to form the SiO 2 film 304 as an etching target film. ) And the Low-k film 303 were etched.

반사 방지막(BARC)(305)의 에칭시의 프로세스 조건은, 압력 : 20.0Pa(150mT), 상부 고주파 파워: 400W, 하부 고주파 파워: 400W, 프로세스 가스 및 유량: CF4= 200mL/min(표준 상태 환산값(sccm))으로 하고, 상부 전극에의 직류 전압을 0V 및 -500V로 변화시키고, 처리 시간은 50sec으로 한다. The process conditions at the time of etching of the anti-reflection film (BARC) 305 are pressure: 20.0 Pa (150 mT), upper high frequency power: 400 W, lower high frequency power: 400 W, process gas and flow rate: CF 4 = 200 mL / min (standard state) The DC value to the upper electrode is changed to 0V and -500V, and the processing time is set to 50 sec.

또한, SiO2막(304)의 에칭시의 프로세스 조건은, 압력: 6.7Pa(50mT), 상부 고주파 파워: 300W, 하부 고주파 파워: 600W, 프로세스 가스 및 유량: CF4/CHF3/Ar= 30/15/1000mL/min(표준 상태 환산값(sccm))으로 하여, 직류 전압의 인가를 하지 않고 처리 시간 90sec으로 하였다. In addition, the process conditions at the time of etching of the SiO 2 film 304, pressure: 6.7Pa (50mT), the upper high-frequency power: 300W, a lower high-frequency power: 600W, the process gas and flow rate: CF 4 / CHF 3 / Ar = 30 It was set as / 15/1000 mL / min (standard state conversion value (sccm)), and was made into 90 sec of processing time, without applying a DC voltage.

또한, Low-k 막(303)의 에칭시의 프로세스 조건은, 압력: 6.7 Pa(50mT), 상부 고주파 파워 : 1000W, 하부 고주파 파워: 600W, 프로세스 가스 및 유량: CF4/Ar/N2= 30/1000/40mL/min(표준 상태 환산값(sccm))으로 하여, 직류 전압의 인가를 하지 않고 처리시간 20sec로 하였다. In addition, the process conditions at the time of the etching of the low-k film 303 are pressure: 6.7 Pa (50 mT), upper high frequency power: 1000 W, lower high frequency power: 600 W, process gas and flow rate: CF 4 / Ar / N 2 = It was set as 30/1000/40 mL / min (standard state conversion value (sccm)), and was made into 20 sec of processing time, without applying a DC voltage.

어느 쪽의 에칭에 있어서도, 온도는, 하부 전극/상부 전극/웨이퍼= 20/60/60℃로 하고, 센터와 에지의 He가스 도입 압력은 각각 2000Pa 및 6000Pa로 했다. 또한, 전극간의 갭은 35mm로 하였다. In either etching, the temperature was lower electrode / upper electrode / wafer = 20/60/60 ° C., and the He gas introduction pressures at the center and the edge were 2000 Pa and 6000 Pa, respectively. In addition, the gap between electrodes was 35 mm.

반사 방지막(BARC)(305)을 에칭할 때에 직류 전압을 인가하지 않은 경우와 -500V의 직류 전압을 인가한 경우에 있어서의 센터와 에지의 단면 및 애싱 후의 평면을 관찰한 결과, 반사 방지막(BARC)(305)의 에칭시에 상부 전극에 -500V의 전압을 인가하는 것에 의해, 직류 전압을 인가하지 않는 경우에 비해 센터의 레지스트잔막량이 145nm 내지 159nm로 증가하고, 에지의 레지스트잔막량에 있어서도 113nm 내지 151nm로 증가했다. 그리고, 애싱에 의해서 포토레지스트막(306) 및 반사 방지막(305)이 제거된 후에 있어서, 직류 전압을 인가하지 않는 것에 대해서는, 센터에서의 탑 CD 및 보텀 CD가 각각 117nm 및 107nm이고, 에지에서의 탑 CD 및 보텀 CD가 각각 115nm 및 102nm인데 반해, -500V의 전압을 인가한 것에 있어서는, 센터에서의 탑 CD 및 보텀 CD가 각각 97nm 및 85nm이고, 에지에서의 탑 CD 및 보텀 CD가 각각 95nm 및 79nm로 CD가 20nm정도 쉬링크한다. When the anti-reflection film (BARC) 305 was etched, when the direct current voltage was not applied and when the direct current voltage of -500 V was applied, the cross section of the center and edge and the plane after ashing were observed. By applying a voltage of -500V to the upper electrode at the time of etching of 305), the resist resist film amount in the center increases from 145 nm to 159 nm compared with the case where no DC voltage is applied, and the resist resist film amount at the edge is 113 nm. To 151 nm. After the photoresist film 306 and the anti-reflection film 305 are removed by ashing, the top CD and the bottom CD at the center are 117 nm and 107 nm, respectively, when the direct current voltage is not applied. While the top CD and the bottom CD are 115 nm and 102 nm, respectively, when the voltage of -500 V is applied, the top CD and the bottom CD at the center are 97 nm and 85 nm, respectively, and the top CD and the bottom CD at the edge are 95 nm and At 79nm, the CD shrinks by 20nm.

이상으로부터, 반사 방지막(305)의 에칭시에 직류 전압을 인가하는 것에 의해, CD를 대폭 쉬링크 시킬 수 있는 것이 확인되었다. 또한, 직류 전압을 인가하는 것에 의해 폴리머 공급이 공급되어 PR가 강화되고, 레지스트의 잔막량도 증가함과 동시에 선도 개선되는 것이 확인되었다. As described above, it was confirmed that the CD can be significantly shrunk by applying a DC voltage at the time of etching the antireflection film 305. In addition, it was confirmed that the polymer supply was supplied by applying the DC voltage, the PR was strengthened, the remaining film amount of the resist was increased, and the freshness was improved.

또한, 본 발명은 상기 실시형태에 한정되는 일없이 여러가지 변형이 가능하 다. 예컨대, 상기 실시형태에서는, 에칭 대상막으로서 Low-k 막이나 SiO2막 등을 나타냈지만 이것에 한정되는 것이 아니다. In addition, various modifications are possible for this invention, without being limited to the said embodiment. For example, in the above embodiment, as an etching target film Despite such that the Low-k film or SiO 2 film is not limited to this.

또한, 본 발명이 적용되는 장치에 대해서도 도 1의 것에 한정되는 것이 아니고, 이하에 나타내는 여러 가지의 것을 이용할 수 있다. 예컨대, 도 11에 도시하는 바와 같이 하부 전극인 서셉터(16)에 제 1 고주파 전원(48')으로부터 플라즈마 생성용의 예컨대 60MHz의 고주파 전력을 인가함과 동시에, 제 2 고주파 전원(90')으로부터 이온 인입용의 예컨대 2MHz의 고주파 전력을 인가하는 하부 2주파 인가 타입의 플라즈마 에칭 장치를 적용할 수도 있다. 도시하는 바와 같이 상부 전극(234)에 가변 직류 전원(166)을 접속하여 소정의 직류 전압을 인가하는 것에 의해, 상기 실시 형태와 동일한 효과를 얻을 수 있다. In addition, the apparatus to which this invention is applied is not limited to the thing of FIG. 1, The various things shown below can be used. For example, as shown in FIG. 11, a high frequency power of, for example, 60 MHz for plasma generation is applied from the first high frequency power supply 48 'to the susceptor 16 which is a lower electrode, and at the same time, the second high frequency power supply 90' is applied. The plasma etching apparatus of the lower two-frequency application type for applying high frequency power of, for example, 2 MHz for ion induction may be applied. As shown in the figure, by connecting the variable DC power supply 166 to the upper electrode 234 and applying a predetermined DC voltage, the same effects as in the above embodiment can be obtained.

또한, 이 경우에, 도 12에 도시하는 바와 같이 직류 전원(168)을 하부 전극인 서셉터(16)에 접속하여, 서셉터(16)에 직류 전압을 인가하도록 해도 좋다. In this case, as shown in FIG. 12, the DC power supply 168 may be connected to the susceptor 16 serving as the lower electrode to apply a DC voltage to the susceptor 16.

또한, 도 13에 도시하는 바와 같이 상부 전극(234')을 챔버(10)을 거쳐서 접지하도록 하고, 하부 전극인 서셉터(16)에 고주파 전원(170)을 접속하고, 이 고주파 전원(170)으로부터 플라즈마 형성용의 예컨대 13.56MHz의 고주파 전력을 인가하는 타입의 플라즈마 에칭 장치이더라도 적용할 수 있어, 이 경우에는, 도시하는 바와 같이 하부 전극인 서셉터(16)에 가변 직류 전원(172)을 접속하여 소정의 직류 전압을 인가하는 것에 의해, 상기 실시형태와 동일한 효과를 얻을 수 있다. As shown in FIG. 13, the upper electrode 234 'is grounded via the chamber 10, and the high frequency power source 170 is connected to the susceptor 16 which is a lower electrode. It is also applicable to a plasma etching apparatus of a type for applying a high frequency power of 13.56 MHz, for example, for plasma formation, and in this case, the variable DC power supply 172 is connected to the susceptor 16 which is a lower electrode as shown in the figure. By applying a predetermined direct current voltage, the same effect as in the above embodiment can be obtained.

또한, 도 14에 도시하는 바와 같이 도 13과 동일한 상부 전극(234')을 챔 버(10)을 거쳐서 접지하도록 하고, 하부 전극인 서셉터(16)에 고주파 전원(170)을 접속하여, 이 고주파 전원(170)으로부터 플라즈마 형성용의 고주파 전력을 인가하는 타입의 에칭 장치에 있어서, 가변 직류 전원(174)을 상부 전극(234')에 인가하도록 해도 좋다. As shown in FIG. 14, the same upper electrode 234 'as shown in FIG. 13 is grounded through the chamber 10, and a high frequency power source 170 is connected to the susceptor 16 which is a lower electrode. In the etching apparatus of the type which applies the high frequency power for plasma formation from the high frequency power supply 170, the variable DC power supply 174 may be applied to the upper electrode 234 '.

본 발명에 의하면, 반사 방지막을 플라즈마 에칭할 때에, 제 1 전극 또는 제 2 전극에 플라즈마 형성용의 고주파 전력을 공급하여 반사 방지막 을 플라즈마 에칭할 때에, 어느 하나의 전극에 직류 전압을 인가하는 것에 의해 플라즈마 컨트롤이 가능해져, 인가 직류 전압을 적절히 제어하는 것에 의해 반사 방지막의 에칭을 제어할 수 있다. 이에 의해, 반사 방지막을 에칭 마스크로서 에칭되는 에칭 대상막의 CD 분포를 제어할 수 있어, 종래 문제로 되었던 에칭 대상막의 CD의 불균형을 저감할 수 있다. 또한, 이와 같이 반사 방지막의 에칭을 제어하는 것이 가능해진 것에 의해, 에칭 대상막에 있어서의 에칭깊이의 면내 불균형도 저감할 수 있다. According to the present invention, when plasma-etching an anti-reflection film, by supplying a high frequency power for plasma formation to the first electrode or the second electrode and plasma-etching the anti-reflection film, by applying a DC voltage to any one of the electrodes Plasma control becomes possible, and etching of an anti-reflection film can be controlled by suitably controlling an applied DC voltage. Thereby, CD distribution of the etching target film in which an antireflection film is etched as an etching mask can be controlled, and the CD imbalance of the etching target film which became a conventional problem can be reduced. In addition, it becomes possible to control the etching of the antireflection film in this way, so that the in-plane imbalance of the etching depth in the etching target film can be reduced.

또한, 어느 하나의 전극에 직류 전압을 인가하면서 반사 방지막을 에칭하는 것에 의해, 직류 전압 인가 전극에 부착한 폴리머를 피처리체에 공급할 수 있어, 그 공급 전압을 제어하는 것에 의해 반사 방지막의 에칭 패턴 치수가 상기 포토레지스트막의 패턴 치수보다도 소정량 작아지도록 할 수 있어, 에칭균일성 및 에칭레이트를 저하시키는 일없이, 원하는 CD 축소를 실현할 수 있다. In addition, by etching the antireflection film while applying a direct current voltage to any of the electrodes, the polymer attached to the direct current voltage applying electrode can be supplied to the object to be processed, and the supply voltage is controlled to control the etching pattern dimensions of the antireflection film. Can be made smaller than the pattern dimension of the photoresist film, and desired CD reduction can be realized without lowering the etching uniformity and etching rate.

Claims (14)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 피처리체에 형성된 반사 방지막을 플라즈마 에칭하는 플라즈마 에칭 방법에 있어서, In the plasma etching method of plasma-etching the antireflection film formed in the to-be-processed object, 제 1 전극 및 제 2 전극이 상하로 대향하여 마련된 처리 용기내에, 기판 상에 에칭 대상막, 반사 방지막 및 패턴화된 포토레지스트막이 순차적으로 형성된 피처리체를 배치하는 공정과, Arranging an object to be processed in which an etching target film, an antireflection film, and a patterned photoresist film are sequentially formed on a substrate in a processing container provided with the first electrode and the second electrode facing up and down; 처리 용기내에 처리 가스를 도입하는 공정과, Introducing a processing gas into the processing container; 상기 제 1 전극 및 제 2 전극 중 어느 하나에 고주파 전력을 인가하여 플라즈마를 생성하고, 상기 포토레지스트막을 마스크로서 상기 반사 방지막을 에칭하는 공정과, Applying a high frequency power to one of the first electrode and the second electrode to generate a plasma, and etching the anti-reflection film using the photoresist film as a mask; 상기 에칭시에, 상기 반사 방지막의 에칭 패턴 치수가 상기 포토레지스트막의 패턴 치수보다도 작아지도록 어느 하나의 전극에 직류 전압을 인가하는 공정During the etching, applying a DC voltage to any one of the electrodes so that the etching pattern dimension of the antireflection film is smaller than the pattern dimension of the photoresist film. 을 가지는 것을 특징으로 하는 플라즈마 에칭 방법. Plasma etching method comprising the. 제 1 전극 및 제 2 전극이 대향하여 마련된 처리 용기내에 기판 상에 에칭 대상막, 반사 방지막 및 패턴화된 포토레지스트막이 순차적으로 형성된 피처리체를 배치하는 공정과, Arranging an object to be processed in which an etching target film, an antireflection film, and a patterned photoresist film are sequentially formed on a substrate in a processing container provided with a first electrode and a second electrode facing each other; 처리 용기내에 처리 가스를 도입하는 공정과, Introducing a processing gas into the processing container; 상기 제 1 전극 및 제 2 전극 중 어느 하나에 고주파 전력을 인가하고 플라즈마를 생성하여 에칭하는 공정과, Applying high frequency power to any one of the first electrode and the second electrode, generating a plasma, and etching the same; 상기 에칭시에, 상기 반사 방지막의 에칭 패턴 치수가 상기 포토레지스트막의 패턴 치수보다도 작아지도록 어느 하나의 전극에 직류 전압을 인가하는 공정과, During the etching, applying a direct current voltage to any one of the electrodes so that the etching pattern dimension of the antireflection film is smaller than the pattern dimension of the photoresist film; 상기 레지스트막의 패턴 치수보다도 작은 에칭 패턴이 형성된 반사 방지막을 에칭 마스크로해서, 상기 포토레지스트의 패턴 치수보다도 작은 패턴 치수로 상기 에칭 대상막을 에칭하는 공정A step of etching the etching target film with a pattern size smaller than the pattern size of the photoresist using an antireflection film having an etching pattern smaller than the pattern size of the resist film as an etching mask. 을 가지는 것을 특징으로 하는 플라즈마 에칭 방법. Plasma etching method comprising the. 제 6 항에 있어서,The method of claim 6, 상기 직류 전압은, -200∼-1500V의 범위인 것을 특징으로 하는 플라즈마 에칭 방법. The direct current voltage is in the range of -200 to 1500 volts. 제 6 항에 있어서,The method of claim 6, 테스트용의 피처리체에 대하여, 상기 반사 방지막의 패턴 치수가 원하는 치수가 되는 직류 전압값을 미리 구해 두고, 상기 직류 전압값을 상기 어느 하나의 전극에 인가하는 것을 특징으로 하는 플라즈마 에칭 방법. A plasma etching method, wherein the DC voltage value at which the pattern size of the anti-reflection film is a desired dimension is obtained in advance for the test target object, and the DC voltage value is applied to any one of the electrodes. 삭제delete 제 6 항에 있어서,The method of claim 6, 상기 제 1 전극은 상부 전극이고, 상기 제 2 전극은 피처리체를 탑재하는 하부 전극이며, 상기 플라즈마를 생성하기 위한 고주파 전력 및 상기 직류 전압은 상기 제 1 전극에 인가되는 것을 특징으로 하는 플라즈마 에칭 방법. The first electrode is an upper electrode, the second electrode is a lower electrode on which the target object is to be mounted, and the high frequency power and the direct current voltage for generating the plasma are applied to the first electrode. . 삭제delete 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체에 있어서, In a computer storage medium storing a control program running on a computer, 상기 제어 프로그램은, 실행시에, 제 6 항 내지 제 9 항 또는 제 11 항 중 어느 한 항에 기재된 플라즈마 에칭 방법이 실행되도록, 컴퓨터가 플라즈마 처리 장치를 제어하는 것을 특징으로 하는 컴퓨터 판독 가능한 기억 매체.The control program is a computer-readable storage medium, wherein the computer controls the plasma processing apparatus such that, when executed, the plasma etching method according to any one of claims 6 to 9 or 11 is executed. . 피처리체에 형성된 반사 방지막을 플라즈마 에칭하는 플라즈마 에칭 장치에 있어서, In the plasma etching apparatus which plasma-etches the anti-reflective film formed in the to-be-processed object, 제 1 전극 및 제 2 전극이 상하로 대향하여 마련된 처리 용기내에, 기판 상에 에칭 대상막, 반사 방지막 및 패턴화된 포토레지스트막이 순차적으로 형성된 피처리체를 배치하는 공정과, Arranging an object to be processed in which an etching target film, an antireflection film, and a patterned photoresist film are sequentially formed on a substrate in a processing container provided with the first electrode and the second electrode facing up and down; 처리 용기내에 처리 가스를 도입하는 공정과, Introducing a processing gas into the processing container; 상기 제 1 전극 및 제 2 전극 중 어느 하나에 고주파 전력을 인가하여 플라즈마를 생성하고, 상기 포토레지스트막을 마스크로서 상기 반사 방지막을 에칭하는 공정과, Applying a high frequency power to one of the first electrode and the second electrode to generate a plasma, and etching the anti-reflection film using the photoresist film as a mask; 상기 에칭시에, 상기 반사 방지막의 에칭 패턴 치수가 상기 포토레지스트막의 패턴 치수보다도 작아지도록 어느 하나의 전극에 직류 전압을 인가하는 공정이 상기 플라즈마 에칭 장치에서 수행되도록 제어하는 제어수단과, Control means for controlling the plasma etching apparatus to perform a step of applying a DC voltage to any one of the electrodes so that the etching pattern dimension of the anti-reflection film is smaller than the pattern dimension of the photoresist film during the etching; 상기 플라즈마 에칭 방법이 상기 플라즈마 에칭 장치에서 수행되도록 컴퓨터에 상기 플라즈마 에칭 장치를 제어시키는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체를 포함하는 플라즈마 에칭 장치에 있어서,A plasma etching apparatus comprising a computer readable storage medium storing a control program for controlling the plasma etching apparatus in a computer such that the plasma etching method is performed in the plasma etching apparatus. 상기 제 1 전극은 상부 전극이고, 상기 제 2 전극은 피처리체를 탑재하는 하부 전극이며, 상기 플라즈마를 생성하기 위한 고주파 전력 및 상기 직류 전압은 상기 제 1 전극에 인가되고,The first electrode is an upper electrode, the second electrode is a lower electrode on which the target object is to be mounted, the high frequency power and the direct current voltage for generating the plasma are applied to the first electrode, 상기 제 2 전극에는 이온 인입용의 고주파 전력이 인가되는 것을 특징으로 하는 플라즈마 에칭 장치.And a high frequency power for ion attraction is applied to the second electrode.
KR1020070019397A 2006-02-28 2007-02-27 Plasma etching method and computer-readable storage medium KR100894345B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00052894 2006-02-28
JP2006052894A JP2007234770A (en) 2006-02-28 2006-02-28 Plasma etching method, and computer-readable recording medium

Publications (2)

Publication Number Publication Date
KR20070089618A KR20070089618A (en) 2007-08-31
KR100894345B1 true KR100894345B1 (en) 2009-04-22

Family

ID=38555069

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070019397A KR100894345B1 (en) 2006-02-28 2007-02-27 Plasma etching method and computer-readable storage medium

Country Status (4)

Country Link
JP (1) JP2007234770A (en)
KR (1) KR100894345B1 (en)
CN (1) CN101030527A (en)
TW (1) TWI406335B (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5065787B2 (en) * 2007-07-27 2012-11-07 東京エレクトロン株式会社 Plasma etching method, plasma etching apparatus, and storage medium
US20090230089A1 (en) * 2008-03-13 2009-09-17 Kallol Bera Electrical control of plasma uniformity using external circuit
JP5213496B2 (en) * 2008-03-31 2013-06-19 東京エレクトロン株式会社 Plasma etching method and computer-readable storage medium
JP5578782B2 (en) * 2008-03-31 2014-08-27 東京エレクトロン株式会社 Plasma processing method and computer-readable storage medium
JP5378706B2 (en) * 2008-05-22 2013-12-25 東京エレクトロン株式会社 Plasma processing apparatus and processing gas supply apparatus used therefor
JP5221403B2 (en) * 2009-01-26 2013-06-26 東京エレクトロン株式会社 Plasma etching method, plasma etching apparatus and storage medium
US8232199B2 (en) 2010-07-01 2012-07-31 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device comprises a photoresist pattern having a desired critical dimension
TWI502617B (en) 2010-07-21 2015-10-01 應用材料股份有限公司 Method,plasma processing apparatus ,and liner assembly for tuning electrical skews
US9786471B2 (en) 2011-12-27 2017-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Plasma etcher design with effective no-damage in-situ ash
JP7066565B2 (en) * 2018-07-27 2022-05-13 東京エレクトロン株式会社 Plasma processing method and plasma processing equipment

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010107727A (en) * 2000-05-24 2001-12-07 조셉 제이. 스위니 Plasma assisted semiconductor substrate processing chamber having a plurality of ground path bridges
KR20050086834A (en) * 2002-11-26 2005-08-30 동경 엘렉트론 주식회사 Plasma processing apparatus and method

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4831853B2 (en) * 1999-05-11 2011-12-07 東京エレクトロン株式会社 Capacitively coupled parallel plate plasma etching apparatus and plasma etching method using the same
CN1277293C (en) * 2001-07-10 2006-09-27 东京毅力科创株式会社 Dry etching method
JP2004207286A (en) * 2002-12-24 2004-07-22 Sony Corp Dry etching method and method of manufacturing semiconductor device
JP4722550B2 (en) * 2004-06-16 2011-07-13 東京エレクトロン株式会社 Manufacturing method of semiconductor device
WO2005124844A1 (en) * 2004-06-21 2005-12-29 Tokyo Electron Limited Plasma processing device amd method
US7740737B2 (en) * 2004-06-21 2010-06-22 Tokyo Electron Limited Plasma processing apparatus and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010107727A (en) * 2000-05-24 2001-12-07 조셉 제이. 스위니 Plasma assisted semiconductor substrate processing chamber having a plurality of ground path bridges
KR20050086834A (en) * 2002-11-26 2005-08-30 동경 엘렉트론 주식회사 Plasma processing apparatus and method

Also Published As

Publication number Publication date
KR20070089618A (en) 2007-08-31
TW200746292A (en) 2007-12-16
CN101030527A (en) 2007-09-05
TWI406335B (en) 2013-08-21
JP2007234770A (en) 2007-09-13

Similar Documents

Publication Publication Date Title
KR100894345B1 (en) Plasma etching method and computer-readable storage medium
KR100810773B1 (en) Plasma etching method and computer-readable storage medium
KR100861260B1 (en) Plasma etching method and computer-readable storage medium
JP4230029B2 (en) Plasma processing apparatus and etching method
JP5642001B2 (en) Plasma etching method
JP4754374B2 (en) Plasma etching method and computer-readable storage medium
US8129282B2 (en) Plasma etching method and computer-readable storage medium
JP5323306B2 (en) Plasma etching method and computer-readable storage medium
JP2008244479A (en) Method and system for dry-etching metal nitride
KR101858324B1 (en) Plasma etching method
KR100984634B1 (en) Plasma etching method, plasma etching apparatus and storage medium
KR101540816B1 (en) Plasma etching method, computer storage medium and plasma etching apparatus
JP2011049360A (en) Plasma etching method
US20070218681A1 (en) Plasma etching method and computer-readable storage medium
JP4827567B2 (en) Plasma etching method and computer-readable storage medium
US7943523B2 (en) Plasma etching method and computer readable storage medium
US20080014755A1 (en) Plasma etching method and computer-readable storage medium
US20070218699A1 (en) Plasma etching method and computer-readable storage medium
US11328934B2 (en) Etching method and substrate processing apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140319

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170322

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180329

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190328

Year of fee payment: 11