KR100891424B1 - Flash memory device and method of manufacturing thereof - Google Patents
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Abstract
본 발명은 플래시 메모리 소자 및 이의 형성 방법에 관한 것으로, 보호 절연막을 형성한 후, PSZ(PolySilaZane)막을 이용하여 트렌치 저면을 갭필하고 후속으로 HDP(High Density Plasma) 산화막으로 트렌치를 매립하여 소자 분리막을 형성함으로써, 보이드가 발생하여 비트성 페일이 진행성으로 발전하는 것을 방지할 수 있는 플래시 메모리 소자 및 이의 형성 방법을 개시한다.The present invention relates to a flash memory device and a method of forming the same, and after forming a protective insulating film, gap isolation of a trench bottom using a PSZ (PolySilaZane) film and subsequent filling of a trench with an HDP (High Density Plasma) oxide film to form a device isolation film The present invention discloses a flash memory device and a method for forming the same, which can prevent the generation of voids and the development of bite fail progressively.
플래시, 소자 분리막, 보이드 진행성 페일 Flash, Device Isolators, Void Progressive Fails
Description
도 1은 종래 기술에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of an element for describing a method of forming an isolation layer of a flash memory device according to the prior art.
도 2 내지 도 6 본 발명의 일실시 예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.2 to 6 are cross-sectional views of devices for describing a method of forming a device isolation layer of a flash memory device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100 : 반도체 기판 101 : 터널 산화막100
102 : 플로팅 게이트용 도전막 103 : 버퍼 산화막102: conductive film for floating gate 103: buffer oxide film
104 : 패드 질화막 105 : 트렌치104: pad nitride film 105: trench
106 : 라이너 산화막 107 : 보호 절연막106: liner oxide film 107: protective insulating film
108 : PSZ막 109 : HDP 산화막108: PSZ film 109: HDP oxide film
본 발명은 플래시 메모리 소자 및 이의 형성 방법에 관한 것으로, 특히 소자의 커플링 비를 증가시킬 수 있는 플래시 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.The present invention relates to a flash memory device and a method of forming the same, and more particularly, to a method of forming an isolation layer of a flash memory device capable of increasing a coupling ratio of the device.
반도체 회로에서는 반도체 기판 상부에 형성된 단위소자 예컨대, 트랜지스터, 다이오드 또는 저항 등을 전기적으로 분리하는 것이 필요하다. 따라서, 이러한 소자 분리 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.In a semiconductor circuit, it is necessary to electrically separate a unit element formed on the semiconductor substrate, for example, a transistor, a diode, or a resistor. Therefore, this device isolation process is an initial step in all semiconductor manufacturing process steps, and depends on the size of the active region and the process margin of subsequent steps.
이러한 소자 분리를 형성하기 위한 방법으로 반도체 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 함)이 많이 사용되어 왔다. 그러나, 이러한 LOCOS 소자 분리에 의하면 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(Bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문턱전압(Threshold voltage)이 증가하게 되므로 예컨대, 트랜지스터 등의 전기적 특성을 악화시키는 문제점이 발생하게 된다.As a method for forming such device isolation, a LOCal Oxidation of Silicon (LOCOS) has been widely used. However, according to the LOCOS device isolation, as the oxygen penetrates into the side of the pad oxide film under the nitride film used as the mask for the selective oxidation of the semiconductor substrate, a bird's beak is generated at the end of the field oxide film. Since the field oxide film is extended to the active region by the length of the buzz beak by such a buzz beak, the channel length is shortened and the threshold voltage is increased, thereby causing problems such as deterioration of the electrical characteristics of the transistor. do.
한편, 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정은 반도체 소자의 설계규칙(Design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 액티브 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있다.On the other hand, the trench trench isolation (STI) process is an instability factor of the process such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and the reduction of the active region due to the buzz beak. It is emerging as a device separation process that can fundamentally solve the problem.
도 1은 종래 기술에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설 명하기 위한 소자의 단면도이다.1 is a cross-sectional view of an element for describing a method of forming an isolation layer of a flash memory device according to the prior art.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(11), 플로팅 게이트용 폴리 실리콘막(12), 버퍼 산화막(13), 및 패드 질화막(14)을 형성하고, 이를 선택 식각하여 반도체 기판(10)의 소자 분리 영역을 노출시킨 다음, 노출된 반도체 기판(10)을 식각함으로써 트렌치를 형성한다. 이어 트렌치(13)를 포함한 전체 구조 상에 라이너 산화막(15)를 형성한 후, 트렌치 저면을 PSZ(PolySilaZane)막(16)으로 채운 후 PSZ(PolySilaZane)막(16)을 포함한 전체 구조 상에 HDP(High Density Plasma) 산화막(17)을 형성하여 트렌치를 채운다. 이 후, 패드 질화막(14)이 노출되도록 평탄화 공정을 진행하여 소자 분리막을 형성한다.Referring to FIG. 1, a
최근 고집적화되는 플래시 메모리 소자의 집적도를 높이기 위하여 60nm이하로 소자의 크기를 줄이고 있으며, 이에 따라 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하는 플래시 메모리는 더 이상 HDP(High Density Plasma) 산화막을 이용한 갭필 마진의 확보가 어렵다. 이로 인하여 트렌치 내부에 보이드 또는 심이 발생하여 플래시 메모리 소자의 전기적 특성을 열화시킨다. 보이드 또는 심은 반도체 기판과 콘트를 게이트간의 지속적인 열화에 의하여 비트성 페일이 점차 진행하여 로우(row)성 페일로 발전하게 되어 소자의 특성을 열화시킨다.Recently, in order to increase the density of flash memory devices, which have been highly integrated, the size of the devices has been reduced to 60 nm or less. Accordingly, the flash memory using the SA-STI (Self Aligned Shallow Trench Isolation) process no longer uses HDP (High Density Plasma) oxide film. It is difficult to secure gap fill margins. As a result, voids or seams are generated in the trenches, thereby deteriorating electrical characteristics of the flash memory device. The void or shim causes the bite fail to gradually develop into a row fail due to continuous deterioration between the gate and the semiconductor substrate, resulting in deterioration of device characteristics.
본 발명이 이루고자 하는 기술적 과제는 보호 절연막을 형성한 후, PSZ(PolySilaZane)막을 이용하여 트렌치 저면을 갭필하고 후속으로 HDP(High Density Plasma) 산화막으로 트렌치를 매립하여 소자 분리막을 형성함으로써, 보이드가 발생하여 비트성 페일이 진행성으로 발전하는 것을 방지할 수 있는 플래시 메모리 소자 및 이의 형성 방법을 제공하는 데 있다.According to an aspect of the present invention, after forming a protective insulating layer, voids are formed by gapfilling the bottom of a trench using a PSZ (PolySilaZane) film, and subsequently filling a trench with an HDP (High Density Plasma) oxide film to form a device isolation layer, thereby generating voids. Accordingly, the present invention provides a flash memory device and a method of forming the same, which can prevent a bite failure from progressively developing.
본 발명의 일실시 예에 따른 플래시 메모리 소자는 반도체 기판의 소자 분리 영역에 형성된 트렌치와, 상기 트렌치 측벽 및 저면에 형성된 보호 절연막과, 상기 보호 절연막을 포함한 상기 트렌치 내부에 형성된 제1 절연막, 및 상기 제1 절연막 상에 형성된 제2 절연막을 포함한다.A flash memory device according to an embodiment of the present invention may include a trench formed in an isolation region of a semiconductor substrate, a protective insulating film formed on sidewalls and a bottom of the trench, a first insulating film formed inside the trench including the protective insulating film, and It includes a second insulating film formed on the first insulating film.
상기 반도체 기판의 액티브 영역에 순차적으로 형성된 터널 절연막 및 플로팅 게이트용 도전막을 더 포함하며, 상기 트렌치 측벽 및 저면과 상기 터널 절연막 및 플로팅 게이트용 도전막의 측벽에 형성된 라이너 절연막을 더 포함한다.The semiconductor device may further include a tunnel insulating film and a floating gate conductive film sequentially formed in the active region of the semiconductor substrate, and further include a liner insulating film formed on the trench sidewalls and the bottom and sidewalls of the tunnel insulating film and the floating gate conductive film.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 형성 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 버퍼 절연막을 순차적으로 형성하는 단계와, 상기 버퍼 절연막, 상기 플로팅 게이트용 도전막, 상기 터널 산화막, 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체 구조 상에 보호 절연막을 형성하는 단계와, 상기 보호 절연막을 포함한 상기 트렌치 내부에 제1 절연막을 형성하는 단계와, 에치백 공정을 실시하여 상기 제1 절연막의 상부를 식각한 후, 노출되는 상기 보호 절연막을 식각하여 제거하는 단계, 및 상기 제1 절연막을 포함한 전체 구조 상에 제2 절연막을 형성하여 소자 분리막을 형성하는 단계를 포함한다.A method of forming a flash memory device according to an embodiment of the present invention includes the steps of sequentially forming a tunnel insulating film, a floating gate conductive film, a buffer insulating film on a semiconductor substrate, the buffer insulating film, the floating gate conductive film, the Selectively etching the tunnel oxide film and the semiconductor substrate to form a trench, forming a protective insulating film over the entire structure including the trench, and forming a first insulating film inside the trench including the protective insulating film. And etching the upper portion of the first insulating film by performing an etch back process, and then etching and removing the exposed protective insulating film, and forming a second insulating film on the entire structure including the first insulating film. Forming a separator.
상기 보호 절연막은 질화막으로 형성하며, 상기 보호 절연막은 30 내지 200Å의 두께로 형성한다.The protective insulating film is formed of a nitride film, and the protective insulating film is formed to a thickness of 30 to 200 kPa.
상기 에치백 공정은 상기 제1 절연막의 상단부가 상기 터널 절연막보다 같거나 높도록 타겟을 설정하여 진행한다.The etchback process is performed by setting a target such that an upper end of the first insulating film is equal to or higher than the tunnel insulating film.
상기 제1 절연막은 PSZ(PolySilaZane)막으로 형성하고, 상기 제2 절연막은 HDP(High Density Plasma) 산화막으로 형성한다.The first insulating layer is formed of a PSZ (PolySilaZane) film, and the second insulating layer is formed of an HDP (High Density Plasma) oxide film.
상기 트렌치 형성 단계 이후, 상기 보호 절연막 형성 단계 이전에 상기 트렌치 측벽 및 저면에 라이너 절연막을 형성하는 단계를 더 포함한다.And forming a liner insulating layer on the sidewalls and the bottom of the trench after the trench forming step and before the protective insulating film forming step.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
도 2 내지 도 6 본 발명의 일실시 예에 따른 플래시 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.2 to 6 are cross-sectional views of devices for describing a method of forming a device isolation layer of a flash memory device according to an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(100) 상에 터널 산화막(101), 플로팅 게이트 용 도전막(102), 버퍼 산화막(103), 및 패드 질화막(104)을 순차적으로 형성한다. 터널 산화막(101)은 습식 산화 공정을 이용하여 70~80Å 으로 증착하고, 후속 공정으로 N2O 어닐링 공정을 실시하여 터널 산화막(101) 내부의 질화물(nitrogen)을 결합(incorporation)시켜서 트랩 차지 밀도(trap density)를 줄이고 신뢰성을 향상시키는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 500~550℃ 온도 범위 내에서 SiH4 가스와 PH3 가스를 소스 가스로 하여 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 300~1500Å 두께로 증착하는 것이 바람직히다. 버퍼 산화막(103)은 플로팅 게이트용 도전막(102)과 패드 질화막(104)과의 스트레스 완화를 위해 30 내지 100Å 의 두께로 형성하는 것이 바람직하다. 버퍼 산화막(103)은 LP-CVD 방식을 이용하여 형성하는 것이 바람직하다. 패드 질화막(104)은 LP-CVD 방식을 이용하여 300~1000Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 2, a
도 3을 참조하면, 식각 공정을 진행하여 패드 질화막(104), 버퍼 산화막(103), 플로팅 게이트용 도전막(102), 터널 산화막(101), 및 반도체 기판(100)을 순차적으로 식각하여 트렌치(105)를 형성한다.Referring to FIG. 3, an etching process is performed to sequentially etch the
도 4를 참조하면, 산화 공정을 진행하여 트렌치(105)를 포함한 전체 구조 상에 라이너 산화막(106)을 형성한다. 라이너 산화막(106)은 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다. 이 후, 라이너 산화막(106)을 포함한 전체 구조 상에 보호 절연막(107)을 형성한다. 보호 절연막(107) 질화막으로 형성하는 것이 바람직하다. 보호 절연막(107)은 30 내지 200Å의 두께로 형성하는 것이 바람직하다. 이 후, 보호 절연막(107)을 포함한 전체 구조 상에 PSZ(PolySilaZane)막(108)을 증착하여 트렌치(105)를 갭필한다. PSZ(PolySilaZane)막(108)은 스핀 코팅 방식을 이용하여 3000~6000Å의 두께로 형성하는 것이 바람직하다. 이 후 PSZ(PolySilaZane)막(109) 내부의 불순물을 제거하고 식각 비를 상승시키기 위하여 c-WVG(Catalythic Water Vapor Generator) 공정을 이용하여 300~500℃에서 1차 큐어링하고, 550~700℃에서 2차 큐어링을 연속적으로 실시하고 최종적으로 850~1000℃의 온도범위에서 N2 가스만을 이용한 열처리 공정을 실시하는 것이 바람직하다. Referring to FIG. 4, an oxidation process is performed to form a
도 5를 참조하면, 라이너 산화막(106)의 상부가 노출되도록 CMP(Chemical Mechanical Polishing) 공정을 실시한다. 이 후, 에치백 공정을 실시하여 PSZ(PolySilaZane)막(108)의 상단부를 식각한다. 이때 잔류하는 PSZ(PolySilaZane)막(108)의 높이는 터널 산화막(101) 보다 높거나 같도록 한다. 이 후 노출되는 보호 절연막(107)을 식각하여 제거한다. 보호 절연막(107)은 인산을 이용한 식각 공정으로 제거하는 것이 바람직하다. 이 후, 전체 구조 상에 HDP(High Density Plasma) 산화막(109)을 증착하여 트렌치(105)의 상단부를 갭필한다. 이렇게 형성된 보호 절연막(107)은 후속 갭필 공정에 의해 보이드가 발생하여 비트성 페일이 진행성으로 발전하는 것을 방지한다.Referring to FIG. 5, a chemical mechanical polishing (CMP) process is performed to expose an upper portion of the
도 6을 참조하면, 평탄화 공정을 진행하여 상기 패드 질화막(104)의 상부를 노출시켜 소자 분리막(109, 및 108)을 형성한다. 이 후, 식각 공정을 실시하여 패드 질화막(104)와 버퍼 산화막(103)을 제거한다. 식각 공정은 BOE와 H3PO4을 이용하여 실시하는 것이 바람직하다. 이 후, 세정 공정을 실시하여 EFH(Effective Field oxide Height)가 원하는 수준이 되도록 타겟을 제어하여 소자 분리막의 상단부(109)를 식각한다. 세정공정은 100:1 내지 500:1로 물에 희석된 HF 용액을 이용하여 진행하는 것이 바람직하다.Referring to FIG. 6, the planarization process is performed to expose the upper portion of the
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명의 일실시 예에 따르면, 보호 절연막을 형성한 후, PSZ(PolySilaZane)막을 이용하여 트렌치 저면을 갭필하고 후속으로 HDP(High Density Plasma) 산화막으로 트렌치를 매립하여 소자 분리막을 형성함으로써, 보이드가 발생하여 비트성 페일이 진행성으로 발전하는 것을 방지할 수 있다.According to an embodiment of the present invention, after forming a protective insulating film, a void is formed by filling a trench bottom using a polysilicon layer (PSZ) and subsequently filling a trench with an HDP (High Density Plasma) oxide to form a device isolation layer. It is possible to prevent the bite failure from developing progressively.
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