KR100889546B1 - Method of manufacturing in semiconductor device - Google Patents

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Abstract

A manufacturing method of the semiconductor device is provided to secure the reliability of the semiconductor device by reducing the parasitic capacitance of the wiring member and the capacitive coupling. An insulating layer(20) between the wirings is evaporated on a substrate(10). The insulating layer between the wirings is etched and the first trench is formed. An anti-refractive coating layer reclaims the first trench. The anti-refractive coating layer is recessed and the recess region is formed. The first insulating layer(60) is formed on the recess region and the top of the insulating layer between the wirings. The second trench is formed by etching the first insulating layer and the insulating layer between the wirings. A copper routing(80) is formed within the second trench.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING IN SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 반도체 소자의 배선들을 고립화시키는 에어 갭을 갖는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having an air gap to isolate wirings of the semiconductor device.

반도체 장치, 예를 들면, 로직 소자, 디램 및 플래시 메모리 등이 고집적화됨에 따라, 이를 구성하는 금속 배선들 사이의 간격이 점차 협소해지고 있다. 상기 금속 배선들과 이들을 고립화시키는 절연막에 의하여 발생하는 기생 캐패시턴스에 의한 용량성 결합(capacitive coupling)은 배선간 지연(interconnection delay)을 초래하여 반도체 장치의 집적화 및 고속화에 대한 중대한 장애로 인식되고 있다.As semiconductor devices, for example, logic devices, DRAMs, flash memories, and the like are highly integrated, the gaps between the metal wires constituting the semiconductor devices are becoming narrower. Capacitive coupling due to parasitic capacitance generated by the metal wires and the insulating film that isolates them causes an interconnection delay and is recognized as a serious obstacle to the integration and speed of semiconductor devices.

상기 배선간 지연 현상 이외에, 플래시 메모리 소자의 인접한 셀들의 게이트 스택 사이에도 용량성 결합(capacitive coupling)에 의한 신호 간섭이 발생할 수 있다. 예를 들면, 플래시 메모리에서, 선택된 플래시 메모리 셀에 대한 프로그래밍 또는 읽기 동작시, 선택되지 않은 플래시 메모리 셀과의 용량성 결합 때문에 상기 프로그래밍 또는 읽기 동작이 실패하는 경우가 있다.In addition to the inter-wire delay, signal interference due to capacitive coupling may also occur between gate stacks of adjacent cells of a flash memory device. For example, in flash memory, during a programming or reading operation on a selected flash memory cell, the programming or reading operation may fail due to capacitive coupling with an unselected flash memory cell.

상기 인접한 금속 배선들 또는 메모리 셀들 사이에서 발생하는 기생 캐패시 턴스에 의한 용량성 결함을 감소시키기 위해, 절연막으로서 저유전율(low-k) 물질을 사용하는 기술이 적용되고 있다. 그러나, 저유전율(low-k) 물질의 연구가 지속적으로 이루어져야 하고 점점 금속 배선들 사이의 공간이 작아짐으로 인하여 저유전율(low-k) 물질의 갭 필(gap fill) 특성도 함께 향상되어야 하나, 어려움을 겪고 있다. In order to reduce capacitive defects caused by parasitic capacitance occurring between the adjacent metal lines or memory cells, a technique using a low-k material as an insulating layer has been applied. However, research on low-k materials has to be continuously conducted, and the gap fill characteristics of low-k materials have to be improved as the space between metal wires becomes smaller. I'm having a hard time.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 배선 부재의 기생 캐패시턴스를 감소시켜 용량성 결합을 감소시키면서도, 반도체 소자의 신뢰성을 확보할 수 있는 에어 갭을 갖는 반도체 소자를 형성하는 방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of forming a semiconductor device having an air gap capable of securing the reliability of the semiconductor device while reducing the capacitive coupling by reducing the parasitic capacitance of the wiring member.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 배선 부재의 절연막 등에 손상을 초래하지 않고서 반도체 소자의 배선 부재를 고립시킬 수 있는 에어 갭을 갖는 반도체 소자를 형성하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of forming a semiconductor element having an air gap capable of isolating the wiring member of the semiconductor element without causing damage to an insulating film or the like of the wiring member.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 전자회로가 형성된 기판 상에 배선간 절연층을 증착하는 단계와, 포토 마스크를 이용하여 상기 배선간 절연층을 식각하여 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치 내부에 식각 저지막을 형성하는 단계와, 상기 제 1 트렌치 내부를 매립하도록 상기 식각 저지막 상부에 반사방지 코팅층을 증착하는 단계와, 상기 배선간 절연층 상부 표면 이하로 상기 반사방지 코팅층을 리세스하여 리세스 영역을 형성하는 단계와, 상기 리세스 영역 및 상기 배선간 절연층 상부에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막 상부에 포토 마스크를 이용하여 상기 제 1 절연막 및 상기 배선간 절연층을 식각하여 제 2 트렌치를 형성하고, 상기 제 2 트렌치 내에 구리 배선을 형성하는 단계 및 상기 반사방지 코팅층 상부에 위치한 상기 제 1 절연막의 적어도 일부를 개방시키고, 상기 개방된 영역을 이용하여 상기 제 1 트렌치 내부를 제거하여 에어 갭을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: depositing an inter-wiring insulating layer on a substrate on which an electronic circuit is formed; Etching to form a first trench, forming an etch stop layer in the first trench, depositing an anti-reflective coating layer on the etch stop layer to fill the first trench, and the wiring Forming a recessed region by recessing the antireflective coating layer below an upper surface of an interlayer insulating layer, forming a first insulating layer on the recessed region and the inter-wired insulating layer, and forming an upper portion of the first insulating layer Etching the first insulating film and the inter-wire insulating layer using a photo mask to form a second trench, and forming a copper trench in the second trench. Phase and opening at least part of the first insulating film located on top of the antireflective coating layer and to form a, removing said first trench by using the internal open area, and a step of forming an air gap.

본 발명에 따른 반도체 소자의 제조방법은 배선 부재의 기생 캐패시턴스를 감소시켜 용량성 결합을 감소시키면서도, 반도체 소자의 신뢰성을 확보할 수 있으며, 배선 부재의 절연막 등에 손상을 초래하지 않고서 반도체 소자의 배선 부재를 고립시킬 수 있다.The method for manufacturing a semiconductor device according to the present invention can ensure the reliability of the semiconductor device while reducing the capacitive coupling by reducing the parasitic capacitance of the wiring member, and without damaging the insulating film or the like of the wiring member. Can be isolated.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art, and the following examples can be modified in various other forms, and the scope of the present invention is It is not limited to an Example. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the inventive concept to those skilled in the art.

이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the following description, when a layer is described as being on top of another layer, it may be directly on top of another layer, and a third layer may be interposed therebetween. In addition, the thickness or size of each layer in the drawings is exaggerated for convenience and clarity, the same reference numerals in the drawings refer to the same elements. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형성들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an" and "the" may include the plural forms as well, unless the context clearly indicates otherwise. Also, as used herein, "comprise" and / or "comprising" refers to the formations, numbers, steps, operations, members, elements and / or presence of these groups mentioned. It is not intended to exclude the presence or the addition of one or more other shapes, numbers, acts, members, elements and / or groups.

본 명세서에서 제 1 , 제 2 등의 용어가 다양한 부재, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 영역, 층 또는 부분을 다른 부재, 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술한 제1 부재, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various members, regions, layers, and / or portions, it is obvious that these members, regions, layers, and / or portions should not be limited by these terms. Do. These terms are only used to distinguish one member, region, layer or portion from another member, region, layer or portion. Thus, the first member, region, layer or portion described below may refer to the second member, region, layer or portion without departing from the teachings of the present invention.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Embodiments of the present invention will now be described with reference to the drawings, which schematically illustrate ideal embodiments of the present invention. For example, depending on manufacturing techniques and / or tolerances, variations in the shape shown may be expected. Accordingly, embodiments of the present invention should not be construed as limited to the specific shapes of the regions shown herein, but should include, for example, changes in shape resulting from manufacturing.

본 명세서에서 사용된 바와 같이, 에어 갭은 트렌치 영역에 형성된 금속 배선들을 고립시키는 절연막에 의도적으로 형성된 공간을 의미하며, 보이드(void), 공극 및 틈 등의 용어로도 지칭될 수 있다.As used herein, an air gap means a space intentionally formed in an insulating film that isolates metal wires formed in the trench region, and may also be referred to as a term such as void, void, and gap.

도 1a내지 1i는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시하는 단면도이다.1A to 1I are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1a에 도시된 바와 같이, 서로 인접한 복수의 배선들을 포함하는 전자회로가 형성된 반도체 기판(10)을 준비한다. 상기 반도체 기판(10)은 배선들과 전기적으로 연결되는 다양한 트랜지스터의 소오스/드레인, 캐패시터, 다이오드 및 층간 절연막 등의 다양한 전자회로 부재들(미도시)이 배치될 수 있다.As shown in FIG. 1A, a semiconductor substrate 10 on which an electronic circuit including a plurality of wirings adjacent to each other is formed is prepared. The semiconductor substrate 10 may include various electronic circuit members (not shown) such as sources / drains, capacitors, diodes, and interlayer insulating layers of various transistors electrically connected to wirings.

이후, 도 1b 내지 도 1d 에 도시된 바와 같이, 전자회로가 형성된 반도체 기판(10) 상에 배선간 절연층(20)을 형성하고, 상기 배선간 절연층(20)상에 포토 마스크(30)로 패터닝하여 제 1 트렌치(20a) 영역을 형성한다. 상기 배선간 절연층(20)은 배선간 몰드 절연막으로 절연물질로 이루어진 산화막 또는 질화막일 수 있고, 상기 산화막 또는 질화막은 상세하게는, 실리콘 산화막 또는 실리콘 질화막일 수 있다. 또한, 이후 상기 형성된 제 1 트렌치(20a) 영역 내부와 상기 배선간 절연층(20)의 상부에 식각 저지막(40)을 형성한다. 상기 식각 저지막(40)은 추후 에어 갭(air gap) 을 형성하는 단계에서 반사방지 코팅물질을 제거하는 경우, 스토퍼(stopper)의 역할을 수행하게 된다. 1B to 1D, an interwire insulating layer 20 is formed on the semiconductor substrate 10 on which the electronic circuit is formed, and the photomask 30 is formed on the interwire insulating layer 20. Patterning is performed to form a region of the first trench 20a. The inter-wire insulating layer 20 may be an oxide film or a nitride film made of an insulating material as the inter-wire mold insulating film, and the oxide or nitride film may be a silicon oxide film or a silicon nitride film in detail. In addition, an etch stop layer 40 is formed in the region of the formed first trench 20a and the upper portion of the interlayer insulating layer 20. The etch stop layer 40 serves as a stopper when the anti-reflective coating material is removed in a later step of forming an air gap.

도 1e에 도시된 바와 같이, 상기 제 1 트렌치(20a)를 매립하도록 상기 식각 저지막(40) 상부에 반사방지 코팅층(미도시)을 증착한다. 이후, 상기 반사방지 코팅층을 상기 배선간 절연층 상부의 표면 이하로 리세스하여 상기 제 1 트렌치(20a) 영역 내부에 반사방지 코팅층의 리세스 영역(50)을 형성한다.As illustrated in FIG. 1E, an antireflective coating layer (not shown) is deposited on the etch stop layer 40 to fill the first trench 20a. Thereafter, the antireflective coating layer is recessed below the surface of the upper interconnection insulating layer to form a recessed region 50 of the antireflective coating layer in the first trench 20a.

상기 리세스 영역(50)은 BARC(Bottom AntiReflct Coating) 방법을 이용하기 위하여 형성될 수 있으며, 상기 리세스 영역(50)을 이용하여 빛의 굴절율을 조절해서 최대한 미세한 패턴을 형성할 수 있도록 한다.The recess region 50 may be formed to use a Bottom AntiReflct Coating (BARC) method, and the recess region 50 may be used to adjust the refractive index of light to form the finest pattern.

이후, 도 1f 및 도 1g에 도시된 바와 같이, 상기 식각 저지막(40) 및 상기 리세스 영역(50) 상부에 제 1 절연막(60)을 증착한다. 이후, 상기 제 1 절연막(60)을 평탄화하고 상부에 포토 마스크(70)를 이용하여 상기 리세스 영역(50) 사이의 제 1 절연막(60)과 배선간 절연층(20)을 식각하여 제 2 트렌치(70a)를 형성한다. Thereafter, as illustrated in FIGS. 1F and 1G, a first insulating layer 60 is deposited on the etch stop layer 40 and the recess region 50. Subsequently, the first insulating layer 60 is planarized, and the first insulating layer 60 and the inter-wire insulating layer 20 between the recess regions 50 are etched using the photo mask 70 on the upper portion to form a second layer. The trench 70a is formed.

상기 제 1 절연막(60)은 실리콘 산화막으로 이루어질 수 있으며, 상세하게는 저온 실리콘 산화막으로 이루어져 주변 배선 부재의 절연막 등에 손상을 초래하지 않고, 배선 부재를 고립화 할 수 있다. 선택적으로는, 기생 캐패시턴스를 감소시키기 위하여 상기 실리콘 산화막보다 유전율이 작은 저유전율 재료로 이루어진 절연막을 형성할 수도 있다. 저유전율 절연막으로서, 실리콘 불화 산화물(SiOF), 실리콘 탄화 산화물(SiOC), 실리콘 붕소 질화물(SiBN) 및 실리콘 붕소화 탄화 질화물(SiBCN) 등이 채택될 수 있다. 또한, 상기 제 1 절연막(60)은 화학기계적연마(Chemical Mechanical Polishing) 방법을 이용하여 평탄화될 수 있다.The first insulating film 60 may be formed of a silicon oxide film, and in detail, the first insulating film 60 may be formed of a low temperature silicon oxide film to isolate the wiring member without causing damage to the insulating film of the peripheral wiring member. Alternatively, an insulating film made of a low dielectric constant material having a lower dielectric constant than the silicon oxide film may be formed to reduce the parasitic capacitance. As the low dielectric constant insulating film, silicon fluoride oxide (SiOF), silicon carbide oxide (SiOC), silicon boron nitride (SiBN), silicon boron carbide nitride (SiBCN) and the like can be adopted. In addition, the first insulating layer 60 may be planarized by using a chemical mechanical polishing method.

이후, 도 1g에 도시된 바와 같이, 상기 제 2 트렌치 영역(70a)에 구리 배선(80)을 형성할 수 있고, 도 1h 및 도 1i에 도시된 바와 같이, 상기 제 1 절연막(60) 및 상기 구리 배선(80) 상부에 포토 마스크(85)를 이용하여 상기 리세스 영역(50) 상부에 위치한 상기 제 1 절연막(60)의 적어도 일부를 개방시키도록 패터닝을 수행한다. Thereafter, as shown in FIG. 1G, a copper interconnection 80 may be formed in the second trench region 70a, and as shown in FIGS. 1H and 1I, the first insulating layer 60 and the Patterning is performed to open at least a portion of the first insulating layer 60 located above the recess region 50 by using a photo mask 85 on the copper wiring 80.

이후, 웨트(wet) 공정을 수행하여 상기 제 1 절연막(60)의 적어도 일부 개방된 영역으로 인하여 하단의 상기 반사방지 코팅층(50)이 제거될 수 있다. 상기 반사방지 코팅층(50)이 제거되어 상기 제 1 트렌치(20a) 영역에 에어 갭(air gap; 85a)이 형성됨으로써, 저유전율(low-k) 물질보다 유전율이 뛰어난 에어(air)를 이용하여 반도체 소자의 금속 배선 부재들을 고립시킬 수 있게 된다.Thereafter, a wet process may be performed to remove the anti-reflective coating layer 50 at the bottom due to at least a portion of the open area of the first insulating layer 60. The anti-reflective coating layer 50 is removed to form an air gap 85a in the first trench 20a, thereby using air having a higher dielectric constant than a low-k material. It is possible to isolate the metal wiring members of the semiconductor device.

본 발명의 또다른 일실시예에 따른 반도체 소자의 제조방법은, 도 2에 도시된 바와 같이, 선택적으로 상기 제 1 절연막(60) 및 상기 구리 배선(80)의 상부에 보호막(90)을 형성할 수 있다. 상기 보호막(90)은, 상기 제 1 절연막(60)의 기계적 및 열적 특성 등을 보강하기 위한 것으로서, PECVD법에 의한 TEOS막, 시록산(siloxanes) 및 규산염(silicate) 등으로 이루어진 SOG(spin on glass)일 수 있다. 일부 실시예에서는 보호막(90)을 형성한 후, 에치백(etchback)또는 화학기계적식각(CMP) 공정에 의해 보호막(90)을 평탄화하는 공정을 더 수행할 수도 있다. 상기 보호막(90)이 형성된 경우에는, 상기 제 1 절연막(60)은 물론, 상기 보호막(90)도 함께 패터닝을 수행하여 적어도 일부의 개방된 영역을 형성하게 된다. 또한, 상기 적어도 일부의 개방된 영역을 이용하여 금속 배선(80) 사이에 존재하는 반사방지 코팅층을 제거하고, 에어 갭(air gap;95a)를 형성한다.In a method of manufacturing a semiconductor device according to another embodiment of the present invention, as shown in FIG. 2, a protective film 90 is selectively formed on the first insulating film 60 and the copper wiring 80. can do. The passivation layer 90 is to reinforce the mechanical and thermal characteristics of the first insulating layer 60, and is made of a spin on SOG made of a TEOS film, siloxanes, silicates, etc. by PECVD. glass). In some embodiments, after forming the passivation layer 90, a process of planarizing the passivation layer 90 may be further performed by an etchback or chemical mechanical etching (CMP) process. When the passivation layer 90 is formed, not only the first insulating layer 60 but also the passivation layer 90 may be patterned together to form at least a part of an open area. In addition, the anti-reflective coating layer existing between the metal wires 80 is removed by using the at least part of the open area to form an air gap 95a.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and alterations are possible within the scope without departing from the technical spirit of the present invention, which are common in the art. It will be apparent to those who have knowledge.

도 1a 내지 도 1i는 본발명의 일실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시하는 단면도이다.1A to 1I are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2 는 본 발명의 다른 실시예에 따른 반도체 소자의 단면을 도시하는 단면도이다.2 is a cross-sectional view showing a cross section of a semiconductor device according to another embodiment of the present invention.

Claims (5)

전자회로가 형성된 기판 상에 배선간 절연층을 증착하는 단계;Depositing an inter-wire insulating layer on the substrate on which the electronic circuit is formed; 포토 마스크를 이용하여 상기 배선간 절연층을 식각하여 제 1 트렌치를 형성하는 단계;Etching the inter-wiring insulating layer using a photo mask to form a first trench; 상기 제 1 트렌치 내부에 식각 저지막을 형성하는 단계;Forming an etch stop layer in the first trench; 상기 제 1 트렌치 내부를 매립하도록 상기 식각 저지막 상부에 반사방지 코팅층을 증착하는 단계;Depositing an antireflective coating layer on the etch stop layer to fill the inside of the first trench; 상기 배선간 절연층 상부 표면 이하로 상기 반사방지 코팅층을 리세스하여 리세스 영역을 형성하는 단계;Recessing the antireflective coating layer below the upper surface of the inter-wire insulating layer to form a recess region; 상기 리세스 영역 및 상기 배선간 절연층 상부에 제 1 절연막을 형성하는 단계;Forming a first insulating film on the recess region and the inter-wire insulating layer; 상기 제 1 절연막 상부에 포토 마스크를 이용하여 상기 제 1 절연막 및 상기 배선간 절연층을 식각하여 제 2 트렌치를 형성하고, 상기 제 2 트렌치 내에 구리 배선을 형성하는 단계; 및Forming a second trench by etching the first insulating film and the inter-wire insulating layer using a photo mask on the first insulating film, and forming a copper wiring in the second trench; And 상기 반사방지 코팅층 상부에 위치한 상기 제 1 절연막의 적어도 일부를 개방시키고, 상기 개방된 영역을 이용하여 상기 제 1 트렌치 내부를 제거하여 에어 갭을 형성하는 단계;Opening at least a portion of the first insulating layer on the antireflective coating layer, and removing the inside of the first trench by using the open area to form an air gap; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막 및 상기 구리 배선 상부에 보호막을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The semiconductor device manufacturing method of claim 1, further comprising a protective film on the first insulating film and the copper wiring. 제 1 항에 있어서, The method of claim 1, 상기 제 1 절연막은 실리콘 질화물 또는 저온 실리콘 산화물인 것을 특징으로 하는 반도체 소자의 제조 방법.And the first insulating film is silicon nitride or low temperature silicon oxide. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막의 적어도 일부를 개방시키는 단계는 상기 구리 배선 및 반사방지 코팅층의 상부에 위치하며, 상기 반사방지 코팅층의 일부 영역을 개방하기 위한 포토마스크를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.The step of opening at least a portion of the first insulating film is a semiconductor device manufacturing method, characterized in that located on top of the copper wiring and the anti-reflective coating layer, using a photomask for opening a portion of the anti-reflective coating layer. 전자회로가 형성된 기판;A substrate on which an electronic circuit is formed; 상기 기판 상에 에어 갭이 형성된 제 1 트렌치 영역 및 구리 배선이 형성된 제 2 트렌치 영역을 포함하는 배선간 절연층; 및An inter-wire insulation layer including a first trench region in which an air gap is formed and a second trench region in which a copper wiring is formed on the substrate; And 상기 제 1 트렌치 영역 내부 및 상기 배선간 절연층 상부에 형성된 식각 방지막; 및An etch stop layer formed in the first trench region and on the interlayer insulating layer; And 상기 제 1 트렌치 영역 상에 적어도 일부 개방된 영역을 포함하는 제 1 절연층A first insulating layer including a region at least partially open on the first trench region 을 포함하는 반도체 소자.Semiconductor device comprising a.
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US6221754B1 (en) 1998-08-21 2001-04-24 United Microelectronics Corp. Method of fabricating a plug
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