KR100886420B1 - Semiconductor structure with improved smaller forward voltage loss and higher blocking capability - Google Patents

Semiconductor structure with improved smaller forward voltage loss and higher blocking capability Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것이다. 본 발명의 반도체 소자는 1개 이상의, 복수 개의 전하 제어 전극을 포함한다. 상기 1개 이상의 전하 제어 전극은 반도체 소자의 드리프트 영역 내에서 전기장을 제어할 수 있다.The present invention relates to a semiconductor device. The semiconductor device of the present invention includes one or more charge control electrodes. The one or more charge control electrodes may control the electric field in the drift region of the semiconductor device.

반도체 소자, 전하 제어 전극, 전기장, 트랜지스터, 항복 전압Semiconductor device, charge control electrode, electric field, transistor, breakdown voltage

Description

낮은 순방향 전압 손실과 높은 차단 능력을 갖는 반도체 구조물 {SEMICONDUCTOR STRUCTURE WITH IMPROVED SMALLER FORWARD VOLTAGE LOSS AND HIGHER BLOCKING CAPABILITY}Semiconductor structure with low forward voltage loss and high blocking capability {SEMICONDUCTOR STRUCTURE WITH IMPROVED SMALLER FORWARD VOLTAGE LOSS AND HIGHER BLOCKING CAPABILITY}

본 발명은 반도체 기술에 관한 것으로, 더욱 상세하게는 반도체 소자 및 그의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor technology, and more particularly, to a semiconductor device and a manufacturing method thereof.

종래의 종형 MOSFET(vertical metal oxide semiconductor field effect transistor) 소자에서는 드레인-소스(source) 간 저항, 다시 말하면 상기 소자의 RDS(on)을 최소화하는 것이 바람직하다. 이 RDS(on)은 MOSFET 소자가 온(on) 상태인 동안 소비하는 전력량에 비례하기 때문에, MOSFET 소자가 소비하는 전력량을 감소시킨다. 이 RDS(on)를 감소시키려면, 소자의 드리프트(drift) 영역 내에 불순물(또는 캐리어)의 농도를 증가시키는 방법을 이용할 수 있다. 그러나, 불순물의 농도를 증가시키면 소자의 항복 전압(breakdown voltage)이 저하되므로, 이처럼 불순물의 농도를 증가시키는 것이 바람직하다고 할 수는 없다. 역설적으로, RDS(on)을 증가시키지 않으면서 소자의 항복 전압을 증가시키기 위해서는, MOSFET 소자의 드리프트 영역에서의 캐리어 농도를 감소시킬 수 없다. In a conventional vertical metal oxide semiconductor field effect transistor (MOSFET) device, it is desirable to minimize the drain-source resistance, that is, the R DS (on) of the device. This R DS (on) is proportional to the amount of power consumed while the MOSFET device is on, thereby reducing the amount of power consumed by the MOSFET device. To reduce this R DS (on) , a method of increasing the concentration of impurities (or carriers) in the drift region of the device can be used. However, increasing the concentration of impurities lowers the breakdown voltage of the device, and thus it is not desirable to increase the concentration of impurities. Paradoxically, in order to increase the breakdown voltage of the device without increasing R DS (on) , it is not possible to decrease the carrier concentration in the drift region of the MOSFET device.

미국특허 제5,216,275호 공보에는 증가된 항복 전압 및 개선된 드레인-소스 간 온-저항(on-resistance) 특성을 갖는 반도체 소자에 대해 기재되어 있다. 상기 공보에 기재된 유형의 소자는 "수퍼정션(superjunction)" 소자라 칭한다. 상기 공보에 기재된 각각의 수퍼정션 소자들은 복합 버퍼층(composite buffer layer)을 포함한다. 이 복합 버퍼층은 P 및 N 도핑 영역을 교대로 포함한다. 기술 문헌에 따르면, 상기 수퍼정션 트랜지스터 소자는 종래의 고전압 MOSFET 소자에 비해 5 내지 100 배 낮은 온-비저항(specific on-resistance)(Ron,sp)을 나타낸다고 한다.U.S. Patent No. 5,216,275 describes a semiconductor device having increased breakdown voltage and improved drain-source on-resistance characteristics. Devices of the type described in this publication are referred to as "superjunction" devices. Each of the superjunction elements described in this publication includes a composite buffer layer. This composite buffer layer alternately includes P and N doped regions. According to the technical literature, the superjunction transistor device exhibits a specific on-resistance (R on, sp ) that is 5 to 100 times lower than that of a conventional high voltage MOSFET device.

상기 수퍼정션 트랜지스터 소자는 높은 항복 전압과 낮은 온-저항을 나타내지만 제조하기 까다롭다. 수퍼정션 소자가 제대로 작동할 수 있도록 하기 위해서는, 상기 복합 버퍼층에 교대로 나타나는 P 및 N 도핑 영역이 완벽한 전하 균형을 이루도록, 상기 영역들이 동일한 양의 하전성 물질(charge material)로 도핑되어야 한다. 그러나, 실제로는 이와 같이 하기가 어렵다. 예를 들면, Shenoy 등의 "Analysis of the Effect of Charge Imbalance on the Static and Dynamic Characteristics of the Super Junction MOSFET", Proc. of the ISPSD '99, pp.95∼98, 1999를 참조한다. 또한, 수퍼정션 트랜지스터 소자의 복합 버퍼층에서의 도핑이 정확하게 균형을 이루도록 하는 것이 대단히 어렵기 때문에, 상기 복합 버퍼층에서 얻을 수 있는 실제의 최대 전기장이 대략 2×105 V/㎝으로 제한된다. 항복 전압은 실제의 수퍼정션 소자에서 얻어지는 최대 전기장에 의해 제한된다.The superjunction transistor device exhibits high breakdown voltage and low on-resistance but is difficult to manufacture. In order for the superjunction device to work properly, the regions must be doped with the same amount of charge material so that the alternating P and N doped regions appearing in the composite buffer layer are in perfect charge balance. In practice, however, this is difficult. See, for example, "Analysis of the Effect of Charge Imbalance on the Static and Dynamic Characteristics of the Super Junction MOSFET", Proc. of the ISPSD '99 , pp. 95-98, 1999. In addition, since it is extremely difficult to precisely balance the doping in the composite buffer layer of the superjunction transistor element, the actual maximum electric field obtainable in the composite buffer layer is limited to approximately 2 x 10 5 V / cm. The breakdown voltage is limited by the maximum electric field obtained at the actual superjunction element.

이에 따라, 제조가 까다롭지 않으면서, 전술한 수퍼정션 소자에 비해 높은 항복 전압 및 낮은 온-저항을 갖도록 개선된 반도체 소자가 필요한 실정이다.Accordingly, there is a need for semiconductor devices that are improved in order to have high breakdown voltage and low on-resistance compared to the above-described superjunction devices without difficulty in manufacturing.

본 발명의 구현예는 반도체 소자 및 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.An embodiment of the present invention is to provide a semiconductor device and a method for manufacturing the semiconductor device.

본 발명의 일 구현예에서, 본 발명은 a) 반도체 기판; b) 상기 반도체 기판에 위치하는 제1 도전형의 제1 영역; c) 상기 반도체 기판에 위치하는 제2 도전형의 제2 영역; d) 복수 개의 전하 제어 전극(charge control electrode)들의 각각의 전하 제어 전극들이 복수 개의 전하 제어 전극들의 다른 전하 제어 전극들과 서로 상이하게 바이어스(bias) 된, 복수 개의 전하 제어 전극; 및 e) 적층된(stacked) 전하 제어 전극들 각각의 주위에 배치된 유전성 물질을 포함하는 반도체 소자를 제공한다.In one embodiment of the invention, the invention is a semiconductor substrate; b) a first region of a first conductivity type located in the semiconductor substrate; c) a second region of a second conductivity type located in the semiconductor substrate; d) a plurality of charge control electrodes, each charge control electrode of the plurality of charge control electrodes biased differently from the other charge control electrodes of the plurality of charge control electrodes; And e) a dielectric material disposed around each of the stacked charge control electrodes.

본 발명의 다른 구현예에서, 본 발명은 a) 주표면(major surface), 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판; b) 상기 반도체 기판에 형성된 제2 도전형의 웰(well) 영역; c) 상기 웰 영역에 형성된 제1 도전형의 소스 영역; d) 상기 소스 영역에 인접하여 형성된 게이트 전극; e) 상기 드리프트 영역에 매립된 복수 개의 적층된 전하 제어 전극으로서, 상기 복수 개의 적층된 전하 제어 전극의 각각의 전하 제어 전극이 상기 복수 개의 전하 제어 전극의 다른 전하 제어 전극들과 서로 상이하게 바이어스 되도록 되어 있고, 상기 복수 개의 적층된 전하 제어 전극이 상기 반도체 기판의 드리프트 영역 내 전기장 프로파일을 조정하도록 된, 복수 개의 전하 제어 전극; 및 f) 상기 적층된 전하 제어 전극들 각각의 주위에 배치된 유전성 물질을 포함하는 전계 효과 트랜지스터(field effect transistor)를 제공한다.In another embodiment of the present invention, the present invention provides a semiconductor device comprising: a) a first conductive semiconductor substrate having a major surface, a drift region and a drain region; b) a well region of a second conductivity type formed in the semiconductor substrate; c) a source region of a first conductivity type formed in the well region; d) a gate electrode formed adjacent said source region; e) a plurality of stacked charge control electrodes embedded in the drift region, such that each charge control electrode of the plurality of stacked charge control electrodes is biased differently from other charge control electrodes of the plurality of charge control electrodes A plurality of charge control electrodes arranged to adjust the electric field profile in the drift region of the semiconductor substrate; And f) a field effect transistor comprising a dielectric material disposed around each of the stacked charge control electrodes.

본 발명의 또 다른 구현예에서, 본 발명은 a) 제1 도전형의 제1 영역을 갖는 반도체 기판을 제공하는 단계; b) 상기 반도체 기판에 제2 도전형의 영역을 형성하는 단계; c) 제1 전하 제어 전극을 형성하는 단계; 및 d) 상기 제1 전하 제어 전극과는 서로 상이하게 바이어스 되도록 되어 있는 제2 전하 제어 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.In another embodiment of the present invention, the present invention provides a method for producing a semiconductor device, the method comprising: a) providing a semiconductor substrate having a first region of a first conductivity type; b) forming a region of a second conductivity type in the semiconductor substrate; c) forming a first charge control electrode; And d) forming a second charge control electrode adapted to be biased differently from the first charge control electrode.

본 발명의 다른 구현예에서, 본 발명은 a) 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판; b) 상기 반도체 기판에 형성된 제2 도전형의 웰 영역; c) 상기 웰 영역에 형성된 제1 도전형의 소스 영역; d) 상기 소스 영역에 결합된(coupled) 소스 접촉층(source contact layer); e) 상기 소스 영역에 인접하여 형성된 게이트 전극; f) 상기 드리프트 영역에 매립된 전하 제어 전극으로서, 상기 전하 제어 전극이 상기 게이트 전극 또는 상기 소스 접촉층과 상이한 전위에서 바이어스 되도록 되어 있으며, 상기 드리프트 영역 내 전기장을 제어하도록 되어 있는 전하 제어 전극; 및 g) 상기 전하 제어 전극 주위에 배치된 유전성 물질을 포함하는 전계 효과 트랜지스터를 제공한다.In another embodiment of the present invention, the present invention provides a semiconductor device, comprising: a) a first conductive semiconductor substrate having a major surface, a drift region and a drain region; b) a second conductivity type well region formed in the semiconductor substrate; c) a source region of a first conductivity type formed in the well region; d) a source contact layer coupled to the source region; e) a gate electrode formed adjacent said source region; f) a charge control electrode embedded in said drift region, said charge control electrode being biased at a potential different from said gate electrode or said source contact layer, said charge control electrode being adapted to control an electric field in said drift region; And g) a dielectric material disposed around the charge control electrode.

본 발명의 또 다른 구현예에서, 본 발명은 a) 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판을 제공하는 단계; b) 상기 반도체 기판에 제2 도전형의 웰 영역을 형성하는 단계; c) 상기 웰 영역에 제1 도전형의 소스 영역을 형성하는 단계; d) 상기 소스 영역 상에 소스 접촉층을 형성하는 단계; e) 상기 소스 영역에 인접하여 게이트 전극을 형성하는 단계; f) 상기 드리프트 영역에 전하 제어 전극을 형성하는 단계로서, 상기 전하 제어 전극이 상기 게이트 전극 또는 상기 소스 접촉층과 상이한 전위로 바이어스 되도록 되어 있으며, 상기 드리프트 영역 내 전기장을 제어하도록 되어 있는 단계; 및 g) 상기 전하 제어 전극 주위에 유전성 물질을 형성하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법을 제공한다.In still another embodiment of the present invention, the present invention provides a method for manufacturing a semiconductor device, comprising the steps of: a) providing a first conductivity type semiconductor substrate having a major surface, a drift region and a drain region; b) forming a well region of a second conductivity type in the semiconductor substrate; c) forming a source region of a first conductivity type in the well region; d) forming a source contact layer on said source region; e) forming a gate electrode adjacent said source region; f) forming a charge control electrode in said drift region, said charge control electrode being biased at a different potential than said gate electrode or said source contact layer, and adapted to control an electric field in said drift region; And g) forming a dielectric material around the charge control electrode.

첨부 도면 및 이하의 설명을 통해 본 발명의 구현예를 더욱 상세하게 설명한다.Through the accompanying drawings and the following description will be described in detail an embodiment of the present invention.

본 발명의 구현예를 통해 본 발명을 더욱 상세하게 설명한다.Through the embodiments of the present invention will be described the present invention in more detail.

본 발명의 일 구현예에서, 본 발명은 반도체 소자를 제공한다. 본 발명의 반도체 소자는 파워 반도체 소자(power semiconductor device)인 것이 바람직하다. 이러한 반도체 소자를 예시하면, 종형 MOSFET(예를 들면, 평면형 게이트화된(planar gated) 또는 트렌치 게이트화된(trench gated) 종형 MOSFET), 횡형 MOSFET, 바이폴라 트랜지스터(bipolar transistor), 파워 다이오드(power diode) 등을 들 수 있다.In one embodiment of the invention, the invention provides a semiconductor device. It is preferable that the semiconductor element of this invention is a power semiconductor device. Examples of such semiconductor devices include vertical MOSFETs (e.g., planar gated or trench gated vertical MOSFETs), horizontal MOSFETs, bipolar transistors, and power diodes. ), And the like.

상기 반도체 소자는 실리콘 또는 갈륨 아르세나이드 기판과 같은 반도체 기판을 포함한다. 이러한 반도체 기판은 제1 도전형의 영역(예를 들어, N-형 영역)을 포함하며, 또한 주표면(major surface)을 가질 수 있다. 아울러, 상기 반도체 기판에는 제2 도전형의 영역(예를 들어, P-형 영역)도 형성된다.The semiconductor device includes a semiconductor substrate such as a silicon or gallium arsenide substrate. Such a semiconductor substrate includes a region of a first conductivity type (eg, an N-type region) and may also have a major surface. In addition, a second conductivity type region (eg, a P-type region) is also formed in the semiconductor substrate.

본 발명의 구현예에서, 상기 반도체 소자는 1개 이상의 전하 제어 전극(charge control electrode)를 포함한다. 상기 전하 제어 전극은 반도체 재료 내에서 전기장을 제어하기 위해, 게이트, 소스 및 드레인과 상이한 전위를 갖도록 바이어스 될 수 있다. 어떤 구현예에서는, 상기 전하 제어 전극을 "필드 플레이트(field plate)"라고 칭할 수 있다. 상기 전하 제어 전극의 간격 및 배치는 다양한 스트라이프 형 또는 셀 형태로 할 수 있다. 어떤 구현예에서는, 각 전하 제어 전극의 측벽이 실질적으로 평행하도록 배치할 수 있다.In an embodiment of the invention, the semiconductor device comprises one or more charge control electrodes. The charge control electrode can be biased to have a different potential than the gate, source, and drain to control the electric field in the semiconductor material. In some embodiments, the charge control electrode may be referred to as a "field plate." The spacing and arrangement of the charge control electrodes can be in various stripe or cell forms. In some embodiments, the sidewalls of each charge control electrode may be arranged to be substantially parallel.

본 발명의 바람직한 종형 반도체 소자에서는, 상기 전하 제어 전극이 적층되어 반도체 기판에 매립되어 있다. 이 전하 제어 전극은 통상적으로 반도체 기판의 주표면에 대해 수직 배향으로 적층된다. 적층되어 있는 각각의 전하 제어 전극 주위에는 유전성 물질이 배치되어, 반도체 기판 내에 반도체 재료와 각각의 전하 제어 전극을 분리시킨다. 횡형 반도체 소자(horizaontal semiconductor device)의 경우에는, 전하 제어 전극을 반도체 기판 상에 또는 반도체 기판 내에 횡방향으로 배치할 수 있어, 전하 제어 전극을 적층할 필요가 없다. 전술한 종형과 횡형 반도체 소자의 두 구현예에서, 복수 개의 전하 제어 전극의 배향은 통상적으로 드리프트 영역 내 전류의 흐름 방향과 평행하게 할 수 있다.In a preferable vertical semiconductor device of the present invention, the charge control electrodes are stacked and embedded in a semiconductor substrate. These charge control electrodes are typically stacked in a vertical orientation with respect to the main surface of the semiconductor substrate. A dielectric material is disposed around each of the stacked charge control electrodes to separate the semiconductor material and each of the charge control electrodes in the semiconductor substrate. In the case of a horizontal semiconductor device, the charge control electrode can be arranged on the semiconductor substrate or in the semiconductor substrate in the transverse direction, and there is no need to stack the charge control electrodes. In both embodiments of the vertical and lateral semiconductor devices described above, the orientation of the plurality of charge control electrodes can typically be parallel to the direction of flow of current in the drift region.

본 발명의 어떤 구현예에서는, 제1, 제2, 제3 등의 복수 개의 전하 제어 전극들이 존재할 수 있다. 이 복수 개의 전하 제어 전극들은 각각 개별적인 유전성 물질 구조체 내에 매립될 수 있다. 상이한 복수 개의 전하 제어 전극들은 상기 반도체 소자 내 임의의 위치에 존재할 수 있다. 예를 들어, 종형 MOSFET 소자에서는 상이한 복수 개의 적층된 전하 제어 전극이 반도체 소자의 게이트 밑에, 및/또는 상기 게이트의 측면에 위치할 수 있다. 상이한 복수 개의 전하 제어 전극은 서로 독립적으로 또는 함께 작용하여, 반도체 기판 내에 전기장을 변화시킨다.In some embodiments of the invention, there may be a plurality of charge control electrodes, such as first, second, third, and the like. These plurality of charge control electrodes may each be embedded in a separate dielectric material structure. A plurality of different charge control electrodes can be present at any location in the semiconductor device. For example, in a vertical MOSFET device, a plurality of different stacked charge control electrodes can be located under the gate of the semiconductor device and / or on the side of the gate. A plurality of different charge control electrodes act independently or together with each other to change the electric field in the semiconductor substrate.

복수 개의 전하 제어 전극들의 각각의 전하 제어 전극은 그와 동일한 복수 개의 전하 제어 전극들의 다른 제어 전극들과 서로 상이하게 바이어스 되도록 되어 있다. 서로 상이하게 바이어스 된 전하 제어 전극들은 상기 반도체 기판 내 전기장을 조정하는데 사용될 수 있다. 종형 MOSFET 소자가 차단 상태(blocking state)에 있는 경우에는, 이를테면, 복수 개의 전하 제어 전극들의 전하 제어 전극이 반도체 기판의 드리프트 영역 내에서 실질적으로 균일하고도 높은 전기장 상태를 유지하도록 서로 상이하게 바이어스 될 수 있다. 상기 드리프트 영역에서 실질적으로 균일한 전기장을 유지시킴으로써, 종형 MOSFET 소자의 항복 전압이 증가된다. 또한, 반도체 소자의 항복 전압 특성을 저하시키지 않으면서 소자의 온-저항을 감소시키기 위해, 상기 드리프트 영역을 고농도로 도핑할 수 있다. 이에 따라, 본 발명의 구현예에서는 높은 항복 전압 및/또는 낮은 온-저항 특성을 갖는 반도체 소자를 제조할 수 있다. Each charge control electrode of the plurality of charge control electrodes is adapted to be biased differently from another control electrodes of the same plurality of charge control electrodes. Charge control electrodes biased differently from one another can be used to adjust the electric field in the semiconductor substrate. When the vertical MOSFET devices are in a blocking state, for example, the charge control electrodes of the plurality of charge control electrodes may be biased differently from each other to maintain a substantially uniform and high electric field state within the drift region of the semiconductor substrate. Can be. By maintaining a substantially uniform electric field in the drift region, the breakdown voltage of the vertical MOSFET device is increased. In addition, the drift region may be heavily doped to reduce the on-resistance of the device without degrading the breakdown voltage characteristic of the semiconductor device. Accordingly, in the embodiment of the present invention, it is possible to manufacture a semiconductor device having high breakdown voltage and / or low on-resistance characteristics.

본 발명의 구현예에서는 상기 전하 제어 전극의 개수가 종래의 반도체 소자(예를 들면, 종형 MOSFET 소자)에 비해 바람직하다. 예를 들면, 본 발명의 구현예에서, 상기 전하 제어 전극은 전하를 반도체 기판 상에 분산시키기(spreading) 위해 이용된다. 소자의 드리프트 영역 내 전하의 분산은 전하 제어 전극의 바이어스에 의해 제어되며, 이는 매우 세밀하게 세팅될 수 있다. 따라서, 반도체 기판 내 최대 전기장은 수퍼정션 소자에 의해 얻을 수 있는 실제의 최대 전기장값인 약 2×105 V/㎝일 수 있다. 본 발명의 구현예에서, 상기 반도체 기판에 생성될 수 있는 최대 전기장은 상기 전하 제어 전극의 전압이 지지되도록 전하 제어 전극 주위에 배치된 유전성 물질에 의해서만 제한된다. 본 발명의 구현예에서 얻을 수 있는 최대 전기장은, 수퍼정션 소자에서 얻을 수 있는 최대 전기장값에 비해 큰 수치인 3.5×105 V/㎝를 쉽게 초과할 수 있다. 본 발명에서 제공하는 구조물이 갖는 또 다른 이점은 반도체 기판 내에 전하의 분포가 좁은 영역을 형성하기가 비교적 쉽다는 점이다. 이러한 점에서 반도체 기판의 실용성 및 효율을 향상시킬 수 있다. 또한, 본 발명에 따른 반도체 소자는 반대의 도전형으로 미세하게 도핑된 영역을 갖는 복합 버퍼층을 이용할 필요가 없다. 따라서, 이 같은 반대의 도전형으로 미세하게 도핑된 영역의 형성과 관된된 문제를 줄이거나 없앨 수 있다. 아울러, 본 발명의 구현예에서, 상기 반도체 소자는 낮은 온-저항을 나타내면서, 저압 내지 중간 전압 범위의 항복 전압 등급(breakdown rating)을 가질 수 있다. 예를 들어, 본 발명의 구현예에 따른 150 V의 N-채널 파워 MOSFET에서는 단위 면적 당 온-저항이 종래의 150 V의 N-채널 파워 MOSFET의 것에 비해 50% 작게 나타났다. 수퍼정션 소자는 미세하게 도핑해야 할 필요가 있기 때문에, 낮은 온-저항 특성을 가지면서도, 저압 내지 중간 전압 범위(예를 들면, ＜200 V)의 항복 전압 등급을 가질 수 없었다. 이로써, 확산된 P/N 칼럼의 사용 전압을 낮출수록, 요구되는 피치는 더 작아진다. 또한, 열 처리 공정 시 피할 수 없는 내부 도펀트 확산 반응 문제로 인해, 작은 피치의 구조물을 형성하기 어렵다. 본 발명의 구현예는 이러한 제한점이 없 다.In the embodiment of the present invention, the number of the charge control electrodes is more preferable than that of the conventional semiconductor device (eg, vertical MOSFET device). For example, in an embodiment of the present invention, the charge control electrode is used to spread the charge on the semiconductor substrate. The dispersion of charge in the drift region of the device is controlled by the bias of the charge control electrode, which can be set very finely. Thus, the maximum electric field in the semiconductor substrate may be about 2 × 10 5 V / cm, which is the actual maximum electric field value obtainable by the superjunction element. In an embodiment of the invention, the maximum electric field that can be generated in the semiconductor substrate is limited only by the dielectric material disposed around the charge control electrode such that the voltage of the charge control electrode is supported. The maximum electric field obtainable in the embodiment of the present invention can easily exceed 3.5 × 10 5 V / cm, which is a large value compared to the maximum electric field value obtainable in the superjunction element. Another advantage of the structure provided by the present invention is that it is relatively easy to form a narrow distribution of charges in the semiconductor substrate. In this regard, the practicality and efficiency of the semiconductor substrate can be improved. In addition, the semiconductor device according to the present invention does not need to use a complex buffer layer having a finely doped region of the opposite conductivity type. Thus, it is possible to reduce or eliminate the problems associated with the formation of finely doped regions with this opposite conductivity type. In addition, in an embodiment of the present invention, the semiconductor device may exhibit a low on-resistance and have a breakdown rating in the low to medium voltage range. For example, in the 150 V N-channel power MOSFET according to the embodiment of the present invention, the on-resistance per unit area was 50% smaller than that of the conventional 150 V N-channel power MOSFET. Because superjunction devices need to be finely doped, they cannot have breakdown voltage ratings in the low to medium voltage range (eg, <200 V) while having low on-resistance characteristics. Thus, the lower the voltage used for the diffused P / N column, the smaller the required pitch. In addition, due to the problem of internal dopant diffusion reaction which is unavoidable in the heat treatment process, it is difficult to form a small pitch structure. Embodiments of the present invention do not have this limitation.

도 1은 본 발명의 일 실시예에 따른 종형 트렌치 MOSFET 소자의 단면도.1 is a cross-sectional view of a vertical trench MOSFET device in accordance with one embodiment of the present invention.

도 2(a)는 본 발명의 일 실시예에 따른 종형 트렌치 MOSFET 소자에서의 거리(마이크로미터 단위)에 대한 전기장 및 항복 전위를 도시한 그래프.2A is a graph showing the electric field and breakdown potential versus distance (in micrometers) in a vertical trench MOSFET device in accordance with one embodiment of the present invention.

도 2(b)는 전하 제어 전극을 갖지 않는 종래의 종형 트렌치 MOSFET 소자에서의 거리(마이크로미터 단위)에 대한 전기장 및 항복 전위를 도시한 그래프.2 (b) is a graph showing the electric field and breakdown potential versus distance (in micrometers) in a conventional vertical trench MOSFET device without charge control electrodes.

도 3은 본 발명의 일 실시예에 따른 평면 종형(vertical planar) MOSFET 소자의 단면도.3 is a cross-sectional view of a planar vertical planar MOSFET device in accordance with one embodiment of the present invention.

도 4는 본 발명의 일 실시예에 따른 파워 다이오드 소자의 단면도.4 is a cross-sectional view of a power diode device according to an embodiment of the present invention.

도 5는 본 발명의 일 실시예에 따른 바이폴라(bipolar) 트랜지스터의 단면도.5 is a cross-sectional view of a bipolar transistor according to an embodiment of the present invention.

도 6은 본 발명의 일 실시예에 따른 횡형(lateral) MOSFET의 단면도.6 is a cross-sectional view of a lateral MOSFET in accordance with an embodiment of the present invention.

도 7(a) 내지 도 7(i)는 적층된 전극들이 형성되어 있는 반도체 기판을 도시한 단면도.7 (a) to 7 (i) are cross-sectional views showing a semiconductor substrate on which stacked electrodes are formed.

도 1은 본 발명의 실시예에 따른 트렌치 MOSFET 소자(200)의 단면도를 도시한 것이다. 상기 MOSFET 소자(200)는 주표면(252)을 갖는 반도체 기판(250)을 포함한다. 상기 반도체 기판(250)은 제1 도전형의 것이다. 본 실시예에서는 제1 도 전형이 N-형이고, 상기 반도체 기판(250)은 N- 드리프트 영역(240) 및 N+ 드레인 영역(218)을 포함한다. 상기 드리프트 영역(240)은 종형 MOSFET 소자에서 "에피택셜(epitaxial)"층 또는 "에피(epi)"층에 해당될 수 있다. 드레인 전극(226)은 드레인 영역(218)과 인접하며, 상기 트렌치 MOSFET 소자(200)에서의 드레인 단자로 제공될 수 있다.1 illustrates a cross-sectional view of a trench MOSFET device 200 in accordance with an embodiment of the present invention. The MOSFET device 200 includes a semiconductor substrate 250 having a major surface 252. The semiconductor substrate 250 is of a first conductivity type. In the present embodiment, the first conductive type is N-type, and the semiconductor substrate 250 includes an N − drift region 240 and an N + drain region 218. The drift region 240 may correspond to an "epitaxial" layer or an "epi" layer in the vertical MOSFET device. The drain electrode 226 is adjacent to the drain region 218 and may be provided as a drain terminal in the trench MOSFET device 200.

상기 트렌치 MOSFET 소자(200)는 제2 도전형의 웰 영역(230) 및 상기 웰 영역(230)에 형성된 소스 영역(232)을 포함한다. 본 실시예에서는, 상기 제2 도전형은 P-형이고, 상기 소스 영역(232)은 N+ 도핑된다. 또한, 상기 반도체 기판(250) 에는 P+ 헤비 바디(heavy body) 영역(246)이 형성될 수 있다.The trench MOSFET device 200 includes a well region 230 of a second conductivity type and a source region 232 formed in the well region 230. In this embodiment, the second conductivity type is P-type and the source region 232 is N + doped. In addition, a P + heavy body region 246 may be formed in the semiconductor substrate 250.

게이트 구조물(236)은 트렌치(210(b))에 형성되어, 트렌치 게이트 구조물로 간주될 수 있다. 상기 게이트 구조물(236)은 도핑된 또는 도핑되지 않은 폴리실리콘, 또는 금속(예를 들면, 내화 금속)을 포함하는 임의의 적합한 도전성 물질을 포함할 수 있다. 본 실시예에서는, 게이트 구조물(236)이 트렌치(210(b)) 내의 유전성 물질(206(b)) 내에 U자 홈(groove)을 충전한다. 상기 게이트 구조물(236)을 둘러싸는 유전성 물질(206(b))은 1종 이상의, 이를테면 실리콘 디옥사이드, 실리콘 나이트라이드, 유리 등의 물질을 포함할 수 있다.Gate structure 236 may be formed in trench 210 (b) to be considered a trench gate structure. The gate structure 236 may comprise any suitable conductive material, including doped or undoped polysilicon, or a metal (eg, refractory metal). In this embodiment, the gate structure 236 fills the U-groove in the dielectric material 206 (b) in the trench 210 (b). The dielectric material 206 (b) surrounding the gate structure 236 may include one or more materials, such as silicon dioxide, silicon nitride, glass, and the like.

유전성 캡 구조물(208)은 상기 게이트 구조물(236)을 덮어, 게이트 구조물(236)과 소스 영역(232)을 분리시킨다. 유전성 캡 구조물(208)은 예를 들면, 보로실리케이트 글래스와 같은 물질을 포함할 수 있다. 소스 접촉층(202)은 상기 N+ 소스 영역(232)와 접촉할 수 있다. 상기 소스 접촉층(202)은 텅스텐 같은 물질 또는 폴리사이드(polycide)를 포함할 수 있다. 소스 금속층(242)은 알루미늄과 같은 금속을 포함할 수 있으며, 상기 유전성 캡 구조물(208)과 소스 접촉층(202)을 덮을 수 있다.The dielectric cap structure 208 covers the gate structure 236 to separate the gate structure 236 and the source region 232. The dielectric cap structure 208 may comprise a material such as, for example, borosilicate glass. Source contact layer 202 may be in contact with the N + source region 232. The source contact layer 202 may include a material such as tungsten or polycide. The source metal layer 242 may comprise a metal, such as aluminum, and may cover the dielectric cap structure 208 and the source contact layer 202.

상기 반도체 기판(250)에는 복수 개의 트렌치(210(a) 내지 210(c))가 형성된다. 각각의 트렌치(210(a) 내지 210(c))는 주표면(252)으로부터 드리프트 영역(240) 쪽으로 확장되어 있다. 이 트렌치(210(a) 내지 210(c))의 바닥은 드레인 영역(218) 위쪽으로 존재하되, 드레인 영역(218) 내로 확장되어 있지 않다.A plurality of trenches 210 (a) to 210 (c) are formed in the semiconductor substrate 250. Each trench 210 (a) to 210 (c) extends from the major surface 252 toward the drift region 240. Bottoms of the trenches 210 (a) to 210 (c) are above the drain region 218 but do not extend into the drain region 218.

상기 MOSFET 소자에는 상이한 복수 개의 전하 제어 전극들이 존재한다. 각각의 전하 제어 전극은 임의의 적절한 물질로 형성될 수 있다. 예를 들면, 상기 전하 제어 전극은 도핑된 또는 도핑되지 않은 폴리실리콘, 금속으로부터 형성될 수 있다.There are a plurality of different charge control electrodes in the MOSFET device. Each charge control electrode may be formed of any suitable material. For example, the charge control electrode may be formed from doped or undoped polysilicon, metal.

도 1에 도시한 실시예에서, 제1의 복수 개의 전하 제어 전극(212(a)-212(b)), 제2의 복수 개의 전하 제어 전극(214(a)-214(b)) 및 제3의 복수 개의 전하 제어 전극(216(a)-216(c))은 각각 제1, 제2 및 제3 트렌치(210(a) 내지 210(c)) 내에 배치될 수 있다. 통상의 트렌치 내에 전하 제어 전극들은 적층된 관계로 나타난다. 상기 전하 제어 전극들은, 각각의 트렌치(210(a) 내지 210(c)) 내에 있는 유전성 물질(206(a) 내지 206(c))에 의해 서로 그리고 상기 N- 드리프트 영역(240)으로부터 분리되어 있다. 전술한 것과 상이한 복수 개의 전하 제어 전극들의 전하 제어 전극은 상기 주표면(252)에서 거의 동일한 거리로 존재할 수 있다. 예를 들어, 전하 제어 전극(212(a), 214(a) 및 216(a))은 상기 반도체 기판(252) 내에서 동일한 수직 위치에 있을 수 있다.In the embodiment shown in FIG. 1, the first plurality of charge control electrodes 212 (a)-212 (b), the second plurality of charge control electrodes 214 (a)-214 (b), and The plurality of charge control electrodes 216 (a) to 216 (c) may be disposed in the first, second and third trenches 210 (a) to 210 (c), respectively. In conventional trenches, charge control electrodes appear in a stacked relationship. The charge control electrodes are separated from each other and from the N - drift region 240 by dielectric material 206 (a)-206 (c) in each trench 210 (a)-210 (c). have. Charge control electrodes of a plurality of charge control electrodes different from those described above may be present at substantially the same distance from the main surface 252. For example, the charge control electrodes 212 (a), 214 (a), and 216 (a) may be in the same vertical position in the semiconductor substrate 252.

본 실시예에서, 각각의 트렌치 내에 복수 개의 전하 제어 전극들 각각은 2개의 전하 제어 전극으로 구성된다. 도 1에 도시한 실시예에서는 2개의 전하 제어 전극이 각각의 트렌치(210(a) 내지 210(c)) 내에 도시되어 있어도, 본 발명에 따른 각각의 트렌치 내에 전하 제어 전극이 임의의 적합한 개수로 존재할 수 있다고 간주된다. 예를 들면, 본 발명의 다른 실시예에서는, 각각의 트렌치 내에 수직으로 적층된 전하 제어 전극의 개수가 3개, 4개, 5개 등일 수 있다. 통상적으로, 전하 제어 전극의 스택(stack) 당 전하 제어 전극의 개수가 많을수록, 상기 드리프트 영역(240) 내에 더욱 균일한 전기장을 형성할 수 있다.In this embodiment, each of the plurality of charge control electrodes in each trench is composed of two charge control electrodes. In the embodiment shown in FIG. 1, although two charge control electrodes are shown in each of trenches 210 (a) to 210 (c), there are any suitable number of charge control electrodes in each trench in accordance with the present invention. It is considered to exist. For example, in another embodiment of the present invention, the number of charge control electrodes vertically stacked in each trench may be three, four, five, or the like. Typically, the greater the number of charge control electrodes per stack of charge control electrodes, the more uniform an electric field can be formed in the drift region 240.

본 발명의 실시예에서(예를 들면, 전계 효과 트랜지스터), 소자의 드리프트 영역에 1개의 전하 제어 전극(예를 들면, 트렌치 당)이 매립되어 있을 수 있다. 1개의 전하 제어 전극은 게이트 전극의 바로 밑에 위치할 수 있고, 또는 게이트 전극 옆에 위치할 수도 있다. 전계 효과 트랜지스터에서는 1개 이상의 전하 제어 전극이 소스 접촉 금속, 게이트 전극 및/또는 드레인 전극과는 상이한 전압으로 바이어스되어 있는 것이 바람직하다.In an embodiment of the invention (e.g., a field effect transistor), one charge control electrode (e.g., per trench) may be embedded in the drift region of the device. One charge control electrode may be located directly below the gate electrode, or may be located next to the gate electrode. In field effect transistors, it is preferred that at least one charge control electrode is biased at a different voltage than the source contact metal, gate electrode and / or drain electrode.

게이트 전극을 포함하는 MOSFET 소자 실시예에서, 1개 이상의 전하 제어 전극은 임의의 적합한 영역에 위치할 수 있다. 예를 들어, 상기 전하 제어 전극이 (ⅰ) 상기 게이트 전극의 한 면 또는 양면에, (ⅱ) 상기 게이트 전극 바로 아래에만 위치하되, 상기 게이트 전극면이 아니도록, 또는 (ⅲ)상기 게이트 전극 바로 아래에 위치하면서 상기 게이트 전극면에 위치할 수 있다. 전술한 바와 같이, 게이트 전극은 트렌치형 또는 평면형(planar)일 수 있다.In a MOSFET device embodiment including a gate electrode, one or more charge control electrodes can be located in any suitable region. For example, the charge control electrode is (i) located on one or both sides of the gate electrode, (ii) located just below the gate electrode, but not the gate electrode surface, or (iii) directly on the gate electrode. It may be positioned below the gate electrode surface. As described above, the gate electrode may be trenched or planar.

각각의 전하 제어 전극(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))은 반도체 기판(250) 내에 또는 상기 반도체 기판(250) 상에 형성될 수 있는 바이어스 소자(biasing element)들(도시하지 않음)를 이용하여 개별적으로 바이어스 될 수 있다. 상기 바이어스 소자들은 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)2-16(b))을 소스 접촉 금속(202), 게이트 전극(236) 및/또는 드레인 전극(226)과 상이한 전위로 바이어스할 수 있다. 이처럼, 전하 제어 전극들을 바이어스 하기 위해서 임의의 적절한 바이어스 소자가 사용될 수 있었다. 이러한 적절한 바이어스 소자를 예시하면, 분압기(voltage divider) 내에서 상이한 저항값을 갖는 저항기를 들 수 있다. 대안으로서, 상기 바이어스 소자가 상이한 전압 등급을 갖는 일련의 다이오드일 수 있다. 본 발명에 적합한 다이오드를 예시하면, 미국특허 제5,079,608호에 기재된 것을 들 수 있으며, 상기 문헌은 본 발명의 참조 문헌으로서 그 전문이 본 명세서에 병합된다. 어떤 실시예에서는, 상기 바이어스 소자가 전하 제어 전극과 결합될 수 있다. 예를 들어, 소스 전극(242)을 바이어스 소자로 탭핑(tapping)함으로써, 상기 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))에 적절한 바이어스 전압을 제공할 수 있다. 또한, 상기 바이어스 소자는 게이트 전극(216) 또는 드레인 전극(226)과 결합될 수 있다.Each charge control electrode 212 (a)-212 (b), 214 (a)-214 (b), 216 (a)-216 (b) is in the semiconductor substrate 250 or the semiconductor substrate 250. It can be individually biased using biasing elements (not shown) that can be formed on the substrate. The bias elements may include charge control electrodes 212 (a) to 212 (b), 214 (a) to 214 (b), and 216 (a) 2 to 16 (b) as source contact metal 202 and gate electrodes. 236 and / or may be biased to a different potential than drain electrode 226. As such, any suitable bias element could be used to bias the charge control electrodes. An example of such a suitable bias element is a resistor having a different resistance value in a voltage divider. Alternatively, the bias element can be a series of diodes with different voltage ratings. Illustrative diodes suitable for the present invention include those described in US Pat. No. 5,079,608, which is incorporated herein in its entirety by reference to the present invention. In some embodiments, the bias element can be combined with a charge control electrode. For example, by tapping the source electrode 242 with a bias element, the charge control electrodes 212 (a) -212 (b), 214 (a) -214 (b), 216 (a)- 216 (b) may be provided with an appropriate bias voltage. In addition, the bias element may be coupled to the gate electrode 216 or the drain electrode 226.

상기와 같이 각각의 트렌치(210(a) 내지 210(c)) 내에 바이어스된 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))을 이용하여 반도체 기판(250)의 드리프트 영역(240) 내에 전기장을 변화시킬 수 있다. 상기 소자(200)가 차단 상태에 있는 경우에, 바이어스된 제어 전극들(212(a)- 212(b), 214(a)-214(b), 216(a)-216(b))이 상기 드리프트 영역(240) 내의 전기장을 변화시켜, 드리프트 영역(218) 내에 전하 제어 수단이 존재하지 않아도 상기 드리프트 영역(240) 내에서의 전기장 프로파일이 더욱 높고도 균일하게 한다. 바람직하게는, 상기 바이어스된 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))이 드리프트 영역(240) 내에서의 전기장을 변화시켜, 전기장이 드리프트 영역(218)의 실질적인 부분, 또는 적어도 드리프트 영역(240)을 통해 소스 영역(232)으로부터 드레인 영역(218)으로의 전류가 흐르는 실질적인 부분을 통하여 높고도 실질적으로 균일하게 될 수 있다.Charge control electrodes 212 (a) -212 (b), 214 (a) -214 (b), and 216 (a)-biased in the respective trenches 210 (a) to 210 (c) as described above. 216 (b)) may change an electric field in the drift region 240 of the semiconductor substrate 250. When the device 200 is in the blocking state, the biased control electrodes 212 (a)-212 (b), 214 (a)-214 (b), and 216 (a)-216 (b) By changing the electric field in the drift region 240, the electric field profile in the drift region 240 becomes higher and more uniform even if no charge control means is present in the drift region 218. Preferably, the biased charge control electrodes 212 (a) -212 (b), 214 (a) -214 (b), 216 (a) -216 (b) are within the drift region 240. By varying the electric field, the electric field is high and substantially through a substantial portion of the drift region 218, or at least a substantial portion of current flowing from the source region 232 to the drain region 218 through the drift region 240. Can be uniform.

상기 드리프트 영역 내 전기장은 하기 계산식에 따라 산출되며, 하기 계산식에서 E는 전기장이고, Vs는 반도체 기판 내 한 지점에서의 전압이고, VCCE는 전하 제어 전극에서의 전압이며, d는 상기 반도체 기판에서의 지점과 전하 제어 전극 사이에 있는 유전성 물질의 두께이다:The electric field in the drift region is calculated according to the following formula, wherein E is the electric field, V s is the voltage at one point in the semiconductor substrate, V CCE is the voltage at the charge control electrode, and d is the semiconductor substrate. The thickness of the dielectric material between the point at and the charge control electrode is:

(계산식)(formula)

Figure 112004015707109-pct00001
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Figure 112004015707109-pct00001
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실시예를 도시한 도 1을 참조하여 볼 때, 전하 제어 전극들(212(a)-212(b), 214(a)-214(b), 216(a)-216(b))을 이용하면 통상적으로 드리프트 영역(240) 내에서 는 약 3.0×105 V/㎝의 일정한 전기장이 생성될 수 있다. 상기 트렌치(210(b), 210(c)) 내에 유전성 물질(206(b), 206(c))의 두께는 약 1 ㎛일 수 있다. 드리프트 영역(240) 내 A 지점에서는 반도체가 약 40 V의 전위를 가질 수 있으며, 드리프트 영역(240) 내 B 지점에서는 반도체가 약 60 V의 전위를 가질 수 있다. 드리프트 영역(240) 내에 수직 배향된, 약 3.0×105 V/㎝의 일정한 전기장을 유지하기 위해서는, 각각의 트렌치(210(b), 210(c)) 내에 제1 전하 제어 전극들(214(a), 216(a))이 10 V로 바이어스될 수 있는 한편, 제2 전하 제어 전극들(214(b), 216(b))이 30 V로 바이어스될 수 있다. 본 실시예에 나타낸 바와 같이, 상이한 각각의 전하 제어 전극에 인가된 바이어스 전압은 P 바디/N- 드리프트 정션으로부터 드레인 영역쪽으로 증가할 수 있다. 본 실시예에서와 같이, 어떤 실시예에서는 반도체 기판 내에 동일한 수직 위치에 있되, 상이한 복수 개의 전하 제어 전극들의 전하 제어 전극들이 거의 동일한 전압으로 바이어스될 수 있다. 예를 들면, 도 1에 도시한 MOSFET 소자(200)에서는 하부의 전하 제어 전극들(212(b), 214(b), 216(b))이 동일하게 바이어스 될 수 있다. 그러나, 어떤 실시예에서는, 하부의 전하 제어 전극들(212(b), 214(b), 216(b))에 인가되는 바이어스 전압이 상부의 전하 제어 전극들(212(a), 214(a), 216(a))에 인가되는 바이어스 전압과 상이할 수 있다.Referring to FIG. 1 showing an embodiment, charge control electrodes 212 (a) -212 (b), 214 (a) -214 (b) and 216 (a) -216 (b) are used. In general, a constant electric field of about 3.0 × 10 5 V / cm may be generated in the drift region 240. The dielectric materials 206 (b) and 206 (c) in the trenches 210 (b) and 210 (c) may have a thickness of about 1 μm. The semiconductor may have a potential of about 40 V at point A in drift region 240, and the semiconductor may have a potential of about 60 V at point B in drift region 240. In order to maintain a constant electric field of about 3.0 × 10 5 V / cm, vertically oriented in the drift region 240, the first charge control electrodes 214 (in each trench 210 (b), 210 (c)). a), 216 (a) may be biased at 10V, while the second charge control electrodes 214 (b), 216 (b) may be biased at 30V. As shown in this embodiment, the bias voltage applied to each of the different charge control electrodes can increase from the P body / N − drift junction toward the drain region. As in this embodiment, in some embodiments, the charge control electrodes of a plurality of different charge control electrodes may be biased to about the same voltage while in the same vertical position within the semiconductor substrate. For example, in the MOSFET device 200 illustrated in FIG. 1, lower charge control electrodes 212 (b), 214 (b), and 216 (b) may be equally biased. However, in some embodiments, the bias voltage applied to the lower charge control electrodes 212 (b), 214 (b), 216 (b) is such that the upper charge control electrodes 212 (a), 214 (a) are applied. ), And may be different from the bias voltage applied to 216 (a).

상기 반도체 소자의 드리프트 영역 내에 서로 상이하게 바이어스 된 전하 제어 전극들을 이용하면, (전하 제어 전극이 없는 드리프트 영역 내에서 나타나는 전 기장 프로파일에 비해) 상기 드리프트 영역에 걸친 전기장 프로파일이 평평하게(flatten out) 나타난다. 전하 제어 전극이 존재하지 않는 경우라면, 상기 드리프트 영역에 걸친 전기장 프로파일이 "삼각형"으로 나타날 수 있다. 종래의 소자에서는, 전기장이 바디/드리프트 또는 웰/드리프트 PN 정션에서 최대이고, 드레인 영역에서 최소이다. 이에 따라, 종래 소자에서 나타나는 전기장 프로파일은 PN 정션에서 드레인 영역까지 선형 감소하는 형태이다. 본 발명자들은 반도체 소자의 드리프트 영역에 걸친 전기장 프로파일 더 평평하면서도 높을수록, 항복 전압이 증가한다고 결론 내렸다. 전하 제어 전극들을 이용하면 드리프트 영역에서의 평평하고도 높은 전기장을 생성할 수 있다. 통상적으로, 드리프트 영역 내에 더욱 서로 상이하게 바이어스된 전하 제어 전극들을 사용하여, 드리프트 영역 내에서 더욱 균일한 전기장을 생성할 수 있다.Using charge control electrodes biased differently in the drift region of the semiconductor device flattens out the electric field profile across the drift region (compared to the electric field profile appearing in the drift region without the charge control electrode). appear. If no charge control electrode is present, the electric field profile across the drift region may appear as a "triangle". In conventional devices, the electric field is maximum in the body / drift or well / drift PN junction and minimum in the drain region. Accordingly, the electric field profile seen in the conventional device is in the form of linear reduction from the PN junction to the drain region. The inventors concluded that the flatter and higher the electric field profile across the drift region of the semiconductor device, the higher the breakdown voltage is. The charge control electrodes can be used to create a flat, high electric field in the drift region. Typically, charge control electrodes biased differently from one another in the drift region can be used to create a more uniform electric field in the drift region.

실례를 들면, 도 2(a)는 전기장 및 항복 전위 대 2개의 적층된 전하 제어 전극을 갖는 종형 트렌치 파워 MOSFET 소자를 통과하는 수직 거리의 그래프를 도시한 것이다. 상기 그래프는 컴퓨터 시뮬레이션 결과이다. x-축(즉, Y(㎛)) 상에서의 낮은 수치는 상기 MOSFET 소자의 소스 영역에 근접해 있는 반도체 기판 내 지점을 나타내고, 높은 수치는 드레인 영역에 근접해 있는 지점을 나타낸다. 상기 그래프의 x-축 상의 수치는 반도체 기판 내에서의 특정 수직 위치를 나타낸다.For example, FIG. 2 (a) shows a graph of the vertical distance through a vertical trench power MOSFET device having an electric field and breakdown potential versus two stacked charge control electrodes. The graph is a computer simulation result. Low values on the x-axis (ie, Y (μm)) indicate points in the semiconductor substrate that are close to the source region of the MOSFET device, and high values indicate points that are close to the drain region. The numerical values on the x-axis of the graph represent specific vertical positions within the semiconductor substrate.

도 2(a)에 도시한 그래프에는, 거리의 함수로서 전기장(Em)의 선(12)과 거리의 함수로서 항복 전위를 나타내는 선(14)의 두 개의 선이 존재한다. 상기한 선(12)는 상기 반도체 기판 내 PN 정션에서의(예를 들면, P 웰/N 드리프트 다이오 드) 전기장에 해당하는 피크(16(a))를 포함한다. 피크(16(b))는 제1 전하 제어 전극(예를 들면, 도 1에서의 전하 제어 전극(216(a))으로 인한 국소의 최대 전기장에 해당될 수 있다. 상기 제1 전하 제어 전극은 예를 들면, 25 V의 전압으로 바이어스 될 수 있다. 피크(16(b))는 제2 전하 제어 전극(예를 들면, 도 2에 도시된 전하 제어 전극(216(b)))으로 인한 국소의 최대 전기장에 해당될 수 있다. 상기 제2 전하 제어 전극은 예를 들면, 64 V의 전압으로 바이어스 될 수 있다. 도 2(a)에 도시한 바와 같이, 선(12)는 통상 사다리꼴 형태를 나타낸다. 상기 전하 제어 전극들 및 PN 정션이 존재하는 지점에서 국소 최대값이 나타나며, 또한 이들 국소 최대값들 사이에서 안장 형태를 이룬다. 전하 제어 전극이 더 많이 사용되는 경우에는, 상기 사다리꼴 형태의 정상부가 더 평평하며, 안장 형태가 적게 나타날 수 있다. 선(14)는 항복 전위가 PN 정션 부근에서는 더 작아지고, 반도체 소자의 드리프트 영역에 가까울수록 더 커짐을 나타낸다. 선(14)에 도시한 바와 같이, 드리프트 영역을 통과하는 항복 전위는 서서히 증가한다.In the graph shown in Fig. 2 (a), there are two lines of the line 12 of the electric field Em as a function of the distance and a line 14 representing the breakdown potential as a function of the distance. The line 12 includes a peak 16 (a) corresponding to the electric field at the PN junction (eg, P well / N drift diode) in the semiconductor substrate. Peak 16 (b) may correspond to a local maximum electric field due to a first charge control electrode (eg, charge control electrode 216 (a) in FIG. 1). For example, it may be biased to a voltage of 25 V. The peak 16 (b) is local due to the second charge control electrode (e.g., charge control electrode 216 (b) shown in FIG. 2). The second charge control electrode can be biased to a voltage of, for example, 64 V. As shown in Fig. 2 (a), the line 12 typically has a trapezoidal shape. A local maximum appears at the point where the charge control electrodes and the PN junction are present, and also forms a saddle between these local maximums, if more charge control electrodes are used, the top of the trapezoidal shape. Are flatter and may have less saddle shape. Yield potential is becomes smaller in the vicinity of the PN junction, the closer to the drift region of the semiconductor element shows a further larger., Yield potential through the drift region as shown in line 14 is gradually increased.

이에 반해, 도 2(b)는 전기장 및 항복 전위 대 종래의 종형 MOSFET 소자(전하 제어 전극을 갖지 않음)의 수직 거리를 컴퓨터 시뮬레이션하여 도시한 그래프이다. 상기 그래프는 선(22) 및 선(24)를 포함한다. 선(22)은 전기장 대 거리의 함수이고, 선(24)는 MOSFET 소자에서의 항복 전압 대 거리의 함수이다. 선(22)에서 알 수 있듯이, 상기 MOSFET 소자 내 PN 정션에 최대(26) 전기장이 존재하며, 드레인 영역 쪽으로 전기장이 감소된다. 선(22)는 반도체 소자의 두께를 통한 전기장 프로파일이 도 2(a)에 도시된 것과 같은 보통의 단조로운 형태가 아니라, 삼각형임 으로 나타난다. 선(24)는 드리프트 영역에 걸쳐 항복 전압이 급속하게 상승함을 나타낸다.In contrast, FIG. 2B is a computer simulation of the electric field and breakdown potential versus the vertical distance of a conventional vertical MOSFET device (without charge control electrodes). The graph includes a line 22 and a line 24. Line 22 is a function of electric field versus distance, and line 24 is a function of breakdown voltage versus distance in a MOSFET device. As can be seen from line 22, there is a maximum 26 electric field at the PN junction in the MOSFET device and the electric field is reduced towards the drain region. Line 22 shows that the electric field profile through the thickness of the semiconductor element is triangular, rather than the usual monotonous form as shown in Fig. 2 (a). Line 24 indicates that the breakdown voltage rises rapidly over the drift region.

항복 전위 대 거리의 함수를 나타내는 그래프를 비교해 보면, 종래의 MOSFET 소자에서의 항복 전위가 본 발명의 실시예에 따른 MOSFET 소자에서보다도 드레인 영역 방향으로 빠르게 증가함을 알 수 있다. 이는 도 2(a)에 선(14)와 도 2(b)의 선(26)을 참조하여 비교할 수 있다. 컴퓨터 시뮬레이션을 통해, 본 발명의 실시예가 전하 제어 전극을 갖지 않는 종래의 MOSFET 소자에 비해 더 높은 항복 전압을 가짐을 확인할 수 있다. 예를 들면, 동일한 드리프트 영역의 캐리어 농도에서 종래의 MOSFET 소자와 본 발명의 소자를 컴퓨터 시뮬레이션한 결과, 종래의 MOSFET 소자의 항복 전압은 약 80V인 반면, 전하 제어 전극들을 갖는 MOSFET 소자의 항복 전압은 약 138 V로 나타났다.Comparing the graphs showing the function of breakdown potential versus distance, it can be seen that the breakdown potential in a conventional MOSFET device increases faster in the drain region direction than in a MOSFET device according to an embodiment of the present invention. This can be compared with reference to the line 14 in FIG. 2 (a) and the line 26 in FIG. 2 (b). Computer simulations show that embodiments of the present invention have higher breakdown voltages compared to conventional MOSFET devices without charge control electrodes. For example, the computer simulation of the conventional MOSFET device and the device of the present invention at the carrier concentration of the same drift region shows that the breakdown voltage of the conventional MOSFET device is about 80V, whereas the breakdown voltage of the MOSFET device with charge control electrodes is It was found to be about 138 V.

도 3 내지 도 6은 전하 제어 전극을 갖는 다른 소자들을 도시한 것이다.3 to 6 show other elements having charge control electrodes.

도 3은 본 발명의 또 다른 실시예에 따른 종형 MOSFET(100)을 도시한 것이다. 종형 MOSFET(100) 역시 P+ 웰 영역(130) 및 N+ 소스 영역(132)이 형성된 반도체 기판(150)을 포함한다. 아울러, P+ 바디 영역(146)은 상기 N+ 소스 영역(132)에 인접해 있다. 반도체 기판(150)은 또한 드레인 영역(118) 및 드리프트 영역(140)을 포함한다. 드레인 전극(126)은 N+ 드레인 영역(118)을 포함하며, 소스 금속(102)은 상기 N+ 소스 영역(132)과 접촉한다. 도 3에서, 종형 MOSFET(100)은 게이트 산화물(122)로 둘러싸인 평면형 게이트 구조물(120)을 갖는다. 또한, 본 실시예에서, 상기 평면형 게이트 구조물(120) 밑에는 전하 제어 전극이 존재하지 않는다.3 illustrates a vertical MOSFET 100 in accordance with another embodiment of the present invention. The vertical MOSFET 100 also includes a semiconductor substrate 150 on which a P + well region 130 and an N + source region 132 are formed. In addition, the P + body region 146 is adjacent to the N + source region 132. The semiconductor substrate 150 also includes a drain region 118 and a drift region 140. Drain electrode 126 includes N + drain region 118, and source metal 102 is in contact with N + source region 132. In FIG. 3, the vertical MOSFET 100 has a planar gate structure 120 surrounded by a gate oxide 122. In addition, in the present embodiment, there is no charge control electrode under the planar gate structure 120.

상기 게이트 구조물(120)의 반대편에는 2개의 트렌치(110(a) 및 110(b))가 존재한다. 각각의 트렌치(110(a) 및 110(b))는, 유전성 물질(106(a), 106(b))에 의해 상기 드리프트 영역 내에서 서로 그리고 반도체 재료와 분리되어 적층된 전하 제어 전극(112(a)-112(b), 114(a)-114(b))을 포함한다. 전술한 바와 같이, 본 발명의 실시예에서는 트렌치 당, 또는 복수 개의 전하 제어 전극 당 2개의 전하 제어 전극(112(a)-112(b), 114(a)-114(b))이 존재하나, 기타 실시예에서는 트렌치 당, 또는 복수 개의 전하 제어 전극들 당 전하 제어 전극의 개수가 3개, 4개, 5개 또는 그 이상일 수 있다.Two trenches 110 (a) and 110 (b) exist on opposite sides of the gate structure 120. Each trench 110 (a) and 110 (b) is a charge control electrode 112 stacked separately from one another and semiconductor material in the drift region by dielectric material 106 (a), 106 (b). (a) -112 (b), 114 (a) -114 (b)). As described above, in the embodiment of the present invention, there are two charge control electrodes 112 (a) -112 (b) and 114 (a) -114 (b) per trench or per plurality of charge control electrodes. In other embodiments, the number of charge control electrodes per trench or per plurality of charge control electrodes may be three, four, five, or more.

종형 MOSFET 소자(100)의 드리프트 영역(140) 내에 실질적으로 균일한 전기장을 형성하기 위해, 상기 전하 제어 전극들(112(a)-112(b), 114(a)-114(b))이 적절히 바이어스될 수 있다. 다이오드 또는 분압기와 같은 바이어스 소자(도시하지 않음)를 이용하면, 전하 제어 전극들(112(a)-112(b), 114(a)-114(b))을 적절하게 바이어스할 수 있다. 바이어스 소자들은 종형 MOSFET 소자(100)의 소스, 게이트 또는 드레인과 결합될 수 있다.In order to form a substantially uniform electric field in the drift region 140 of the vertical MOSFET device 100, the charge control electrodes 112 (a) -112 (b), 114 (a) -114 (b) are Can be properly biased. By using a bias element (not shown) such as a diode or a voltage divider, the charge control electrodes 112 (a) -112 (b) and 114 (a) -114 (b) can be properly biased. The bias devices can be coupled to the source, gate or drain of the vertical MOSFET device 100.

도 4는 본 발명의 실시예에 따른 파워 다이오드(80)를 도시한 것이다. 파워 다이오드(80)는 제1 도전형의 제1 영역(86) 및 제2 도전형의 제2 영역(82)을 갖는 반도체 기판(85)을 포함한다. 본 실시예에서는, 제1 영역(86)은 N 도핑되고, 제2 영역(82)은 P+ 도핑된다. 또한, 반도체 기판(85)은 제1 도전형의 접촉 영역(84)(즉, N+ 영역)을 포함한다.4 illustrates a power diode 80 according to an embodiment of the invention. The power diode 80 includes a semiconductor substrate 85 having a first region 86 of a first conductivity type and a second region 82 of a second conductivity type. In this embodiment, the first region 86 is N doped and the second region 82 is P + doped. In addition, the semiconductor substrate 85 includes a contact region 84 (ie, an N + region) of the first conductivity type.

반도체 기판(85)에는 복수 개의 트렌치(98(a) 내지 98(d))가 형성된다. 각각의 트렌치(98(a) 내지 98(d))는 반도체 기판(85)의 주표면으로부터 반도체 기판(85) 내 소정의 거리로 확장될 수 있다.A plurality of trenches 98 (a) to 98 (d) are formed in the semiconductor substrate 85. Each of the trenches 98 (a) to 98 (d) may extend from the main surface of the semiconductor substrate 85 to a predetermined distance within the semiconductor substrate 85.

복수 개의 트렌치(98(a) 내지 98(d))는 복수 개의 적층된 전하 제어 전극들(90(a)-90(b), 92(a)-92(b), 94(a)-94(b), 96(a)-96(b))을 포함한다. 전술한 실시예들에서와 마찬가지로, 상기 전하 제어 전극들은 바이어스 소자(도시하지 않음)를 이용하여 서로 상이하게 바이어스될 수 있다. 각각의 트렌치(98(a) 내지 98(d)) 내에는 상기 전하 제어 전극들(90(a)-90(b), 92(a)-92(b), 94(a)-94(b), 96(a)-96(b))을 제1 도전형의 제1 영역(86) 내 반도체 재료와 분리하기 위한 유전성 물질(88(a) 내지 88(d))(예를 들면, 실리콘 디옥사이드)이 존재할 수 있다.The plurality of trenches 98 (a) to 98 (d) may include a plurality of stacked charge control electrodes 90 (a) -90 (b), 92 (a) -92 (b), 94 (a) -94 (b), 96 (a) -96 (b)). As in the above embodiments, the charge control electrodes may be biased differently from each other using a bias element (not shown). Within each trench 98 (a) to 98 (d) the charge control electrodes 90 (a) -90 (b), 92 (a) -92 (b), 94 (a) -94 (b) ), Dielectric material 88 (a) to 88 (d) for separating 96 (a) -96 (b) from semiconductor material in first region 86 of the first conductivity type (e.g., silicon Dioxide) may be present.

파워 다이오드(80)의 항복 전압을 증가시키기 위해, 서로 상이하게 바이어스 된 전하 제어 전극들(90(a)-90(b), 92(a)-92(b), 94(a)-94(b), 96(a)-96(b))은 제1 도전형의 제1 영역(86)에 걸쳐 균일한 전기장을 형성할 수 있다. 전술한 실시예와 같이, 파워 다이오드의 역방향 바이어스 상태에서의 차단 전압은 증가시키면서, 파워 다이오드의 순방향 바이어스 상태에서의 저항을 감소시키기 위해 제1 도전형의 제1 영역(86)을 더 많은 양으로 도핑할 수 있다.To increase the breakdown voltage of the power diode 80, charge control electrodes 90 (a) -90 (b), 92 (a) -92 (b), 94 (a) -94 ( b), 96 (a) -96 (b) may form a uniform electric field over the first region 86 of the first conductivity type. As in the embodiment described above, while the blocking voltage in the reverse bias state of the power diode is increased, the first region 86 of the first conductivity type is increased in a larger amount to reduce the resistance in the forward bias state of the power diode. Can be doped

도 5는 본 발명의 실시예에 따른 바이폴라 트랜지스터(300)의 단면도를 도시 한 것이다. 바이폴라 트랜지스터(300)는 N- 드리프트 영역(또는 N- 에피 영역)(340) 및 N+ 영역(318)을 갖는 반도체 기판(350)을 포함한다.5 illustrates a cross-sectional view of a bipolar transistor 300 according to an embodiment of the present invention. Bipolar transistor 300 includes a semiconductor substrate 350 having an N − drift region (or an N − epi region) 340 and an N + region 318.

또한, 반도체 기판(350)은 P 베이스 영역(330)에 형성된 N 에미터 영역(332)을 포함한다. 베이스 금속(342)은 P 베이스 영역(330)에 결합되어 있고, 에미터 금속(302)은 에미터 영역(332)에 결합되어 있다. N 콜렉터 영역(316) 및 콜렉터 금속(326)은 에미터 금속(302) 및 N 에미터 영역(332)과 거리를 두고 떨어져 있다.The semiconductor substrate 350 also includes an N emitter region 332 formed in the P base region 330. Base metal 342 is coupled to P base region 330, and emitter metal 302 is coupled to emitter region 332. N collector region 316 and collector metal 326 are spaced apart from emitter metal 302 and N emitter region 332.

레벨간(interlevel) 유전층(306)은 베이스 금속(342)과 에미터 금속(302)를 분리시킨다. 또한, 레벨간 유전층(306)은 바이어스된 전하 제어 전극들(314(a), 314(b))을 덮는다. 전하 제어 전극(314(a), 314(b)을 상이한 전위로 바이어스하기 위해 바이어스 소자(도시하지 않음)를 적용할 수 있다. 이 바이어스 소자는 베이스 금속(342), 소스 에미터 금속(302) 또는 콜렉터 금속(326)에 결합되어 있을 수 있다. 전하 제어 전극(314(a), 314(b))이 적절하게 바이어스 된 경우에는, P 베이스 영역(330)과 N 콜렉터 영역(316) 사이에 있는 드리프트 영역(340)에서의 전기장을 제어할 수 있다.An interlevel dielectric layer 306 separates base metal 342 and emitter metal 302. In addition, the interlevel dielectric layer 306 covers the biased charge control electrodes 314 (a) and 314 (b). A bias element (not shown) may be applied to bias the charge control electrodes 314 (a) and 314 (b) to different potentials, including the base metal 342 and the source emitter metal 302. Or the collector metal 326. If the charge control electrodes 314 (a) and 314 (b) are properly biased, between the P base region 330 and the N collector region 316; The electric field in the drift region 340 may be controlled.

대안의 실시예에서, 전하 제어 전극(314(a), 314(b))은 바이폴라 트랜지스터(300)의 드리프트 영역(340) 내에 매립되어 있을 수 있다. 매립된 전하 제어 전극은 유전성 물질로 덮여있을 수 있다.In alternative embodiments, the charge control electrodes 314 (a) and 314 (b) may be embedded in the drift region 340 of the bipolar transistor 300. The embedded charge control electrode may be covered with a dielectric material.

도 6은 본 발명의 실시예에 따른 횡형 MOSFET 소자(400)를 도시한 것이다. 횡형 MOSFET(400)은 N- 드리프트 영역(440) 및 N+ 영역(418)을 갖는 반도체 기판(450)을 포함한다. 반도체 기판(450)에는 P- 웰 영역(430)이 형성된다. 드리프트 영역(440)에 의해 P- 웰 영역(430)과 N+ 드레인 전극(428)이 분리되어 있다. 소스 금속(442) 및 드레인 금속(426)은 각각 N- 소스 영역(432) 및 N+ 드레인 영역(428)에 결합되어 있다.6 illustrates a lateral MOSFET device 400 according to an embodiment of the invention. Lateral MOSFET 400 includes a semiconductor substrate 450 having an N − drift region 440 and an N + region 418. P - well regions 430 are formed in the semiconductor substrate 450. The P − well region 430 and the N + drain electrode 428 are separated by the drift region 440. Source metal 442 and drain metal 426 are coupled to N − source region 432 and N + drain region 428, respectively.

평면형 게이트 구조물(416)은 N+ 소스 영역(432)과 N+ 드레인 영역(428) 사이에 위치한다. 바이어스 된 전극(414(a), 414(b))은 반도체 기판(450)의 주표면으로부터 거리를 두고 떨어져 있다. 바이어스된 전극(414(a), 414(b)) 및 평면형 게이트 구조물은 레벨간 유전층(406)으로 덮여있다. 상기 전극들(414(a), 414(b))을 바이어스 하기 위해 바이어스 소자(도시하지 않음)를 이용할 수 있다.Planar gate structure 416 is located between N + source region 432 and N + drain region 428. The biased electrodes 414 (a) and 414 (b) are spaced apart from the main surface of the semiconductor substrate 450. The biased electrodes 414 (a), 414 (b) and planar gate structure are covered with an interlevel dielectric layer 406. A bias element (not shown) may be used to bias the electrodes 414 (a) and 414 (b).

또 다른 실시예에서, 전하 제어 전극(414(a), 414(b))은 MOSFET 소자(400)의 드리프트 영역에 매립되어 있을 수 있다. 매립된 전하 제어 전극은 유전성 물질로 덮여있을 수 있다.In another embodiment, the charge control electrodes 414 (a) and 414 (b) may be embedded in the drift region of the MOSFET device 400. The embedded charge control electrode may be covered with a dielectric material.

본 발명의 기타 실시예에서는 전하 제어 전극을 갖는 반도체 소자의 형성 방법을 제공한다. 예를 들면, 어떤 실시예에서, 제1 도전형의 제1 영역을 갖는 반도체 기판을 얻는다. 상기 반도체 기판에 제2 도전형의 제2 영역을 형성한다. 상기 제2 도전형의 제2 영역을 형성하기 이전 또는 이후에 제1 전하 제어 전극 및 제2 전하 제어 전극을 형성한다. 상기 제1 및 제2 전하 제어 전극은 서로 인접할 수 있고, 반도체 기판 내에 또는 반도체 기판 상에 형성될 수 있다. 상기 제1 전하 제어 전극은 제1 전하 제어 전극과 서로 상이하게 바이어스 된다.Another embodiment of the present invention provides a method of forming a semiconductor device having a charge control electrode. For example, in some embodiments, a semiconductor substrate having a first region of a first conductivity type is obtained. A second region of the second conductivity type is formed in the semiconductor substrate. A first charge control electrode and a second charge control electrode are formed before or after forming the second region of the second conductivity type. The first and second charge control electrodes may be adjacent to each other and may be formed in or on a semiconductor substrate. The first charge control electrode is biased differently from the first charge control electrode.

본 발명의 실시예로서, 도 7(a) 내지 도 7(i)를 참조하여 반도체 기판의 트렌치 내에 적층된 전하 제어 전극 형성 방법을 설명할 수 있다.As an embodiment of the present invention, a method of forming a charge control electrode stacked in a trench of a semiconductor substrate may be described with reference to FIGS. 7A to 7I.

도 7(a)를 참조하면, 우선 반도체 기판(500)을 얻고, 상기 반도체 기판(500) 에 트렌치(502)를 에칭할 수 있다. 이 때, 이방성 에칭(anisotropic etching) 공정을 수행하여, 트렌치(502)를 형성할 수 있다. 트렌치(502)를 형성한 후, 상기 트렌치(502)의 벽과 반도체 기판(500)의 주표면에 제1 산화물층(504)을 형성한다. 제1 산화물층(504)은 예를 들면, 산화 공정 또는 CVD(chemical vapor deposition)법과 같은 증착 공정을 이용하여 형성될 수 있다.Referring to FIG. 7A, first, a semiconductor substrate 500 may be obtained, and a trench 502 may be etched into the semiconductor substrate 500. In this case, the trench 502 may be formed by performing an anisotropic etching process. After the trench 502 is formed, the first oxide layer 504 is formed on the wall of the trench 502 and the main surface of the semiconductor substrate 500. The first oxide layer 504 may be formed using, for example, a deposition process such as an oxidation process or a chemical vapor deposition (CVD) method.

도 7(b)를 참조하여 볼 때, 제1 산화물층(504)을 형성한 후에, 트렌치(502)가 폴리실리콘으로 충전되도록, 반도체 기판(500) 상에 폴리실리콘층(510)을 형성할 수 있다. 이처럼 트렌치(502)에 충전되는 폴리실리콘을 이용하여 제1 전하 제어 전극(도시하지 않음)을 형성할 수 있다.Referring to FIG. 7B, after forming the first oxide layer 504, the polysilicon layer 510 is formed on the semiconductor substrate 500 such that the trench 502 is filled with polysilicon. Can be. As such, the first charge control electrode (not shown) may be formed using polysilicon filled in the trench 502.

도 7(c)를 참조하여 볼 때, 폴리실리콘층(510)을 형성한 후, 폴리실리콘 리세스 에칭(recess etching)을 수행하여, 제1 전하 제어 전극(508)을 형성할 수 있다. 통상적으로, 폴리실리콘층(510)은 건식 RIE(reactive ion etch) 공정에 의해 에칭된다. 도 7(c)에 도시된 바와 같이, 생성된 전하 제어 전극(508)은 반도체 기판(500)의 주표면(530) 바로 아래에 위치하고, 아울러 반도체 기판(500)에 매립되어 있다.Referring to FIG. 7C, after forming the polysilicon layer 510, a polysilicon recess etching may be performed to form the first charge control electrode 508. Typically, the polysilicon layer 510 is etched by a dry reactive ion etch (RIE) process. As shown in FIG. 7C, the generated charge control electrode 508 is located directly below the main surface 530 of the semiconductor substrate 500, and is embedded in the semiconductor substrate 500.

도 7(d)를 참조하여 볼 때, 제1 전하 제어 전극(508)을 형성한 뒤, 반도체 기판(500) 상에 유전층(514)을 증착시켜 트렌치(502)의 빈 공간을 충전할 수 있다. 예를 들어, 유전층(514)은 BPSG(borophosphosilicate glass) 또는 BSG(borosilicate glass)와 같은 유리를 포함할 수 있다. 유리를 이용하는 경우에는, 예를 들면, 후속의 환류(reflow) 단계를 포함하는 기상 증착 공정을 이용하여 유리를 증착시킬 수 있다. 상기 환류 단계에서 전체 구조물을 가열하여 유리를 용융함으로써, 트렌치(502)의 빈 공간에 용융시킨 유리를 충전할 수 있다. 대안으로서, 유전층(514) 내에 실리콘 옥사이드 또는 실리콘 나이트라이드와 같은 유전성 물질이 사용될 수 있다.Referring to FIG. 7D, after forming the first charge control electrode 508, the dielectric layer 514 may be deposited on the semiconductor substrate 500 to fill the empty space of the trench 502. . For example, dielectric layer 514 may include glass, such as borophosphosilicate glass (BPSG) or borosilicate glass (BSG). In the case of using glass, the glass can be deposited using a vapor deposition process comprising, for example, a subsequent reflow step. The molten glass may be filled in the empty space of the trench 502 by heating the entire structure to melt the glass in the reflux step. Alternatively, dielectric material such as silicon oxide or silicon nitride may be used in dielectric layer 514.

도 7(e)를 참조하여 볼 때, 유전층(514)을 증착한 뒤, 다시 리세스 에칭 공정에서의 적절한 에칭제(etchant)를 이용하여 이를 에칭한다. 유전성 구조물(516)이 제1 전하 제어 전극(508) 상에 위치하도록 유전층(514)을 에칭한다. 유전성 구조물(516)은 제1 전하 제어 전극(508)과 나중에 형성되는 제2 전하 제어 전극(도시하지 않음) 사이에 배리어(barrier)를 제공할 수 있다.Referring to FIG. 7E, the dielectric layer 514 is deposited and then etched again using an appropriate etchant in the recess etch process. The dielectric layer 514 is etched so that the dielectric structure 516 is positioned on the first charge control electrode 508. The dielectric structure 516 may provide a barrier between the first charge control electrode 508 and a second charge control electrode (not shown) formed later.

도 7(f)를 참조하여 볼 때, 유전성 구조물(516)을 형성한 뒤, 반도체 기판(500) 상에 제2 산화물층(518)을 형성할 수 있다. 전술한 제1 산화물층과 마찬가지로, 산화 공정 또는 기상 증착 공정(예를 들면, CVD)을 이용하여 제2 산화물층(518)을 형성할 수 있다.Referring to FIG. 7F, after forming the dielectric structure 516, a second oxide layer 518 may be formed on the semiconductor substrate 500. Similar to the first oxide layer described above, the second oxide layer 518 may be formed using an oxidation process or a vapor deposition process (eg, CVD).

도 7(g)를 참조하여 볼 때, 제2 산화물층(518)을 형성한 뒤, 반도체 기판(500) 상에 또 다른 폴리실리콘층(520)을 형성할 수 있다. 이 폴리실리콘층(520)은 전술한 폴리실리콘층과 동일한 방법 또는 상이한 방법으로 형 성될 수 있다.Referring to FIG. 7G, after forming the second oxide layer 518, another polysilicon layer 520 may be formed on the semiconductor substrate 500. The polysilicon layer 520 may be formed in the same method or different methods as the above-described polysilicon layer.

도 7(h)를 참조하여 볼 때, 폴리실리콘층(520)을 형성한 뒤, 다시 리세스 에칭 공정을 수행하여 제2 전하 제어 전극(522)를 형성한다. 본 실시예에서, 제2 전하 제어 전극(522)은 반도체 기판(500)의 주표면(530) 바로 아래에 위치한다. 제1 및 제2 전하 제어 전극(508, 522)은 둘 다 유전성 물질에 의해 서로 그리고 반도체 기판(500) 내에 반도체 재료와 분리되어 있다.Referring to FIG. 7H, after the polysilicon layer 520 is formed, a second etching control electrode 522 is formed by performing a recess etching process again. In the present embodiment, the second charge control electrode 522 is located directly below the main surface 530 of the semiconductor substrate 500. The first and second charge control electrodes 508, 522 are both separated from each other and semiconductor material within the semiconductor substrate 500 by a dielectric material.

도 7(i)를 참조하여 볼 때, 제2 전하 제어 전극(522)을 형성한 뒤, 제2 산화물층(518) 부분을 제거하여, 나머지 부분이 반도체 기판(500)의 주표면 아래에 위치하도록 할 수 있다. 또한, 본 명세서에 기재된 통상의 일련 공정을 이용하여, 제2 전하 제어 전극(522)의 상부에 또는 측부에 추가의 전하 제어 전극들을 형성할 수 있다.Referring to FIG. 7I, after forming the second charge control electrode 522, a portion of the second oxide layer 518 is removed, and the remaining portion is located below the main surface of the semiconductor substrate 500. You can do that. In addition, additional charge control electrodes can be formed on top or on the side of the second charge control electrode 522 using conventional serial processes described herein.

제1 및 제2 전하 제어 전극(508,522)를 형성한 뒤, 도 7(i)에 도시된 구조물 상에 MOSFET 소자를 형성하는데 이용되는 공지의 여러 공정 단계(예를 들면, 웰 형성, 바디 형성, 소스 형성 단계 등)를 수행할 수 있다. 대안으로서, 제1 및/또는 제2 전하 제어 전극(508, 522)을 형성하기 전에, 웰 형성 단계, 바디 형성 단계 및 소스 형성 단계와 같은, 1종 이상의 MOSFET 소자 공정 단계를 수행할 수 있다.After the formation of the first and second charge control electrodes 508 and 522, various known process steps (e.g., well formation, body formation, etc.) used to form a MOSFET device on the structure shown in FIG. Source forming step, etc.) may be performed. Alternatively, before forming the first and / or second charge control electrodes 508, 522, one or more MOSFET device processing steps, such as well forming, body forming and source forming, may be performed.

웰 영역, 게이트 구조물, 소스 영역 및 헤비 바디의 형성과 관련된 추가의 세부적인 사항은 Brian Sze-Ki Mo, Duc Chau, Steven Sapp, Izak Bencuya 및 Dean Edward Probst에 의한 미국특허출원 제08/970,221호의 "전계 효과 트랜지스터 및 그의 제조 방법(Field Effect Transistor and Method of Its Manufacture)"에 기재 되어 있다. 상기 출원은 본 출원의 양수인과 동일한 양수인에게 양도된 것으로, 본 발명의 참조 문헌으로서 그 전문이 본 명세서에 병합된다.Further details related to the formation of well regions, gate structures, source regions and heavy bodies can be found in U. S. Patent Application Serial No. 08 / 970,221 by Brian Sze-Ki Mo, Duc Chau, Steven Sapp, Izak Bencuya and Dean Edward Probst. Field Effect Transistors and Methods of Its Manufacture ". The application is assigned to the same assignee as the assignee of the present application, which is incorporated herein in its entirety by reference to the present invention.

또한, 도 7(a) 내지 도 7(i)를 참조하여 볼 때, 일련의 공정을 이용하면 트렌치 내에 게이트 구조물 및 전하 제어 전극을 갖는 트렌치를 형성할 수 있다. 예를 들어, 도 7(h)에 도시된 전하 제어 전극(522)은 전하 제어 전극 대신 게이트 구조물로서 형성될 수 있다. 이 같은 경우에는 형성된 게이트 구조물 밑에 1개의 전하 제어 전극(508)이 존재할 수 있다.7A to 7I, a series of processes can be used to form trenches with gate structures and charge control electrodes in the trenches. For example, the charge control electrode 522 shown in FIG. 7H may be formed as a gate structure instead of the charge control electrode. In such a case, one charge control electrode 508 may be present under the formed gate structure.

어떤 실시예에서는, 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판을 포함하는 전계 효과 트랜지스터를 형성할 수 있다. 상기 반도체 기판에 제2 도전형의 웰 영역을 형성하고, 상기 웰 영역에는 제1 도전형의 소스 영역을 형성한다. 소스 영역을 형성한 후, 상기 소스 영역에 소스 접촉층을 형성한다. 이런 단계들을 수행하기 전 또는 후에, 상기 소스 영역에 인접하여 게이트 전극을 형성한다. 상기 소스 영역 및/또는 게이트 전극을 형성하기 이전 또는 이후에, 상기 드리프트 영역에 1개 이상의 전하 제어 전극을 형성하여 매립시킨다. 각각의 전하 제어 전극은 게이트 전극 또는 소스 접촉층과 상이한 전위로 바이어스 되도록 되어 있고, 각각의 전하 제어 전극은 드리프트 영역 내에 전기장을 제어하도록 되어 있다. 하나 이상의 단계에서, 상기 전하 제어 전극들 주위에 유전성 물질을 형성한다. 도 7(a) 내지 도 7(i)에는 상기 전하 제어 전극의 형성 및 상기 전하 제어 전극을 덮는 유전성 물질이 도시되어 있다.In some embodiments, it is possible to form a field effect transistor comprising a semiconductor substrate of a first conductivity type having a major surface, a drift region and a drain region. A second conductivity type well region is formed in the semiconductor substrate, and a source region of the first conductivity type is formed in the well region. After forming the source region, a source contact layer is formed in the source region. Before or after performing these steps, a gate electrode is formed adjacent to the source region. Prior to or after forming the source region and / or the gate electrode, one or more charge control electrodes are formed and buried in the drift region. Each charge control electrode is adapted to be biased at a different potential than the gate electrode or source contact layer, and each charge control electrode is adapted to control the electric field in the drift region. In one or more steps, a dielectric material is formed around the charge control electrodes. 7A-7I illustrate the formation of the charge control electrode and a dielectric material covering the charge control electrode.

본 발명은 전술한 실시예에 제한되지 않는다. 예를 들어, 도면과 함께 설명 한 도핑 극성은 그 반대일 수 있고, 및/또는 다양한 소자들의 도핑 농도는 본 발명의 범위를 벗어나지 않는 한 변경될 수 있다.The present invention is not limited to the embodiment described above. For example, the doping polarity described with reference to the drawings may be reversed, and / or the doping concentrations of the various devices may be changed without departing from the scope of the present invention.

상술한 본 발명의 실시예 외에도, 본 발명의 기본 범위를 벗어나지 않는다면 기타 추가의 실시예들이 고안될 수 있다. 이 같은 변형예는 본 발명의 범위 내에 포함되는 것으로 간주한다. 아울러, 본 발명에 따른 1개 이상의 실시예는 본 발명의 범위를 벗어나지 않는 한, 본 발명에 따른 1개 이상의 기타 실시예들과 통합될 수 있다. 예를 들어, 도 1에 도시한 종형 소자에는 게이트 밑에 전하 제어 전극이 존재하지 않으나, 본 발명의 다른 실시예에서는 게이트 밑에 전하 제어 전극이 존재할 수 있다.In addition to the above-described embodiments of the present invention, other additional embodiments may be devised without departing from the basic scope of the present invention. Such modifications are considered to be included within the scope of this invention. In addition, one or more embodiments according to the present invention may be integrated with one or more other embodiments according to the present invention without departing from the scope of the present invention. For example, in the vertical device illustrated in FIG. 1, the charge control electrode does not exist under the gate, but in another embodiment of the present invention, the charge control electrode may exist under the gate.

Claims (36)

a) 반도체 기판;a) a semiconductor substrate; b) 상기 반도체 기판에 위치하는 제1 도전형의 제1 영역;b) a first region of a first conductivity type located in the semiconductor substrate; c) 상기 반도체 기판에 위치하는 제2 도전형의 제2 영역으로서, 상기 제1 영역과의 사이에 pn 정션(junction)을 형성하는 제2 영역;c) a second region of a second conductivity type located in said semiconductor substrate, said second region forming a pn junction with said first region; d) 상기 제1 및 제2 영역 중 하나의 영역의 전기장을 제어하기 위해, 상기 반도체 기판에 일체화된 복수 개의 전하 제어 전극으로서, 상기 복수 개의 전하 제어 전극 중 적어도 2개의 전하 제어 전극이 서로 상이하게 바이어스 되도록, 서로 전기적으로 분리(decoupling)되어 있는 복수 개의 전하 제어 전극; 및d) a plurality of charge control electrodes integrated into the semiconductor substrate for controlling an electric field in one of the first and second regions, wherein at least two charge control electrodes of the plurality of charge control electrodes are different from each other; A plurality of charge control electrodes electrically decoupling from each other so as to be biased; And e) 각각의 전하 제어 전극 주위에 배치된 유전성 물질e) dielectric material disposed around each charge control electrode 을 포함하는 반도체 소자.Semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 반도체 소자가 파워 다이오드(power diode)인 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that the semiconductor device is a power diode. 제1항에 있어서,The method of claim 1, 상기 반도체 소자가 바이폴라 트랜지스터(bipolar transistor)인 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that the semiconductor device is a bipolar transistor. 제1항에 있어서,The method of claim 1, 상기 반도체 기판이 트렌치를 포함하고, 상기 복수 개의 전하 제어 전극의 전하 제어 전극이 상기 트렌치 내에 적층되어 있는The semiconductor substrate includes a trench, and charge control electrodes of the plurality of charge control electrodes are stacked in the trench 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that. 제1항에 있어서,The method of claim 1, 상기 제1 도전형이 n-형이고, 상기 제2 도전형이 p-형인 것을 특징으로 하는 반도체 소자.And the first conductivity type is n-type and the second conductivity type is p-type. 제1항에 있어서,The method of claim 1, 상기 복수 개의 전하 제어 전극 각각이 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자.And each of the plurality of charge control electrodes comprises polysilicon. 제1항에 있어서,The method of claim 1, 상기 복수 개의 전하 제어 전극이 상기 제1 영역 내에서 전체적으로 균일한 전기장을 형성하도록 바이어스 되는The plurality of charge control electrodes are biased to form an overall uniform electric field within the first region 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that. a) 주표면(major surface), 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판;a) a first conductive semiconductor substrate having a major surface, a drift region and a drain region; b) 상기 반도체 기판에 형성된 제2 도전형의 웰(well) 영역;b) a well region of a second conductivity type formed in the semiconductor substrate; c) 상기 웰 영역에 형성된 제1 도전형의 소스 영역;c) a source region of a first conductivity type formed in the well region; d) 상기 소스 영역에 인접하여 형성된 게이트 전극;d) a gate electrode formed adjacent said source region; e) 상기 드리프트 영역에 매립된 복수 개의 적층된 전하 제어 전극으로서, 상기 복수 개의 적층된 전하 제어 전극 중 적어도 2개의 전하 제어 전극이 서로 상이하게 바이어스 되도록 되어 있는, 복수 개의 전하 제어 전극; 및e) a plurality of stacked charge control electrodes embedded in said drift region, wherein at least two charge control electrodes of said plurality of stacked charge control electrodes are biased differently from each other; And f) 상기 적층된 전하 제어 전극 각각의 주위에 배치된 유전성 물질f) dielectric material disposed around each of the stacked charge control electrodes 을 포함하는 전계 효과 트랜지스터.Field effect transistor comprising a. 제8항에 있어서,The method of claim 8, 상기 복수 개의 적층된 전하 제어 전극이 상기 게이트 전극의 바로 밑에 위치하는The plurality of stacked charge control electrodes are located directly below the gate electrode. 것을 특징으로 하는 전계 효과 트랜지스터.A field effect transistor, characterized in that. 제8항에 있어서,The method of claim 8, 상기 게이트 전극이 트렌치형 게이트 전극(trenched gate electrode)인 것을 특징으로 하는 전계 효과 트랜지스터.And the gate electrode is a trenched gate electrode. 제8항에 있어서,The method of claim 8, 상기 복수 개의 전하 제어 전극의 전하 제어 전극 각각을 바이어스할 수 있는 복수 개의 바이어스 소자(biasing element)를 추가로 포함하는Further comprising a plurality of biasing elements (biasing element) capable of biasing each of the charge control electrode of the plurality of charge control electrode 것을 특징으로 하는 전계 효과 트랜지스터.A field effect transistor, characterized in that. 제8항에 있어서,The method of claim 8, 상기 복수 개의 적층된 전하 제어 전극이 상기 게이트 전극 측면에 배치된 것을 특징으로 하는 전계 효과 트랜지스터.And the plurality of stacked charge control electrodes are disposed on the side of the gate electrode. 제8항에 있어서,The method of claim 8, 상기 복수 개의 적층된 전하 제어 전극이 제1의 복수 개의 적층된 전하 제어 전극이고,The plurality of stacked charge control electrodes is a first plurality of stacked charge control electrodes, 상기 전계 효과 트랜지스터가 제2의 복수 개의 적층된 전하 제어 전극을 추가로 포함하는The field effect transistor further comprising a second plurality of stacked charge control electrodes 것을 특징으로 하는 전계 효과 트랜지스터.A field effect transistor, characterized in that. 제8항에 있어서,The method of claim 8, 상기 복수 개의 적층된 전하 제어 전극이 상기 반도체 기판의 드리프트 영역 내에 전기장 프로파일을 조정하도록 되어 있어서, 상기 드리프트 영역에 걸친 전기장의 세기가 전체적으로 균일하며 2×105 V/㎝를 초과하는The plurality of stacked charge control electrodes are adapted to adjust the electric field profile within the drift region of the semiconductor substrate such that the intensity of the electric field across the drift region is overall uniform and exceeds 2 × 10 5 V / cm. 것을 특징으로 하는 전계 효과 트랜지스터.A field effect transistor, characterized in that. 제8항에 있어서,The method of claim 8, 트렌치를 더 포함하며, 상기 복수 개의 적층된 전하 제어 전극들 내에 전하 제어 전극이 상기 트렌치 내에 배치되어 있는Further comprising a trench, wherein a charge control electrode is disposed within the trench in the plurality of stacked charge control electrodes. 것을 특징으로 하는 전계 효과 트랜지스터.A field effect transistor, characterized in that. 제8항에 있어서,The method of claim 8, 상기 전계 효과 트랜지스터가 MOSFET(metal oxide semiconductor field effect transistor)인 것을 특징으로 하는 전계 효과 트랜지스터.The field effect transistor is a metal oxide semiconductor field effect transistor (MOSFET). a) 제1 도전형의 제1 영역을 갖는 반도체 기판을 제공하는 단계;a) providing a semiconductor substrate having a first region of a first conductivity type; b) 상기 반도체 기판에, 상기 제1 영역과의 사이에 pn 정션을 형성하는 제2 도전형의 영역을 형성하는 단계;b) forming a region of a second conductivity type in the semiconductor substrate to form a pn junction with the first region; c) 제1 전하 제어 전극을 형성하는 단계; 및c) forming a first charge control electrode; And d) 상기 제1 영역 및 제2 도전형의 영역 중 한 영역의 전기장을 제어하기 위해, 상기 제1 전하 제어 전극과 함께 상기 반도체 기판과 일체화 되어 있으며 상기 제1 전하 제어 전극과는 서로 상이하게 바이어스 되도록 되어 있는, 제2 전하 제어 전극을 형성하는 단계d) integrated with the semiconductor substrate together with the first charge control electrode and biased differently from the first charge control electrode to control the electric field of one of the first and second conductivity type regions; Forming a second charge control electrode, preferably 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 제17항에 있어서,The method of claim 17, 상기 반도체 기판에 트렌치를 형성하는 단계를 추가로 포함하며,And forming a trench in the semiconductor substrate, 상기 제1 전하 제어 전극을 형성하는 단계가 상기 트렌치 내에 도전성 물질을 증착하고, 이어서 상기 증착된 도전성 물질을 에칭하는 단계를 포함하는Forming the first charge control electrode comprises depositing a conductive material in the trench and then etching the deposited conductive material 것을 특징으로 하는 반도체 소자의 제조 방법.The manufacturing method of the semiconductor element characterized by the above-mentioned. 제18항에 있어서,The method of claim 18, 상기 도전성 물질이 제1 도전성 물질이고,The conductive material is a first conductive material, 상기 제2 전하 제어 전극을 형성하는 단계가 상기 트렌치 내에 제2 도전성 물질을 증착하고, 이어서 상기 증착된 제2 도전성 물질을 에칭하는 단계를 포함하는Forming the second charge control electrode includes depositing a second conductive material in the trench, and subsequently etching the deposited second conductive material. 것을 특징으로 하는 반도체 소자의 제조 방법.The manufacturing method of the semiconductor element characterized by the above-mentioned. 제17항에 있어서,The method of claim 17, 상기 반도체 기판에 트렌치형 게이트 구조물을 형성하는 단계를 추가로 포함하는 And forming a trench gate structure in the semiconductor substrate. 것을 특징으로 하는 반도체 소자의 제조 방법.The manufacturing method of the semiconductor element characterized by the above-mentioned. 제17항에 있어서,The method of claim 17, 상기 제1 및 제2 전하 제어 전극이 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the first and second charge control electrodes comprise polysilicon. 제17항에 있어서,The method of claim 17, 상기 반도체 기판 상에 또는 반도체 기판에, 상기 제1 및 제2 전하 제어 전극을 상이한 전압으로 바이어스하도록 되어 있는 복수 개의 바이어스 소자를 형성하는 단계를 추가로 포함하는Further comprising forming a plurality of bias elements on or in the semiconductor substrate, the plurality of bias elements adapted to bias the first and second charge control electrodes to different voltages. 것을 특징으로 하는 반도체 소자의 제조 방법.The manufacturing method of the semiconductor element characterized by the above-mentioned. 제17항에 있어서,The method of claim 17, 상기 반도체 소자가 파워 MOSFET인 것을 특징으로 하는 반도체 소자의 제조 방법.The semiconductor device is a method of manufacturing a semiconductor device, characterized in that the power MOSFET. a) 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판;a) a first conductive semiconductor substrate having a main surface, a drift region and a drain region; b) 상기 반도체 기판에 형성된 제2 도전형의 웰 영역;b) a second conductivity type well region formed in the semiconductor substrate; c) 상기 웰 영역에 형성된 제1 도전형의 소스 영역;c) a source region of a first conductivity type formed in the well region; d) 상기 소스 영역에 결합된 소스 접촉층;d) a source contact layer bonded to said source region; e) 상기 소스 영역에 인접하여 형성된 게이트 전극;e) a gate electrode formed adjacent said source region; f) 상기 드리프트 영역에 매립되고, 상기 소스 접촉층과 상이한 전위에서 바이어스 되도록 되어 있으며, 상기 드리프트 영역 내 전기장을 제어하도록 되어 있는 전하 제어 전극; 및f) a charge control electrode embedded in said drift region, biased at a potential different from said source contact layer, and adapted to control an electric field in said drift region; And g) 상기 전하 제어 전극 주위에 배치된 유전성 물질g) a dielectric material disposed around the charge control electrode 을 포함하는 전계 효과 트랜지스터.Field effect transistor comprising a. 제24항에 있어서,The method of claim 24, 상기 전하 제어 전극을 상이한 전위에서 바이어스 하도록 되어 있는 바이어스 소자를 추가로 포함하는Further comprising a bias element adapted to bias the charge control electrode at a different potential 것을 특징으로 하는 전계 효과 트랜지스터.A field effect transistor, characterized in that. 제24항에 있어서,The method of claim 24, 상기 게이트 전극이 트렌치형 게이트 전극인 것을 특징으로 하는 전계 효과 트랜지스터.And the gate electrode is a trench gate electrode. 제24항에 있어서,The method of claim 24, 상기 전하 제어 전극이 상기 게이트 전극 바로 밑에 존재하는 것을 특징으로 하는 전계 효과 트랜지스터.And the charge control electrode is directly below the gate electrode. 제24항에 있어서,The method of claim 24, 상기 전하 제어 전극이 상기 게이트 전극 바로 밑에 존재하며, 상기 게이트 전극이 트렌치형 게이트 전극인The charge control electrode is located directly below the gate electrode, the gate electrode is a trench type gate electrode 것을 특징으로 하는 전계 효과 트랜지스터.A field effect transistor, characterized in that. a) 주표면, 드리프트 영역 및 드레인 영역을 갖는 제1 도전형의 반도체 기판을 제공하는 단계;a) providing a first conductivity type semiconductor substrate having a major surface, a drift region and a drain region; b) 상기 반도체 기판에 제2 도전형의 웰 영역을 형성하는 단계;b) forming a well region of a second conductivity type in the semiconductor substrate; c) 상기 웰 영역에 제1 도전형의 소스 영역을 형성하는 단계;c) forming a source region of a first conductivity type in the well region; d) 상기 소스 영역 상에 소스 접촉층을 형성하는 단계;d) forming a source contact layer on said source region; e) 상기 소스 영역에 인접하여 게이트 전극을 형성하는 단계;e) forming a gate electrode adjacent said source region; f) 상기 드리프트 영역에, 상기 소스 접촉층과 상이한 전위로 바이어스 되도록 되어 있으며 상기 드리프트 영역 내 전기장을 제어하도록 되어 있는, 전하 제어 전극을 형성하는 단계; 및f) forming a charge control electrode in the drift region, the charge control electrode being adapted to be biased at a different potential than the source contact layer and controlling the electric field in the drift region; And g) 상기 전하 제어 전극 주위에 유전성 물질을 형성하는 단계g) forming a dielectric material around the charge control electrode 를 포함하는 전계 효과 트랜지스터의 형성 방법.Method of forming a field effect transistor comprising a. 제29항에 있어서,The method of claim 29, 상기 게이트 전극이 트렌치형 게이트 전극인 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.And the gate electrode is a trench gate electrode. 제29항에 있어서,The method of claim 29, 상기 방법이 바이어스 소자를 형성하는 단계를 더 포함하며, 상기 바이어스 소자가 전하 제어 전극을 바이어스 하도록 되어 있는The method further comprises forming a bias element, wherein the bias element is adapted to bias the charge control electrode. 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.A method of forming a field effect transistor, characterized in that. 제1항에 있어서,The method of claim 1, 상기 복수 개의 전하 제어 전극 중 적어도 2개의 전하 제어 전극을 서로 상이하게 바이어스하도록 커플링(coupling) 된 바이어스 소자를 추가로 포함하는And a biasing element coupled to bias at least two charge control electrodes of the plurality of charge control electrodes differently from each other. 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that. 제1항에 있어서,The method of claim 1, 상기 복수 개의 전하 제어 전극 중 적어도 2개의 전하 제어 전극이 상기 반도체 소자의 표면과 평행하게 서로 인접하여 배열된At least two charge control electrodes of the plurality of charge control electrodes are arranged adjacent to each other in parallel with the surface of the semiconductor element 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that. 제33항에 있어서,The method of claim 33, wherein 상기 복수 개의 전하 제어 전극이 상기 제1 및 제2 영역 중 한 영역에 형성된 1개 이상의 트렌치 내에 위치하는Wherein the plurality of charge control electrodes are located in one or more trenches formed in one of the first and second regions 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that. 제33항에 있어서,The method of claim 33, wherein 상기 복수 개의 전하 제어 전극이 상기 제1 및 제2 영역 중 한 영역의 표면으로부터 상부에 절연되어 위치하는Wherein the plurality of charge control electrodes are insulated from and positioned above a surface of one of the first and second regions 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that. 제2항에 있어서,The method of claim 2, 상기 파워 다이오드가 상기 제1 영역에 연결된 애노드(anode) 전극 및 상기 제2 영역에 연결된 캐소드(cathode) 전극을 포함하며, 상기 복수 개의 전하 제어 전극이 상기 애노드 전극과 상기 캐소드 전극 사이에 위치하는The power diode includes an anode electrode connected to the first region and a cathode electrode connected to the second region, wherein the plurality of charge control electrodes are positioned between the anode electrode and the cathode electrode. 것을 특징으로 하는 반도체 소자.A semiconductor device, characterized in that.
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