KR100885486B1 - Semiconductor memory apparatus - Google Patents

Abstract

본 발명은 듀티비가 일치하는 지연고정된 클록 신호를 출력하기 위해서 아날로그 듀티 보정 회로를 지연고정회로 내 출력단에 연결하여 듀티 조절 효과를 증대시킬 수 있는 반도체 메모리 장치를 제공한다. 본 발명에 따른 반도체 메모리 장치는 메모리 장치의 내부에서 시스템 클록의 지연값을 보상하여 상기 시스템 클록 신호에 비해 일정하게 앞선 타이밍을 가지며 듀티비가 일정한 제 1 및 2 지연고정된 클록 신호를 출력하기 위한 지연고정루프 및 제 1 및 2 지연고정된 클록 신호를 입력받아 서로 비교한 뒤 비교결과에 대응하는 전압레벨을 가지는 듀티 보정 신호를 지연고정루프로 출력하여 지연고정된 클록 신호의 듀티비를 조절하기 위한 아날로그 듀티 보정 회로를 포함한다. 이로 인해, 본 발명은 지연고정 동작에 의한 영향 없이 듀티비가 일정한 지연고정된 클록 신호를 출력하고 듀티비가 일정치 않아 지연고정 동작이 정상적으로 이루어지지 않을 수 있는 동작상 오류를 방지할 수 있다.The present invention provides a semiconductor memory device capable of increasing the duty control effect by connecting an analog duty correction circuit to an output terminal in the delay lock circuit to output a delay locked clock signal having a matching duty ratio. A semiconductor memory device according to the present invention compensates a delay value of a system clock inside a memory device to delay first and second delayed clock signals having a timing that is constantly ahead of the system clock signal and having a constant duty ratio. To adjust the duty ratio of the delayed clock signal by receiving the fixed loop and the first and second delayed clock signals, comparing them with each other, and outputting a duty correction signal having a voltage level corresponding to the comparison result to the delay locked loop. An analog duty correction circuit. As a result, the present invention can prevent an operation error in which a delay ratio fixed clock signal is output without a delay ratio operation and the duty ratio is not constant.

반도체, 메모리, 지연고정회로, 듀티 보정 회로, 듀티비 Semiconductor, memory, delay lock circuit, duty compensation circuit, duty ratio

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}Semiconductor memory device {SEMICONDUCTOR MEMORY APPARATUS}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정회로에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly, to a delay lock circuit of a semiconductor memory device.

복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.In a system composed of a plurality of semiconductor devices, the semiconductor memory device is for storing data. When data is requested from a data processing device such as a central processing unit (CPU), the semiconductor memory device outputs data corresponding to an address input from a device requesting data, or requests data at a location corresponding to the address. Stores data provided from the device.

반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클럭의 라이징 에지와 하강에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.As the operating speed of a system composed of semiconductor devices becomes faster, and technology related to semiconductor integrated circuits develops, semiconductor memory devices have been required to output or store data at a higher speed. In order to input and output data at high speed, a synchronous memory device capable of inputting / outputting data in synchronization with an input system clock and then receiving a system clock has been developed. Since even the synchronous memory device does not satisfy the required data input / output speed, a DDR (Double Data Rate) synchronous memory device has been developed in which data is input and output at the rising edge and the falling edge of the system clock, respectively.

DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 하강에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 하강에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클럭의 라이징 에지 또는 하강에지에 정확하게 동기시켜 출력시켜야 한다. 이를 위해 DDR 메모리 장치의 데이터 출력회로는 입력된 시스템 클럭의 라이징 에지와 하강에지에 동기시켜 데이터를 출력시킨다.Since DDR synchronous memory devices must input and output data at the rising edge and falling edge of the system clock respectively, two data must be processed within one period of the system clock. That is, the DDR synchronous memory device must output or receive data at the rising edge and the falling edge of the clock signal, respectively. In particular, the timing at which the DDR memory device outputs data must be accurately synchronized to the rising edge or falling edge of the system clock. To this end, the data output circuit of the DDR memory device outputs data in synchronization with the rising edge and falling edge of the input system clock.

그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 하강 에지에 동기되지 않은 데이터를 전달받게 된다.However, the system clock input to the memory device inevitably arrives at the data output circuit with a delay time by a clock input buffer disposed in the semiconductor memory device, a transmission line for transmitting a clock signal, and the like. Therefore, when the data output circuit outputs data in synchronization with the system clock that has already passed the delay time, the external device receiving the output data of the semiconductor memory device receives data that is not synchronized with the rising and falling edges of the system clock. You will be delivered.

이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정회로를 구비하고 있다. 지연고정회로는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다. 지연고정회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정회로에 의해서, 메모리 장치에 입력된 시스템 클럭은 지연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.In order to solve this problem, the semiconductor memory device includes a delay lock circuit for fixing a delay of a clock signal. The delay lock circuit is a circuit for compensating for a value delayed by an internal circuit of the memory device until the system clock is input to the memory device and transferred to the data output circuit. The delay lock circuit finds a time at which the system clock is delayed by the clock input buffer and the clock signal transmission line of the semiconductor memory device, and delays the system clock corresponding to the found value to output the data to the data output circuit. That is, the system clock input to the memory device is transmitted to the data output circuit with the delay value fixed by the delay lock circuit. The data output circuit outputs data in synchronization with a delayed clock, and externally determines that data is output in synchronization with the system clock.

실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 시점에서 지연고정회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 하강에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 회로이다.In the actual operation, the delay lock clock output from the delay lock circuit is transferred to the output buffer at a point before the data should be output, and the data is output in synchronization with the delay lock clock. Therefore, the system clock outputs data faster than the delay of the internal circuit of the memory device. By doing so, the data appears to be externally synchronized with the rising edge and the falling edge of the system clock input to the memory device. After all, a delay lock circuit is a circuit that finds out how much faster data must be output to compensate for the delay of the system clock inside the memory device.

이러한 지연고정회로에서 출력된 지연고정클럭은 시스템 클럭의 지연값을 보상할 수 있어야하는 것뿐만 아니라, 동일한 듀티비(duty ratio)를 확보하여야 한다. 반도체 메모리 장치의 동작이 점점 빨라지면서, 반도체 메모리 장치는 시스템 클럭의 상승 에지 및 하강 에지 모두에 맞추어 데이터를 출력하기 때문에 듀티비가 동일하게 확보되지 않을 경우 읽기 혹은 쓰기의 동작에서 일정한 동작마진을 가질 수가 없게 되어 정상적인 동작을 실행하기 어려울 수가 있다.The delay lock clock output from the delay lock circuit must not only compensate the delay value of the system clock but also ensure the same duty ratio. As the operation of the semiconductor memory device becomes faster and faster, the semiconductor memory device outputs data in accordance with both the rising edge and the falling edge of the system clock, so that if the duty ratio is not the same, there is a constant operating margin in the read or write operation. It can be difficult to perform normal operations.

도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다. 구체적으로는 반도체 메모리 장치 내 지연고정루프(100)와 아날로그 듀티 보정 회로(200)의 구성을 설명한다.1 is a block diagram illustrating a general semiconductor memory device. Specifically, the configuration of the delay locked loop 100 and the analog duty correction circuit 200 in the semiconductor memory device will be described.

도시된 바와 같이, 지연고정루프(100)는 입력된 클록 신호(CLK, CLKB)보다 일정하게 앞선 타이밍을 가지는 지연고정된 클록 신호(RDLLCLK, FDLLCLK)를 출력하기 위한 것이고, 아날로그 듀티 보정 회로(200)는 클록 신호(CLK, CLKB)가 일정한 듀티비를 가진 제 1 및 2 내부 클록(ICLK, ICLKB)으로 변환되도록 하기 위해 지연고정루프(100) 내 입력 버퍼(110, 120)를 제어하기 위한 것이다. 도시되지 않았지만, 반도체 메모리 장치는 출력되는 데이터를 제 1 및 2 지연고정된 클록 신호(RDLLCLK, FDLLCLK)에 동기 시켜 외부로 출력함으로써, 반도체 메모리 장치의 외부는 시스템 클록 신호에 정확하게 동기 되어 출력되는 데이터를 이용해 안정적인 동작을 실행할 수 있다.As shown, the delay lock loop 100 is for outputting the delay locked clock signals RDLLCLK and FDLLCLK having a timing that is constantly ahead of the input clock signals CLK and CLKB. ) Is for controlling the input buffers 110 and 120 in the delay lock loop 100 so that the clock signals CLK and CLKB are converted into the first and second internal clocks ICLK and ICLKB having a constant duty ratio. . Although not shown, the semiconductor memory device outputs the output data to the outside in synchronization with the first and second delay locked clock signals RDLLCLK and FDLLCLK, so that the outside of the semiconductor memory device is outputted in synchronization with the system clock signal. You can execute stable operation with.

지연고정루프(100)는 외부에서 입력되는 클록 신호(CLK, CLKB)를 입력받아 제 1 및 2 내부 클록(ICLK, ICLKB)을 출력하기 위한 제 1 및 2 입력 버퍼(110, 120), 제 1 내부 클록(ICLK)을 지연시키기 위한 딜레이 라인(130)과, 딜레이 라인(130)의 지연시간을 제어하는 쉬프트 제어부(170), 딜레이 라인(130)에서 출력된 지연 클록(RCLK)을 이용하여 제 1 및 2 지연 고정된 클록 신호(RDLLCLK, FDLLCLK)를 출력하기 위한 제 1 및 2 출력 드라이버(140, 150), 제 1 출력 드라이버(140)에서 출력된 제 1 지연 고정된 클록 신호(RDLLCLK)를 모델링된 지연시간동안 지연시 켜 피드백시키는 레플리카 지연모델(180), 및 레플리카 지연모델(180)의 출력인 피드백 클록(FBCLK)과 기준 클록(REFCLK)의 위상을 비교하여 그 결과를 쉬프트 제어부(170)로 통지하는 위상 비교기(160)를 구비한다. 여기서, 레플리카 지연모델(180)은 더미 클럭 버퍼, 더미 출력 버퍼, 더미 로드 등을 포함하여 메모리 소자 내 클록 패스와 동일한 지연조건을 가지며, 흔히 복제회로(replica circuit)라고도 불린다.The delay locked loop 100 receives first and second clock signals CLK and CLKB, and outputs the first and second internal clocks ICLK and ICLKB. By using the delay line 130 for delaying the internal clock ICLK, the shift controller 170 for controlling the delay time of the delay line 130, and the delay clock RCLK output from the delay line 130. The first and second output drivers 140 and 150 for outputting the 1 and 2 delay locked clock signals RDLLCLK and FDLLCLK, and the first delayed clock signal RDLLCLK output from the first output driver 140 are output. The replica delay model 180 delays and feeds back the delayed time during the modeled delay time, and compares the phase of the feedback clock FBCLK and the reference clock REFCLK, which are outputs of the replica delay model 180, and compares the result with the shift control unit 170. Is provided with a phase comparator 160 for notifying. Here, the replica delay model 180 has the same delay condition as that of the clock path in the memory device, including a dummy clock buffer, a dummy output buffer, a dummy load, and the like, and is also commonly referred to as a replica circuit.

아날로그 듀티 보정 회로(200)는 제 1 및 2 입력 버퍼(110, 120)에서 출력된 제 1 및 2 내부 클록(ICLK, ICLKB)을 입력받아 두 클록의 듀티 차이에 대응하는 전압 레벨을 가진 제 1 및 2 증폭 신호(POR, POF)를 출력하기 위한 전하 펌프(210), 제 1 및 2 증폭 신호(POR, POF)를 입력받아 각 신호의 전압 레벨을 비교하여 비교 결과(INC, DEC)를 출력하기 위한 전압 비교부(220), 비교 결과(INC, DEC)를 카운트하기 위한 카운터(230), 카운트한 결과(C<0:N>)를 입력받아 대응하는 전압 레벨을 가진 제 1 및 2 듀티 보정 신호(VCR, VCF)을 생성하기 위한 D/A 컨버터(240)를 포함한다. 제 1 및 2 듀티 보정 신호(VCR, VCF)은 지연고정회로(100) 내 제 1 및 2 입력 버퍼(110, 120)로 입력되어 일정한 듀티비를 가진 제 1 및 2 내부 클록(ICLK, ICLKB)이 생성되도록 한다.The analog duty correction circuit 200 receives the first and second internal clocks ICLK and ICLKB output from the first and second input buffers 110 and 120 and has a voltage level corresponding to the duty difference between the two clocks. And a charge pump 210 for outputting the two amplified signals POR and POF, a first and a second amplified signals POR and POF, and comparing voltage levels of the respective signals to output the comparison results INC and DEC. A first and second duty having a voltage comparator 220, a counter 230 for counting comparison results (INC, DEC), a count result (C <0: N>), and a corresponding voltage level. And a D / A converter 240 for generating correction signals VCR and VCF. The first and second duty correction signals VCR and VCF are input to the first and second input buffers 110 and 120 in the delay lock circuit 100 so that the first and second internal clocks ICLK and ICLKB have a constant duty ratio. To be generated.

전술한 지연고정루프는 아날로그 듀티 조정 회로를 통하여 듀티비가 보정된 내부 클록을 이용하여 지연고정 동작을 실행함으로써 출력되는 제 1 및 2 지연고정된 클록 신호의 듀티비가 틀어지는 것을 방지하였다. 그러나, 지연고정루프에서 지연고정 동작을 실행하여 출력되는 신호의 위상을 조정하는 과정을 통해 제 1 및 2 출력 드라이버에서 제 1 및 2 지연고정된 클록 신호의 듀티비가 정확히 맞지 않을 수 있다. 결국, 듀티비가 맞지 않는 지연고정된 클록 신호가 출력되어 아날로그 듀티 조정 회로를 채택한 효과가 반감될 수 있다.The delay lock loop described above prevents the duty ratios of the first and second delay locked clock signals output by performing the delay lock operation using the internal clock whose duty ratio is corrected through the analog duty adjustment circuit. However, the duty ratio of the first and second delayed clock signals in the first and second output drivers may not be exactly matched by adjusting the phase of the output signal by performing the delay locked operation in the delay locked loop. As a result, a delayed clock signal that does not match the duty ratio is output so that the effect of adopting the analog duty adjustment circuit can be halved.

본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 듀티비가 일치하는 지연고정된 클록 신호를 출력하기 위해서 아날로그 듀티 보정 회로를 지연고정회로 내 출력단에 연결하여 듀티 조절 효과를 증대시킬 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-described problem, and a semiconductor memory capable of increasing the duty control effect by connecting an analog duty correction circuit to an output terminal in a delay lock circuit to output a delay locked clock signal having a matching duty ratio. It is an object to provide a device.

본 발명은 메모리 장치의 내부에서 시스템 클록의 지연값을 보상하여 상기 시스템 클록 신호에 비해 일정하게 앞선 타이밍을 가지며 듀티비가 일정한 제 1 및 2 지연고정된 클록 신호를 출력하기 위한 지연고정루프 및 제 1 및 2 지연고정된 클록 신호를 입력받아 서로 비교한 뒤 비교결과에 대응하는 전압레벨을 가지는 듀티 보정 신호를 지연고정루프로 출력하여 지연고정된 클록 신호의 듀티비를 조절하기 위한 아날로그 듀티 보정 회로를 포함하는 반도체 메모리 장치를 제공한다.The present invention provides a delay lock loop and a first delay loop for compensating a delay value of a system clock in a memory device and outputting first and second delay locked clock signals having a timing that is constantly ahead of the system clock signal and having a constant duty ratio. And an analog duty correction circuit for adjusting the duty ratio of the delayed clock signal by receiving the delayed clock signals, comparing them with each other, and outputting a duty correction signal having a voltage level corresponding to the comparison result to the delay locked loop. A semiconductor memory device is provided.

또한, 본 발명은 제 1 및 2 지연고정된 클록 신호를 입력받아 서로 비교한 뒤 비교결과에 대응하는 전압레벨을 가지는 제 1 및 2 듀티 보정 신호를 출력하기 위한 아날로그 듀티 보정 회로 및 제 1 및 2 듀티 보정 신호의 전압 레벨에 따라 내부에 흐르는 전류량을 변화시켜 입력되는 클록 신호의 천이를 지연시켜 듀티비가 조절된 제 1 및 2 지연고정된 클록 신호를 출력하기 위한 출력 드라이버를 포함하는 반도체 메모리 장치를 제공한다.The present invention also provides an analog duty correction circuit and a first and second analog output circuit for outputting first and second duty cycle correction signals having a voltage level corresponding to a comparison result after receiving first and second delayed clock signals. A semiconductor memory device comprising an output driver for outputting first and second delayed fixed clock signals having a duty ratio adjusted by varying an amount of current flowing therein according to a voltage level of a duty correction signal to delay a transition of an input clock signal. to provide.

본 발명은 아날로그 듀티 보정 회로를 사용하여 지연고정된 클록 신호의 듀티비를 50:50으로 정확히 맞추기 위해, 지연고정루프의 출력 드라이버를 아날로그 듀티 보정 회로에서 출력된 듀비 보정 신호로 통제한다. 이를 통해, 본 발명은 지연고정회로를 통해 지연고정 동작을 실행하여 얻은 지연고정된 클록 신호를 아날로그 듀티 보정 회로를 통해 듀티비를 조절하고 듀티비가 조절된 지연고정된 클록 신호를 피드백시킴으로써, 지연고정 동작에 의한 영향 없이 듀티비가 일정한 지연고정된 클록 신호를 출력하고 듀티비가 일정치 않아 지연고정 동작이 정상적으로 이루어지지 않을 수 있는 동작상 오류를 방지한다.The present invention controls the output driver of the delay locked loop with the duty cycle correction signal output from the analog duty correction circuit to accurately match the duty ratio of the delayed clock signal to 50:50 using the analog duty correction circuit. Accordingly, the present invention adjusts the duty ratio through the analog duty correction circuit and delays the delayed clock signal obtained by performing the delay lock operation through the delay lock circuit and feeds back the delay locked clock signal with the duty ratio adjusted. Outputs a delayed clock signal with a constant duty ratio without an influence of the operation, and prevents an operation error in which the delay fixed operation may not be performed normally because the duty ratio is not constant.

본 발명에 따른 반도체 메모리 장치는 지연고정회로를 통해 지연고정 동작을 실행하여 얻은 지연고정된 클록 신호를 아날로그 듀티 보정 회로를 통해 듀티비를 조절함으로써, 지연고정 동작에 의한 영향 없이 듀티비가 일정한 지연고정된 클록 신호를 출력할 수 있는 장점이 있다.The semiconductor memory device according to the present invention adjusts the duty ratio of the delayed clock signal obtained by performing the delay lock operation through the delay lock circuit through an analog duty correction circuit, so that the duty ratio is fixed without the influence of the delay lock operation. There is an advantage that can output the clock signal.

또한, 본 발명에 따른 반도체 메모리 장치의 지연고정회로는 듀티비가 일정하게 조절된 지연고정 클록 신호를 피드백시킴으로써, 듀티비가 일정치 않아 지연고정 동작이 정상적으로 이루어지지 않을 수 있는 동작상 오류를 방지할 수 있다.In addition, the delay lock circuit of the semiconductor memory device according to the present invention feeds back a delay lock clock signal having a fixed duty ratio, thereby preventing an operation error in which the delay lock operation may not be performed normally due to the duty ratio being constant. .

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 블럭도이다.2 is a block diagram of a semiconductor memory device according to an exemplary embodiment of the present invention.

도시된 바와 같이, 지연고정루프(300)는 입력된 클록 신호(CLK, CLKB)보다 일정하게 앞선 타이밍을 가지는 지연고정된 클록 신호(RDLLCLK, FDLLCLK)를 출력하기 위한 것이고, 아날로그 듀티 보정 회로(400)는 출력되는 지연고정된 클록 신호(RDLLCLK, FDLLCLK)의 듀티비를 정확하게 조절하기 위해 지연고정루프(300) 내 출력 드라이버(340, 350)를 제어하기 위한 것이다. 도시되지 않았지만, 반도체 메모리 장치는 출력되는 데이터를 제 1 및 2 지연고정된 클록 신호(RDLLCLK, FDLLCLK)에 동기 시켜 외부로 출력함으로써, 반도체 메모리 장치의 외부는 시스템 클록 신호에 정확하게 동기 되어 출력되는 데이터를 이용해 안정적인 동작을 실행할 수 있다.As shown, the delay lock loop 300 is for outputting the delay locked clock signals RDLLCLK and FDLLCLK having a timing that is constantly ahead of the input clock signals CLK and CLKB. ) Is for controlling the output drivers 340 and 350 in the delay locked loop 300 to accurately adjust the duty ratios of the delayed clock signals RDLLCLK and FDLLCLK. Although not shown, the semiconductor memory device outputs the output data to the outside in synchronization with the first and second delay locked clock signals RDLLCLK and FDLLCLK, so that the outside of the semiconductor memory device is outputted in synchronization with the system clock signal. You can execute stable operation with.

지연고정회로(300)는 외부에서 입력되는 클록 신호(CLK, CLKB)를 입력받아 기준 클록(REFCLK)을 출력하기 위한 입력 버퍼(310), 기준 클록(REFCLK)을 지연시키기 위한 딜레이 라인(330)과, 딜레이 라인(330)의 지연시간을 제어하는 쉬프트 제어부(370), 딜레이 라인(330)에서 출력된 제 1 지연 클록(RCLK)을 이용하여 제 1 및 2 지연 고정된 클록 신호(RDLLCLK, FDLLCLK)를 출력하기 위한 제 1 및 2 출력 드라이버(340, 350), 제 1 출력 드라이버(340)에서 출력된 제 1 지연 고정된 클록 신호(RDLLCLK)를 모델링된 지연시간동안 지연시켜 피드백시키는 레플리카 지연모 델(380), 및 레플리카 지연모델(380)의 출력인 피드백 클록(FBCLK)과 기준 클록(REFCLK)의 위상을 비교하여 그 결과를 쉬프트 제어부(370)로 통지하는 위상 비교기(360)를 구비한다. 여기서, 레플리카 지연모델(380)은 더미 클럭 버퍼, 더미 출력 버퍼, 더미 로드 등을 포함하여 메모리 소자 내 클록 패스와 동일한 지연조건을 가지며, 흔히 복제회로(replica circuit)라고도 불린다.The delay lock circuit 300 receives an externally input clock signal CLK and CLKB and receives an input buffer 310 for outputting the reference clock REFCLK, and a delay line 330 for delaying the reference clock REFCLK. And the first and second delayed clock signals RDLLCLK and FDLLCLK using the shift control unit 370 for controlling the delay time of the delay line 330 and the first delay clock RCLK output from the delay line 330. Replica delay module for delaying and feeding back the first delayed fixed clock signal RDLLCLK output from the first and second output drivers 340 and 350 and the first output driver 340 for the modeled delay time. And a phase comparator 360 for comparing the phase of the feedback clock FBCLK and the reference clock REFCLK that are outputs of the replica delay model 380 and notifying the shift controller 370 of the result. . Here, the replica delay model 380 has the same delay condition as the clock path in the memory device, including a dummy clock buffer, a dummy output buffer, a dummy load, and the like, and is also commonly referred to as a replica circuit.

또한, 지연고정루프(300)는 제 1 지연 클록(RCLK)의 위상을 반전시켜 제 2 지연 클록(FCLK)을 만들기 위한 인버터와 제 1 및 2 지연 클록(RCLK, FCLK)을 입력받는 제 1 및 2 출력 드라이버(340, 350)와 연결된 제 1 및 2 저항부(390A, 390B)를 더 포함하고 있다.In addition, the delay locked loop 300 is configured to invert the phase of the first delayed clock RCLK to generate the second delayed clock FCLK, and to receive the first and second delayed clocks RCLK and FCLK. The device further includes first and second resistor parts 390A and 390B connected to the second output driver 340 and 350.

아날로그 듀티 보정 회로(400)는 제 1 및 2 출력 드라이버(340, 350)에서 출력된 제 1 및 2 지연고정된 클록 신호(RDLLCLK, FDLLCLK)를 입력받아 두 클록의 듀티 차이에 대응하는 전압 레벨을 가진 제 1 및 2 증폭 신호(POR, POF)를 출력하기 위한 전하 펌프(410), 제 1 및 2 증폭 신호(POR, POF)를 입력받아 각 신호의 전압 레벨을 비교하여 비교 결과(INC, DEC)를 출력하기 위한 전압 비교부(420), 비교 결과(INC, DEC)를 카운트하기 위한 카운터(430), 카운트한 결과(C<0:N>)를 입력받아 대응하는 전압 레벨을 가진 제 1 및 2 듀티 보정 신호(VCR, VCF)을 생성하기 위한 D/A 컨버터(440)를 포함한다. 제 1 및 2 듀티 보정 신호(VCR, VCF)은 각각 지연고정회로(300) 내 제 1 및 2 출력 드라이버(340, 350)로 입력되어 제 1 및 2 지연고정된 클록 신호(RDLLCLK, FDLLCLK)가 일정한 듀티비를 가질 수 있도록 조절한다.The analog duty correction circuit 400 receives the first and second delayed clock signals RDLLCLK and FDLLCLK output from the first and second output drivers 340 and 350 to obtain a voltage level corresponding to the duty difference between the two clocks. The charge pump 410 for outputting the first and second amplified signals POR and POF and the first and second amplified signals POR and POF are received, and the voltage levels of the respective signals are compared to compare the results (INC and DEC). A first voltage having a corresponding voltage level by receiving the voltage comparison unit 420 for outputting the reference value, a counter 430 for counting the comparison results INC and DEC, and a count result C <0: N>. And a D / A converter 440 for generating two duty correction signals VCR and VCF. The first and second duty correction signals VCR and VCF are input to the first and second output drivers 340 and 350 in the delay lock circuit 300, respectively, so that the first and second delay locked clock signals RDLLCLK and FDLLCLK are respectively provided. Adjust to have a certain duty ratio.

본 발명에 따른 반도체 메모리 장치에서는 아날로그 듀티 보정 회로(400)를 지연고정루프(300)의 제 1 및 2 출력 드라이버(340, 350)에 연결하여 지연고정 동작이 실시된 후 지연 고정된 클록의 듀티비를 조절할 수 있다. 종래의 반도체 메모리 장치와 같이 듀티 보정된 클록을 입력받아 지연고정 동작을 실행할 경우, 지연고정 동작과정에서 듀티비가 틀려질 수 있기에 최종적으로 듀티비가 일정한 지연고정된 클록 신호가 출력되는 것을 보장할 수 없었던 단점을 극복할 수 있다.In the semiconductor memory device according to the present invention, the duty of the clock that is delayed and fixed after the delay fixing operation is performed by connecting the analog duty correction circuit 400 to the first and second output drivers 340 and 350 of the delay locked loop 300. You can adjust the rain. When a delay locked operation is performed by receiving a duty-corrected clock as in a conventional semiconductor memory device, the duty ratio may be incorrect during the delay locked operation, and thus a delayed clock signal having a constant duty ratio cannot be guaranteed. Can overcome.

또한, 본 발명에 따른 지연고정루프(300)는 제 1 및 2 지연 클록(RCLK, FCLK)이 제 1 및 2 저항부(390A, 390B)를 통과하여 제 1 및 2 출력 드라이버(340, 350)으로 입력된다. 여기서 제 1 및 2 저항부(390A, 390B)는 제 1 및 2 지연 클록(RCLK, FCLK)의 전압 레벨이 천이할 때 천이에 걸리는 시간을 지연시키는 역할을 한다. 제 1 및 2 저항부(390A, 390B)를 통해 제 1 및 2 출력 드라이버로 입력되는 제 1 및 2 지연 클록(RCLK, FCLK)은 전압 레벨의 천이가 다소 지연되어 아날로그 듀티 보정 회로(400)가 듀티비를 조절하는 데 유리한 환경을 조성한다.In addition, in the delay lock loop 300 according to the present invention, the first and second delay clocks RCLK and FCLK pass through the first and second resistor parts 390A and 390B, and thus the first and second output drivers 340 and 350 may be used. Is entered. Here, the first and second resistor units 390A and 390B serve to delay the time taken for the transition when the voltage levels of the first and second delayed clocks RCLK and FCLK transition. The first and second delayed clocks RCLK and FCLK, which are input to the first and second output drivers through the first and second resistor units 390A and 390B, have a slight delay in transition of the voltage level, so that the analog duty correction circuit 400 Create a favorable environment to control the duty ratio.

도 3은 도 2에 도시된 제 1 출력 드라이버(340)를 설명하기 위한 회로도이다.3 is a circuit diagram illustrating the first output driver 340 shown in FIG. 2.

도시된 바와 같이, 제 1 출력 드라이버(340)는 차동 증폭기의 구조를 응용하여 설계되었다. 구체적으로 동작을 설명하면, 제 1 출력 드라이버(340)는 두 개의 클록 입력단(CLKIN+/-)을 통해 제 1 및 2 지연 클록(RCLK, FCLK)을 입력받고 두 개의 전압 입력단(VIN+/-)을 통해 출력되는 클록 신호의 듀티비를 제어하기 위해 아날로그 듀티 보정 회로(400)에서 출력된 제 1 및 제 2 듀티 보정 신호(VCR, VCF)을 입력받는다. 제 1 출력 드라이버(340)의 듀티 보정(duty correction) 동작은 다음 과 같이 진행된다.As shown, the first output driver 340 is designed by applying the structure of the differential amplifier. In detail, the first output driver 340 receives the first and second delayed clocks RCLK and FCLK through two clock input terminals CLKIN +/- and receives two voltage input terminals VIN +/-. In order to control the duty ratio of the clock signal outputted through the first and second duty correction signals (VCR, VCF) output from the analog duty correction circuit 400 is received. The duty correction operation of the first output driver 340 proceeds as follows.

두 개의 전압 입력단(VIN+/-)의 전압레벨에 따라 두 개의 전압 입력단(VIN+/-)을 통해 입력된 제 1 및 제 2 듀티 보정 신호(VCR, VCF)을 게이트 입력으로 받는 모스(MOS) 트랜지스터에 흐르는 전류의 양이 달라진다. 이에 따라, 두 개의 클록 입력단(CLKIN+/-)을 통해 입력된 제 1 및 2 지연 클록(RCLK, FCLK)의 상승 에지 혹은 하강 에지가 지연되고, 이를 통해 출력되는 제 1 및 2 지연고정된 클록 신호(RDLLCLK, FDLLCLK)의 듀티비를 제어할 수 있다.The MOS transistor receives the first and second duty compensation signals VCR and VCF, which are input through the two voltage input terminals VIN +/-, as gate inputs according to the voltage levels of the two voltage input terminals VIN +/-. The amount of current flowing into the unit varies. Accordingly, the rising edge or falling edge of the first and second delayed clocks RCLK and FCLK inputted through the two clock inputs CLKIN +/- is delayed, and the first and second delayed clock signals outputted through the clocked signals are output. You can control the duty ratio of (RDLLCLK, FDLLCLK).

도 4A 및 도 4B는 도 3에 도시된 출력 드라이버의 동작을 설명하기 위한 파형도이다.4A and 4B are waveform diagrams for explaining the operation of the output driver shown in FIG.

도 4A를 참조하면, 제 1 전압 입력단(VIN+)으로 입력되는 신호의 전압 레벨이 기준 전압(VREF)보다 높고 제 2 전압 입력단(VIN-)으로 입력되는 신호의 전압 레벨이 기준 전압(VREF)보다 낮은 경우에, 제 1 클록 입력단(CLKIN+)으로 입력되는 클록의 상승 에지에서의 지연(D1)보다 하강 에지에서의 지연(D2)이 더 커지고 이로 인해 출력단(OUT)으로 출력되는 클록 신호의 하이레벨 구간이 길어지게 된다.Referring to FIG. 4A, the voltage level of the signal input to the first voltage input terminal VIN + is higher than the reference voltage VREF and the voltage level of the signal input to the second voltage input terminal VIN− is higher than the reference voltage VREF. In the low case, the delay D2 at the falling edge is greater than the delay D1 at the rising edge of the clock input to the first clock input terminal CLKIN +, which causes the high level of the clock signal to be output to the output terminal OUT. The section will be longer.

이와 반대로, 도 4B를 참조하면, 제 1 전압 입력단(VIN+)으로 입력되는 신호의 전압 레벨이 기준 전압(VREF)보다 낮고 제 2 전압 입력단(VIN-)으로 입력되는 신호의 전압 레벨이 기준 전압(VREF)보다 높은 경우에, 제 1 클록 입력단(CLKIN+)으로 입력되는 클록의 상승 에지에서의 지연(D3)이 하강 에지에서의 지연(D4)보다 더 커지고 이로 인해 출력단(OUT)으로 출력되는 클록 신호의 하이레벨 구간이 짧아지게(즉, 로우레벨 구간이 넓어지게) 된다.On the contrary, referring to FIG. 4B, the voltage level of the signal input to the first voltage input terminal VIN + is lower than the reference voltage VREF and the voltage level of the signal input to the second voltage input terminal VIN− is the reference voltage. VREF), the delay D3 at the rising edge of the clock input to the first clock input terminal CLKIN + is greater than the delay D4 at the falling edge, which causes the clock signal to be output to the output terminal OUT. The high level section becomes shorter (ie, the low level section becomes wider).

전술한 출력 드라이버의 동작은 두 개의 클록 입력단(CLKIN+/-)을 통해 입력되는 클록 신호의 전압레벨이 출력 드라이버에 포함된 모스 트랜지스터가 선형( linearity)적 특성이 있는 동작 영역에서 더욱 효과적으로 일어난다. 예를 들어, 도 4A의 경우 제 1 클록 입력단(CLKIN+)을 통해 입력된 클록 신호의 하강 및 상승 에지가 각각 다른 지연량만큼 지연되어 출력되어야 하지만, 제 1 클록 입력단(CLKIN+)에서 입력되는 클록 신호의 천이가 빠르게 일어날 경우(즉, 전압 레벨의 변화가 매우 가파르게 일어날 경우), 출력 드라이버를 내 흐르는 전류의 양을 통해클록 신호의 지연량을 제어하는 데 효과가 작아지고 이로 인해 출력 신호의 듀티비 조절 동작이 원활히 이루어지지 않을 수 있다. 따라서, 본 발명에서는 지연고정루프(300) 내 제 1 및 2 지연부(390A, 390B)를 통해 제 1 및 2 출력 드라이버(340, 350)로 입력되는 제 1 및 2 지연 클록(RCLK, FCLK)의 천이가 빠르게 일어나지 않도록 조절한다.The operation of the above-described output driver is more effectively performed in an operation region in which a MOS transistor having a voltage level of a clock signal input through two clock input terminals CLKIN +/- is included in the output driver. For example, in FIG. 4A, the falling and rising edges of the clock signal input through the first clock input terminal CLKIN + should be delayed and outputted by different delay amounts, but the clock signal input from the first clock input terminal CLKIN + is output. If the transition occurs quickly (i.e. when the voltage level changes very steeply), the amount of current flowing through the output driver is less effective at controlling the delay of the clock signal, resulting in a duty ratio of the output signal. The adjusting operation may not be performed smoothly. Therefore, in the present invention, the first and second delay clocks RCLK and FCLK input to the first and second output drivers 340 and 350 through the first and second delay units 390A and 390B in the delay lock loop 300. Adjust so that the transition does not occur quickly.

이러한 본 발명의 특징은 아날로그 듀티 보정 회로(400)와 연결되어 듀티비를 제어할 수 있는 도 3에 도시된 지연고정루프(300) 내 출력 드라이버(340, 350) 뿐만 아니라, 다른 형태로 구성된 아날로그 듀티 보정 회로에도 듀티비 보정을 위해 트랜지스터가 선형적 특성을 가진 영역에서 동작하여 듀티비 보정 동작을 정확히 수행할 수 있도록 입력되는 클록 신호의 전압의 천이하는데 걸리는 시간을 늘리기 위해 적용할 수 있다.This feature of the present invention is connected to the analog duty correction circuit 400, as well as the output driver 340, 350 in the delay lock loop 300 shown in Figure 3 that can control the duty ratio, as well as other analog configuration The duty-correction circuit can also be applied to increase the time it takes to shift the voltage of the input clock signal so that the transistor operates in a linear characteristic region to perform the duty ratio correction operation.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

도 1은 일반적인 반도체 메모리 장치를 설명하기 위한 블록도이다.1 is a block diagram illustrating a general semiconductor memory device.

도 2는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 장치의 블럭도이다.2 is a block diagram of a semiconductor memory device according to an exemplary embodiment of the present invention.

도 3은 도 2에 도시된 제 1 출력 드라이버를 설명하기 위한 회로도이다.FIG. 3 is a circuit diagram illustrating the first output driver shown in FIG. 2.

도 4A 및 도 4B는 도 3에 도시된 출력 드라이버의 동작을 설명하기 위한 파형도이다.4A and 4B are waveform diagrams for explaining the operation of the output driver shown in FIG.

Claims (17)

메모리 장치의 내부에서 시스템 클록의 지연값을 보상하여 상기 시스템 클록 신호에 비해 일정하게 앞선 타이밍을 가지며 듀티비가 일정한 제 1 및 2 지연고정된 클록 신호를 출력하기 위한 지연고정루프; 및A delay lock loop for compensating a delay value of a system clock inside a memory device to output first and second delay locked clock signals having a timing that is constantly ahead of the system clock signal and having a constant duty ratio; And 상기 제 1 및 2 지연고정된 클록 신호를 입력받아 서로 비교한 뒤 비교결과에 대응하는 전압레벨을 가지는 제 1 및 2 듀티 보정 신호를 상기 지연고정루프로 출력하여 상기 제 1 및 2 지연고정된 클록 신호의 듀티비를 조절하기 위한 아날로그 듀티 보정 회로를 포함하는 반도체 메모리 장치.After receiving the first and second delayed clock signals and comparing them with each other, the first and second duty cycle correction signals having voltage levels corresponding to the comparison results are outputted to the delay locked loops. A semiconductor memory device comprising an analog duty correction circuit for adjusting the duty ratio of a signal. 제 1항에 있어서,The method of claim 1, 상기 제 1 및 2 지연고정된 클록 신호는 서로 위상이 반대이며 각각의 듀티비는 50:50인 것을 특징으로 하는 반도체 메모리 장치.And said first and second delay locked clock signals are out of phase with each other and each duty ratio is 50:50. 제 1항에 있어서,The method of claim 1, 상기 아날로그 듀티 보정 회로는The analog duty correction circuit 상기 제 1 및 2 지연고정된 클록 신호를 입력받아 듀티 차이에 대응하는 전압 레벨을 가진 제 1 및 2 증폭 신호를 출력하기 위한 전하 펌프;A charge pump configured to receive the first and second delayed clock signals and output first and second amplified signals having voltage levels corresponding to duty differences; 상기 제 1 및 2 증폭 신호를 입력받아 각 신호의 전압 레벨을 비교하여 비교 결과를 출력하기 위한 전압 비교부;A voltage comparator for receiving the first and second amplified signals and comparing the voltage levels of the respective signals to output a comparison result; 상기 비교 결과를 카운트하기 위한 카운터; 및A counter for counting the comparison result; And 상기 카운터의 카운트한 결과를 입력받아 대응하는 전압 레벨을 가진 상기 제 1 및 2 듀티 보정 신호를 생성하기 위한 D/A 컨버터를 포함하는 반도체 메모리 장치.And a D / A converter for receiving the counted result of the counter and generating the first and second duty correction signals having corresponding voltage levels. 제 3항에 있어서,The method of claim 3, wherein 상기 지연고정루프는 상기 제 1 및 2 듀티 보정 신호의 전압 레벨에 대응하여 출력되는 상기 제 1 및 2 지연고정된 클록 신호의 위상을 제어하기 위한 출력 드라이버를 포함하는 반도체 메모리 장치.And the delay locked loop includes an output driver for controlling phases of the first and second delay locked clock signals output in correspondence with voltage levels of the first and second duty cycle correction signals. 제 4항에 있어서, The method of claim 4, wherein 상기 출력 드라이버는 모스 트랜지스터로 구성되어 입력되는 제 1 및 2 듀티 보정 신호의 전압 레벨에 따라 내부에 흐르는 전류량을 변화시켜 입력되는 클록 신호의 천이를 지연시키는 것을 특징으로 하는 반도체 메모리 장치.And the output driver comprises a MOS transistor to delay the transition of the input clock signal by varying the amount of current flowing therein according to the voltage levels of the input first and second duty correction signals. 제 4항에 있어서,The method of claim 4, wherein 상기 출력 드라이버는 상기 제 1 듀티 보정 신호가 기준 전압보다 전압 레벨이 높고 상기 제 2 듀티 보정 신호가 기준 전압보다 전압 레벨이 낮으면 상기 지연고정된 클록 신호의 하이레벨을 늘리고, 상기 제 1 듀티 보정 신호가 기준 전압보다 전압 레벨이 낮고 상기 제 2 듀티 보정 신호가 기준 전압보다 전압 레벨이 높으면 상기 지연고정된 클록 신호의 하이레벨을 줄이는 것을 특징으로 하는 반도체 메모리 장치.The output driver increases the high level of the delayed clock signal when the first duty correction signal is higher in voltage than the reference voltage and the second duty correction signal is lower in voltage than the reference voltage. And if the signal has a lower voltage level than the reference voltage and the second duty compensation signal has a higher voltage level than the reference voltage, reducing the high level of the delayed clock signal. 제 4항에 있어서,The method of claim 4, wherein 상기 지연고정루프는 상기 출력 드라이버로 입력되는 클록 신호의 전압 레벨 천이를 지연시키기 위한 저항부를 추가로 포함하는 반도체 메모리 장치.The delay lock loop further includes a resistor unit for delaying a voltage level transition of a clock signal input to the output driver. 제 1항에 있어서,The method of claim 1, 상기 지연고정루프는The delay lock loop 상기 시스템 클록 신호를 입력받아 기준 클록을 출력하기 위한 입력 버퍼;An input buffer for receiving the system clock signal and outputting a reference clock; 상기 기준 클록을 지연시키기 위한 딜레이 라인;A delay line for delaying the reference clock; 상기 딜레이 라인의 지연시간을 제어하는 쉬프트 제어부;A shift control unit controlling a delay time of the delay line; 상기 딜레이 라인에서 출력된 제 1 지연 클록을 이용하여 상기 제 1 및 2 지연 고정된 클록 신호를 출력하기 위한 출력 드라이버;An output driver for outputting the first and second delay locked clock signals using the first delay clock output from the delay line; 상기 출력 드라이버에서 출력된 제 1 지연 고정된 클록 신호를 모델링된 지연시간동안 지연시켜 피드백시키는 레플리카 지연모델; 및A replica delay model for delaying and feeding back a first delay locked clock signal output from the output driver for a modeled delay time; And 상기 레플리카 지연모델의 출력인 피드백 클록과 기준 클록의 위상을 비교하여 그 결과를 상기 쉬프트 제어부로 통지하는 위상 비교기를 포함하는 반도체 메모리 장치.And a phase comparator for comparing a phase of a feedback clock, which is an output of the replica delay model, and a reference clock, and notifying the shift controller of the result. 제 8항에 있어서,The method of claim 8, 상기 지연고정루프는The delay lock loop 상기 제 1 지연 클록의 위상을 반전시켜 제 2 지연 클록을 만들기 위한 인버터; 및An inverter for inverting a phase of the first delay clock to produce a second delay clock; And 상기 제 1 및 2 지연 클록의 천이를 지연시키기 위한 제 1 및 2 저항부를 더 포함하는 반도체 메모리 장치.And first and second resistors for delaying transitions of the first and second delayed clocks. 제 9항에 있어서,The method of claim 9, 상기 출력 드라이버는The output driver 상기 듀티 보정 신호의 전압 레벨에 대응하여 상기 제 1 저항부를 통과한 상기 제 1 지연 클록을 입력받아 위상을 제어하여 상기 제 1 지연고정된 클록 신호를 출력하기 위한 제 1 출력 드라이버; 및A first output driver configured to receive the first delayed clock that has passed through the first resistor part in response to a voltage level of the duty correction signal to control a phase to output the first delayed clocked signal; And 상기 듀티 보정 신호의 전압 레벨에 대응하여 상기 제 2 저항부를 통과한 상기 제 2 지연 클록을 입력받아 위상을 제어하여 상기 제 2 지연고정된 클록 신호를 출력하기 위한 제 2 출력 드라이버를 포함하는 반도체 메모리 장치.And a second output driver configured to receive the second delayed clock which has passed through the second resistor unit in response to the voltage level of the duty correction signal, and control a phase to output the second delayed clocked signal. Device. 제 1 및 2 지연고정된 클록 신호를 입력받아 서로 비교한 뒤 비교결과에 대응하는 전압레벨을 가지는 제 1 및 2 듀티 보정 신호를 출력하기 위한 아날로그 듀티 보정 회로; 및An analog duty correction circuit for receiving the first and second delayed clock signals, comparing them with each other, and outputting first and second duty correction signals having voltage levels corresponding to the comparison results; And 상기 제 1 및 2 듀티 보정 신호의 전압 레벨에 따라 내부에 흐르는 전류량을 변화시켜 입력되는 클록 신호의 천이를 지연시켜 듀티비가 조절된 상기 제 1 및 2 지연고정된 클록 신호를 출력하기 위한 출력 드라이버를 포함하는 반도체 메모리 장치.An output driver for outputting the first and second delayed clock signals having the duty ratio adjusted by varying the amount of current flowing therein according to the voltage levels of the first and second duty correction signals to delay the transition of the input clock signal. A semiconductor memory device comprising. 제 11항에 있어서,The method of claim 11, 상기 제 1 및 2 지연고정된 클록 신호는 서로 위상이 반대이며 각각의 듀티비는 50:50인 것을 특징으로 하는 반도체 메모리 장치.And said first and second delay locked clock signals are out of phase with each other and each duty ratio is 50:50. 제 12항에 있어서,The method of claim 12, 상기 아날로그 듀티 보정 회로는The analog duty correction circuit 상기 제 1 및 2 지연고정된 클록 신호를 입력받아 듀티 차이에 대응하는 전압 레벨을 가진 제 1 및 2 증폭 신호를 출력하기 위한 전하 펌프;A charge pump configured to receive the first and second delayed clock signals and output first and second amplified signals having voltage levels corresponding to duty differences; 상기 제 1 및 2 증폭 신호를 입력받아 각 신호의 전압 레벨을 비교하여 비교 결과를 출력하기 위한 전압 비교부;A voltage comparator for receiving the first and second amplified signals and comparing the voltage levels of the respective signals to output a comparison result; 상기 비교 결과를 카운트하기 위한 카운터; 및A counter for counting the comparison result; And 상기 카운터의 카운트한 결과를 입력받아 대응하는 전압 레벨을 가진 상기 제 1 및 2 듀티 보정 신호를 생성하기 위한 D/A 컨버터를 포함하는 반도체 메모리 장치.And a D / A converter for receiving the counted result of the counter and generating the first and second duty correction signals having corresponding voltage levels. 제 11항에 있어서,The method of claim 11, 상기 출력 드라이버는 상기 제 1 듀티 보정 신호가 기준 전압보다 전압 레벨이 높고 상기 제 2 듀티 보정 신호가 기준 전압보다 전압 레벨이 낮으면 상기 지연고정된 클록 신호의 하이레벨을 늘리고, 상기 제 1 듀티 보정 신호가 기준 전압보다 전압 레벨이 낮고 상기 제 2 듀티 보정 신호가 기준 전압보다 전압 레벨이 높으면 상기 지연고정된 클록 신호의 하이레벨을 줄이는 것을 특징으로 하는 반도체 메모리 장치.The output driver increases the high level of the delayed clock signal when the first duty correction signal is higher in voltage than the reference voltage and the second duty correction signal is lower in voltage than the reference voltage. And if the signal has a lower voltage level than the reference voltage and the second duty compensation signal has a higher voltage level than the reference voltage, reducing the high level of the delayed clock signal. 제 11항에 있어서,The method of claim 11, 메모리 장치의 내부에서 시스템 클록의 지연값을 보상하여 상기 시스템 클록 신호에 비해 일정하게 앞선 타이밍을 가지며 제 1 및 2 지연고정된 클록 신호를 출력하기 위한 지연고정루프를 더 포함하는 반도체 메모리 장치.And a delay locked loop for compensating a delay value of a system clock inside the memory device to output first and second delayed clock signals with a timing that is constantly ahead of the system clock signal. 제15항에 있어서,The method of claim 15, 상기 지연고정루프는The delay lock loop 상기 시스템 클록 신호를 입력받아 기준 클록을 출력하기 위한 입력 버퍼;An input buffer for receiving the system clock signal and outputting a reference clock; 상기 기준 클록을 지연시켜 제1 지연 클록으로서 상기 출력 드라이버로 출력하기 위한 딜레이 라인;A delay line for delaying said reference clock and outputting it to said output driver as a first delay clock; 상기 딜레이 라인의 지연시간을 제어하는 쉬프트 제어부;A shift control unit controlling a delay time of the delay line; 상기 출력 드라이버에서 출력된 제 1 지연 고정된 클록 신호를 모델링된 지연시간동안 지연시켜 피드백시키는 레플리카 지연모델; 및A replica delay model for delaying and feeding back a first delay locked clock signal output from the output driver for a modeled delay time; And 상기 레플리카 지연모델의 출력인 피드백 클록과 기준 클록의 위상을 비교하여 그 결과를 상기 쉬프트 제어부로 통지하는 위상 비교기를 포함하는 반도체 메모리 장치.And a phase comparator for comparing a phase of a feedback clock, which is an output of the replica delay model, and a reference clock, and notifying the shift controller of the result. 제 16항에 있어서,The method of claim 16, 상기 지연고정루프는The delay lock loop 상기 제 1 지연 클록의 위상을 반전시켜 제 2 지연 클록을 만들기 위한 인버터; 및An inverter for inverting a phase of the first delay clock to produce a second delay clock; And 상기 제 1 및 2 지연 클록의 천이를 지연시키기 위한 제 1 및 2 저항부를 더 포함하는 반도체 메모리 장치.And first and second resistors for delaying transitions of the first and second delayed clocks.

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