KR100884262B1 - Word line decoder capable of preventing current from leaking - Google Patents
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Abstract
본 발명은 전류 누설을 방지할 수 있는 워드 라인 디코더에 관한 것이다. 본 발명은 로우 프리 디코더로부터 미리 설정된 어드레스 집합에 상응하는 신호를 입력 받는 프리 디코더 신호 입력부; 상기 프리 디코더 신호 입력부의 신호 출력을 제어하는 제어부; 상기 제어부의 제어 신호에 따라 상기 프리 디코더 신호 입력부에서 출력하는 신호를 반전시키는 인버터; 및 상기 인버터에서 출력되는 신호에 따라 워드 라인을 활성화하는 액티브 모드를 유지시키는 액티브 모드 유지부를 포함한다. 본 발명에 따르면 간단한 구조로서 레벨 폭을 높이고 전류 누설을 방지할 수 있는 장점이 있다.The present invention relates to a word line decoder capable of preventing current leakage. The present invention provides a pre-decoder signal input unit for receiving a signal corresponding to a preset address set from a low-free decoder; A control unit controlling a signal output of the pre decoder signal input unit; An inverter for inverting a signal output from the pre decoder signal input unit according to a control signal of the controller; And an active mode holding unit for maintaining an active mode for activating a word line according to a signal output from the inverter. According to the present invention, the simple structure has the advantage of increasing the level width and preventing current leakage.
워드, 라인, 디코더, NMOS, PMOS, 프리 디코더 Word, Line, Decoder, NMOS, PMOS, Pre Decoder
Description
도 1은 종래기술에 따른 워드 라인 디코더의 일 예를 도시한 도면.1 is a diagram illustrating an example of a word line decoder according to the prior art.
도 2는 종래기술에 따른 워드 라인 디코더의 다른 예를 도시한 도면.2 shows another example of a word line decoder according to the prior art.
도 3은 본 발명에 따른 워드 라인 디코더를 포함하는 메모리를 도시한 도면.3 illustrates a memory including a word line decoder in accordance with the present invention.
도 4는 본 발명의 바람직한 일 실시예에 따른 워드 라인 디코더의 논리 구조를 도시한 도면. 4 illustrates a logic structure of a word line decoder according to an exemplary embodiment of the present invention.
도 5a는 본 발명에 따른 워드 라인 디코더 제1 및 제2 입력의 타이밍도.5A is a timing diagram of a word line decoder first and second input in accordance with the present invention.
도 5b는 본 발명에 따른 워드 라인 디코더 제3 입력의 타이밍도.5B is a timing diagram of a word line decoder third input in accordance with the present invention.
본 발명은 전류 누설을 방지할 수 있는 워드 라인 디코더에 관한 것으로서, 보다 상세하게는 구조적으로 단순하면서도 전류 누설을 방지할 수 있는 워드 라인 디코더에 관한 것이다. The present invention relates to a word line decoder that can prevent current leakage, and more particularly, to a word line decoder that is structurally simple and can prevent current leakage.
근래에는 모든 휴대폰 등과 같은 디지털 처리 장치에서 메모리를 사용하고 있다. Recently, digital processing devices such as all mobile phones are using memory.
메모리는 데이터를 기억(저장)할 수 있는 장치로서, 제어신호, 어드레스 및 데이터를 전달하는 주변 회로와 데이터를 저장하는 복수의 메모리 셀로 이루어지는 메모리 셀 어레이를 포함한다.A memory is a device capable of storing (storing) data, and includes a memory cell array including peripheral circuits for transmitting control signals, addresses, and data, and a plurality of memory cells for storing data.
여기서, 메모리 셀 어레이는 메모리 셀을 선택하여 활성화하는 신호선인 워드 라인과 메모리 셀 데이터를 입출력하기 위한 신호선인 비트 라인을 포함한다.The memory cell array includes a word line, which is a signal line for selecting and activating a memory cell, and a bit line, which is a signal line for inputting and outputting memory cell data.
주변 회로는 외부에서 입력되는 로우 어드레스를 디코딩하여 특정 워드 라인을 활성화하는 워드 라인 디코더를 포함하는데, 도 1 내지 도 2는 종래기술에 따라 워드 라인 디코더를 도시한 것이다. The peripheral circuit includes a word line decoder that decodes an externally input row address to activate a specific word line. FIGS. 1 to 2 illustrate a word line decoder according to the prior art.
도 1에 도시된 바와 같이, 종래의 워드 라인 디코더는 컨트롤 PMOS 트랜지스터(100, 이하 컨트롤 PMOS), 데이터 래치 PMOS 트랜지스터(102) 및 복수의 인버터(104,106) 및 프리 디코딩된 어드레스 신호(프리 디코더 신호)가 입력되는 복수의 NMOS 트랜지스터(108 내지 112, 이하 NMOS)를 포함한다.As shown in FIG. 1, a conventional word line decoder includes a control PMOS transistor 100 (hereinafter referred to as control PMOS), a data
여기서 컨트롤 PMOS(P-Channel Metal-Oxide Semiconductor)(100) 및 데이터 래치 PMOS(102)는 제1 전원 Vpp(피크 전압 2.8V) 내지 제2 전원 Vss(소스 전압 0V) 범위 내에서 동작하기 때문에 Thick Gate PMOS가 적용된다.Here, the control P-channel metal-oxide semiconductor (PMOS) 100 and the
또한, 인버터(104,106)의 동작 범위는 역시 Vpp 내지 Vss이며, 3개의 NMOS(108 내지 112)의 동작 범위는 Vperi(주변 회로 전압, 1.8V) 내지 Vss이다. In addition, the operating range of the
상기한 동작 범위 내에서의 로우 또는 하이 신호를 통해 워드 라인 디코더는 메인 워드 라인(mwln,114) 쌍으로 로우 또는 하이 신호를 출력하게 된다. The word line decoder outputs a low or high signal to the main word line (mwln, 114) pair through the low or high signal within the operating range.
그러나 도 1에 도시된 종래기술에 따르면 메인 워드 라인 쌍이 Vpp 내지 Vss 에서 스윙(swing)하기 때문에 레벨 폭이 낮으며, 이에 따라 데이터를 저장하는 캐패시턴스(capacitance)의 서브 스레스홀드(sub threshold) 누설이 증가하게 된다. However, according to the related art shown in FIG. 1, the level width is low because the main word line pair swings from Vpp to Vss, and thus a sub threshold leakage of capacitance for storing data. Will increase.
이러한 경우, 특히 메모리가 리프레시를 요구하는 DRAM(Dynamic Random Access Memory) 셀 어레이로 구성되는 경우 잦은 리프레시를 필요로 하는 문제점이 있었다.In this case, there is a problem that frequent refreshing is required, especially when the memory is configured with a DRAM (Dynamic Random Access Memory) cell array requiring refreshing.
한편, 이와 같은 리프레시를 방지하기 위해 도 2에 도시된 바와 같이 인버터(104,106)의 동작 범위를 Vpp에서 음전위인 Vnwl(negative word line)로 하고, 프리 디코더 신호가 입력되는 복수의 NMOS(108 내지 112)의 접지 전위를 Vnwl로 하는 구성이 제안되었다.On the other hand, in order to prevent such a refresh, as shown in FIG. 2, the operating range of the
그러나 프리 디코더 신호가 Vpp 내지 Vss의 동작 범위를 가지는 경우에 대기 모드(standby mode) 시에 로우 신호로서 Vss가 입력되는 경우, NMOS(108 내지 112)로 입력되는 전위(Vss)와 접지 전위(Vnwl)와의 차이로 인해 전류 패스(current path)가 생성되어 전류 누설이 발생하는 문제점이 있었다. However, when Vss is input as a low signal in the standby mode when the predecoder signal has an operating range of Vpp to Vss, the potential Vss and the ground potential Vnwl input to the
이를 해결하기 위해 워드 라인 디코더의 입력 전단에 로우 신호를 Vnwl로 강하하는 레벨 시프터를 제공되기도 하였으나 이러한 경우 워드 라인 디코더의 복수의 입력 전체에 대해 레벨 시프터를 제공해야 하기 때문에 워드 라인 디코더의 구조가 복잡해지며 레이아웃(Layout)이 복잡해지는 문제점이 있었다.In order to solve this problem, a level shifter for dropping a low signal to Vnwl is provided at the front end of the word line decoder. However, in this case, the structure of the word line decoder is complicated because it is necessary to provide a level shifter for all the multiple inputs of the word line decoder. There was a problem that the layout is complicated.
본 발명에서는 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 대기 모드 시 전류 누설을 방지할 수 있는 워드 라인 디코더를 제안하고자 한다. In order to solve the problems of the prior art as described above, the present invention proposes a word line decoder capable of preventing current leakage in the standby mode.
본 발명의 다른 목적은 간단한 구조를 통해서도 전류 누설을 방지할 수 있는 워드 라인 디코더를 제공하는 것이다. Another object of the present invention is to provide a word line decoder capable of preventing current leakage even through a simple structure.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 로우 프리 디코더로부터 미리 설정된 어드레스 집합에 상응하는 신호를 입력 받는 프리 디코더 신호 입력부; 상기 프리 디코더 신호 입력부의 신호 출력을 제어하는 제어부; 상기 제어부의 제어 신호에 따라 상기 프리 디코더 신호 입력부에서 출력하는 신호를 반전시키는 인버터; 및 상기 인버터에서 출력되는 신호에 따라 워드 라인을 활성화하는 액티브 모드를 유지시키는 액티브 모드 유지부를 포함하는 워드 라인 디코더에 제공된다. In order to achieve the above object, according to a preferred embodiment of the present invention, a pre-decoder signal input unit for receiving a signal corresponding to a preset address set from the low-free decoder; A control unit controlling a signal output of the pre decoder signal input unit; An inverter for inverting a signal output from the pre decoder signal input unit according to a control signal of the controller; And an active mode holding unit for maintaining an active mode for activating a word line according to the signal output from the inverter.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. Terms such as first, second, A, and B may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. The term and / or includes a combination of a plurality of related items or any item of a plurality of related items.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, the same reference numerals will be used for the same means regardless of the reference numerals in order to facilitate the overall understanding.
도 3은 본 발명에 따른 워드 라인 디코더를 포함하는 메모리를 도시한 도면이다.3 is a diagram illustrating a memory including a word line decoder according to the present invention.
하기에서는 본 발명에 따른 워드 라인 디코더가 도 3에 도시된 바와 같은 SDRAM(Synchronous DRAM)에 적용되는 것으로 설명할 것이나 이에 한정됨이 없이 워드 라인을 구비하는 모든 메모리에서 본 발명이 적용될 수 있다는 점을 당업자는 이해하여야 할 것이다. Hereinafter, the word line decoder according to the present invention will be described as being applied to a synchronous DRAM (SDRAM) as shown in FIG. 3, but the present invention can be applied to any memory having a word line without being limited thereto. Should be understood.
도 3에 도시된 바와 같이, 본 발명에 따른 메모리는 복수의 뱅크(Bank 0 내지 3, 300) 및 메모리 인터페이스를 포함할 수 있다. As shown in FIG. 3, a memory according to the present invention may include a plurality of
복수의 뱅크는 단위 DRAM 메모리 셀의 어레이로서, 인터리빙을 통한 고속 동작을 구현하기 위해 독립적으로 동작하는 메모리 셀 그룹이다.The plurality of banks is an array of unit DRAM memory cells, which are groups of memory cells that operate independently to implement high speed operation through interleaving.
메모리 인터페이스는 프로세서로부터 어드레스 및 제어신호를 수신하여 소정 뱅크를 활성화하고, 뱅크에 포함되는 특정 메모리 셀의 워드 라인 및 비트 라인을 활성화하여 데이터의 기입(write) 및 독출(read)이 가능하도록 한다.The memory interface receives an address and a control signal from a processor to activate a predetermined bank, and activates a word line and a bit line of a specific memory cell included in the bank to enable writing and reading of data.
도 3에 도시된 메모리 인터페이스는 SDRAM 메모리 인터페이스를 도시한 것으로서, 메모리 인터페이스는 상태 머신(State Machine, 302), 어드레스 버퍼(304), 로우 프리 디코더(306), 어드레스 레지스터(308), 칼럼 어드레스 카운터(310) 및 칼럼 프리 디코더(312), 복수의 X-디코더(워드 라인 디코더, 314) 및 Y-디코더(칼럼 디코더, 316), 메인 센스 앰프 및 입출력 게이트(318) 및 입출력 버퍼(320)를 포함할 수 있다. The memory interface shown in FIG. 3 illustrates an SDRAM memory interface, which includes a
상태 머신(302)은 명령을 해독하고 실행하는 프로세서 등으로부터 클럭 및 제어신호를 수신하여 메모리 칩의 동작 상태를 결정하는 기능을 수행한다. The
여기서 제어신호는 DRAM 동작을 활성화하는 로우 스트로브 신호(Row Address Strobe, /RAS), 칼럼 어드레스의 인가를 알려주는 칼럼 스트로브 신호(Column Address Strobe, /CAS), 데이터의 기입 또는 독출을 결정하는 라이트 인에이블 신호(Write Enable, /WE) 및 클럭 인에이블 신호(CKE) 등을 포함할 수 있다. In this case, the control signal is a write-in which determines the writing or reading of a low strobe signal (Row Address Strobe (/ RAS)) activating DRAM operation, a column strobe signal (Column Address Strobe (/ CAS)) indicating the application of a column address, and data. It may include an enable signal (Write Enable, / WE) and a clock enable signal (CKE).
상태 머신(302)은 상기한 제어신호의 조합을 통해 로우 액티브 신호를 로우 프리 디코더(306)로 출력하며, 칼럼 액티브 신호를 칼럼 프리 디코더(312)로 출력한다. The
한편 어드레스 버퍼(304)는 외부 프로세서 등으로부터 입력되는 n비트의 어드레스를 수신하며, 이를 어드레스 레지스터(308)로 출력한다.On the other hand, the
여기서 어드레스는 로우 어드레스(Row Address), 컬럼 어드레스(Column Address) 및 뱅크 어드레스(Bank Address, BA)를 포함할 수 있다. 뱅크 어드레스는 예를 들어 DRAM 메모리 어레이가 2개의 뱅크(bank)를 가지는 경우 1비트로 이루어 질 수 있고, 도 3에 도시된 바와 같이, 4개의 뱅크를 가지는 경우 2비트로 이루어질 수 있다.The address may include a row address, a column address, and a bank address BA. The bank address may be, for example, 1 bit when the DRAM memory array has two banks, and may be 2 bits when the bank has four banks, as shown in FIG. 3.
어드레스 레지스터(308)는 뱅크 선택 신호를 상태 머신(302)으로 출력하여 해당 뱅크가 활성화되도록 하며, 아울러 로우 어드레스 및 칼럼 어드레스를 로우 프리 디코더(306), 칼럼 어드레스 카운터(310) 및 칼럼 프리 디코더(312)로 출력한다. The
로우 프리 디코더(306)는 로우 액티브 신호 입력 시 입력되는 로우 어드레스를 프리 디코딩한 프리 디코더 신호를 출력한다.The row predecoder 306 outputs a predecoder signal obtained by predecoding a row address input when a row active signal is input.
여기서 프리 디코더 신호는 미리 설정된 어드레스 집합(예를 들어, 8비트의 로우 어드레스가 존재하는 경우, 3비트, 3비트, 2비트씩 독립적으로 디코딩하여 출력되는 신호이다. Here, the pre decoder signal is a signal that is independently decoded and output by 3 bits, 3 bits, and 2 bits when a preset address set (for example, an 8-bit row address exists).
워드 라인 디코더(314)는 상기한 프리 디코더 신호를 수신하여 해당 워드 라인을 활성화한다. The
본 발명의 바람직한 실시예에 따르면, 워드 라인 디코더(314)는 특정 워드 라인을 활성화하기 위한 레벨 폭을 높게 유지하면서도 대기 모드 시에서 전류 누설을 방지할 수 있는 구성으로 제공된다.According to a preferred embodiment of the present invention, the
본 발명에 따른 워드 라인 디코더(314)는 상기한 프리 디코더 신호를 수신하는 프리 디코더 신호 입력부, 프리 디코더 신호 입력부의 출력을 제어하는 제어부, 인버터 및 워드 라인을 활성화하기 위한 액티브 모드를 유지시키는 액티브 모드 유지부를 포함할 수 있다. The
도 4는 본 발명에 따른 워드 라인 디코더(314)의 구성을 도시한 도면이다. 4 is a diagram showing the configuration of a
도 4에 도시된 바와 같이, 컨트롤 PMOS 트랜지스터(400, 이하 컨트롤 PMOS, 제어부에 대응함), 데이터 래치 PMOS 트랜지스터(402), 복수의 인버터(404, 406) 및 로우 프리 디코더(306)를 통해 미리 설정된 어드레스 집합에 상응하는 신호를 수신하는 복수의 NMOS(408 내지 412, 상기한 프리 디코더 신호 입력부에 대응함)를 포함할 수 있으며 또한 상기한 데이터 래치 PMOS 트랜지스터(402) 및 제1 인버터(404)에 접속하는 NMOS(414, 상기한 액티브 모드 유지부에 대응함)를 포함할 수 있다.As shown in FIG. 4, the control PMOS transistor 400 (hereinafter referred to as the control PMOS transistor), the data
도 4에서 컨트롤 PMOS(400) 및 데이터 래치 PMOS(402)는 일반적인 Vpp(2.8V) 내지 Vss(0V)로 동작하기 때문에 Thick Gate PMOS 트랜지스터로 구성될 수 있다.In FIG. 4, the
본 발명에 따른 워드 라인 디코더(314)는 3-입력 NAND로 구성될 수 있으며 이러한 경우에는 프리 디코더 입력부는 도 4에 도시된 바와 같이, 제1 NMOS(408), 제2 NMOS(410) 및 제3 NMOS(412)를 포함할 수 있다.The
본 발명의 바람직한 일 실시예에 따르면, 제1 및 제2 NMOS(408,410)는 Vperi(1.8V) 내지 Vss(0V)의 동작 범위를 가지며, 제3 NMOS(412, 제3 NMOS의 게이트)에는 로우 신호를 Vss에서 Vnwl 로 강하하기 위한 레벨 시프터(level shifter, 413)이 접속되어 Vperi(1.8V) 내지 Vnwl(-0.57V)의 동작 범위를 갖는다. 또한, 제3 NMOS(412)의 소스 측은 Vnwl로 접지된다. According to a preferred embodiment of the present invention, the first and
본 발명에 따르면 액티브 모드 시 제1 내지 제3 NMOS(408 내지 412)에는 프리 디코더 신호로서 하이 신호가 입력된다.According to the present invention, a high signal is input to the first to
이때, 도 5a에 도시된 바와 같이, 액티브 모드 시간(예를 들어, 100ns) 동안 제1 및 제2 NMOS(408,410)에는 하이 신호(Vperi)가 입력된다. 즉, 제1 및 제2 NMOS(408,410)는 액티브 모드로 설정된 시간 동안 턴온 상태를 유지한다.In this case, as illustrated in FIG. 5A, a high signal VPeri is input to the first and
반면 본 발명에 따르면 제3 NMOS(412)에는 도 5b에 도시된 바와 같이 액티브 모드 시간 보다 짧은 시간 동안(예를 들어, 10ns)에만 하이 신호(Vperi)가 입력된다.In contrast, according to the present invention, as shown in FIG. 5B, the high signal Vperi is input only to the
3-입력 워드 라인 디코더에서 제1 내지 제3 NMOS(408 내지 412)에 모두 하이 신호가 입력되어 턴온 상태를 유지하여야 해당 워드 라인을 활성화할 수 있는데, 본 발명에 따르면 제3 NMOS(412)는 액티브 모드 전체 시간이 아니라 미리 설정된 펄스 시간 동안만 턴온되고 나머지 시간 동안은 Vnwl로 오프된다. In the three-input word line decoder, a high signal is input to all of the first to
본 발명에 따른 워드 라인 디코더에는 제1 인버터(406)의 출력단에 연결되는 액티브 모드 유지부가 제공되며, 도 4에서 액티브 모드 유지부는 접지 전위 Vnwl 에 접속되며, 게이트가 제1 인버터(406)의 출력단에 접속되는 제4 NMOS(414)일 수 있다.The word line decoder according to the present invention is provided with an active mode holding part connected to the output terminal of the
상기한 바와 같이, 제1 및 제2 NMOS(408,410)에 액티브 모드 시간 동안 하이 신호(Vperi)가 입력되고, 제3 NMOS(412)의 게이트 측에 펄스 시간(10ns) 동안 하이 신호(Vperi)가 입력되는 경우, 제1 내지 제3 NMOS(408 내지 412)가 모두 턴온되므로 제1 인버터(406)의 입력은 로우 신호가 되며 제1 인버터(406)의 출력단은 하이 상태가 된다. As described above, the high signal Vperi is input to the first and
여기서, 제4 NMOS(414)의 게이트는 제1 인버터(406)의 출력단과 접속되기 때 문에 상기한 제1 인버터(406)의 하이 신호 출력에 따라 턴온되어 제1 인버터(406)의 입력단을 로우 상태로 유지해주게 된다.In this case, since the gate of the
이에 따라 제3 NMOS(412)가 10ns 이후에 턴오프된다고 하더라도 제4 NMOS(414)에 의해 나머지 액티브 모드 시간 동안 제1 인버터(406)는 출력단을 워드 라인을 활성화하기 위한 로우 상태를 유지할 수 있게 된다.Accordingly, even if the
대기 모드 시 제1 및 제2 NMOS(408,410)의 게이트 측에는 도 5a에 도시된 바와 같이 Vss가 입력되어 제1 및 제2 NMOS(408,410)는 턴오프된다. 이미 제3 NMOS(412)는 펄스 시간 이후에 Vnwl 로우 신호가 입력되고 있기 때문에 턴오프된 상태가 된다. In the standby mode, Vss is input to the gate sides of the first and
또한, 대기 모드 시 제3 NMOS(412)의 프리 디코더 신호(Vnwl)는 접지 전위와 같기 때문에 본 발명에 따른 워드 라인 디코더는 대기 모드 시에 전류 패스를 형성하지 않는다.In addition, since the predecoder signal Vnwl of the
또한 만약의 경우에 제1 및 제2 NMOS(408,410)가 Vss로 턴오프되고, 제3 NMOS(412)가 Vperi로 턴온된다고 하더라도 제3 NMOS(412)의 게이트 측에는 미리 설정된 펄스 시간 동안에만 하이 신호가 입력되기 때문에 펄스 구간만 전류 패스를 형성하여 종래에 비해 간단한 구조로서 전류 누설을 현저하게 줄일 수 있게 된다.Also in this case, even if the first and
상기한 과정을 통해 특정 워드 라인을 활성화한 이후 칼럼 프리 디코더(312)는 칼럼 액티브 신호 입력에 따라 칼럼 어드레스를 Y-디코더로 출력한다. 이때, 칼럼 프리 디코더(312)는 버스트(burst) 기입 및 독출 모드에 따라 칼럼 어드레스 카운터(310)로부터 카운팅 신호를 수신하여 시작 칼럼 어드레스부터 순차적으로 칼럼 어드레스를 출력할 수 있다. After activating a specific word line through the above process, the column
Y-디코더는 해당 칼럼 어드레스 상응하는 비트 라인을 활성화하며, 메인 센스 앰프 및 입출력 게이트(318)는 데이터 독출 모드 시 비트 라인에 래치된 메모리 셀 데이터를 증폭하거나, 데이터 기입 모드 시 데이터라인을 통해 전달된 메모리 셀 데이터를 증폭하여 입출력 버퍼(320)를 통해 입출력하는 기능을 수행한다. The Y-decoder activates the bit line corresponding to the corresponding column address, and the main sense amplifier and the input /
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다. Preferred embodiments of the present invention described above are disclosed for purposes of illustration, and those skilled in the art will be able to make various modifications, changes, and additions within the spirit and scope of the present invention. Additions should be considered to be within the scope of the following claims.
이상에서 설명한 바와 같이, 본 발명에 따르면 워드 라인의 활성화를 위한 레벨 폭을 크게 유지하면서도 대기 모드 시 전류 누설을 방지할 수 있는 장점이 있다. As described above, according to the present invention, there is an advantage of preventing current leakage in the standby mode while maintaining a large level width for activating the word line.
또한 본 발명에 따르면, 복수의 입력 중 접지 전위에 연결되는 하나의 입력에 대해서만 레벨 시프팅이 필요하기 때문에 간단한 구조로 레벨 폭을 크게 유지할 수 있는 장점이 있다.In addition, according to the present invention, since level shifting is required for only one input connected to the ground potential among the plurality of inputs, there is an advantage in that the level width can be kept large with a simple structure.
또한 본 발명에 따르면, 제3 입력이 펄스 신호로 되기 때문에 적은 시간 동안에만 전류 패스가 생성되어 전류 누설을 줄일 수 있는 장점이 있다.In addition, according to the present invention, since the third input becomes a pulse signal, a current path is generated only for a short time, thereby reducing the current leakage.
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KR1020070027555A KR100884262B1 (en) | 2007-03-21 | 2007-03-21 | Word line decoder capable of preventing current from leaking |
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KR20030002825A (en) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | Word line driving circuit |
KR20030056185A (en) * | 2001-12-27 | 2003-07-04 | 주식회사 하이닉스반도체 | Circuit for driving wordline of semiconductor device |
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- 2007-03-21 KR KR1020070027555A patent/KR100884262B1/en active IP Right Grant
Patent Citations (2)
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KR20030056185A (en) * | 2001-12-27 | 2003-07-04 | 주식회사 하이닉스반도체 | Circuit for driving wordline of semiconductor device |
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