KR100883136B1

KR100883136B1 - 오픈형 확산배리어막 구조를 갖는 강유전체 메모리 소자및 그 제조 방법

Info

Publication number: KR100883136B1
Application number: KR1020020042632A
Authority: KR
Inventors: 권순용
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2009-02-10
Also published as: KR20040008897A

Abstract

본 발명은 열안정성이 우수하고, 전기적 특성이 우수한 고밀도 강유전체 메모리소자 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 메모리 소자는 트랜지스터가 형성된 반도체기판, 상기 반도체기판 상부의 평탄한 표면을 갖는 층간절연막, 상기 층간절연막을 관통하여 상기 트랜지스터의 소스/드레인에 연결되는 콘택부, 상기 콘택부에 연결되면서 상기 층간절연막상에서 확산배리어막, 하부전극, 강유전체막 및 상부전극의 순서로 적층된 적층구조물, 상기 적층구조물의 측면을 에워싸는 산소확산배리어막, 상기 산소확산배리어막을 에워싸면서 상기 적층구조물 중 상기 상부전극의 표면을 노출시키는 평탄한 표면을 갖는 상기 층간절연막상의 고립절연막, 및 상기 상부전극을 포함한 상기 고립절연막 상에 형성된 금속배선을 포함한다.

강유전체 메모리 소자, 산소확산배리어막, 확산배리어막, 하드마스크, TiN, 매립형 배리어막, 오픈형 배리어막

Description

오픈형 확산배리어막 구조를 갖는 강유전체 메모리 소자 및 그 제조 방법{Ferroelectric Random Access Memory hvaing open type diffusion barrier structure and Method for fabricating the same}

도 1은 종래기술에 따른 매립형 배리어막 구조의 강유전체 메모리 소자를 도시한 도면,

도 2는 본 발명의 제1 실시예에 따른 강유전체 메모리 소자를 도시한 소자 단면도,

도 3a 내지 도 3f는 도 2에 도시된 제1 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,

도 4는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자를 도시한 소자 단면도,

도 5a 내지 도 5f는 도 4에 도시된 제2 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도,

도 6은 도 5f의 과정이 이루어진 후의 평면도.

*도면의 주요 부분에 대한 부호의 설명

31 : 반도체기판 32 : 소자분리막

33 : 게이트산화막 34 : 워드라인

35a, 35b : 소스/드레인영역 36 : 제1 층간절연막

37 : 비트라인콘택 38 : 비트라인

39 : 제2 층간절연막 40a : TiN/Ti

41a : 텅스텐플러그 43a : 확산배리어막

44a : 제1 이리듐막 45a : 이리듐산화막

46a : 제2 이리듐막 47a : 제1 백금막

48a : 강유전체막 49a : 제2 백금막

50a : 산소확산배리어막 51a : 고립절연막

52 : 배리어메탈 53 : 금속배선막

본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 강유전체 메모리소자 및 그 제조 방법에 관한 것이다.

일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자 의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; FeRAM) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.

도 1은 종래기술에 따른 매립형 배리어막 구조를 갖는 강유전체 메모리 소자를 도시한 소자 단면도이다.

도 1을 참조하면, 반도체기판(11)에 소자간 격리를 위한 소자분리막(12)이 형성되고, 반도체기판(11)의 활성영역상에 게이트산화막(13)과 워드라인(14)이 형성되며, 워드라인(14) 양측의 반도체기판(11)의 활성영역에 트랜지스터의 소스/드레인(15a,15b)이 형성된다.

그리고, 반도체기판(11)상에 제1 층간절연막(ILD, 16a)이 형성되고, 제1 층간절연막(16a)을 관통하여 일측 소스/드레인(15a)에 이르는 비트라인 콘택홀에 텅스텐플러그(17)가 매립되며, 텅스텐플러그(17)에 비트라인(18)이 연결된다.

이와 같이, 트랜지스터 및 비트라인이 형성된 반도체기판(11) 상부를 제2 층간절연막(16b)이 덮고 있고, 제2 층간절연막(16b)과 제1 층간절연막(16a)을 동시에 관통하여 형성된 스토리지노드콘택홀에 TiN/Ti(19)과 텅스텐플러그(20)가 부분 매립되고, 나머지 콘택홀을 TiN(21)이 매립하고 있다.

그리고, TiN(21)상에 이리듐막(23), 이리듐산화막(24), 백금막(25)의 순서로 적층된 하부전극이 연결되고, 하부전극상에 강유전체막(26), 상부전극(27)이 형성 된다. 여기서, 이리듐막(23)은 산소배리어막이고, 이리듐산화막(24)은 접착층이며, 백금막(25)은 실질적인 하부전극인 금속막이다. 한편, 이리듐막(23)과 제2 층간절연막간 접착력 증대를 위해 접착층인 알루미나(22)가 삽입된다.

그리고, 상부전극(27)을 포함한 전면을 제3 층간절연막(28)이 덮고 있고, 제3 층간절연막(28)을 관통하여 형성된 콘택홀을 통해 배리어메탈인 TiN(29)과 TiN/Ti(30a), Al(30b), 반사방지막인 TiN(30c)의 순서로 적층된 금속배선이 상부전극(27)과 연결된다.

도 1의 강유전체 캐패시터는 백금막/이리듐산화막/이리듐막(25/24/23) 적층을 하부전극으로 사용하고 있는데, 구조의 내열성 향상을 위해 텅스텐플러그(20)와 이리듐막(23) 사이에 TiN(21)과 같은 확산배리어막(diffusion barrier)을 적용하고 있다.

도 1에서는 TiN(21)이 콘택홀에 완전히 매립된 매립형 배리어막(buried barrier) 구조를 갖는데, 그 이유는 TiN(21)이 열안정성이 가장 취약하기 때문이다.

그러나, TiN(21)과 같은 확산배리어막을 스토리지노드콘택홀에 매립시키기 위해서는 공정이 매우 복잡해지는 단점이 있다. 즉, 먼저 텅스텐막을 에치백해야 하는데, 텅스텐막 에치백 공정은 재현성이 떨어지는 단점이 있고, 소자 제조 공정중에 모니터링할 방법이 없다. 텅스텐막 에치백이후에는 TiN을 증착하여 리세스(recess)된 텅스텐플러그 상부를 매립시켜야 한다. 이와 같이 스토리지노드콘택홀에 TiN을 매립시키기 위해서는 화학기상증착법(CVD)이 반드시 필요하다. 또 한, 화학기상증착법(CVD)으로 TiN을 증착하는 경우 두께를 1000Å이상 증가시키면 크랙 등이 발생하여 증착 두께의 한계를 갖는다. 또한, 화학적기계적연마(CMP) 공정이 추가로 필요하다. 화학적기계적연마(CMP)후에는 후속 하부전극과 층간절연막간 접착력 증대를 위해 접착층인 알루미나(22)를 사용한다. 이러한 접착층은 절연물이기 때문에 플러그 상부를 노출시키기 위해 접착층 오픈 마스크 및 식각 공정이 추가로 필요하는 등 공정이 매우 복잡하다.

또한, 하부전극을 이루는 백금막/이리듐산화막/이리듐막(25/24/23) 적층구조에서 백금막(25)과 이리듐산화막(24)의 계면이 접착특성이 취약한 단점이 있고, 캐패시터 패터닝과정에 있어서는 상부전극, 강유전체막과 적층구조의 하부전극을 한번에 식각하는 공정이 어렵기 때문에 상부전극을 먼저 식각하고 강유전체막과 하부전극을 나중에 식각하는 2단계 식각과정을 적용하고 있으나, 이는 소자의 고밀도화 측면에서는 매우 불리하다.

그리고, 금속배선 과정을 위해서는 캐패시터 형성후에 제3 층간간절연막(28)을 증착한 후, 금속배선을 위한 지역을 오픈하는 콘택식각과정이 필요하다. 이 콘택식각과정후에는 금속배선에 의한 캐패시터의 열화 및 상부전극인 백금막과 알루미늄막의 반응을 억제하기 위해 페로배리어막(ferro-barrier)인 TiN(29)을 증착하고 패터닝하는 과정이 필요하다. 그러나, 이러한 과정에서도 캐패시터 콘택과정이 필요하기 때문에 고밀도화 측면에서 불리하다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 하부전극과 스토리지노드콘택내 플러그 사이의 확산배리어막을 스토리지노드콘택에 매립시킴에 따른 복잡한 공정을 단순화시키도록 한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.

또한, 본 발명의 다른 목적은 열안정성이 우수하고, 전기적 특성이 우수한 고밀도 강유전체 메모리소자를 제공하는데 있다.

삭제

본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계, 상기 층간절연막을 식각하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀에 플러그를 매립시키는 단계, 상기 플러그를 포함한 상기 층간절연막상에 확산배리어막, 하부전극, 강유전체막 및 상부전극의 순서로 적층된 적층구조물을 형성하는 단계, 상기 적층구조물의 상기 상부전극 표면을 노출시키는 평탄면을 갖고 상기 적층구조물의 측면에 접하는 산소확산배리어막과 상기 산소확산배리어막에 접하는 고립절연막을 형성하는 단계, 및 상기 상부전극상에 금속배선을 형성하는 단계를 포함함을 특징으로 하고, 상기 적층구조물을 형성하는 단계는 상기 플러그를 포함한 상기 층간절연막상에 확산배리어막을 증착하는 단계, 상기 확산배리어막상에 하부전극과 강유전체막을 차례로 증착하는 단계, 상기 강유전체막상에 상부전극을 증착하는 단계, 상기 상부전극상에 하드마스크와 감광막의 순서로 적층된 마스크를 형성하는 단계, 및 상기 마스크를 식각마스크로 상기 상부전극, 강유전체막, 하부전극, 확산배리어막을 한번에 식각하는 단계를 포함함을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술한 실시예에서는 텅스텐플러그와 하부전극 사이의 확산배리어막이 매립형 배리어막 구조가 아닌 오픈형 배리어막(open barrier) 구조를 갖는 강유전체 메 모리 소자의 제조 방법을 제안한다.

도 2는 본 발명의 제1 실시예에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.

도 2를 참조하면, 소자분리막(32)이 형성된 반도체기판(31)상에 층간절연물로서 제1 층간절연막(36)과 제2 층간절연막(39)이 형성되고, 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 관통하는 스토리지노드콘택홀에 TiN/Ti(40a)과 텅스텐플러그(41a)가 매립되어 있다. 한편, 반도체기판(31)상에 게이트산화막(33)과 워드라인(34)이 형성되고, 반도체기판(31)내에 소스/드레인영역(35a,35b)이 형성되며, 제1 층간절연막(36)을 관통하여 일측 소스/드레인영역(35a)에 비트라인콘택(37) 및 비트라인(38)이 연결되며, 배리어메탈인 TiN/Ti(40a)과 텅스텐플러그(41a)는 타측 소스/드레인(35b)에 연결된다.

그리고, 텅스텐플러그(41a)에 확산배리어막(43a), 제1 이리듐막(44a), 이리듐산화막(45a), 제2 이리듐막(46a), 제1 백금막(47a)의 순서로 적층된 하부전극, 강유전체막(48a)과 제2 백금막(49a)의 상부전극의 순서로 적층된 적층구조물의 강유전체 캐패시터가 연결된다.

그리고, 강유전체 캐패시터의 상부전극을 노출시키는 평탄면을 갖고 강유전체 캐패시터의 측벽에 산소확산배리어막(50a)이 접하며, 산소확산배리어막(50a)을 고립절연막(51a)이 에워싸고 있다.

그리고, 강유전체 캐패시터의 상부전극인 제2 백금막(49a)에 콘택없이 바로 배리어메탈(52)과 금속배선막(53)이 연결되고 있다.

도 2에서, 확산배리어막(43a)은 하부전극을 이루는 제1 이리듐막(44a)과 텅스텐플러그(41a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되고, 이들 확산배리어막(43a)은 50Å∼1000Å의 두께이다.

그리고, 강유전체 캐패시터를 에워싸고 있는 산소확산배리어막(50a)은 산소확산 방지 특성이 우수한 절연막이고, 고립절연막(51a)은 평탄화 특성이 우수한 절연막이다. 예컨대, 산소확산배리어막(50a)은 실리콘질화막(Si₃N₄), 알루미나(Al₂O₃), 실리콘옥시나이트라이드막(SiON) 중에서 선택되며, 이들 산소확산배리어막(50a)은 100Å∼3000Å 두께이다.

결국, 텅스텐플러그(41a)와 하부전극을 이루는 제1 이리듐막(44a)간 확산배리어막인 확산배리어막(43a)이 스토리지노드콘택홀을 벗어나 오픈되는 구조를 가지며, 아울러 적층구조물을 이루는 확산배리어막(43a)의 측면을 산소확산배리어막(50a)이 에워싸고 있다.

도 3a 내지 도 3f는 도 2에 도시된 제1실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 소자분리막(32)을 형성하여 활성영역을 정의하고, 반도체기판(31)의 활성영역상에 게이트산화막(33)과 워드라인(34)을 차례로 형성한다.

다음으로, 워드라인(34) 양측의 반도체기판(31)에 불순물을 이온주입하여 트 랜지스터의 소스/드레인영역(35a, 35b)을 형성한다.

한편, 도면에 도시되지 않았지만, 워드라인(34)의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD(Lightly Doped Drain) 구조의 소스/드레인영역(35a,35b)을 형성할 수 있다. 즉, 워드라인(34)을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인(34)의 양측벽에 스페이서를 형성하고, 워드라인(34)과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역(35a,35b)을 형성한다.

다음으로, 트랜지스터가 형성된 반도체기판(31)상에 제1 층간절연막(36)을 증착 및 평탄화한 후, 제1 층간절연막(36)을 콘택마스크(도시 생략)로 식각하여 일측 소스/드레인영역(35a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(37)을 형성한다. 여기서, 비트라인콘택(37)은 텅스텐(W)을 증착한 후 에치백(Etch back)이나 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 통해 형성할 수 있다.

다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택에 연결되는 비트라인(38)을 형성하고, 비트라인(38)을 포함한 전면에 제2 층간절연막(39)을 증착한 후 평탄화한다.

다음으로, 제2 층간절연막(39)상에 형성되는 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(39)과 제1 층간절연막(36)을 동시에 식각하여 타측 소스/드레인영역(35b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 포함한 전면에 TiN/Ti(40)과 텅스텐막(41)을 차례로 증착한다.

여기서, TiN/Ti(40)은 후속 텅스텐플러그내 텅스텐(W)의 확산을 방지하기 위한 배리어메탈로서, 그 형성 방법은 다음과 같다. 예컨대, Ti(100Å)과 TiN(200Å)를 차례로 증착한 후, 850℃/N₂/20초의 조건하에서 급속열처리를 실시하여 소스/드레인영역(35b)과 Ti의 계면에 TiSi₂(42)를 형성시킨다. 이때, TiSi₂(42)는 오믹콘택을 형성시킨다.

한편, 텅스텐막(41)은 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기화학증착법(ECD)를 이용하여 플러그의 크기를 고려하여 원하는 두께만큼 증착하되, 플러그의 크기가 0.30㎛인 경우 약 3000Å 정도로 증착한다.

도 3b에 도시된 바와 같이, 제2 층간절연막(39)의 표면이 드러날때까지 텅스텐막(41)과 TiN/Ti(40)을 화학적기계적연마하여 스토리지노드콘택홀에 TiN/Ti(40a)이 개재된 텅스텐플러그(41a)를 매립시킨다. 결과적으로, 텅스텐플러그(41a)는 스토리지노드콘택홀을 완전히 채운다.

다음으로, 텅스텐플러그(41a)가 매립된 제2 층간절연막(39)상에 확산배리어막(43)을 증착한다. 여기서, 확산배리어막(43)은 후속 하부전극을 이루는 제1 이리듐막(44)과 텅스텐플러그(41a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되고, 이들 확산배리어막(43)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 증착법을 이용하여 50Å∼1000Å의 두께로 증착된다.

한편, 확산배리어막(43) 증착후에 확산방지특성 향상 및 박막의 치밀화를 위 해 열처리 또는 플라즈마처리를 수행할 수 있는데, 열처리는 공지된 급속열처리(Rapid Thermal Process; RTP) 또는 로열처리(Furnace anneal)를 이용하며, 열처리시 분위기는 N₂, Ar, O₂ 또는 이들의 혼합가스를 이용한다. 또한, 열처리시간은 로열처리시에는 5분∼2시간으로 하고, 급속열처리시에는 1초∼10분으로 한다.

그리고, 플라즈마처리시 분위기는 O₂, O₃, N₂, N₂O 또는 NH ₃이다.

다음에, 확산배리어막(43)상에 하부전극을 이루는 적층막을 형성하되, 제1 이리듐막(44), 이리듐산화막(45), 제2 이리듐막(46), 제1 백금막(47)의 순서로 차례로 증착한다. 이때, 제1 이리듐막(44)은 1000Å 두께이고, 이리듐산화막(45)은 100Å 두께이고, 제2 이리듐막(46)은 50Å 두께이고, 제1 백금막(47)은 1000Å 두께이다. 이때, 제1 이리듐막(44)은 산소배리어막(oxygen barrier) 역할을 수행하고, 이리듐산화막(45)은 접착층(glue layer) 역할을 수행하며, 제1 백금막(47)은 실질적인 하부전극 역할을 하는 금속막으로서, 결국 하부전극은 3중 구조에 제2 이리듐막(46)이 삽입된 4중 구조이다.

여기서, 제2 이리듐막(46)은 이리듐산화막(45)과 제1 백금막(47) 계면의 접착특성을 향상시킬 목적으로 삽입한 또하나의 접착층으로서, 제2 이리듐막(46)외에 산소가 결핍된 상태의 IrO 상을 삽입할 수도 있으며, 이러한 하부전극을 이루는 접착층의 두께는 10Å∼100Å 이다.

전술한 바와 같이, 하부전극을 이루는 적층막은 물리기상증착법(PVD), 화학 기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착하되, 바람직하게 제1 이리듐막(44)은 500Å∼3000Å 두께로 증착되고, 이리듐산화막(45)은 10Å∼1000Å 두께로 증착되고, 제1 백금막(47)은 100Å∼2000Å 두께로 증착된다.

다음으로, 제1 백금막(47)상에 강유전체막(48)을 1000Å두께로 증착한 후, 강유전체막(48)상에 제2 백금막(49)을 1500Å 두께로 증착한다.

이때, 강유전체막(48)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 50Å∼2000Å의 두께로 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.

그리고, 상부전극은 제2 백금막(49)외에 이리듐막(Ir), 루테늄막(Ru)과 같은 귀금속막(noble metal), TiN, TaN, WN과 같은 금속질화물, IrO₂, RuO₂, LSCO, YBCO 등의 산화물전극을 적용한다.

도 3c에 도시된 바와 같이, 제2 백금막(49)상에 감광막 마스크 또는 감광막마스크와 하드마스크(도시 생략)를 동시에 적용하여 제2 백금막(49), 강유전체막(48), 제1 백금막(47), 제2 이리듐막(46), 이리듐산화막(45), 제1 이리듐막(44), 확산배리어막(43)을 한번에 패터닝한다.

이때, 두꺼운 감광막 마스크를 단독으로 이용하여 패터닝할 수도 있지만, 티타늄나이트라이드막(600Å), 백금막(1000Å)과 감광막(10000Å)의 순서로 적층된 마스크를 이용하여 패터닝한다. 여기서, 티타늄나이트라이드막과 백금막이 하드마스크(Hard mask)로 이용된 것이다.

예를 들면, 감광막을 마스크로 백금막과 티타늄나이트라이드막의 하드마스크와 상부전극인 제2 백금막을 식각한 후, 감광막을 제거하면 표면에 백금막이 드러난다. 이 백금막을 마스크로 제2 백금막(49) 식각후 드러난 강유전체막(48)을 식각하고, 강유전체막(48) 식각시 백금막이 소모되어 드러난 티타늄나이트라이드막을 마스크로 제1 백금막(47), 제2 이리듐막(46), 이리듐산화막(45), 제1 이리듐막(44), 확산배리어막(43)을 한번에 식각한다.

이러한 하드마스크와 감광막 마스크를 동시에 적용하면 한번의 마스크 공정으로 캐패시터를 이루는 모든 막을 패터닝할 수 있다.

한편, 가능한 마스크로는 감광막/이리듐막/TiN, 감광막/루테늄막/TiN, 감광막/백금막/TaN 또는 감광막/이리듐막/TaN중에서 선택하며, 이들 마스크를 이용하여 캐패시터를 한번에 패터닝할 수 있다.

상술한 패터닝후, 하드마스크로 적용된 티타늄나이트라이드막은 모두 소모되고, 잔류하는 확산배리어막(43a), 제1 이리듐막(44a), 이리듐산화막(45a), 제2 이리듐막(46a), 제1 백금막(47a)은 적층구조의 하부전극을 이루며, 잔류하는 제2 백금막(49a)은 상부전극을 이룬다.

도 3d에 도시된 바와 같이, 전술한 캐패시터 패터닝과정후 열안정성이 떨어지는 확산배리어막(43a)의 측면이 드러나기 때문에 패터닝후 바로 고온 열공정을 수행하지 않는다. 즉, 강유전체막의 결정화 열처리, 회복열처리 등의 고온 산화 분 위기의 열처리과정을 수행하지 않는다.

다음으로, 캐패시터 패터닝후에는 바로 산소확산방지특성이 우수한 산소확산배리어막(50)을 전면에 증착하여 후속 고온 열공정에서 확산배리어막(43a)의 측면이 산화되는 것을 억제한다.

이때, 산소확산배리어막(50)은 실리콘질화막(Si₃N₄), 알루미나(Al₂O₃), 실리콘옥시나이트라이드막(SiON) 중에서 선택되며, 이들 산소확산배리어막(50)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 100Å∼3000Å 두께로 증착한다.

한편, 산소확산배리어막(50)의 산소확산방지특성을 개선시킬 목적으로 열처리를 수행하는데, 열처리시 분위기는 질소를 기본으로 하되, Ar, He, Ne 등의 비활성가스 분위기에서 실시한다. 그리고, 열처리 온도는 300℃∼700℃이고, 로열처리 또는 급속열처리를 이용하고, 열처리 시간은 로에서는 10분∼3시간동안 실시하고 급속열처리시에는 10초∼10분동안 실시한다.

다음으로, 캐패시터간 공간을 충분히 채울때까지 산소확산배리어막(50)을 포함한 전면에 제3 층간절연막(51)을 증착한다. 이때, 제3 층간절연막(51)은 BPSG, PSG, SOG 또는 TEOS를 소스로 한 실리콘산화물 중에서 선택되고, 화학기상증착법(CVD), 물리기상증착법(PVD), 스핀온법(Spin-On)을 이용하여 1000Å∼10000Å 두께로 증착한 후 치밀화 및 평탄화 특성을 향상시킬 목적으로 열처리를 수행한다. 열처리는 공지된 확산로(diffusion furnace) 또는 급속열처리를 적용하 며, 열처리시 온도는 500℃∼800℃이고, 열처리시 분위기는 N₂, Ar 또는 O₂이며, 열처리 시간은 확산로에서는 5분∼2시간동안 실시하고 급속열처리시에는 10초∼10분동안 실시한다.

도 3e에 도시된 바와 같이, 마스크없이 에치백하거나 또는 화학적기계적연마를 실시하여 상부전극인 제2 백금막(49a)의 표면을 노출시킨다. 이때, 제2 백금막(49a) 표면을 노출시키는 조건으로 제3 층간절연막(51)을 에치백 또는 화학적기계적연마하므로 제2 백금막(49a)상의 산소확산배리어막(50)이 제거되어 캐패시터를 에워싸는 형태로 잔류한다. 이하, 잔류하는 산소확산배리어막을 도면부호 '50a'라 하고 제3 층간절연막을 고립절연막(51a)이라고 한다. 여기서, 고립절연막(51a)이라고 한 것은 잔류하는 제3 층간절연막이 이웃한 캐패시터간을 절연 및 고립시키고 있기 때문이다.

전술한 바와 같은 에치백 또는 화학적기계적연마후 강유전체 메모리소자의 제조 과정중 가장 온도가 높은 산화분위기의 열처리 공정인 강유전체막의 결정화를 위한 열처리 과정을 수행한다. 이러한 열처리 과정은 통상적으로 강유전체막 증착후 이루어지는 열처리와 후속 회복열처리(recovery anneal)를 한꺼번에 수행하는 열처리를 말한다.

예를 들면, 열처리시 온도는 400℃∼800℃이고, 열처리분위기는 O₂, N₂, Ar, O₃, He, Ne, Kr이고, 열처리시간은 10분∼5시간동안 실시하고 열처리장치로는 확산로 또는 급속열처리장치를 이용하거나, 이들 장치를 혼합하여 여러번 수행할 수도 있다.

결국, 강유전체막의 결정화를 위한 열처리를 한번만 수행해도 충분하므로 텅스텐플러그 및 확산배리어막의 산화방지 효과가 크다.

도 3f에 도시된 바와 같이, 고립절연막(51a) 형성후 드러난 캐패시터 상에 배리어메탈(52)과 금속배선막(53)을 형성한다. 이때, 배리어메탈(52)과 금속배선막(53)의 적층은, arc(anti-reflection coating)-TiN/Al/TiN/Ti 적층, arc-TiN/Al/TiN 적층, TaN/Cu/TaN/Ta 적층, TaN/Cu/TaN 적층, WN/W/WN 적층, WN/W/TiN 적층 또는 WN/W/TiN/Ti 적층중에서 선택된다. 이들 배리어메탈과 금속배선막의 적층은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 원자층증착법(ALD)을 이용한다.

콘택공정없이 금속배선(53)을 형성하는 이유는, 강유전체막(48a)의 열처리 과정을 금속배선 공정전에 수행하기 위해서는 콘택이 좁게 오픈되어서는 곤란하기 때문이며, 따라서, 상부전극을 모두 오픈시킨후 금속배선공정을 수행하는 것이다.

도 4는 본 발명의 제2 실시예에 따른 강유전체 메모리 소자를 도시한 소자 단면도이다.

도 4를 참조하면, 소자분리막(62)이 형성된 반도체기판(61)상에 층간절연물로서 제1 층간절연막(66)과 제2 층간절연막(69)이 형성되고, 제2 층간절연막(69)과 제1 층간절연막(66)을 동시에 관통하는 스토리지노드콘택홀에 TiN/Ti(70a)과 텅스텐플러그(71a)가 매립되어 있다. 한편, 반도체기판(61)상에 게이트산화막(63)과 워드라인(64)이 형성되고, 반도체기판(61)내에 소스/드레인영역(65a,65b)이 형성되 며, 제1 층간절연막(66)을 관통하여 일측 소스/드레인영역(65a)에 비트라인콘택(67) 및 비트라인(68)이 연결되며, TiN/Ti(70a)과 텅스텐플러그(71a)는 타측 소스/드레인(65b)에 연결된다.

그리고, 텅스텐플러그(71a)에 확산배리어막(73a), 제1 이리듐막(74a), 이리듐산화막(75a), 제2 이리듐막(76a), 제1 백금막(77a)의 순서로 적층된 하부전극, 강유전체막(78a)과 제2 백금막(79a)의 상부전극의 순서로 적층된 강유전체 캐패시터가 연결된다.

그리고, 강유전체 캐패시터의 상부전극을 노출시키면서 강유전체 캐패시터의 측면을 스페이서 형태의 산소확산배리어막(80a)이 에워싸고 있으며, 산소확산배리어막(80a)을 고립절연막(81a)이 에워싸고 있다.

그리고, 강유전체 캐패시터의 상부전극인 제2 백금막(79a)에 콘택없이 바로 배리어메탈(82)과 금속배선막(83)이 연결되고 있다.

도 4에서, 확산배리어막(73a)은 하부전극을 이루는 제1 이리듐막(74a)과 텅스텐플러그(71a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되고, 이들 확산배리어막(73a)은 50Å∼1000Å의 두께이다.

그리고, 강유전체 캐패시터를 에워싸고 있는 산소확산배리어막(80a)은 산소확산 방지 특성이 우수한 절연막이고, 고립절연막(81a)은 평탄화 특성이 우수한 절연막이다. 예컨대, 산소확산배리어막(80a)은 실리콘질화막(Si₃N₄), 알루미나(Al₂O₃), 실리콘옥시나이트라이드막(SiON) 중에서 선택되며, 이들 산소확산배리어막(80a)은 100Å∼3000Å 두께이다.

결국, 텅스텐플러그(71a)와 하부전극을 이루는 제1 이리듐막(74a)간 확산배리어막인 확산배리어막(73a)이 스토리지노드콘택홀을 벗어나 오픈되는 구조를 가지며, 측면이 노출된 확산배리어막(73a)을 산소확산배리어막(80a)이 에워싸고 있다.

도 5a 내지 도 5f는 도 4에 도시된 제2 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도이다.

도 5a에 도시된 바와 같이, 반도체기판(61)에 소자간 분리를 위한 소자분리막(62)을 형성하여 활성영역을 정의하고, 반도체기판(61)의 활성영역상에 게이트산화막(63)과 워드라인(64)을 차례로 형성한다.

다음으로, 워드라인(64) 양측의 반도체기판(61)에 불순물을 이온주입하여 트랜지스터의 소스/드레인영역(65a, 65b)을 형성한다.

한편, 도면에 도시되지 않았지만, 워드라인(64)의 양측벽에 스페이서를 형성할 수 있고, 이에 따라 LDD 구조의 소스/드레인영역(65a,65b)을 형성할 수 있다. 즉, 워드라인(64)을 마스크로 저농도 불순물을 이온주입하여 LDD 영역을 형성한 후, 워드라인(64)의 양측벽에 스페이서를 형성하고, 워드라인(64)과 스페이서를 마스크로 고농도 불순물을 이온주입하여 LDD 영역에 접하는 소스/드레인영역 (65a,65b)을 형성한다.

다음으로, 트랜지스터가 형성된 반도체기판(61)상에 제1 층간절연막(66)을 증착 및 평탄화한 후, 제1 층간절연막(66)을 콘택마스크(도시 생략)로 식각하여 일 측 소스/드레인영역(65a)을 노출시키는 비트라인콘택홀을 형성하고, 비트라인콘택홀에 매립되는 비트라인콘택(67)을 형성한다. 여기서, 비트라인콘택(67)은 텅스텐(W)을 증착한 후 에치백이나 화학적기계적연마(CMP)를 통해 형성할 수 있다.

다음으로, 전면에 비트라인용 도전막을 증착한 후 패터닝하여 비트라인콘택(67)에 연결되는 비트라인(68)을 형성하고, 비트라인(68)을 포함한 전면에 제2 층간절연막(69)을 증착한 후 평탄화한다.

다음으로, 제2 층간절연막(69)상에 형성되는 스토리지노드콘택마스크(도시 생략)로 제2 층간절연막(69)과 제1 층간절연막(66)을 동시에 식각하여 타측 소스/드레인영역(65b)을 노출시키는 스토리지노드콘택홀을 형성한 후, 스토리지노드콘택홀을 포함한 전면에 TiN/Ti(70)과 텅스텐막(71)을 차례로 증착한다.

여기서, TiN/Ti(70)은 후속 텅스텐플러그내 텅스텐(W)의 확산을 방지하기 위한 배리어메탈로서, 그 형성 방법은 다음과 같다. 예컨대, Ti(100Å)과 TiN(200Å)를 차례로 증착한 후, 850℃/N₂/20초의 조건하에서 급속열처리를 실시하여 소스/드레인영역(65b)과 Ti의 계면에 TiSi₂(72)를 형성시킨다. 이때, TiSi₂(72)는 오믹콘택을 형성시킨다.

한편, 텅스텐막(71)은 화학기상증착법(CVD), 원자층증착법(ALD) 또는 전기화학증착법(ECD)를 이용하여 플러그의 크기를 고려하여 원하는 두께만큼 증착하되, 플러그의 크기가 0.30㎛인 경우 약 3000Å 정도로 증착한다.

도 5b에 도시된 바와 같이, 제2 층간절연막(69)의 표면이 드러날때까지 텅스 텐막(61)과 TiN/Ti(60)을 화학적기계적연마하여 스토리지노드콘택홀에 TiN/Ti(60a)이 개재된 텅스텐플러그(61a)를 매립시킨다. 결과적으로, 텅스텐플러그(61a)는 스토리지노드콘택홀을 완전히 채운다.

다음으로, 텅스텐플러그(71a)가 매립된 제2 층간절연막(69)상에 확산배리어막(73)을 증착한다. 여기서, 확산배리어막(73)은 후속 하부전극을 이루는 제1 이리듐막(74)과 텅스텐플러그(71a)간 상호확산을 방지하기 위한 막으로서, TiN, TiAlN, TaN, TaAlN, TiSiN, TaSiN, RuTiN, RuTaN, CrTiN 또는 CrTaN 중에서 선택되고, 이들 확산배리어막(73)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 증착법을 이용하여 50Å∼1000Å의 두께로 증착된다.

한편, 확산배리어막(73) 증착후에 확산방지특성 향상 및 박막의 치밀화를 위해 열처리 또는 플라즈마처리를 수행할 수 있는데, 열처리는 공지된 급속열처리(RTP) 또는 로열처리를 이용하며, 열처리시 분위기는 N₂, Ar, O₂ 또는 이들의 혼합가스를 이용한다. 또한, 열처리시간은 로열처리시에는 5분∼2시간으로 하고, 급속열처리시에는 1초∼10분으로 한다.

다음에, 확산배리어막(73)상에 하부전극을 이루는 적층막을 형성하되, 제1 이리듐막(74), 이리듐산화막(75), 제2 이리듐막(76), 제1 백금막(77)의 순서로 차례로 증착한다. 이때, 제1 이리듐막(74)은 1000Å 두께이고, 이리듐산화막(75)은 100Å 두께이고, 제2 이리듐막(76)은 50Å 두께이고, 제1 백금막(77)은 1000Å 두 께이다.

여기서, 제2 이리듐막(76)은 이리듐산화막(75)과 제1 백금막(77) 계면의 접착특성을 향상시킬 목적으로 삽입한 접착층으로서, 제2 이리듐막(76)외에 산소가 결핍된 상태의 IrO 상을 삽입할 수도 있으며, 이러한 하부전극을 이루는 접착층의 두께는 10Å∼100Å 이다.

전술한 바와 같이, 하부전극을 이루는 적층막은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착하되, 바람직하게 제1 이리듐막(74)은 500Å∼3000Å 두께로 증착되고, 이리듐산화막(75)은 10Å∼1000Å 두께로 증착되고, 제1 백금막(77)은 100Å∼2000Å 두께로 증착된다.

다음으로, 제1 백금막(77)상에 강유전체막(78)을 1000Å두께로 증착한 후, 강유전체막(78)상에 제2 백금막(79)을 1500Å 두께로 증착한다.

이때, 강유전체막(78)은 화학기상증착법(CVD), 원자층증착법(ALD), 금속유기증착법(MOD) 및 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 50Å∼2000Å의 두께로 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.

그리고, 상부전극은 제2 백금막(79)외에 이리듐막(Ir), 루테늄막(Ru)과 같은 귀금속막(noble metal), TiN, TaN, WN과 같은 금속질화물, IrO₂, RuO₂, LSCO, YBCO 등의 산화물전극을 적용한다.

도 5c에 도시된 바와 같이, 제2 백금막(79)상에 감광막 마스크 또는 감광막마스크와 하드마스크(도시 생략)를 동시에 적용하여 제2 백금막(79), 강유전체막(78), 제1 백금막(77), 제2 이리듐막(76), 이리듐산화막(75), 제1 이리듐막(74), 확산배리어막(73)을 한번에 패터닝한다.

예를 들면, 감광막을 마스크로 백금막과 티타늄나이트라이드막의 하드마스크와 상부전극인 제2 백금막을 식각한 후, 감광막을 제거하면 표면에 백금막이 드러난다. 이 백금막을 마스크로 제2 백금막(79) 식각후 드러난 강유전체막(78)을 식각하고, 강유전체막(78) 식각시 백금막이 소모되어 드러난 티타늄나이트라이드막을 마스크로 제1 백금막(77), 제2 이리듐막(76), 이리듐산화막(75), 제1 이리듐막(74), 확산배리어막(73)을 한번에 식각한다.

상술한 패터닝후, 하드마스크로 적용된 티타늄나이트라이드막은 모두 소모되 고, 잔류하는 확산배리어막(73a), 제1 이리듐막(74a), 이리듐산화막(75a), 제2 이리듐막(76a), 제1 백금막(77a)은 적층구조의 하부전극을 이루며, 잔류하는 제2 백금막(79a)은 상부전극을 이룬다.

도 5d에 도시된 바와 같이, 전술한 캐패시터 패터닝과정후 열안정성이 떨어지는 확산배리어막(73a)의 측면이 드러나기 때문에 패터닝후 바로 고온 열공정을 수행하지 않는다. 즉, 강유전체막의 결정화 열처리, 회복열처리 등의 고온 산화 분위기의 열처리과정을 수행하지 않는다.

다음으로, 캐패시터 패터닝후에는 바로 산소확산방지특성이 우수한 산소확산배리어막(80)을 전면에 증착한 후 블랭크 에치백(blank etchback)하여 강유전체 캐패시터의 측면을 에워싸는 스페이서 형태로 잔류시키므로써 후속 고온 열공정에서 확산배리어막(73a)의 측면이 산화되는 것을 억제한다.

이때, 산소확산배리어막(80)은 실리콘질화막(Si₃N₄), 알루미나(Al₂O₃), 실리콘옥시나이트라이드막(SiON) 중에서 선택되며, 이들 산소확산배리어막(80)은 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 100Å∼3000Å 두께로 증착한다.

한편, 산소확산배리어막(80)의 산소확산방지특성을 개선시킬 목적으로 열처리를 수행하는데, 열처리시 분위기는 질소를 기본으로 하되, Ar, He, Ne 등의 비활성가스 분위기에서 실시한다. 그리고, 열처리 온도는 300℃∼700℃이고, 로열처리 또는 급속열처리를 이용하고, 열처리 시간은 로에서는 10분∼3시간동안 실시하고 급속열처리시에는 10초∼10분동안 실시한다.

다음으로, 캐패시터간 공간을 충분히 채울때까지 산소확산배리어막(80)을 포함한 전면에 제3 층간절연막(81)을 증착한다. 이때, 제3 층간절연막(81)은 BPSG, PSG, SOG 또는 TEOS를 소스로 한 실리콘산화물 중에서 선택되고, 화학기상증착법(CVD), 물리기상증착법(PVD), 스핀온법(Spin-On)을 이용하여 1000Å∼10000Å 두께로 증착한 후 치밀화 및 평탄화 특성을 향상시킬 목적으로 열처리를 수행한다. 열처리는 공지된 확산로 또는 급속열처리를 적용하며, 열처리시 온도는 500℃∼800℃이고, 열처리시 분위기는 N₂, Ar 또는 O₂이며, 열처리 시간은 확산로에서는 5분∼2시간동안 실시하고 급속열처리시에는 10초∼10분동안 실시한다.

도 5e에 도시된 바와 같이, 마스크없이 에치백하거나 또는 화학적기계적연마를 실시하여 상부전극인 제2 백금막(79a)의 표면을 노출시킨다. 이때, 제2 백금막(79a) 표면을 노출시키는 조건으로 제3 층간절연막(81)을 에치백 또는 화학적기계적연마하므로 강유전체 캐패시터의 측면의 산소확산배리어막(80)과 제3 층간절연막(81)이 일부분 더 연마되어 캐패시터를 에워싸는 형태로 잔류한다. 이하, 잔류하는 산소확산배리어막을 도면부호 '80a'라 하고 제3 층간절연막을 고립절연막(81a)이라고 한다. 여기서, 고립절연막(81a)이라고 한 것은 잔류하는 제3 층간절연막이 이웃한 캐패시터간을 절연 및 고립시키고 있기 때문이다.

전술한 바와 같은 에치백 또는 화학적기계적연마후 강유전체 메모리소자의 제조 과정중 가장 온도가 높은 산화분위기의 열처리 공정인 강유전체막(78a)의 결 정화를 위한 열처리 과정을 수행한다. 이러한 열처리 과정은 통상적으로 강유전체막 증착후 이루어지는 열처리와 후속 회복열처리(recovery anneal)를 한꺼번에 수행하는 열처리를 말한다.

도 5f에 도시된 바와 같이, 고립절연막(81a) 형성후 드러난 캐패시터 상에 배리어메탈(82)과 금속배선막(83)을 형성한다. 이때, 배리어메탈(82)과 금속배선막(83)의 적층은, arc-TiN/Al/TiN/Ti 적층, arc-TiN/Al/TiN 적층, TaN/Cu/TaN/Ta 적층, TaN/Cu/TaN 적층, WN/W/WN 적층, WN/W/TiN 적층 또는 WN/W/TiN/Ti 적층중에서 선택된다. 이들 배리어메탈(82)과 금속배선막(83)의 적층은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 원자층증착법(ALD)을 이용한다. 여기서, 배리어메탈(82)을 삽입하면 상부전극인 제2 백금막(79a)과 금속배선막(83)의 Al이 반응하는 것을 방지한다.

콘택공정없이 금속배선(83)을 형성하는 이유는, 강유전체막(78a)의 열처리 과정을 금속배선 공정전에 수행하기 위해서는 콘택이 좁게 오픈되어서는 곤란하기 때문이며, 따라서, 상부전극을 모두 오픈시킨후 금속배선공정을 수행하는 것이다.

도 6은 도 5f의 과정이 이루어진 후의 평면도로서, 금속배선막(83) 공정이 강유전체 캐패시터에 미치는 영향을 최소화하기 위해 금속배선막(83)이 플레이트라인(plate line)을 겸하며, 금속배선막(83)이 콘택없이 강유전체 캐패시터의 상부전극인 제2 백금막(79a)과 연결되고 있다. 그리고, 강유전체 캐패시터는 텅스텐플러그(71a)에 연결된다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 고온 산화 분위기 열처리가 필수적인 강유전체 메모리소자 제조시, 열안정성 및 전기적 특성이 우수하고 재현성이 우수한 고밀도 강유전체 메모리소자를 제조할 수 있는 효과가 있다.

또한, 제조 공정이 매우 단순하기 때문에 강유전체 메모리 소자의 수율을 향상시키고, 비용을 절감할 수 있는 효과가 있다.

Claims

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트랜지스터가 형성된 반도체기판 상부에 층간절연막을 형성하는 단계;

상기 층간절연막을 식각하여 상기 트랜지스터의 소스/드레인영역에 이르는 스토리지노드콘택홀을 형성하는 단계;

상기 스토리지노드콘택홀에 플러그를 매립시키는 단계;

상기 플러그를 포함한 상기 층간절연막상에 확산배리어막, 하부전극, 강유전체막 및 상부전극의 순서로 적층된 적층구조물을 형성하는 단계;

상기 적층구조물의 상기 상부전극 표면을 노출시키는 평탄면을 갖고 상기 적층구조물의 측면에 접하는 산소확산배리어막과 상기 산소확산배리어막에 접하는 고립절연막을 형성하는 단계; 및

상기 상부전극상에 금속배선을 형성하는 단계

를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제9항에 있어서,

상기 산소확산배리어막과 상기 고립절연막을 형성하는 단계는,

상기 적층구조물을 포함한 전면에 상기 산소확산배리어막을 증착하는 단계;

상기 산소확산배리어막상에 상기 고립절연막을 증착하는 단계; 및

상기 적층구조물의 표면이 드러날때까지 화학적기계적연마 또는 에치백하는 단계

를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제9항에 있어서,

상기 산소확산배리어막과 상기 고립절연막을 형성하는 단계는,

상기 적층구조물을 포함한 전면에 상기 산소확산배리어막을 증착하는 단계;

블랭크 에치백을 통해 상기 적층구조물의 측벽에 접하는 스페이서 형태의 상 기 산소확산배리어막을 형성하는 단계;

상기 산소확산배리어막이 형성된 전면에 상기 고립절연막을 증착하는 단계; 및

상기 적층구조물의 표면이 드러날때까지 화학적기계적연마 또는 에치백하는 단계

를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제9항에 있어서,

상기 적층구조물을 형성하는 단계는,

상기 플러그를 포함한 상기 층간절연막상에 확산배리어막을 증착하는 단계;

상기 확산배리어막상에 하부전극과 강유전체막을 차례로 증착하는 단계;

상기 강유전체막상에 상부전극을 증착하는 단계;

상기 상부전극상에 하드마스크와 감광막의 순서로 적층된 마스크를 형성하는 단계; 및

상기 마스크를 식각마스크로 상기 상부전극, 강유전체막, 하부전극, 확산배리어막을 한번에 식각하는 단계

를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제12항에 있어서,

상기 확산배리어막을 증착하는 단계는,

상기 확산배리어막을 증착한 후, 열처리 또는 플라즈마처리하는 단계를 더 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제12항에 있어서,

상기 마스크를 형성하는 단계는,

상기 상부전극상에 질소가 함유된 제1금속막과 제2금속막의 순서로 적층된 하드마스크를 형성하는 단계; 및

상기 하드마스크상에 감광막을 형성하는 단계

를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제14항에 있어서,

상기 하드마스크는, 이리듐막/TiN, 루테늄막/TiN, 백금막/TaN 또는 이리듐막/TaN 중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제9항 또는 제12항에 있어서,

상기 하부전극은, 제1 이리듐막, 이리듐산화막 및 백금막의 순서로 적층되되, 상기 이리듐산화막과 상기 백금막 사이에 제2 이리듐막 또는 산소가 결핍된 IrO 상이 삽입된 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제9항에 있어서,

상기 고립절연막은 BPSG, PSG, SOG 또는 TEOS를 소스로 한 실리콘산화물 중에서 선택되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제9항에 있어서,

상기 산소확산배리어막과 상기 고립절연막을 형성한 후,

상기 강유전체막의 결정화를 위한 열처리를 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
제9항에 있어서,

상기 스토리지노드콘택홀에 플러그를 매립시키는 단계는,

상기 스토리지노드콘택홀을 포함한 전면에 배리어메탈과 텅스텐막을 차례로 증착하는 단계; 및

상기 층간절연막의 표면이 드러날때까지 화학적기계적연마하여 상기 스토리지노드콘택홀을 채우는 텅스텐플러그를 형성하는 단계

를 포함함을 특징으로 하는 강유전체 메모리 소자의 제조 방법.