KR100882468B1 - 이미지센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지센서는 배선을 포함하는 회로(circuitry)가 형성된 제1 기판; 상기 배선과 접촉하면서 상기 제1 기판상에 형성된 포토다이오드;를 포함하며, 상기 제1 기판의 회로는, 상기 제1 기판에 형성된 트랜지스터; 상기 트랜지스터 일측에 형성된 전기접합영역; 및 상기 배선과 연결되면서 상기 전기접합영역에 접하여 형성된 고농도 제1 도전형 영역;을 포함하는 것을 특징으로 한다.
이미지센서, 포토다이오드

Description

이미지센서 및 그 제조방법{Image Sensor and Method for Manufacturing thereof}
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
한편, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형 포토다이오드가 비정질(amorphous) 또는 결정질(crystalline)이면서, 수직형 포토다이오드에 적합한 리드아웃 회로(Read Out Circuit)을 포함하는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 배선을 포함하는 회로(circuitry)가 형성된 제1 기판; 상기 배선과 접촉하면서 상기 제1 기판상에 형성된 포토다이오드;를 포함하며, 상기 제1 기판의 회로는, 상기 제1 기판에 형성된 트랜지스터; 상기 트랜지스터 일측에 형성된 전기접합영역; 및 상기 배선과 연결되면서 상기 전기접합영역에 접하여 형성된 고농도 제1 도전형 영역;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 제1 기판에 배선을 포함하는 회로(circuitry)를 형성하는 단계; 상기 배선 상에 포토다이오드를 형성하는 단계;를 포함하며, 상기 제1 기판의 회로를 형성하는 단계는, 상기 제1 기판에 트랜지스 터를 형성하는 단계; 상기 트랜지스터 일측에 전기접합영역을 형성하는 단계; 및 상기 배선과 연결되면서 상기 전기접합영역에 접하도록 고농도 제1 도전형 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
실시예에 의하면 수직형으로 3차원(3-D) 이미지센서(Image Sensor)를 제조할 경우 칩(Chip) 상부에 형성된 포토다이오드(Photodiode)와 회로가 형성된 기판(Si-Sub)을 연결시키기 위한 컨택에치(Contact Etch) 공정 및 고농도 N+ 도핑(Doping) 공정 중 발생 가능한 암전류(Dark Current)를 최소화시키면서 4-Tr Pixel 작동(Operation)과 동일한 CDS(Correlated Double Sampling)가 가능하게 되어 암전류(Dark Current) 및 노이즈(Noise)를 최소화시킬 수 있다.
또한, 실시예에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
본 발명은 씨모스이미지센서에 한정되는 것이 아니며, 포토다이오드가 필요한 이미지센서에 적용이 가능하다.
(제1 실시예)
도 1은 제1 실시예에 따른 이미지센서의 단면도이다.
제1 실시예에 따른 이미지젠서는 배선(150)과 회로(circuitry)가 형성된 제1 기판(100); 상기 배선(150)과 접촉하면서 상기 제1 기판(100)상에 형성된 포토다이오드(210);를 포함하며, 상기 제1 기판(100)의 회로는 상기 제1 기판에 형성된 트랜지스터(120); 상기 트랜지스터(120) 일측에 형성된 전기접합영역(140); 및 상기 배선(150)과 연결되면서 상기 전기접합영역(140)에 접하여 형성된 고농도 제1 도전형 영역(147);을 포함할 수 있다.
제1 실시예는 상기 포토다이오드(210)가 결정형 반도체층(crystalline semiconductor layer)(210a)(도 3 참조)에 형성된 예이다. 이로써, 제1 실시예에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서 포토다이오드를 결정형 반도체층(crystalline semiconductor layer) 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
상기 회로는 트랜지스터(120)와 배선(150)을 포함하는 개념일 수 있다.
도 1의 도면 부호 중 미설명 도면 부호는 이하 제조방법에서 설명하기로 한다.
이하, 도 2 내지 도 6를 참조하여 제1 실시예에 따른 이미지센서의 제조방법을 설명한다.
우선, 도 2와 같이 배선(150)을 포함하는 회로(circuitry)가 형성된 제1 기판(100)을 준비한다. 예를 들어, 제2 도전형 제1 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터(120)를 포함하는 회로를 형성한다. 예를 들어, 트랜지스터(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 실렉트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 제1 플로팅디퓨젼영역(FD)(131), 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다.
한편, 제1 실시예에서 상기 제1 기판(100)에 회로를 형성하는 단계를 좀 더 구체적으로 설명한다.
우선, 상기 제1 기판(100)에 트랜지스터(120)를 형성한다. 상기 트랜지스터(120)는 트랜스퍼트랜지스터(Tx) 일 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 트랜지스터(120) 일측에 전기접합영역(140)을 형성한다. 예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 실시예의 PN 졍션(junction)(140)은 제2 도전형 에피(또는 웰)(141) 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다.
예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 배선(150)과 연결되면서 상기 전기접합영역(140)에 접하도록 고농도 제1 도전형 영역(147)을 형성한다. 상기 고농도 제1 도전형 영역(147)은 고농도 N+ 이온주입영역(N+ Junction)일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 상기 고농도 제1 도전형 영역(147)은 상기 전기접합영역(140)의 측면에 접하여 형성할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 고농도 제1 도전형 영역(147)은 상기 전기접합영역(140)의 제1 도전형 이온주입층(143)과 전기적으로 연결되어 형성될 수 있다.
상기 배선(150)의 컨택플러그(151a)는 상기 고농도 제1 도전형 영역(147) 상에 형성될 수 있다.
실시예에서의 리드아웃 회로(Readout Circuit)는 칩(Chip) 상부의 포토다이오드(Photodiode)(210)에서 생성된 전자를 회로가 형성된 기판(Si Sub)의 N+ Junction(147)으로 이동시키기 위한 배선(150)과 N+ Junction(147)의 전자를 다시 N- Junction(143) 으로 이동시켜 4T Operation이 가능할 수 있다.
한편, 칩(Chip) 상부에 위치하는 포토다이오드(Photodiode)(210)를 제1 기판(Si Sub)(100)에 연결하기 위해서는 오믹컨택(Ohmic Contact)을 위해 N+ Doping 영역(147)을 진행하게 되는데, 트랜스퍼 트랜지스터(Tx Tr)(121) 양단의 소스/드레인(Source/Drain)이 N+ Doping 영역(147)으로 연결되면 Source/Drain의 포텐셜(Potential)이 등전위가 되므로 시그널 리드아웃(Signal Readout) 시 차지 쉐어링(charge Sharing)되어 Saturation Signal 및 감도 하락 등의 문제가 발생하게 된다.
이에 제1 실시예에서는 도 2와 같이 전기접합영역(140)(P0/N-/P- Junction)을 제1 기판(100)에 형성시키며 구체적인 이유는 다음과 같다.
N+ Junction인 FD(131) Node와 달리 P0/N-/P- Junction(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝전압(Pinning Voltage)이라 부르며 Pinning Voltage는 P0 및 N- Doping 농도에 의존한다.
Chip 상부의 Photodiode(210)에서 생성된 전자는 P0/N-/P- Junction(140)으로 이동하게 되며 트랜지스터(Tx)(121) On 시 FD(131) Node로 전달되어 전압으로 변환된다.
P0/N-/P- Junction(140)의 전압의 최대값은 Pinning Voltage가 되고 FD Node 전압의 최대값은 Vdd-리셋트랜지스터 문턱전압(Rx Vth)이 되므로 트랜스퍼 트랜지스터(Tx Tr)(121) 양단간 전위차로 인해 차지 쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(Photodiode)에서 발생한 전자가 FD(131) Node로 덤핑(Dumping) 될 수 있다.
따라서 실시예에 의하면 N+ Junction(147)으로 연결된 경우와 달리 Saturation Signal 및 감도 하락 등의 문제를 피할 수 있다.
또한, 실시예에 의하면 P0/N-/P- Junction(140)의 표면에 Ohmic Contact을 위한 N+ 층(147)을 형성해야만 하는데 이때 N+ 층(147) 및 M1C Contact(151a) 형성공정은 리키지소스(Leakage Source)가 될 수 있다.
왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 필드(Field)가 발생한다. 이러한 Field 내부에 Contact 형성 공정 중에 발생하는 결정결함은 Leakage Source가 된다.
또한, 실시예에 의하면 N+ 층(147)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(147/141)에 의한 E-Field가 추가되므로 이 역시 Leakage Source가 된다.
따라서, 실시예는 P0 층으로 도핑(Doping)되지 않고 N+ 층(147)으로 이루어진 Active 영역에 Contact(151a)을 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
이 경우 Si 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
그 다음으로, 상기 제1 기판(100) 상에 층간절연층(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153), 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 3과 같이 제2 기판(200) 상에 결정형 반도체층(crystalline semiconductor layer)(210a)을 형성한다. 이러한 결정형 반도체층(210a)에 포토다이오드가 형성됨으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
예를 들어, 상기 제2 기판(200) 상에 에패택시얼에 의해 결정형 반도체층(210a)을 형성한다. 이후, 제2 기판(200)과 결정형 반도체층(210a)의 경계에 수소이온을 주입하여 수소이온 주입층(207a)을 형성한다. 상기 수소이온의 주입은 포토다이오드(210) 형성을 위한 이온주입 후에 진행될 수도 있다.
다음으로, 도 4와 같이 결정형 반도체층(210a)에 이온주입에 의해 포토다이오드(210)를 형성한다.
예를 들어, 상기 결정형 반도체층(210a) 상부에 제2 도전형 전도층(216)을 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 상부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 P형 전도층(216)을 형성할 수 있다. 예를 들어, 상기 제2 도전형 전도층(216)은 약 0.5 ㎛ 이내의 졍션뎁스(junction depth)로 형성될 수 있다.
이후, 상기 제2 도전형 전도층(216) 하부에 제1 도전형 전도층(214)을 형성한다. 예를 들어, 상기 2 도전형 전도층(216)의 하부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 저농도 N형 전도층(214)을 형성할 수 있다. 예를 들어, 상기 저농도 제1 도전형 전도층(214)은 약 1.0~2.0 ㎛의 졍션뎁스(junction depth)로 형성될 수 있다.
이후, 제1 실시예는 상기 제1 도전형 전도층(214) 하측에 고농도 제1 도전형 전도층(212)을 형성하는 단계를 더 포함할 수 있다. 예를 들어, 상기 1 도전형 전도층(214)의 하측에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 N+형 전도층(212)을 더 형성함으로써 오믹컨택에 기여할 수 있다.
그 다음으로, 도 5와 같이 상기 포토다이오드(210)와 상기 배선(150)이 접촉하도록 상기 제1 기판(100)과 상기 제2 기판(200)을 본딩(bonding)한다. 예를 들어, 상기 제1 기판(100)과 제2 기판(200)을 본딩하기 전에 플라즈마에 의한 액티베이션에 의해 본딩되는 면의 표면에너지를 높임으로써 본딩을 진행할 수 있다.
이후, 제2 기판(200)에 열처리를 통해 수소이온 주입층(207a)이 수소기체층(미도시)으로 변하게 할 수 있다.
다음으로, 도 6과 같이 수소기체층을 기준으로 제2 기판(200)을 하측을 블레이드 등을 이용하여 제거하여 포토다이오드(210)가 노출되도록 할 수 있다.
이후, 상기 포토다이오드(210)를 픽셀별로 분리하는 식각을 진행하고, 필셀간절연층(미도시)으로 식각된 부분을 채울 수 있다. 이후, 상부전극(미도시), 컬러필터(미도시) 등의 공정을 진행할 수 있다.
(제2 실시예)
도 7은 제2 실시예에 따른 이미지센서의 단면도이다.
제2 실시예에 따른 이미지젠서는 배선(150)과 회로(circuitry)(120)가 형성된 제1 기판(100); 상기 배선(150)과 접촉하면서 상기 제1 기판(100)상에 형성된 포토다이오드(220);를 포함하며, 상기 제1 기판(100)의 회로는 상기 제1 기판에 형성된 트랜지스터(120); 상기 트랜지스터(120) 일측에 형성된 전기접합영역(140); 및 상기 배선(150)과 연결되면서 상기 전기접합영역(140)에 접하여 형성된 고농도 제1 도전형 영역(147);을 포함할 수 있다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
한편, 제2 실시예는 상기 제1 실시예와 달리 포토다이오드(220)가 비정질층에 형성될 수 있다.
예를 들어, 상기 포토다이오드(220)는 상기 배선(150)과 전기적으로 연결되는 진성층(intrinsic layer)(223); 및 상기 진성층(223) 상에 형성된 제2 도전형 전도층(225);을 포함할 수 있다.
제2 실시예는 상기 배선(150)과 진성층(223) 사이에 형성된 제1 도전형 전도층(221)을 더 포함할 수 있다.
이하, 제2 실시예에서 포토다이오드(220) 형성방법을 설명한다.
제2 실시예는 상기 제1 실시예와 달리 기판간의 본딩에 의한 것이 아니라 배선(150)을 포함하는 회로가 형성된 제1 기판(100) 상에 포토다이오드(220)를 증착 등의 방법에 형성한다.
예를 들어, 상기 배선(150)과 접촉하도록 상기 제1 기판(100) 상에 제1 도전형 전도층(221)을 형성한다. 한편, 경우에 따라서는 상기 제1 도전형 전도층(221)이 형성되지 않고 이후의 공정이 진행될 수도 있다. 상기 제1 도전형 전도층(221)은 제2 실시예에서 채용하는 PIN 다이오드의 N층의 역할을 할 수 있다. 즉, 상기 제1 도전형 전도층(221)은 N 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제1 도전형 전도층(221)은 N 도핑된 비정질 실리콘(n-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
즉, 상기 제1 도전형 전도층(221)은 비정질 실리콘에 게르마늄, 탄소, 질소 또는 산소 등을 첨가하여 a-Si:H, a-SiGe:H, a-SiC, a-SiN:H a-SiO:H 등으로 형성될 수도 있다.
상기 제1 도전형 전도층(221)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 전도층(221)은 실란가스(SiH4)에 PH3, P2H5 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
다음으로, 상기 제1 도전형 전도층(221) 상에 진성층(intrinsic layer)(223)을 형성한다. 상기 진성층(223)은 본 발명의 실시예에서 채용하는 PIN 다이오드의 I층의 역할을 할 수 있다.
상기 진성층(223)은 비정질 실리콘(amorphous silicon)을 이용하여 형성될 수 있다. 상기 진성층(223)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 진성층(223)은 실란가스(SiH4) 등을 이용하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
그 후, 상기 진성층(223) 상에 제2 도전형 전도층(225)을 형성한다. 상기 제2 도전형 전도층(225)은 상기 진성층(223)의 형성과 연속공정으로 형성될 수 있다. 상기 제2 도전형 전도층(225)은 제2 실시예에서 채용하는 PIN 다이오드의 P층의 역할을 할 수 있다. 즉, 상기 제2 도전형 전도층(225)은 P 타입 도전형 전도층일 수 있으나 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(225)은 P 도핑된 비정질 실리콘(p-doped amorphous silicon)을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 도전형 전도층(225)은 화학기상증착(CVD) 특히, PECVD 등에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 전도층(225)은 실란가스(SiH4)에 보론 등을 혼합하여 PECVD에 의해 비정질 실리콘으로 형성될 수 있다.
상기 제2 도전형 전도층(225) 상에 상부전극(240)을 형성할 수 있다. 예를 들어, 상기 상부전극(240)은 빛의 투과성이 높고 전도성이 높은 투명전극으로 형성될 수 있다. 예를 들어, 상기 상부전극(240)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등으로 형성될 수 있다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
실시예에 의하면 수직형으로 3차원(3-D) 이미지센서(Image Sensor)를 제조할 경우 칩(Chip) 상부에 형성된 포토다이오드(Photodiode)와 회로가 형성된 기판(Si-Sub)을 연결시키기 위한 컨택에치(Contact Etch) 공정 및 고농도 N+ 도핑(Doping) 공정 중 발생 가능한 암전류(Dark Current)를 최소화시키면서 4-Tr Pixel 작동(Operation)과 동일한 CDS(Correlated Double Sampling)가 가능하게 되어 암전류(Dark Current) 및 노이즈(Noise)를 최소화시킬 수 있다.
또한, 실시예에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 제1 실시예에 따른 이미지센서의 단면도.
도 2 내지 도 6은 제1 실시예에 따른 이미지센서의 제조방법의 공정단면도.
도 7은 제2 실시예에 따른 이미지센서의 단면도.

Claims (13)

  1. 배선을 포함하는 회로(circuitry)가 형성된 제1 기판;
    상기 배선과 접촉하면서 상기 제1 기판상에 형성된 포토다이오드;를 포함하며,
    상기 제1 기판의 회로는,
    상기 제1 기판에 형성된 트랜지스터;
    상기 트랜지스터 일측에 형성된 전기접합영역; 및
    상기 배선과 연결되면서 상기 전기접합영역에 접하여 형성된 제1 도전형 영역;을 포함하는 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 제1 도전형 영역은
    상기 전기접합영역의 측면에 접하여 형성되며,
    상기 배선의 컨택플러그는 상기 제1 도전형 영역 상에 형성된 것을 특징으로 하는 이미지센서.
  3. 제1 항 또는 제2 항에 있어서,
    상기 전기접합영역은
    PN 졍션(junction)인 것을 특징으로 하는 이미지센서.
  4. 제1 기판에 배선을 포함하는 회로(circuitry)를 형성하는 단계;
    상기 배선 상에 포토다이오드를 형성하는 단계;를 포함하며,
    상기 제1 기판의 회로를 형성하는 단계는,
    상기 제1 기판에 트랜지스터를 형성하는 단계;
    상기 트랜지스터 일측에 전기접합영역을 형성하는 단계; 및
    상기 배선과 연결되면서 상기 전기접합영역에 접하도록 제1 도전형 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  5. 제4 항에 있어서,
    상기 제1 도전형 영역을 형성하는 단계는,
    상기 전기접합영역의 측면에 접하여 제1 도전형 영역을 형성하며,
    상기 배선의 컨택플러그는 상기 제1 도전형 영역 상에 형성하는 것을 특징으로 하는 이미지센서의 제조방법.
  6. 제4 항 또는 제5 항에 있어서,
    상기 전기접합영역을 형성하는 단계는,
    PN 졍션(junction)을 형성하는 단계인 것을 특징으로 하는 이미지센서의 제조방법.
  7. 제1 항에 있어서,
    상기 전기접합영역은
    PNP 졍션(junction)인 것을 특징으로 하는 이미지센서.
  8. 제1 항에 있어서,
    상기 전기접합영역의 상부는 P형으로 도전되어 있으며,
    상기 전기접합영역은
    PN 졍션(junction)인 것을 특징으로 하는 이미지센서.
  9. 제1 항에 있어서,
    상기 트랜지스터는
    트랜스퍼 트랜지스터인 것을 특징으로 하는 이미지센서.
  10. 배선을 포함하는 회로(circuitry)가 형성된 제1 기판;
    상기 배선과 접촉하면서 상기 제1 기판상에 형성된 포토다이오드;를 포함하며,
    상기 회로는,
    상기 제1 기판에 형성된 트랜지스터;
    상기 트랜지스터 일측에 형성된 전기접합영역; 및
    상기 배선과 연결되면서 상기 전기접합영역에 접하여 형성된 제1 도전형 영역;을 포함하고,
    상기 전기접합영역의 상부는 제2 도전형으로 도전되어 있는 것을 특징으로 하는 이미지센서.
  11. 제10 항에 있어서,
    상기 제1 도전형 영역은
    상기 전기접합영역의 측면에 접하여 형성되며,
    상기 배선의 컨택플러그는 상기 제1 도전형 영역 상에 형성된 것을 특징으로 하는 이미지센서.
  12. 제10 항에 있어서,
    상기 전기접합영역의 상부는 P형으로 도전되어 있으며,
    상기 전기접합영역은
    상기 PN 졍션(junction)인 것을 특징으로 하는 이미지센서.
  13. 제10 항에 있어서,
    상기 트랜지스터는
    트랜스퍼 트랜지스터인 것을 특징으로 하는 이미지센서.
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