KR100872290B1 - 씨모스 이미지 센서 및 그 제조 방법 - Google Patents

씨모스 이미지 센서 및 그 제조 방법 Download PDF

Info

Publication number
KR100872290B1
KR100872290B1 KR1020020058144A KR20020058144A KR100872290B1 KR 100872290 B1 KR100872290 B1 KR 100872290B1 KR 1020020058144 A KR1020020058144 A KR 1020020058144A KR 20020058144 A KR20020058144 A KR 20020058144A KR 100872290 B1 KR100872290 B1 KR 100872290B1
Authority
KR
South Korea
Prior art keywords
spacer
gate electrode
layer
contact
semiconductor layer
Prior art date
Application number
KR1020020058144A
Other languages
English (en)
Other versions
KR20040029197A (ko
Inventor
이원호
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020020058144A priority Critical patent/KR100872290B1/ko
Publication of KR20040029197A publication Critical patent/KR20040029197A/ko
Application granted granted Critical
Publication of KR100872290B1 publication Critical patent/KR100872290B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명은 콘택에 대한 오버랩 마진을 확보하면서 플로팅디퓨젼영역의 캐패시턴스를 감소시켜 구동범위를 확보하는데 적합한 CMOS 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위한 CMOS 이미지센서의 제조 방법은 필드산화막이 형성된 반도체층상에 게이트전극을 형성하는 단계; 상기 게이트전극의 일측벽에 접하는 제1 스페이서를 형성하는 단계; 상기 게이트전극의 타측벽 및 상기 제1 스페이서에 접하는 제2 스페이서와 상기 필드산화막 상부를 덮는 캡핑막을 동시에 형성하는 단계; 상기 게이트전극 일측벽의 제2 스페이서의 에지와 상기 캡핑막의 일측 에지에 정렬되는 제1확산층과 상기 게이트전극 타측벽의 제2스페이서의 에지에 정렬되는 제2확산층을 상기 반도체층 내에 형성하는 단계; 상기 게이트전극을 포함한 상기 반도체층 상에 층간절연막을 형성하는 단계; 및 자기정렬콘택 식각을 통해 상기 층간절연막을 관통하여 상기 제1확산층에 연결되는 콘택을 형성하는 단계를 포함한다.
이미지센서, 콘택, 오버랩, 자기정렬콘택, 플로팅디퓨젼영역

Description

씨모스 이미지 센서 및 그 제조 방법{CMOS Image sensor and fabrication method for the same}
도 1a는 종래기술에 따른 CMOS 이미지센서의 단위화소를 도시한 평면도,
도 1b는 도 1a의 A-A'선에 따른 단면도,
도 2는 본 발명의 제1 실시예에 따른 CMOS 이미지센서의 단위화소를 도시한 단면도,
도 3a 내지 도 3g는 도 2에 도시된 CMOS 이미지센서의 제조 방법을 도시한 공정 단면도이다.
도 4는 도 3b의 마스크 형성후의 평면도,
도 5는 도 2의 CMOS 이미지센서의 단위화소에서 게이트전극의 높이를 증가시킨 경우를 도시한 단면도,
도 6은 본 발명의 제2 실시예에 다른 CMOS 이미지 센서의 단위화소의 단면도,
도 7은 마스크에 의해 노출되는 출력단을 포함한 셀렉트트랜지스터를 도시한 평면,
도 8a 내지 도 8d는 본 발명의 제3 실시예에 따른 CMOS 이미지 센서의 단위 화소의 제조 방법을 도시한 공정 단면도,
도 9는 도 8a의 마스크에 의해 노출된 전원전압단 예정 영역을 도시한 평면도.
*도면의 주요 부분에 대한 부호의 설명
31 : p형 에피층 32 : 필드산화막
33 : 게이트산화막 34 : Tx 게이트전극
35a : 제1 질화막 스페이서 37a, 37b : 제2 질화막 스페이서
39a : 플로팅디퓨젼영역 39b : 포토다이오드영역
44 : 텅스텐플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 CMOS 이미지센서의 제조 방법에 관한 것이다.
일반적으로, CMOS 이미지센서의 단위화소(Unit Pixel)는 하나의 포토다이오드(Photodiode; PD)와 네 개의 NMOS(Tx, Rx, Sx, Dx)로 구성되며, 네 개의 NMOS(Tx,Rx,Sx,Dx)는 포토다이오드(PD)에서 집속된 광전하(Photo-generated charge)를 플로팅디퓨젼영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼 트랜지스터(Transfer transistor; Tx), 원하는 값으로 노드의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅디퓨젼영역(FD)을 리셋(Reset)시키기 위한 리셋트랜지스터(Reset transistor; Rx), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 하는 드라이브트랜지스터(Drive transistor; Dx), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트트랜지스터(Select transistor; Sx)로 구성된다.
여기서 트랜스퍼트랜지스터(Tx) 및 리셋트랜지스터(Rx)는 네이티브트랜지스터(Native NMOS)를 이용하고 드라이브트랜지스터(Dx) 및 셀렉트트랜지스터(Sx)는 일반적인 트랜지스터(Normal NMOS)를 이용하며, 리셋트랜지스터(Rx)는 CDS(Correlated Double Sampling)를 위한 트랜지스터이다.
상기와 같은 CMOS 이미지센서의 단위화소(Unit Pixel)는 네이티브트랜지스터(Native Transistor)를 사용하여 포토다이오드영역(PD)에서 가시광선파장대역의 광을 감지한 후 감지된 광전하(Photogenerated charge)를 플로우팅디퓨전영역(FD)으로, 즉 드라이브트랜지스터(Dx)의 게이트로 전달한 양을 출력단(Vout)에서 전기적신호로 출력한다.
도 1a는 일반적인 CMOS 이미지센서의 평면도이다.
도 1a를 참조하면, 트랜스퍼트랜지스터(Tx)의 게이트전극이 그 일측이 포토다이오드(PD)가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼트랜지스터(Tx)의 게이트전극의 타측 아래 활성영역에는 플로팅디퓨전영역(FD)이 형성된 다. 여기서, 포토다이오드(PD)는 상대적으로 넓은 면적을 갖고 포토다이오드(PD)로부터 플로팅디퓨젼영역(FD)으로는 병목 효과(bottle neck effect)를 주면서 그 면적이 좁아진다.
그리고, 플로팅디퓨전영역(FD)을 중심으로 반시계 방향으로 리셋트랜지스터(Rx)의 게이트전극, 드라이브트랜지스터(Dx)의 게이트전극, 셀렉트트랜지스터(Sx)의 게이트전극이 소정 간격을 두고 활성영역 상부를 가로지르면서 배열되고 있다.
도 1b과 같은 단위화소에서 콘택은, 트랜스퍼트랜지스터의 게이트 콘택(Tx CT), 출력단 콘택(Output CT), 전원전압단 콘택(VDD CT), 플로팅디퓨젼영역 콘택(FD CT), 드라이브트랜지스터의 게이트 콘택(Dx CT) 등이 있고, 이중에서 필드산화막 및 게이트에 에워싸여 공정 진행시 오버랩 마진이 부족한 콘택은 출력단 콘택(Output CT)과 플로팅디퓨젼영역 콘택(FD CT)이다. 상술한 콘택들은 통상적으로 M1 콘택이라고 한다.
도 1b는 도 1a의 A-A'선에 따른 종래 단위화소의 소자 단면도이다.
도 1b를 참조하면, p형 기판(11)에 p형 에피층(12)이 에피택셜 성장되고, p형 에피층(12)에 소자간 격리를 위한 필드산화막(13)이 형성되며, p형 에피층(12)상에 스페이서(14)가 양측벽에 형성된 각 트랜지스터(Tx, Rx, Dx, Sx)의 게이트전극(15a, 15b, 15c, 15d)이 소정 간격을 두고 배열되며, 필드산화막(13)의 일측 에지와 트랜스퍼트랜지스터의 게이트전극(15a)(이하 '트랜스퍼게이트'라고 약칭함)의 일측 에지에 정렬되면서 p형 에피층(12) 내부에 깊은 n_ (deep n_) 확산층(16)이 형성되고, 깊은 n_ 확산층(16) 상부와 p형 에피층(12) 표면 하부에 스페이서(14)에 정렬되면서 얕은 po 확산층(17)이 형성된다.
결국, 깊은 n_ 확산층(16)과 얕은 po 확산층(17)으로 이루어진 포토다이오드(PD)가 형성되고, 트랜스퍼게이트(15a)의 타측에 형성된 스페이서(14)에 정렬되면서 p형 에피층(12) 내에 플로팅디퓨젼영역(FD, 18)이 형성된다.
그리고, 드라이브트랜지스터(Dx)와 셀렉트트랜지스터(Sx)는 p형 웰(19)에 의해 이웃한 트랜지스터들과 격리되고, 리셋트랜지스터(Rx)와 드라이브트랜지스터(Dx) 사이의 공통 소스/드레인영역(20)은 전원전압단(VDD)이고, 셀렉트트랜지스터(Sx)의 소스영역(21)은 출력단(output)이다.
그리고, 드라이브트랜지스터(Dx)와 셀렉트트랜지스터(Sx)의 공통 소스/드레인영역(22)을 포함한 셀렉트트랜지스터(Sx)의 소스영역(21), 드라이브트랜지스터 (Dx)의 드레인영역(20)은 LDD(Lightly Doped Drain) 구조의 소스/드레인영역이다. 한편, 드라이브트랜지스터의 드레인영역(20)과 공통 소스/드인영역을 이루는 리셋트랜지스터의 소스영역(20)은 LDD 구조가 아니다.
그러나, 상술한 종래기술에서는 동일한 광전하량(
Figure 112002031265339-pat00001
)에 대해 보다 큰 전압스윙폭을 얻기 위해서는 플로팅디퓨젼영역의 캐패시턴스(
Figure 112002031265339-pat00002
)가 작아야 한다(수학식1 참조).
Figure 112002031265339-pat00003
결국, 플로팅디퓨젼영역에서 전압스윙폭(ΔV)은 전압 민감도(Voltage sensitivity)를 나타내며 이는 단위화소 출력단의 구동범위의 크기를 결정하고, 이 구동범위는 입사된 광에 의한 전기적 신호의 변별력을 결정하는바, 크기가 작아진 단위화소에서는 플로팅디퓨젼영역에서의 전압 변화 크기를 크게 가져갈 수 없어 단위화소 출력단의 구동범위도 제한된다.
그리고, 출력단 콘택의 경우 콘택에 대한 활성영역의 오버랩 마진 확보를 위해 활성영역의 면적을 확보해야 하나, 단위화소의 크기가 감소할수록 이러한 영역 확장은 집적도를 저하시키게 된다.
또한, 출력단 콘택, 플로팅디퓨젼영역 콘택 형성시 오버랩(overlap) 값이 심하게 어긋나는 경우, 누설 소스(Leakge source)를 유발시키는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, 콘택에 대한 오버랩 마진을 확보하는데 적합한 CMOS 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 플로팅디퓨젼영역의 캐패시턴스를 감소시켜 구동범위를 확보하는데 적합한 CMOS 이미지센서 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 CMOS 이미지센서는, 포토다이오드, 트랜스퍼트랜지스터, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터를 구비한 씨모스 이미지 센서에 있어서, 반도체층; 상기 반도체층의 소정 영역에 구비된 필드산화막; 상기 반도체층상의 게이트전극; 상기 게이트전극의 일측벽에 접하는 이중 스페이서; 상기 게이트전극의 타측벽에 접하는 단일 스페이서; 상기 필드산화막 상부를 덮는 캡핑막; 상기 이중 스페이서의 에지와 상기 캡핑막의 일측 에지에 정렬되어 상기 반도체층 내에 형성된 플로팅디퓨젼영역; 상기 단일 스페이서의 에지에 정렬되어 상기 반도체층 내에 형성된 포토다이오드; 상기 게이트전극 및 상기 반도체층 상부를 덮는 층간절연막; 및 상기 층간절연막을 관통하면서 상기 이중 스페이서와 캡핑막에 자기정렬되어 상기 플로팅디퓨젼영역에 연결된 콘택을 포함하는 것을 특징으로 한다. 또한, 본 발명의 CMOS 이미지센서는, 반도체층; 상기 반도체층의 소정 영역에 구비된 필드산화막; 상기 반도체층상의 게이트전극; 상기 게이트전극의 일측벽에 접하는 이중 스페이서; 상기 게이트전극의 타측벽에 접하는 단일 스페이서; 상기 필드산화막 상부를 덮는 캡핑막; 상기 이중 스페이서의 에지와 상기 캡핑막의 일측 에지에 정렬되어 상기 반도체층 내에 형성된 상기 셀렉트트랜지스터의 소스영역을 겸하는 출력단; 상기 단일 스페이서의 에지에 정렬되어 상기 반도체층 내에 형성된 상기 셀렉트트랜지스터의 드레인영역; 상기 게이트전극 및 상기 반도체층 상부를 덮는 층간절연막; 및 상기 층간절연막을 관통하면서 상기 이중 스페이서와 캡핑막에 자기정렬되어 상기 출력단에 연결된 콘택을 포함하는 것을 특징으로 한다. 또한, 본 발명의 CMOS 이미지센서는, 반도체층; 상기 반도체층의 소정 영역에 구비된 필드산화막; 상기 반도체층상의 게이트전극; 상기 게이트전극의 일측벽에 접하는 이중 스페이서; 상기 게이트전극의 타측벽에 접하는 단일 스페이서; 상기 필드산화막 상부를 덮는 캡핑막; 상기 이중 스페이서의 에지와 상기 캡핑막의 일측 에지에 정렬되어 상기 반도체층 내에 형성된 전원전압단; 상기 단일 스페이서의 에지에 정렬되어 상기 반도체층 내에 형성된 상기 리셋트랜지스터의 드레인영역 또는 상기 드라이브트랜지스터의 소스 영역; 상기 게이트전극 및 상기 반도체층 상부를 덮는 층간절연막; 및 상기 층간절연막을 관통하면서 상기 이중 스페이서와 캡핑막에 자기정렬되어 상기 전원전압단에 연결된 콘택을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 CMOS 이미지센서의 제조 방법은 필드산화막이 형성된 반도체층상에 게이트전극을 형성하는 단계; 상기 게이트전극의 일측벽에 접하는 제1 스페이서를 형성하는 단계; 상기 게이트전극의 타측벽 및 상기 제1 스페이서에 접하는 제2 스페이서와 상기 필드산화막 상부를 덮는 캡핑막을 동시에 형성하는 단계; 상기 게이트전극 일측벽의 제2 스페이서의 에지와 상기 캡핑막의 일측 에지에 정렬되는 제1확산층과 상기 게이트전극 타측벽의 제2스페이서의 에지에 정렬되는 제2확산층을 상기 반도체층 내에 형성하는 단계; 상기 게이트전극을 포함한 상기 반도체층 상에 층간절연막을 형성하는 단계; 및 자기정렬콘택 식각을 통해 상기 층간절연막을 관통하여 상기 제1확산층에 연결되는 콘택을 형성하는 단계를 포함함을 특징으로 한다.
삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술할 실시예들에서는 CMOS 이미지센서 제조공정시 출력단 콘택, 플로팅디퓨젼영역 콘택, 전원전압단 콘택의 오버랩 마진을 확보하는 방법을 제안한다.
도 2는 본 발명의 제1 실시예에 따른 CMOS 이미지센서의 구조 단면도로서, 도 1a의 B-B'선에 따른 단면도이다.
도 2를 참조하면, p형 에피층(31)의 소정영역에 필드산화막(32)이 구비되고, p형 에피층(31)의 선택된 영역상에 게이트산화막(33)과 트랜스퍼트랜지스터의 게이트전극(34, 이하 'Tx 게이트전극'이라고 약칭함)이 적층된다.
그리고, Tx 게이트전극(34)의 일측 측벽에는 제1 질화막스페이서(35a)와 제2 질화막스페이서(37a)의 이중 질화막 스페이서가 접하고, Tx 게이트전극(34)의 타측 측벽에는 제2 질화막스페이서(37b)의 단일 질화막 스페이서가 접하며, 캡핑질화막(37c)이 필드산화막(32) 상부를 캡핑하고 있다.
그리고, Tx 게이트전극(34)의 일측 측벽에 구비된 이중 질화막스페이서의 에지와 필드산화막(32)의 일측 에지에 노출된 p형 에피층(31)내에 플로팅디퓨젼영역(39a)이 형성되고, Tx 게이트전극(34)의 타측 에지에 노출된 p형 에피층(31)내에 포토다이오드영역(39b)이 형성된다.
그리고, 트랜스퍼게이트(34)를 포함한 p형 에피층(31) 상부를 평탄화된 층간절연막(40)이 덮고 있으며, 층간절연막(40)을 관통하는 콘택홀(42)내에 배리어메탈(43)과 텅스텐플러그(44)가 매립되고, 텅스텐플러그(44)상에 배리어메탈(45)을 구비한 금속배선(46)이 형성된다.
도 3a 내지 도 3f는 도 2에 도시된 CMOS 이미지 센서의 단위화소의 제조 방법을 도시한 공정 단면도로서, 도 1a의 B-B'선에 따른 것이다.
도 3a에 도시된 바와 같이, 필드산화막(32)이 형성된 p형 에피층(31)상에 게이트산화막(33)과 Tx 게이트전극(34)을 형성한 후, Tx 게이트전극(34)을 포함한 p형 에피층(31)상에 질화막을 1000Å∼1500Å의 두께로 증착한 후, 블랭킷 에치백(blanket etchback)을 통해 Tx 게이트전극(34)의 양측벽에 접하는 제1 질화막 스페이서(35a, 35b)를 형성한다.
도 3b에 도시된 바와 같이, 전면에 감광막을 도포하고 노광 및 현상으로 패 터닝하여 제1 질화막 스페이서(35a, 35b)중 일부를 제거하기 위한 제1 마스크(36)를 형성한다.
이때, 제1 마스크(36)는 오버랩 마진이 취약한 부분, 즉 Tx 게이트전극(34)의 일측과 필드산화막(32) 사이의 콘택이 형성될 부분의 반대측 제1 질화막 스페이서(35b)를 제거하기 위한 마스크이다(도 4 참조).
도 4는 제1 마스크를 형성한 후의 평면도이다.
도 4를 참조하면, 제1 마스크는 Tx 게이트전극(34)과 리셋트랜지스터의 게이트전극(Rx) 사이에 형성된 플로팅디퓨젼영역으로 예정된 p형 에피층(31)과 플로팅디퓨젼영역으로 예정된 p형 에피층(31)에 인접하는 필드산화막(32)의 일부를 덮고, 플로팅디퓨젼영역으로 예정된 p형 에피층(31)에 인접하는 두 게이트전극의 일부분을 각각 덮는 형태이다.
따라서, Tx 게이트전극(34)은 물론 리셋트랜지스터의 게이트전극도 그 일측벽의 제1 질화막 스페이서가 제거될 것이다.
전술한 바와 같은 제1 마스크(36)를 식각마스크로 이용하여 제1 질화막 스페이서(35b)를 제거한다.
도 3c에 도시된 바와 같이, 제1 마스크(36)를 제거한 후, 전면에 질화막(37)을 500Å∼800Å의 두께로 증착하고, 질화막(37)상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 필드산화막(32) 상부에 제2 마스크(38)를 형성한다.
이때, 제2 마스크(38)는 필드산화막(32)을 모두 덮으면서 필드산화막(32)보다 큰 형태로 형성된다. 이를 위해, 제2 마스크(38)는 필드산화막(32) 형성시 이용 했던 마스크를 반전(reverse)시킨 마스크를 이용하되 필드산화막(32)보다 크게 패터닝하고, 이러한 반전은 네가티브 감광막(negative photoresist)을 이용하므로써 가능하다.
도 3d에 도시된 바와 같이, 제2 마스크(38)에 의해 노출된 질화막(37)을 에치백하여 제1 질화막 스페이서가 제거되어 드러난 Tx 게이트전극(34)의 타측벽에 제2 질화막스페이서(37b)를 형성함과 동시에 잔류하는 제1 질화막스페이서(35a)에 접하는 제2 질화막스페이서(37a)를 형성한다. 이때, 제2 질화막 스페이서(37a, 37b)는 제1 질화막스페이서(35a)보다 그 두께가 얇다.
결국, Tx 게이트전극(34)의 일측벽에는 제1 질화막 스페이서(35a)와 제2 질화막 스페이서(37a)로 이루어진 이중 질화막 스페이서(double nitride spacer)가 형성되고, Tx 게이트전극(34)의 타측벽에는 제2 질화막 스페이서(37b)의 단일 질화막 스페이서가 형성되어 비대칭 질화막 스페이서가 형성된다.
또한, 필드산화막(32) 상부에는 제2 마스크(38)에 의해 에치백되지 않고 잔류하여 필드산화막(32)을 캡핑(capping)하는 캡핑질화막(37c)이 잔류한다. 따라서, 질화막(37)은 필드산화막(32)의 캡핑 역할을 수행할 수 있는 두께이면 되므로 전술한 것처럼 500Å∼800Å의 두께로 형성된다.
도 3e에 도시된 바와 같이, 제2 마스크(39)를 제거한 후, 이온주입을 통해 p형 에피층(31)내에 플로팅디퓨젼영역(39a)과 포토다이오드영역(39b)을 형성한다.
이때, 플로팅디퓨젼영역(39a)은 Tx 게이트전극(34)의 일측에 노출된 p형 에피층(31)내에 형성되는데, 이온주입시 제1, 2 질화막 스페이서(35a, 37a)와 캡핑질 화막(37c)이 마스크로 이용되므로 그 면적이 작다.
그리고, 포토다이오드영역(39b)은 공지된 바와 같이 po 영역과 n_ 영역의 이중접합구조인데, 먼저 po 영역을 얕게 형성한 후 n_ 영역을 깊게 형성한다.
도 3f에 도시된 바와 같이, 이온주입된 결과물 전면에 층간절연막(40)을 증착 및 평탄화하고, 층간절연막(40)상에 M1 콘택을 위한 콘택마스크(41)를 형성한다. 이때, 층간절연막(40)은 BPSG(Boro Phospho Silicate Glass)막과 TEOS(Tetra Ethyl Ortho Silicate)막의 적층이며, 평탄화는 화학적기계적연마(CMP)를 통해 이루어진다.
다음에, 콘택마스크(41)를 식각마스크로 층간절연막(40)을 식각하여 게이트전극(34)의 일측 p형 에피층(31) 표면을 노출시키는 콘택홀(42)을 형성하는데, 콘택홀(42)은 보더리스(borderless) 콘택홀 형태를 갖는다.
콘택홀(42) 형성을 위한 식각시, 층간절연막(40)이 BPSG 및 TEOS의 산화막 계열이므로 제2 질화막 스페이서(37a)와 캡핑질화막(37c)은 식각선택비를 가져 각각 게이트전극(34) 및 필드산화막(32)을 보호하는 역할을 수행한다.
도 3g에 도시된 바와 같이, 콘택마스크(41)를 제거한 후, 콘택홀(42)을 채울때까지 층간절연막(40)상에 텅스텐(W)을 증착한 후 에치백 또는 화학적기계적연마를 수행하여 콘택홀(42)에 텅스텐플러그(44)를 매립시킨다. 이때, 텅스텐막 증착전에 배리어메탈(43)을 증착할 수 있고, 배리어메탈(43)은 텅스텐플러그(44) 내부의 불순물이 p형 에피층(31)으로 확산하는 것을 방지하는 확산배리어이며, 텅스텐플러 그(44)는 플로팅디퓨젼영역 콘택(FD CT)이다.
다음에, 텅스텐플러그(44)상에 배리어메탈(45)을 구비한 금속배선(M1, 46)을 형성한다.
전술한 제1 실시예에 의하면, 콘택홀(42) 형성을 위한 식각시 제2 질화막 스페이서(37a)와 캡핑질화막(37c)이 각각 Tx 게이트전극(34) 및 필드산화막(32)을 보호하는 역할을 수행하므로 자기정렬콘택(Self-Aligned Contact)의 구현이 가능하다.
그리고, 플로팅디퓨젼영역(39a)이 이온주입시 제2 질화막스페이서(37a)와 캡핑질화막(37c)이 마스크로 이용되므로 플로팅디퓨젼영역의 유효 면적, 즉 플로팅디퓨젼영역 콘택측 활성영역의 할당 면적이 더욱 감소하므로 플로팅디퓨젼영역의 캐패시턴스(
Figure 112008064206471-pat00004
)를 감소시킬 수 있다. 따라서, 수학식1에 나타난 전압스윙폭(ΔV)을 증가시켜 고감도의 이미지센서를 구현할 수 있다.
플로팅디퓨젼영역의 유효 면적을 더욱 감소시키기 위한 방법으로는, 제1 질화막 스페이서(35a)의 두께(x)를 증가시켜 이중질화막스페이서의 전체 두께(L)를 증가시키는 경우를 예로 들 수 있다.
첫 번째 방법으로, 먼저, 제1 질화막 스페이서(35a)를 형성하기 위한 질화막의 증착 두께를 증가시키는 경우 질화막 스페이서의 비대칭성이 더욱 커져 플로팅디퓨젼영역의 유효 면적은 보다 감소할 것이며, 이에 따라 전압스윙폭이 더욱 증가될 것이다.
두 번째 방법으로, 게이트전극(34)의 높이를 증가시켜 제1 질화막 스페이서(35a)의 두께를 증가시킬 수 있는데, 도 5에 도시된 바와 같이, Tx 게이트전극(34) 상부에 절연막(34a)에 의해 절연되는 더미 폴리실리콘막(34b)을 형성하여 전체적인 게이트 구조물의 높이를 증가시키므로써 Tx 게이트전극(34)의 일측벽에 형성되는 제1 질화막스페이서(35a)의 두께(x')를 증가시켜 전체적인 이중 질화막스페이서의 두께(L')를 증가시키는 것이다.
도 6은 본 발명의 제2 실시예에 다른 CMOS 이미지 센서의 단위화소의 단면도로서, 도 1a의 C-C'선에 따른 단면도이다.
도 6을 참조하면, p형 에피층(51)의 소정영역에 필드산화막(52)이 구비되고, p형 에피층(51)의 선택된 영역상에 게이트산화막(53)과 셀렉트트랜지스터(Sx)의 게이트전극(54, 이하 'Sx 게이트전극'이라고 약칭함)이 적층된다.
그리고, Sx 게이트전극(54)의 일측 측벽에는 제1 질화막스페이서(55)와 제2 질화막스페이서(56a)의 이중 질화막 스페이서가 접하고, Sx 게이트전극(54)의 타측 측벽에는 제2 질화막스페이서(56b)의 단일 질화막 스페이서가 접하며, 캡핑질화막(56c)이 필드산화막(52) 상부를 캡핑하고 있다.
그리고, Sx 게이트전극(54)의 일측 측벽에 구비된 이중 질화막스페이서의 에지와 필드산화막(52)의 일측 에지에 노출된 p형 에피층(51)내에 셀렉트트랜지스터의 소스영역을 겸하는 출력단(57)이 형성되고, Sx 게이트전극(54)의 타측 에지에 노출된 p형 에피층(51)내에 셀렉트트랜지스터의 드레인영역(58)이 형성된다.
그리고, Sx 게이트전극(54)을 포함한 p형 에피층(51) 상부를 평탄화된 층간절연막(59)이 덮고 있으며, 층간절연막(59)을 관통하는 콘택홀(60)내에 배리어메탈(61)과 텅스텐플러그(62)가 매립되고, 텅스텐플러그(62)상에 배리어메탈(63)을 구비한 금속배선(M1, 64)이 형성된다.
도 6과 같은 제2 실시예는, 출력단 콘택(Output CT)인 텅스텐플러그(62)가 제2 질화막 스페이서(56a)와 캡핑질화막(56c)에 의해 자기정렬되고 있으므로 오버랩마진을 충분히 확보할 수 있다.
도 6에서, 제1 질화막 스페이서(55)와 제2 질화막 스페이서(56a, 56b)의 형성은 제1 실시예의 방법을 따르며, Sx 게이트전극(54)의 타측벽에 형성된 제1 질화막 스페이서를 제거하기 위한 마스크는 도 7에 도시된다.
도 7은 마스크에 의해 노출되는 출력단을 포함한 셀렉트트랜지스터를 도시한 평면도로서, 마스크는 셀렉트랜지스터의 게이트전극(Sx)의 일부, 출력단(57)의 전영역 및 출력단(57)과 셀렉트트랜지스터의 게이트 전극(Sx) 사이에 형성된 필드산화막을 덮는 형태로 형성된다.
도 8a 내지 도 8d는 본 발명의 제3 실시예에 따른 CMOS 이미지 센서의 단위화소의 제조 방법을 도시한 공정 단면도로서, 전원전압단 콘택(VDD CT)의 형성 방법을 도시한 공정 단면도이다. 이하, 도 8a 내지 도 8d는 도 1a의 D-D'선에 따른 단면도이다.
도 8a에 도시된 바와 같이, 필드산화막(72)이 형성된 p형 에피층(71)상에 게이트산화막(73)과 리셋트랜지스터의 게이트전극(74, 이하 'Rx 게이트전극'이라고 약칭함)을 형성한 후, Rx 게이트전극(74)을 포함한 p형 에피층(71)상에 질화막(75)을 1000Å∼1500Å의 두께로 증착한다.
다음에, 질화막(75)상에 마스크(76a)를 형성한다.
도 9는 마스크(76a)에 의해 노출된 전원전압단 예정 영역을 도시한 평면도이다. 도 9와 같이 전원전압단 예정 영역은 돌출된 형태로서 일측으로는 Rx 게이트전극이 이웃하고 타측으로는 필드산화막이 이웃한다.
도 9에 도시된 바와 같이, 마스크(76a)는 필드산화막(72) 상부를 덮는 형태로 형성되며, Rx 게이트전극(74)이 형성된 부분과 전원전압단이 형성될 p형 에피층(71)은 노출시킨다.
도 8b에 도시된 바와 같이, 마스크(76a)를 식각마스크로 질화막(75)을 에치백하여 Rx 게이트전극의 측벽에 질화막스페이서(75a)를 형성한다. 이때, 마스크(76a)에 의해 식각되지 않는 질화막(75b)이 잔류하여 필드산화막(72) 상부를 캡핑한다. 이하, 필드산화막(72) 상부를 덮는 질화막을 캡핑질화막(75b)이라고 약칭한다.
다음에, 마스크(76a)를 제거한 후, 이온주입을 통해 p형 에피층(71)내에 전원전압단(76)을 형성한다. 이때, 이온주입시 캡핑질화막(75b)이 마스크 역할을 수행하므로 전원전압단(76)의 면적이 감소한다.
도 8c에 도시된 바와 같이, 전원전압단(76)이 형성된 p형 에피층(71) 상부에 층간절연막(77)을 증착 및 평탄화하고, 층간절연막(77)상에 M1 콘택을 위한 콘택마스크(78)를 형성한다. 이때, 층간절연막(77)은 BPSG막과 TEOS막의 적층이며, 평탄화는 화학적기계적연마(CMP)를 통해 이루어진다.
다음에, 콘택마스크(78)를 식각마스크로 층간절연막(77)을 식각하여 전원전압단(76)을 노출시키는 콘택홀(79)을 형성하는데, 콘택홀(79)은 보더리스 콘택홀 형태를 갖는다.
콘택홀(79) 형성을 위한 식각시, 층간절연막(77)이 BPSG 및 TEOS의 산화막 계열이므로 질화막 스페이서(75a)와 캡핑질화막(75b)은 식각선택비를 가져 각각 Rx 게이트전극(74) 및 필드산화막(72)을 보호하는 역할을 수행한다.
도 8d에 도시된 바와 같이, 콘택마스크(78)를 제거한 후, 콘택홀(79)을 채울때까지 층간절연막(77)상에 텅스텐(W)을 증착한 후 에치백 또는 화학적기계적연마를 수행하여 콘택홀(79)에 전원전압단 콘택(VDD CT)인 텅스텐플러그(81)를 매립시킨다. 이때, 텅스텐막 증착전에 배리어메탈(80)을 증착할 수 있고, 배리어메탈(80)은 텅스텐플러그(81) 내부의 불순물이 p형 에피층(71)으로 확산하는 것을 방지하는 확산배리어이다.
다음에, 텅스텐플러그(81)상에 배리어메탈(82)을 구비한 금속배선(M1, 83)을 형성한다.
전술한 바와 같이, 전원전압단 콘택(VDD CT)은 전원전압단이 돌출된 형태를 갖고 이웃한 필드산화막 상부에 리셋트랜지스터의 게이트전극만이 위치하므로 이중 질화막 스페이서를 구비하지 않고 캡핑질화막만으로도 자기정렬콘택을 구현할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명은 플로팅디퓨젼영역 콘택, 출력단 콘택의 자기정렬화가 가능하므로 공정 안정화를 도모할 수 있는 효과가 있다.
그리고, 플로팅디퓨젼영역의 자기정렬화로 인해 플로팅디퓨젼영역의 유효면적을 감소시켜 전압스윙폭을 증가시키므로써 구동범위를 확보할 수 있는 효과가 있다.
또한, 단위화소의 크기를 감소시킬 수 있는 효과가 있다.
또한, 콘택에 대한 오버랩마진을 확보할 수 있으므로 포토다이오드 영역의 확보에 유리하고, 이에 따라 단위화소의 감소에도 불구하고 공정의 안정화와 동시에 감도 및 포화 특성을 향상시킬 수 있는 효과가 있다.

Claims (15)

  1. 삭제
  2. 포토다이오드, 트랜스퍼트랜지스터, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터를 구비한 씨모스 이미지 센서에 있어서,
    반도체층;
    상기 반도체층의 소정 영역에 구비된 필드산화막;
    상기 반도체층상의 게이트전극;
    상기 게이트전극의 일측벽에 접하는 이중 스페이서;
    상기 게이트전극의 타측벽에 접하는 단일 스페이서;
    상기 필드산화막 상부를 덮는 캡핑막;
    상기 이중 스페이서의 에지와 상기 캡핑막의 일측 에지에 정렬되어 상기 반도체층 내에 형성된 플로팅디퓨젼영역;
    상기 단일 스페이서의 에지에 정렬되어 상기 반도체층 내에 형성된 포토다이오드;
    상기 게이트전극 및 상기 반도체층 상부를 덮는 층간절연막; 및
    상기 층간절연막을 관통하면서 상기 이중 스페이서와 캡핑막에 자기정렬되어 상기 플로팅디퓨젼영역에 연결된 콘택
    을 포함하는 씨모스 이미지 센서.
  3. 포토다이오드, 트랜스퍼트랜지스터, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터를 구비한 씨모스 이미지 센서에 있어서,
    반도체층;
    상기 반도체층의 소정 영역에 구비된 필드산화막;
    상기 반도체층상의 게이트전극;
    상기 게이트전극의 일측벽에 접하는 이중 스페이서;
    상기 게이트전극의 타측벽에 접하는 단일 스페이서;
    상기 필드산화막 상부를 덮는 캡핑막;
    상기 이중 스페이서의 에지와 상기 캡핑막의 일측 에지에 정렬되어 상기 반도체층 내에 형성된 상기 셀렉트트랜지스터의 소스영역을 겸하는 출력단;
    상기 단일 스페이서의 에지에 정렬되어 상기 반도체층 내에 형성된 상기 셀렉트트랜지스터의 드레인영역;
    상기 게이트전극 및 상기 반도체층 상부를 덮는 층간절연막; 및
    상기 층간절연막을 관통하면서 상기 이중 스페이서와 캡핑막에 자기정렬되어 상기 출력단에 연결된 콘택
    을 포함하는 씨모스 이미지 센서.
  4. 포토다이오드, 트랜스퍼트랜지스터, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터를 구비한 씨모스 이미지 센서에 있어서,
    반도체층;
    상기 반도체층의 소정 영역에 구비된 필드산화막;
    상기 반도체층상의 게이트전극;
    상기 게이트전극의 일측벽에 접하는 이중 스페이서;
    상기 게이트전극의 타측벽에 접하는 단일 스페이서;
    상기 필드산화막 상부를 덮는 캡핑막;
    상기 이중 스페이서의 에지와 상기 캡핑막의 일측 에지에 정렬되어 상기 반도체층 내에 형성된 전원전압단;
    상기 단일 스페이서의 에지에 정렬되어 상기 반도체층 내에 형성된 상기 리셋트랜지스터의 드레인영역 또는 상기 드라이브트랜지스터의 소스 영역;
    상기 게이트전극 및 상기 반도체층 상부를 덮는 층간절연막; 및
    상기 층간절연막을 관통하면서 상기 이중 스페이서와 캡핑막에 자기정렬되어 상기 전원전압단에 연결된 콘택
    을 포함하는 씨모스 이미지 센서.
  5. 제2 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 이중 스페이서는 제1 질화막스페이서와 제2 질화막스페이서의 이중층이고, 상기 단일 스페이서는 제2 질화막스페이서의 단일층인 것을 특징으로 하는 씨모스 이미지 센서.
  6. 제5 항에 있어서,
    상기 캡핑막은 질화막인 것을 특징으로 하는 씨모스 이미지 센서.
  7. 필드산화막이 형성된 반도체층상에 게이트전극을 형성하는 단계;
    상기 게이트전극의 일측벽에 접하는 제1 스페이서를 형성하는 단계;
    상기 게이트전극의 타측벽 및 상기 제1 스페이서에 접하는 제2 스페이서와 상기 필드산화막 상부를 덮는 캡핑막을 동시에 형성하는 단계;
    상기 게이트전극 일측벽의 제2 스페이서의 에지와 상기 캡핑막의 일측 에지에 정렬되는 제1확산층과 상기 게이트전극 타측벽의 제2스페이서의 에지에 정렬되는 제2확산층을 상기 반도체층 내에 형성하는 단계;
    상기 게이트전극을 포함한 상기 반도체층 상에 층간절연막을 형성하는 단계; 및
    자기정렬콘택 식각을 통해 상기 층간절연막을 관통하여 상기 제1확산층에 연결되는 콘택을 형성하는 단계
    를 포함함을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 스페이서를 형성하는 단계는,
    상기 게이트전극을 포함한 반도체층상에 제1 질화막을 증착하는 단계;
    상기 제1 질화막을 블랭킷 에치백하여 상기 게이트전극의 양측벽에 접하는 제1 스페이서를 형성하는 단계; 및
    상기 제1 스페이서중에서 상기 게이트전극의 타측벽에 접하는 부분을 제거하는 단계
    를 포함함을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  9. 제8 항에 있어서,
    상기 제2 스페이서와 상기 캡핑막을 동시에 형성하는 단계는,
    상기 제1 스페이서 및 상기 게이트전극을 포함한 반도체층상에 제2 질화막을 증착하는 단계;
    상기 제2 질화막상에 상기 필드산화막을 덮는 마스크를 형성하는 단계;
    상기 마스크를 식각마스크로 상기 제2 질화막을 에치백하는 단계; 및
    상기 마스크를 제거하는 단계
    를 포함함을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  10. 제9 항에 있어서,
    상기 마스크는 상기 필드산화막을 형성하기 위한 마스크를 반전시킨 마스크 를 이용하되, 상기 필드산화막보다 그 폭이 큰 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  11. 제7 항에 있어서,
    상기 콘택을 형성하는 단계는,
    상기 제2 스페이서 및 캡핑막을 식각배리어로 상기 층간절연막을 식각하여 상기 제1확산층을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 내에 상기 콘택을 매립시키는 단계
    를 포함함을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  12. 제7 항에 있어서,
    상기 제1확산층은 플로팅디퓨젼영역 또는 셀렉트트랜지스터의 소스영역을 겸하는 출력단인 것을 특징으로 하는 씨모스 이미지 센서의 제조 방법.
  13. 삭제
  14. 삭제
  15. 삭제
KR1020020058144A 2002-09-25 2002-09-25 씨모스 이미지 센서 및 그 제조 방법 KR100872290B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020058144A KR100872290B1 (ko) 2002-09-25 2002-09-25 씨모스 이미지 센서 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020058144A KR100872290B1 (ko) 2002-09-25 2002-09-25 씨모스 이미지 센서 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20040029197A KR20040029197A (ko) 2004-04-06
KR100872290B1 true KR100872290B1 (ko) 2008-12-05

Family

ID=37330798

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020058144A KR100872290B1 (ko) 2002-09-25 2002-09-25 씨모스 이미지 센서 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100872290B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100769137B1 (ko) * 2005-09-29 2007-10-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서의 제조방법
KR100857453B1 (ko) * 2006-09-29 2008-09-08 한국전자통신연구원 저전압용 이미지 센서의 감광 픽셀
KR20090128900A (ko) * 2008-06-11 2009-12-16 크로스텍 캐피탈, 엘엘씨 Ｃｏｍｓ 이미지 센서의 제조방법
KR100872777B1 (ko) * 2008-06-24 2008-12-09 한국전자통신연구원 저전압용 이미지 센서의 감광 픽셀
KR100871894B1 (ko) * 2008-06-24 2008-12-05 한국전자통신연구원 저전압용 이미지 센서의 감광 픽셀
CN108573984A (zh) * 2017-03-07 2018-09-25 中芯国际集成电路制造(上海)有限公司 Cmos图像传感器及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950010105A (ko) * 1993-09-28 1995-04-26 오가 노이로 고체촬상소자 및 그 제조방법
US6051857A (en) * 1998-01-07 2000-04-18 Innovision, Inc. Solid-state imaging device and method of detecting optical signals using the same
KR20020014537A (ko) * 2000-08-18 2002-02-25 박종섭 스페이서와 필드산화막의 손상 방지와 플로팅 확산영역의면적을 감소시킬 수 있는 이미지 센서 제조 방법
KR20020014509A (ko) * 2000-08-18 2002-02-25 박종섭 트랜스퍼 트랜지스터 게이트 측벽에 비대칭 절연막스페이서를 구비하는 이미지 센서 및 그 제조 방법
KR20020052794A (ko) * 2000-12-26 2002-07-04 박종섭 플로팅 확산영역의 노드 캐패시턴스를 감소시킬 수 있는이미지 센서 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950010105A (ko) * 1993-09-28 1995-04-26 오가 노이로 고체촬상소자 및 그 제조방법
US6051857A (en) * 1998-01-07 2000-04-18 Innovision, Inc. Solid-state imaging device and method of detecting optical signals using the same
KR20020014537A (ko) * 2000-08-18 2002-02-25 박종섭 스페이서와 필드산화막의 손상 방지와 플로팅 확산영역의면적을 감소시킬 수 있는 이미지 센서 제조 방법
KR20020014509A (ko) * 2000-08-18 2002-02-25 박종섭 트랜스퍼 트랜지스터 게이트 측벽에 비대칭 절연막스페이서를 구비하는 이미지 센서 및 그 제조 방법
KR20020052794A (ko) * 2000-12-26 2002-07-04 박종섭 플로팅 확산영역의 노드 캐패시턴스를 감소시킬 수 있는이미지 센서 제조 방법

Also Published As

Publication number Publication date
KR20040029197A (ko) 2004-04-06

Similar Documents

Publication Publication Date Title
EP1394858B1 (en) Semiconductor device for reading signal from photodiode via transistors
US11948956B2 (en) Image sensors including an amorphous region and an electron suppression region
US7071531B2 (en) Trench isolation for semiconductor devices
KR100619396B1 (ko) 시모스 이미지 센서 및 그 제조방법
KR100461975B1 (ko) 이미지센서의 트렌치 소자분리막 형성방법
US8129812B2 (en) Trench isolation structure and method of formation
US7741143B2 (en) Image sensor having 3-dimensional transfer transistor and its method of manufacture
US6894268B2 (en) Semiconductor photodetector of high sensitivity and small leak current
US7005315B2 (en) Method and fabricating complementary metal-oxide semiconductor image sensor with reduced etch damage
US20070131987A1 (en) Vertical image sensor and method for manufacturing the same
US7361527B2 (en) Image sensor with improved charge transfer efficiency and method for fabricating the same
US8541825B2 (en) Image sensor with improved charge transfer efficiency and method for fabricating the same
US20060273355A1 (en) CMOS image sensor and method for manufacturing the same
JP2001267547A (ja) Ｃｍｏｓイメージセンサの製造方法
US20160172419A1 (en) Semiconductor device and a manufacturing method thereof
JP3988831B2 (ja) Ｃｍｏｓイメージセンサーの製造方法
JP2004080030A (ja) Ｃｍｏｓイメージセンサ及びその製造方法
US20060110873A1 (en) Method for fabricating CMOS image sensor
JP4647404B2 (ja) 転送ゲート電極に重畳しながら自己整列されたフォトダイオードを有するイメージセンサの製造方法
JP2006191054A (ja) Ｃｍｏｓイメージセンサの製造方法
KR100872290B1 (ko) 씨모스 이미지 센서 및 그 제조 방법
KR100977099B1 (ko) 실리사이드 공정의 공정 마진을 향상시킨 시모스 이미지 센서의 제조 방법
KR100657142B1 (ko) 이미지센서의 픽셀 쉬링크를 위한 콘택 구조 및 그 제조방법
KR20060020395A (ko) 시모스 이미지센서의 제조방법
JP2000260972A (ja) 固体撮像装置およびその製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111028

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee