KR100871832B1

KR100871832B1 - 3-dimensionally all-around gate structural with non-volatile dram cell, the method of manufacturing thereof and the method of driving thereof

Info

Publication number: KR100871832B1
Application number: KR1020070036124A
Authority: KR
Inventors: 최양규; 이현진; 류승완; 김청진; 이희목; 전상철; 오재섭; 이기성
Original assignee: 한국과학기술원
Priority date: 2007-04-12
Filing date: 2007-04-12
Publication date: 2008-12-03
Also published as: KR20080092603A

Abstract

본 발명은 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 그 제조방법 및 그 구동방법에 관한 것이다. The present invention relates to a nonvolatile DRAM cell having a three-dimensional front gate structure, a method of manufacturing the same, and a method of driving the same.

이러한 본 발명에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 소자는 반도체기둥, 반도체기둥의 채널이 되는 부분의 전면을 둘러싸도록 형성되고, 반도체기둥의 전면을 둘러싸는 터널링절연막, 터널링절연막을 둘러싸는 부유게이트 및 부유게이트를 둘러싸는 제어절연막을 포함하는 비휘발성 메모리부, 비휘발성 메모리부를 둘러싼 게이트 및 반도체기둥의 채널 좌우에 각각 형성된 소오스와 드레인을 포함한다.The non-volatile DRAM device having a three-dimensional front gate structure according to the present invention is formed to surround the entire surface of the semiconductor pillar, the channel portion of the semiconductor pillar, and surrounds the tunneling insulating layer and the tunneling insulating layer surrounding the front surface of the semiconductor pillar. And a nonvolatile memory unit including a floating gate and a control insulating layer surrounding the floating gate, a gate surrounding the nonvolatile memory unit, and a source and a drain formed on each side of the channel of the semiconductor pillar.

이러한 본 발명에 따르면, 전원공급이 중단되더라도 비휘발성 메모리 소자와 같이 단위 셀 안에 저장된 데이터를 유지할 수 있고, 전원공급시에는 디램 소자와 같이 고속으로 동작할 수 있는 전면게이트 구조의 비휘발성 디램 소자와 그 제조방법 및 그 구동방법을 제공하는 효과가 있다.According to the present invention, even when the power supply is interrupted, the non-volatile DRAM device having a front gate structure capable of maintaining data stored in a unit cell like a nonvolatile memory device and operating at a high speed such as a DRAM device at the time of power supply; There is an effect of providing the manufacturing method and the driving method thereof.

비휘발성 메모리(Non-Volatile Memory), 디램(DRAM-Dynamic Random Access Memory), 부유 게이트(Floating Gate), 전면 게이트 Non-Volatile Memory, DRAM-Dynamic Random Access Memory, Floating Gate, Front Gate

Description

3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 그 제조방법 및 그 구동방법{3-DIMENSIONALLY ALL-AROUND GATE STRUCTURAL WITH NON-VOLATILE DRAM CELL, THE METHOD OF MANUFACTURING THEREOF AND THE METHOD OF DRIVING THEREOF}3-DIMENSIONALLY ALL-AROUND GATE STRUCTURAL WITH NON-VOLATILE DRAM CELL, THE METHOD OF MANUFACTURING THEREOF AND THE METHOD OF DRIVING THEREOF}

도1은 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 나타낸 도면.1 illustrates a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention.

도2 내지 도9는 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조공정을 나타낸 도면.2 to 9 illustrate a manufacturing process of a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention.

도10은 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 구동방법을 설명하기 위한 도면.10 is a view for explaining a method of driving a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention.

도11는 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드(NAND)형 비휘발성 디램 어레이를 나타낸 도면.FIG. 11 illustrates a NAND type nonvolatile DRAM array including a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention. FIG.

도12는 본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드(NAND)형 비휘발성 디램 어레이를 나타낸 도면.FIG. 12 illustrates a NAND type nonvolatile DRAM array including a nonvolatile DRAM cell having a three-dimensional front gate structure according to another embodiment of the present invention. FIG.

****** 도면의 주요부분에 대한 부호 설명 ************ Explanation of symbols on the main parts of the drawing ******

100: 기판100: substrate

101: 절연층101: insulation layer

102: 반도체기둥102: semiconductor pillar

103: 터널링절연막103: tunneling insulating film

104: 부유게이트104: floating gate

105: 제어절연막105: control insulating film

106: 게이트106: gate

109: 소오스109: source

110: 드레인110: drain

디램(DRAM)은 단위 셀이 하나의 모스전계효과트랜지스터(MOSFET)와 하나의 캐패시터로 이루어져 있어, 그 구성이 간단하고 전원공급시 고속으로 동작하기 때문에 시스템 메모리 장치로 많이 사용되고 있다. 하지만 고집적화를 위한 소자의 스케일 다운(scale down)시에 단위 셀의 전체 면적에 대한 캐패시터 면적의 스케일 다운이 어렵다는 문제점이 있고, 전원의 공급이 중단되면 저장된 데이터가 유지되지 못하는 문제점이 있다.DRAM has a unit cell composed of one MOSFET and one capacitor, and is widely used as a system memory device because its configuration is simple and operates at high speed when power is supplied. However, there is a problem that it is difficult to scale down the capacitor area with respect to the entire area of the unit cell when the device is scaled down for high integration, and the stored data is not maintained when the power supply is stopped.

한편, 디램과 달리 비휘발성의 정보 저장을 위해 제안된 것 중의 하나가 플래쉬 메모리 장치인데, 이 역시 전반적인 메모리 장치들의 크기 축소와 맞물려 단채널효과에 의한 단일소자특성의 나빠짐, 터널링 절연막의 스케일 다운의 어려움, 정보 기입/소거에 걸리는 긴 시간 및 정보 기입/소거에 요구되는 고전압의 문제점을 가지고 있다.On the other hand, unlike DRAM, one of the flash memory devices proposed for storing non-volatile information, which is coupled with the reduction of the overall size of the memory devices, is deteriorated in the single device characteristics due to the short channel effect, and the scale down of the tunneling insulating film. Difficulties, long time to write / erase information and high voltage required to write / erase information.

이러한 문제점들을 해결하기 위한 본 발명은 전원공급이 중단되더라도 비휘발성 메모리 소자와 같이 저장된 데이터를 유지할 수 있고, 전원공급시에는 디램과 같이 고속으로 동작 가능한 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 그 제조방법 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.In order to solve these problems, the present invention can maintain data stored as a nonvolatile memory device even when the power supply is interrupted, and a nonvolatile DRAM cell having a three-dimensional front gate structure capable of operating at a high speed such as a DRAM during power supply; It is a technical subject to provide the manufacturing method and its driving method.

또한, 본 발명은 캐패시터를 제거함으로써, 고집적도를 실현할 수 있는 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 그 제조방법 및 그 구동방법을 제공하는 것을 기술적 과제로 한다.Another object of the present invention is to provide a nonvolatile DRAM cell having a three-dimensional front gate structure capable of realizing high integration by removing a capacitor, a manufacturing method thereof, and a driving method thereof.

이러한 기술적 과제를 달성하기 위한 본 발명의 일 실시 예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀은 반도체기둥, 상기 반도체기둥의 채널이 되는 부분의 전면을 둘러싸도록 형성되고, 상기 반도체기둥의 전면을 둘러싸는 터널링절연막, 상기 터널링절연막을 둘러싸는 부유게이트 및 상기 부유게이트를 둘러싸는 제어절연막을 포함하는 비휘발성 메모리부, 상기 비휘발성 메모리부를 둘러싼 게이트 및 상기 반도체기둥의 상기 채널 좌우에 각각 형성된 소오스와 드레인을 포함한다.A nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention for achieving the technical problem is formed so as to surround the front surface of the semiconductor pillar, a portion of the semiconductor pillar as a channel, A nonvolatile memory unit including a tunneling insulating layer surrounding a front surface, a floating gate surrounding the tunneling insulating layer, and a control insulating layer surrounding the floating gate, a gate surrounding the nonvolatile memory unit, and formed at left and right sides of the channel of the semiconductor pillar Include source and drain.

여기서, 기판 및 상기 기판 상에 형성된 절연층을 더 포함하되, 상기 반도체기둥은 상기 절연층과 평행하고, 상기 게이트가 상기 절연층 상에 형성되는 것이 바람직하다. Here, it further comprises a substrate and an insulating layer formed on the substrate, wherein the semiconductor pillar is preferably parallel to the insulating layer, the gate is formed on the insulating layer.

여기서, 기판 및 상기 기판 상에 형성된 절연층을 더 포함하되, 상기 절연층 상에 상기 반도체기둥이 수직으로 형성되는 것이 바람직하다. Here, the substrate and the insulating layer formed on the substrate further comprises, it is preferable that the semiconductor pillar is formed vertically on the insulating layer.

여기서, 상기 기판은 실리콘 기판, 실리콘 게르마늄, 인장 실리콘 또는 인장 실리콘 게르마늄인 것이 바람직하다.Here, the substrate is preferably a silicon substrate, silicon germanium, tensile silicon or tensile silicon germanium.

여기서, 상기 반도체기둥은 원기둥 또는 다각기둥인 것이 바람직하다.Here, the semiconductor pillar is preferably a cylinder or a polygonal pillar.

여기서, 상기 터널링절연막 또는 상기 제어절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 고유전율(High-k)의 금속 산화막인 것이 바람직하다.The tunneling insulating film or the control insulating film may be a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a high-k metal oxide film.

여기서, 상기 부유게이트는 폴리실리콘층, SONOS(Silicon Oxide Nitride Oxide Silicon) 또는 MNOS(Metal Nitride Oxide Silicon)구조를 형성하는 질화막층, 비정질 실리콘층, 금속 산화물층, 실리콘 질화막층, 실리콘 나노결정층, 금속 나노결정층 또는 금속산화물 나노결정층인 것이 바람직하다. Here, the floating gate may include a polysilicon layer, a nitride layer forming a silicon oxide nitride oxide silicon (SONOS) or a metal nitride oxide silicon (MNOS) structure, an amorphous silicon layer, a metal oxide layer, a silicon nitride layer, a silicon nanocrystal layer, It is preferable that it is a metal nanocrystal layer or a metal oxide nanocrystal layer.

본 발명의 다른 실시 예에 따른 3차원 전면 게이트 구조를 갖는 낸드(NAND)형 비휘발성 디램 어레이는 제1신호처리라인으로서의 반도체기둥, 상기 반도체기둥에서 채널이 되는 부분의 전면을 둘러싸도록 형성되고, 상기 반도체기둥의 전면을 둘러싸는 터널링절연막, 상기 터널링절연막을 둘러싸는 부유게이트 및 상기 부유게이트를 둘러싸는 제어절연막을 포함하는 복수의 비휘발성 메모리부, 제2신호처리라인에 위치한 상기 복수의 비휘발성 메모리부를 둘러싸고 전기적으로 연결하는 게이트 및 상기 각 반도체기둥의 상기 채널 좌우에 형성된 소오스와 드레인을 포함한다.A NAND type nonvolatile DRAM array having a three-dimensional front gate structure according to another embodiment of the present invention is formed to surround a semiconductor pillar as a first signal processing line and a front surface of a portion of the semiconductor pillar as a channel. A plurality of nonvolatile memory units including a tunneling insulating film surrounding the front surface of the semiconductor pillar, a floating gate surrounding the tunneling insulating film, and a control insulating film surrounding the floating gate, and the plurality of nonvolatile memories positioned in a second signal processing line. A gate surrounds and electrically connects a memory unit, and a source and a drain formed at right and left sides of the channel of each semiconductor pillar.

여기서, 기판 및 상기 기판 상에 형성된 절연층을 더 포함하되, 상기 복수의 반도체기둥은 상기 절연층과 평행하고, 상기 복수의 게이트가 상기 절연층 상에 형성된 것이 바람직하다.Here, it further comprises a substrate and an insulating layer formed on the substrate, wherein the plurality of semiconductor pillars are parallel to the insulating layer, the plurality of gates is preferably formed on the insulating layer.

여기서, 기판 및 상기 기판 상에 형성된 절연층을 더 포함하되, 상기 절연층 상에 상기 복수의 반도체기둥이 수직으로 형성된 것이 바람직하다.Here, it further comprises a substrate and an insulating layer formed on the substrate, it is preferable that the plurality of semiconductor pillars are formed vertically on the insulating layer.

여기서, 상기 반도체기둥은 원기둥 또는 다각기둥인 것이 바람직하다. Here, the semiconductor pillar is preferably a cylinder or a polygonal pillar.

여기서, 상기 부유게이트는 폴리실리콘층, SONOS(Silicon Oxide Nitride Oxide Silicon) 또는 MNOS(Metal Nitride Oxide Silicon)구조를 형성하는 질화막층, 비정질 실리콘층, 금속 산화물층, 실리콘 질화막층, 실리콘 나노결정층, 금속 나노결정층 또는 금속산화물 나노결정층인 것이 바람직하다.Here, the floating gate may include a polysilicon layer, a nitride layer forming a silicon oxide nitride oxide silicon (SONOS) or a metal nitride oxide silicon (MNOS) structure, an amorphous silicon layer, a metal oxide layer, a silicon nitride layer, a silicon nanocrystal layer, It is preferable that it is a metal nanocrystal layer or a metal oxide nanocrystal layer.

본 발명의 또 다른 실시 예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조방법은 기판 내에 절연층을 형성하여 에스오아이(SOI, silicon on insulator)기판을 형성하는 단계, 상기 에스오아이 기판의 상부기판 상에 제1포토레지스트층을 형성하는 단계, 패턴된 상기 제1포토레지스트층을 마스크로 하여 상기 상부기판을 식각하는 단계, 식각된 상기 상부기판에 옥시데이션(oxidation)공정 및 선택적인 습식식각공정을 반복적으로 수행하여 상기 절연층과 이격되어진 반도체기둥을 형성하는 단계, 상기 반도체기둥의 전면을 둘러싸도록 비휘발성 메모리부 및 게이트물질을 순차적으로 형성하는 단계, 상기 게이트물질 상에 제2포토레지스트층을 형성하는 단계, 패턴된 상기 제2포토레지스트를 마스크로 하여 상기 게이트물질 및 상기 비휘발성 메모리부를 순차적으로 식각하는 단계 및 상기 반도체기둥 내에 소오스와 드레인을 형성하는 단계를 포함한다.According to still another aspect of the present invention, there is provided a method of manufacturing a nonvolatile DRAM cell having a three-dimensional front gate structure, by forming an insulating layer in a substrate to form a silicon on insulator (SOI) substrate. Forming a first photoresist layer on the upper substrate of the substrate; etching the upper substrate using the patterned first photoresist layer as a mask; and oxidizing the etched upper substrate. Repeatedly performing a wet etching process to form a semiconductor pillar spaced apart from the insulating layer, sequentially forming a nonvolatile memory unit and a gate material to surround the entire surface of the semiconductor pillar, and forming a second material on the gate material. Forming a photoresist layer, using the patterned second photoresist as a mask; Lee portion comprises a step and a step of forming a source and a drain in the semiconductor pillar sequentially etched.

여기서, 상기 비휘발성 메모리부는 상기 반도체기둥의 전면을 둘러싼 터널링 절연막, 상기 터널링절연막을 둘러싼 부유게이트 및 상기 부유게이트를 둘러싼 제어절연막을 포함한다.Here, the nonvolatile memory unit includes a tunneling insulating film surrounding the entire surface of the semiconductor pillar, a floating gate surrounding the tunneling insulating film, and a control insulating film surrounding the floating gate.

본 발명의 또 다른 실시 예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 구동방법은 상기 반도체기둥 내부에 홀(hole)을 축적하거나 축출하는 디램 모드 단계 및 상기 비휘발성 메모리부의 부유게이트에 전자를 주입하거나 소거하는 비휘발성 메모리 모드 단계를 포함한다.According to still another aspect of the present invention, there is provided a method of driving a nonvolatile DRAM cell having a three-dimensional front gate structure, including a DRAM mode step of accumulating or extracting holes in a semiconductor pillar and a floating gate of the nonvolatile memory unit. Non-volatile memory mode step of injecting or erasing electrons.

여기서, 상기 디램 모드 단계는 게이트 유기 드레인 누수(Gate Induced Drain Leakage)효과에 의하여 상기 반도체기둥 내부에 홀을 축적하거나 축출할 수 있다.In the DRAM mode step, holes may be accumulated or expelled in the semiconductor pillar due to a gate induced drain leakage effect.

이하에서는 첨부된 도면을 참조하여 더욱 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in more detail.

도1의 (a)은 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비 휘발성 디램 셀을 도시한 도면이고, 도1의 (b)는 도1의 (a)의 A-A'방향으로의 단면도 이다. FIG. 1A illustrates a non-volatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention, and FIG. 1B illustrates A-A 'of FIG. It is a cross section of the direction.

도1의 (a)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀은 반도체기둥(102), 반도체기둥(102)의 채널이 되는 부분의 전면을 둘러싼 비휘발성 메모리부(103, 104, 105), 비휘발성 메모리부(103, 104, 105)의 전면을 둘러싼 게이트(106) 및 반도체기둥(102)의 채널 좌우에 각각 형성된 소오스(109)와 드레인(110)을 포함한다. 여기서, 기판(100) 및 기판(100) 상에 형성된 절연층(101)을 더 포함하되, 반도체기둥(102)은 절연층(101)과 평행하고, 게이트(106)는 절연층(101) 상에 형성된다. As shown in FIG. 1A, a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention includes a semiconductor pillar 102 and a front surface of a portion that becomes a channel of the semiconductor pillar 102. Source 109 formed on the left and right sides of the nonvolatile memory units 103, 104, and 105, the gate 106 surrounding the front surfaces of the nonvolatile memory units 103, 104, and 105, and the semiconductor pillars 102, respectively; Drain 110. Here, the substrate 100 and the insulating layer 101 formed on the substrate 100 further includes, the semiconductor pillar 102 is parallel to the insulating layer 101, the gate 106 is on the insulating layer 101 Is formed.

기판(100)은 본 발명의 일 실시예에서 P형 반도체 기판을 사용한다. 하지만 이에 한정하지 않고 실리콘 기판, 실리콘 게르마늄, 인장 실리콘(strained silicon) 또는 인장 실리콘 게르마늄일 수 있다. The substrate 100 uses a P-type semiconductor substrate in one embodiment of the present invention. However, the present invention is not limited thereto, and may be a silicon substrate, silicon germanium, strained silicon, or tensile silicon germanium.

절연층(101)은 기판(100) 상에 형성된다. 이러한 절연층(101)은 산화물(Oxide)로 이루어진 층을 의미한다. The insulating layer 101 is formed on the substrate 100. The insulating layer 101 means a layer made of oxide.

반도체기둥(102)은 소오스(109), 드레인(110) 및 소오스(109)와 드레인(110) 사이에 형성된 제1영역(111)으로 구성된다. 제1영역(111)에서 게이트(106)와 비휘발성 메모리부(103, 104, 105)에 의해 둘러싸인 부분의 전면은 소오스(109)와 드레인(110)간 채널이 되고, 제1영역(111) 내의 저포텐셜영역(112)은 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀이 디램 모드로 동작할 때 홀(hole)이 축적할 수 있는 영역이다. 이러한 반도체기둥(102)은 도면에 도 시된 바와 같은 사각기둥으로 한정하지 않고, 원기둥이나 다각기둥으로 형성될 수 있다.The semiconductor pillar 102 is composed of a source 109, a drain 110, and a first region 111 formed between the source 109 and the drain 110. In the first region 111, the front surface of the portion surrounded by the gate 106 and the nonvolatile memory units 103, 104, and 105 becomes a channel between the source 109 and the drain 110, and the first region 111. The low potential region 112 within is a region where holes can accumulate when a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention operates in a DRAM mode. The semiconductor pillar 102 is not limited to the square pillar as shown in the drawing, but may be formed as a cylinder or a polygonal pillar.

비휘발성 메모리부(103, 104, 105)는 반도체기둥(102)의 채널이 되는 부분의 전면을 둘러싸는 터널링절연막(103), 터널링절연막(103)을 둘러싸고, 본 발명의 일 실시 예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀에 전원공급이 중단되어 비휘발성 모드로 동작할 때 채널에서 유입된 전자를 저장할 수 있는 부유게이트(104) 및 부유게이트(104)를 둘러싸는 제어절연막(105)을 포함한다. 여기서, 터널링절연막(103) 및 제어 절연막(105)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 하프늄옥사이드, 알루미늄옥사이드 또는 지르코늄옥사이드 등과 같은 고유전율(High-K)의 금속산화막 중 어느 하나로 이루어질 수 있다.The nonvolatile memory units 103, 104, and 105 surround the tunneling insulation layer 103 and the tunneling insulation layer 103 that surround the entire surface of the semiconductor pillar 102, which is a channel, and according to an embodiment of the present disclosure, The control insulating film 105 surrounding the floating gate 104 and the floating gate 104 capable of storing electrons introduced from the channel when the non-volatile DRAM cell having the dimensional front gate structure is powered off and is operated in the nonvolatile mode. ). The tunneling insulating film 103 and the control insulating film 105 may be formed of any one of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a high-K metal oxide film such as hafnium oxide, aluminum oxide, or zirconium oxide. .

게이트(106)는 비휘발성 메모리부(103, 104, 105)를 완전히 둘러싸도록 형성된다. 그 결과 게이트(106)는 반도체기둥(102)의 채널 전면을 완전히 둘러싸는 3차원 전면 게이트 구조(all-around gate structure)를 형성하게 된다. The gate 106 is formed to completely surround the nonvolatile memory portions 103, 104, and 105. As a result, the gate 106 forms a three-dimensional all-around gate structure that completely surrounds the channel front of the semiconductor pillar 102.

이러한 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀은 전술한 게이트(106)가 채널의 전면을 완전히 둘러싸는 전면게이트 구조로 인해 자연적인 부유바디효과(floating body effect)로 인한 캐패시터 없는 디램을 구현할 수 있게 하며, 단채널 효과(short channel effect) 및 펀치스루 효과 (punchthrough effect) 등에 우수하며, 셀의 동작 중 선형영역에서의 가파른 기울기를 가져 빠른 소자동작 특성을 가질 수 있으며, 3차원 소자구조에 기인한 높은 게이트(106)의 제어성으로 인한 누설전류의 감소는 캐패시터 없는 디램의 저장동작 에 있어서 저포텐셜영역(112)에 저장된 홀의 저장시간을 늘릴 수 있어 리프래쉬 시간(refresh time)을 증가 시킬 수 있는 장점을 가진다. 이를 바탕으로 하여, 부유게이트(104)에 전자를 저장하거나 소거하는 비휘발성 메모리 동작특성과 게이트(106)에 의해 둘러싸여 자연적으로 생성된 저포텐셜영역(112)에 홀을 축적하거나 축출함으로써 캐패시터 없이 빠른 동작 속도를 가진 디램 동작특성을 동시에 가질 수 있다.The nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention has a natural floating body effect due to the front gate structure in which the gate 106 completely surrounds the front surface of the channel. Capacitor-free DRAM can be realized, and it is excellent in short channel effect and punchthrough effect, and has fast device operation characteristics due to steep slope in linear region during cell operation. The decrease in leakage current due to the high controllability of the gate 106 due to the three-dimensional device structure can increase the storage time of the holes stored in the low potential region 112 in the storage operation of the capacitorless DRAM. This has the advantage of increasing the refresh time. Based on this, a non-volatile memory operation characteristic for storing or erasing electrons in the floating gate 104 and a hole in the naturally-occurring low potential region 112 surrounded by the gate 106 can be quickly accumulated without a capacitor. It can have DRAM operating characteristics with operating speed at the same time.

본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 설명하기 위해 도12의 A를 참조한다. 도12는 본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드형 비휘발성 디램 어레이를 나타낸 도면이다. 도12의 A에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀은 반도체기둥(402), 반도체기둥(402)의 채널이 되는 부분의 전면을 둘러싼 비휘발성 메모리부(403, 404, 405), 비휘발성 메모리부(403, 404, 405)를 둘러싼 게이트(406) 및 반도체기둥(402)의 채널 좌우에 각각 형성된 소오스와 드레인을 포함한다. 여기서, 기판(400) 및 기판(400) 상에 형성된 절연층(401)을 더 포함하되, 반도체기둥(402)은 절연층(401) 상에 수직으로 형성된다. 이러한 본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 구조도 도1의 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 같이, 전면게이트 구조로 형성되고, 반도체기둥(402)이 절연층(401) 상에 수직으로 형성됨으로써, 도1에 도 시된 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀보다 더 높은 집적도를 구현할 수 있다. A nonvolatile DRAM cell having a three-dimensional front gate structure according to another embodiment of the present invention will be described with reference to FIG. 12A. FIG. 12 illustrates a NAND type nonvolatile DRAM array including a nonvolatile DRAM cell having a three-dimensional front gate structure according to another embodiment of the present invention. As shown in FIG. 12A, a nonvolatile DRAM cell having a three-dimensional front gate structure according to another embodiment of the present invention surrounds a semiconductor pillar 402 and a front surface of a portion that becomes a channel of the semiconductor pillar 402. The nonvolatile memory unit 403, 404, and 405, the gate 406 surrounding the nonvolatile memory units 403, 404, and 405, and the source and drain formed on the left and right sides of the channel of the semiconductor pillar 402, respectively. Here, the substrate 400 and the insulating layer 401 formed on the substrate 400 are further included, and the semiconductor pillar 402 is formed vertically on the insulating layer 401. A structure diagram of a nonvolatile DRAM cell having a 3D front gate structure according to another embodiment of the present invention, like the nonvolatile DRAM cell having a 3D front gate structure according to an embodiment of the present invention of FIG. And a semiconductor pillar 402 formed vertically on the insulating layer 401, which is higher than a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention shown in FIG. The degree of integration can be achieved.

도1에 도시된 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 도12의 A에 도시된 본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀은 전면게이트 구조를 통한 단일 소자특성을 바탕으로 비휘발성 메모리 특성뿐만 아니라 디램 메모리 특성을 가지며 캐패시터 없이 빠른 디램의 동작 특성을 취할 수 있는 비휘발성 디램 셀을 제공할 수 있다. 이하에서는 비휘발성 메모리 특성과 휘발성 메모리 특성을 동시에 가지는 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 구동방법을 첨부된 도면을 참조하여 상세히 설명한다. Non-volatile DRAM having a three-dimensional front gate structure according to an embodiment of the present invention shown in Figure 1 and a non-volatile DRAM having a three-dimensional front gate structure according to another embodiment of the present invention shown in Figure 12A The cell may provide a nonvolatile DRAM cell having a DRAM memory characteristic as well as a nonvolatile memory characteristic based on a single device characteristic through a front gate structure and capable of taking fast DRAM operation characteristics without a capacitor. Hereinafter, a method of driving a nonvolatile DRAM cell having a 3D front gate structure according to an embodiment of the present invention having both nonvolatile memory characteristics and volatile memory characteristics will be described in detail with reference to the accompanying drawings.

도1의 (b)는 도1의 (a)의 A-A'방향으로의 단면도인 동시에, 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 구동방법을 설명하기 위한 도면이고, 도10은 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 구동방법을 설명하기 위한 도면이다. 이러한 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 구동방법은 전원이 공급될 때에는 캐패시터가 없는 디램으로서 반도체기둥(102)의 제1영역(111)내의 저포텐셜영역(112)에 홀이 축적되거나 축출되어 휘발성 메모리로 동작하는 디램 모드 단계 및 전원공급이 중단될 때에는 비휘발성 메모리부(103, 104, 105)의 나노결정을 포함하는 부유게이트(104)에 전자가 주입되거나 소거되어 고속의 비휘발성 메모리로 동작하는 비휘발성 메모리 모드 단계를 포함한다. 이러한 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 메모리 셀의 구동방법은 도12의 A에 도시된 본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀에도 그대로 적용될 수 있음은 자명하다. FIG. 1B is a cross-sectional view taken along the line AA ′ of FIG. 1A, and a method of driving a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention will be described. 10 is a view for explaining a method of driving a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention. The driving method of a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention is a DRAM having no capacitor when power is supplied, and thus a low potential region in the first region 111 of the semiconductor pillar 102. In the DRAM mode step in which holes are accumulated or evicted in the 112 to operate as a volatile memory, and when the power supply is stopped, electrons are generated in the floating gate 104 including nanocrystals of the nonvolatile memory units 103, 104, and 105. Non-volatile memory mode steps that are injected or erased to operate with fast non-volatile memory. The driving method of a nonvolatile memory cell having a 3D front gate structure according to an embodiment of the present invention is a nonvolatile DRAM cell having a 3D front gate structure according to another embodiment of the present invention shown in FIG. It is obvious that it can be applied as it is.

디램 모드로 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 구동시키는 디램 모드 단계를 도1의 (b)와 도10를 참조하여 이하에서 설명한다.A DRAM mode step of driving a nonvolatile DRAM cell having a three-dimensional front gate structure in a DRAM mode according to an embodiment of the present invention will be described below with reference to FIGS. 1B and 10.

도1의 (b)와 도10에 도시된 바와 같이, 일반적으로 비휘발성메모리는 디램에 비하여 넓은 메모리 윈도우를 요구하며, 기본적인 동작에 있어서도 이러한 특성을 나타낸다. 먼저, 비휘발성 메모리 동작에 따른 메커니즘을 설명하면, 초기 제2문턱전압(V_T.L0)을 가진 논리 '1'의 상태를 의미하는 201b의 I_drain-V_gate곡선에서 게이트(106)에 쓰기전압을 인가하여 부유게이트(104)에 전자가 저장(프로그램)되면, 제4문턱전압(V_T.H0)을 가진 논리 '0' 상태를 의미하는 202b의 I_drain-V_gate곡선으로 이동하게 된다. 반대로, 게이트(106)에 소거전압을 인가하여 부유게이트(104)에 저장된 전자가 소거되면, 제4문턱전압(V_T.H0)을 가진 202b의 I_drain-V_gate곡선은 초기 상태인 제2문턱전압(V_T.L0)을 가진 201b의 I_drain-V_gate곡선으로 이동하게 된다. 여기서, 제1문턱전압(V_T.L1)을 가진 201a의 I_drain-V_gate곡선을 제3문턱전압(V_T.H1)을 가진 202a의 I_drain-V_gate곡선으로, 혹은 반대로 이동시킬 수 있음은 자명하다.As shown in Figs. 1B and 10, nonvolatile memory generally requires a wider memory window than DRAM, and exhibits such characteristics in basic operation. First, the mechanism according to the nonvolatile memory operation will be described, writing to the gate 106 in the I _drain -V _gate curve of 201b, which represents the state of logic '1' having the initial second threshold voltage (V _T.L0 ). When electrons are stored (programmed) in the floating gate 104 by applying a voltage, the electrons move to an I _drain -V _gate curve of 202b, which represents a logic '0' state having a fourth threshold voltage (V _T.H0 ). . On the contrary, when an erase voltage is applied to the gate 106 and the electrons stored in the floating gate 104 are erased, the I _drain -V _gate curve of 202b having the fourth threshold voltage V _T.H0 is an initial state. It moves to the I _drain -V _gate curve of 201b with threshold voltage (V _T.L0 ). Here, the I _drain -V _gate curve of 201a having the first threshold voltage V _T.L1 can be moved to the I _drain -V _gate curve of 202a having the third threshold voltage V _T.H1 , or vice versa. It is self-evident.

다음으로, 디램 동작에 따른 메커니즘을 설명하면, 초기 제2문턱전압(V_T _. _L0) 을 가진 논리 '1'의 상태를 의미하는 201b의 I_drain-V_gate곡선에서 저포텐셜영역(112)에 홀(hole)이 축적되면, 제1문턱전압(V_T.L1)을 가진 논리'0'의 상태를 의미하는 201a의 I_drain-V_gate곡선으로의 이동하게 된다. 반대로 저포텐셜영역(112)에 홀이 축출되면, 제1문턱전압(V_T.L1)을 가진 201a의 I_drain-V_gate곡선은 초기 상태인 제2문턱전압(V_T.L0)을 가진 201b의 I_drain-V_gate곡선으로 이동하게 된다. 여기서, 제3문턱전압(V_T.H1)을 가진 202a의 I_drain-V_gate곡선을 제4문턱전압(V_T.H0)을 가진 202b의 I_drain-V_gate곡선으로, 혹은 반대로 이동시킬 수 있음은 자명하다.Next, the mechanism according to the DRAM operation will be described in the low potential region 112 in the I _drain -V _gate curve of 201b which represents the state of logic '1' having the initial second threshold voltage (V _T. _L0 ) _. When a hole is accumulated, the hole moves to the I _drain -V _gate curve of 201a which represents a state of logic '0' having the first threshold voltage V _T.L1 . Conversely when the holes are expelled to the low potential region 112, _drain claim 1 201a of the I -V curves with _gate threshold voltage (V _T.L1) is the initial state 201b with a second threshold voltage (V _T.L0) It moves to the I _drain -V _gate curve of. Here, the I _drain -V _gate curve of 202a having the third threshold voltage V _T.H1 can be moved to the I _drain -V _gate curve of 202b having the fourth threshold voltage V _T.H0 or vice versa. It is self-evident.

저포텐셜영역(112)에 홀을 축적하는 방법은 모스전계효과트랜지스터(MOSFET)의 포화 모드에서 드레인(110)에 인가되는 전압이 매우 높을 때 나타난다. 그 이유는, 채널 내의 캐리어는 드레인(110) 근처의 고 전계 지역에서 충분한 에너지를 얻음으로써, 충돌 이온화(Impact Ionization)가 일어나 전자-홀 쌍을 형성하게 되고, 이렇게 생성된 전자들은 드레인(110)으로 빠져나가는 반면에 생성된 홀들은 저포텐셜영역(112)으로 몰리기 때문이다. 소오스(109)와 드레인(110) 각각이 바이폴라 트랜지스터의 이미터(emitter)와 컬렉터(collector) 각각에 해당되고, 베이스(base)에 해당하는 제1영역(111)에는 바이어스를 가할 수 없기 때문에 부유(floating)하게 되고, 홀들이 저포텐셜영역(112)으로 모인다. 따라서, 홀은 저포텐셜영역(112)에 저장되고, 부유 바디 효과로 인한 점차적인 바디 포텐셜의 증가로 이어지게 되어, 201b의 곡선은 201a의 곡선으로 또는 202b의 곡선은 202a의 곡선으로 이동하여 문턱전압을 낮추게 되는 것이다.A method of accumulating holes in the low potential region 112 appears when the voltage applied to the drain 110 is very high in the saturation mode of a MOSFET. The reason is that the carriers in the channel get enough energy in the high electric field region near the drain 110, whereby impact ionization occurs to form electron-hole pairs, and the electrons thus generated are drain 110 This is because the generated holes are driven to the low potential region 112 while being exited. Each of the source 109 and the drain 110 corresponds to an emitter and a collector of the bipolar transistor, and because the bias cannot be applied to the first region 111 corresponding to the base, the floating and the holes are collected in the low potential region 112. Thus, the holes are stored in the low potential region 112, leading to a gradual increase in body potential due to floating body effects, such that the curve of 201b moves to the curve of 201a or the curve of 202b to the curve of 202a Will be lowered.

반대로, 디램 동작에서 저포텐셜영역(112)에 저장된 홀을 축출하는 방법은 게이트(106)에 양의 전압과 드레인(110)에 음의 전압을 인가함으로써 홀들이 드레인(110) 쪽으로 축출되어 제거된다. 이러한 원리는, 전자의 충돌 이온화율이 홀의 이온화율보다 높기 때문에 P형 기판의 N-채널 MOSFET에서 더 효과적이다. On the contrary, in the DRAM operation, a method of discharging a hole stored in the low potential region 112 is performed by applying a positive voltage to the gate 106 and a negative voltage to the drain 110 so that the holes are evicted and removed toward the drain 110. . This principle is more effective in N-channel MOSFETs of P-type substrates because the collision ionization rate of electrons is higher than that of holes.

한편, 충돌 이온화(Impact Ionization)를 통한 홀 축적 방법 이외에도 바이어스에 따른 게이트 유기 드레인 누수(Gate Induced Drain Leakage, 이하 GIDL)효과에 의하여 저포텐셜영역(112)에 홀 축적이 가능하다. 게이트(106)에 접지전압 또는 음의 전압을, 소오스(109)에 접지전압을, 드레인(110)에 양의 전압을 가해주면 GIDL 효과에 의하여 밴드간 터널링으로 인해 생성된 홀들은 저포텐셜영역(112)으로 몰리게 되어 축적되고, 게이트(106)에 양의 전압을, 소오스(109)에 접지전압을, 드레인(110)에 음의 전압을 가하면 저포텐셜영역(112)에 홀이 축출된다.Meanwhile, in addition to the hole accumulation method through impact ionization, holes may be accumulated in the low potential region 112 due to a gate induced drain leakage (GIDL) effect due to a bias. If a ground voltage or a negative voltage is applied to the gate 106, a ground voltage is applied to the source 109, and a positive voltage is applied to the drain 110, the holes generated by the band-band tunneling due to the GIDL effect are formed in the low potential region ( When the positive voltage is applied to the gate 106, the ground voltage is applied to the source 109, and the negative voltage is applied to the drain 110, the hole is evicted in the low potential region 112.

여기서, 상술한 비휘발성 메모리 동작 특성과 디램 동작 특성을 단일 소자로 적용하기 위한 센싱 스킴(Sensing Scheme)은 다음과 같다. 비휘발성 메모리로서 부유게이트(104)에 저장된 전하의 유무에 따라, I_drain-V_gate곡선은 201b⇔202b로 이동한다. 이러한 상태에서 캐패시터 없는 디램은 저포텐셜영역(112)에 존재하는 홀의 유무에 따라, I_drain-V_gate곡선의 특성은 202a⇔202b로 이동한다, 이때 나타나는 문턱전압의 차이 제2문턱전압(V_T.L0)-제1문턱전압(V_T.L1)또는 제4문턱전압(V_T.H0)-제3문턱전압(V_T.H1)값을 통하여 디램 동작의 논리 '1' 또는 '0'의 여부를 결정하게 된다. 따라 서, 디램의 동작 시 나타나는 메모리 마진은 비휘발성 메모리 동작 시에 나타나는 메모리 마진이 가장 작은 최악의 경우인 제3문턱전압(V_T.H1)-제2문턱전압(V_T.L0)값과 비교하여서도 센싱하여야 하는 전류의 크기가 미세하기 때문에, 민감도(sensitivity)가 높은 전류 센싱 스킴(Current sensing scheme)을 통한 센스 증폭(sense amplifier)이 필요하다.Here, a sensing scheme for applying the above-described nonvolatile memory operating characteristics and DRAM operating characteristics as a single device is as follows. Depending on the presence or absence of charge stored in the floating gate 104 as a nonvolatile memory, the I _drain -V _gate curve moves to 201b_202b. No capacitor DRAM in this state, depending on the presence or absence of holes present in the low potential region (112), I _drain -V _gate characteristic of the curve is moved to the 202a⇔202b, wherein the difference in threshold voltage that the second threshold voltage (V _{T L0} ) _-Logic '1' or '0' of the DRAM operation through the first threshold voltage (V _T.L1 ) or the fourth threshold voltage (V _T.H0 )-The third threshold voltage (V _T.H1 ) Determine whether or not. Therefore, the memory margin when the DRAM is operated is equal to the value of the third threshold voltage (V _T.H1 ) and the second threshold voltage (V _T.L0 ), which are the worst cases when the memory margin when the nonvolatile memory is operated is the smallest. In comparison, since the magnitude of the current to be sensed is minute, a sense amplifier through a current sensing scheme having a high sensitivity is required.

따라서, 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀은 전원공급의 상황과 요구 동작 속도에 따라 디램 모드 또는 비휘발성 메모리 모드 중 어느 한 가지 모드로 전환되는 동작을 수행할 수 있다.Therefore, the non-volatile DRAM cell having the three-dimensional front gate structure according to the embodiment of the present invention and the nonvolatile DRAM cell having the three-dimensional front gate structure according to another embodiment of the present invention provide power supply conditions and required operating speeds. In this case, an operation of switching to one of the DRAM mode and the nonvolatile memory mode may be performed.

도2 내지 도9는 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조방법을 나타낸 도면이다. 도2 내지 도9에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조방법은 기판 내에 절연층(101)을 형성하여 에스오아이(silicon on insulator) 기판을 형성하는 단계, 에스오아이 기판의 상부기판(102) 상에 제1포토레지스트층(107)을 형성하는 단계, 패턴된 제1포토레지스트층(107)을 마스크로 하여 상부기판(102a)을 식각하는 단계, 식각된 상부기판(102b)에 옥시데이션(oxidation)공정 및 선택적인 습식식각공정을 반복적으로 수행하여 절연층(101)과 이격되어진 반도체기둥(102c)을 형성하는 단계, 반도체기둥(102c)의 전면을 둘 러싸도록 비휘발성 메모리부(103, 104, 105) 및 게이트물질(106)을 순차적으로 형성하는 단계, 게이트물질(106) 상에 제2포토레지스트층(108)을 형성하는 단계, 패턴된 제2포토레지스트층(108)을 마스크로 하여 게이트물질(106) 및 비휘발성 메모리부(103, 104, 105)를 순차적으로 식각하는 단계 및 반도체기둥(102c) 내에 소오스(109)와 드레인(110)을 형성하는 단계를 포함한다. 이하 각 첨부된 도면을 참조하여 상세히 설명한다. 2 to 9 illustrate a method of manufacturing a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention. As shown in FIGS. 2 to 9, a method of manufacturing a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention forms an insulating layer 101 in a substrate to form a silicon on insulator. ) Forming a substrate, forming a first photoresist layer 107 on the upper substrate 102 of the S-OI substrate, and using the patterned first photoresist layer 107 as a mask, the upper substrate 102a Etching to form a semiconductor pillar 102c spaced apart from the insulating layer 101 by repeatedly performing an oxidation process and an optional wet etching process on the etched upper substrate 102b. Sequentially forming the nonvolatile memory units 103, 104, and 105 and the gate material 106 to surround the entire surface of the 102c, and form the second photoresist layer 108 on the gate material 106. Masking the patterned second photoresist layer 108 And sequentially etching the gate material 106 and the nonvolatile memory units 103, 104, and 105, and forming the source 109 and the drain 110 in the semiconductor pillar 102c. Hereinafter, with reference to the accompanying drawings will be described in detail.

도2에 도시된 바와 같이, 기판 내부에 절연층(101)을 형성한다. 절연층(101)이 형성됨으로써 기판은 하부기판(100), 절연층(101) 및 상부기판(102a)으로 나뉘어 진다. As shown in FIG. 2, an insulating layer 101 is formed inside the substrate. As the insulating layer 101 is formed, the substrate is divided into a lower substrate 100, an insulating layer 101, and an upper substrate 102a.

도3의 (a) 내지 (b)에 도시된 바와 같이, 상부기판(102a) 상에 제1포토레지스트층(107)을 형성하고, 본 발명인 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀이 형성되기 위한 영역을 정의하기 위해 패터닝한다. As shown in FIGS. 3A to 3B, a first photoresist layer 107 is formed on the upper substrate 102a, and a nonvolatile DRAM cell having a three-dimensional front gate structure according to the present invention is formed. Pattern to define the area to be.

도4의 (a) 내지 (b)에 도시된 바와 같이, 패턴된 제1포토레지스트층(107)을 마스크층(mask layer)으로 하여 상부기판(102a)을 식각하여 식각된 상부기판(102b)을 형성한다. As shown in FIGS. 4A to 4B, the upper substrate 102b is etched by etching the upper substrate 102a using the patterned first photoresist layer 107 as a mask layer. To form.

도5의 (a)는 상부기판(102c)에 옥시데이션(oxdation) 공정과 선택적인 습식식각공정의 트리밍(trimming)과정을 반복적으로 수행하여 반도체기둥(102c)을 전체적으로 가늘게 한 후의 도면이고, 도5의 (b)는 도5의 (a)의 B-B'영역을 확대하고, C-C'방향으로의 단면도이다. 여기서, 반복적인 트리밍(trimming)과정 중의 식각공정으로 도5의 (b)에 도시된 바와 같이, 절연층(101)의 일부가 제거되어 그 두께가 얇아진다. 그 결과 반도체 기둥(102c)과 절연층(101)이 서로 이격되어 그 사이에 에어갭(air gap)이 형성된다. FIG. 5 (a) is a view after the semiconductor pillar 102c is tapered as a whole by repeatedly performing a trimming process of an oxidation process and an optional wet etching process on the upper substrate 102c. 5B is a cross-sectional view in the direction C-C ', in which the region B-B' in FIG. 5A is enlarged. Here, as shown in FIG. 5 (b) by an etching process during the repeated trimming process, a part of the insulating layer 101 is removed to reduce the thickness thereof. As a result, the semiconductor pillar 102c and the insulating layer 101 are spaced apart from each other to form an air gap therebetween.

도6은 도5의 (b)의 D-D'사이 영역의 입체도이다. 도면에 도시된 바와 같이, 반도체기둥(102c)과 절연층(101) 사이가 이격되어 후술할 비휘발성 메모리부(103, 104, 105)와 게이트(106)가 반도체기둥(102c)의 전면에 형성될 수 있다. Fig. 6 is a three-dimensional view of the region between D-D 'in Fig. 5B. As shown in the figure, the semiconductor pillar 102c and the insulating layer 101 are spaced apart so that the nonvolatile memory portions 103, 104, 105 and the gate 106, which will be described later, are formed on the entire surface of the semiconductor pillar 102c. Can be.

도7의 (a) 내지 (b)에 도시된 바와 같이, 반도체기둥(102c) 표면 상에 비휘발성 메모리부(103, 104, 105)인 터널링절연막(103), 부유게이트(104) 및 제어절연막(105)을 순차적으로 형성하고, 제어절연막(105)의 표면을 완전히 둘러싸는 게이트물질(106)을 형성한다. 이러한 터널링절연막(103), 부유게이트(104), 제어절연막(105) 및 게이트물질(106)은 열산화막 공정(Thermal Oxidation) 및 화학기상증착법(Chemical Vapor Deposition)을 통하여 반도체기둥(102c) 표면을 따라 전면에 균일하게 형성시킬 수 있다. As shown in Figs. 7A to 7B, the tunneling insulating film 103, the floating gate 104, and the control insulating film, which are nonvolatile memory portions 103, 104, and 105, are formed on the surface of the semiconductor pillar 102c. 105 is sequentially formed, and a gate material 106 completely surrounding the surface of the control insulating film 105 is formed. The tunneling insulating film 103, the floating gate 104, the control insulating film 105, and the gate material 106 may form a surface of the semiconductor pillar 102c by thermal oxidation and chemical vapor deposition. Therefore, it can be formed uniformly on the front surface.

도8의 (a) 내지 (b)에 도시된 바와 같이, 제2포토레지스트층(108)을 증착하고, 패터닝한다.As shown in Figs. 8A to 8B, the second photoresist layer 108 is deposited and patterned.

도9의 (a) 내지 (b)에 도시된 바와 같이, 제2포토레지스트층(108)을 마스크층(mask layer)으로 하여 게이트물질(106) 및 비휘발성 메모리부(103, 104, 105)를 순차적으로 식각한다. 다음으로, 반도체기둥(102)내에 불순물을 주입하여 소오스(109)와 드레인(110)을 형성함으로써, 도1에 도시된 바와 같은 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 형성할 수 있다. As shown in FIGS. 9A through 9B, the gate material 106 and the nonvolatile memory units 103, 104, and 105 are formed using the second photoresist layer 108 as a mask layer. Etch sequentially. Next, by implanting impurities into the semiconductor pillar 102 to form a source 109 and a drain 110, a non-volatile having a three-dimensional front gate structure according to an embodiment of the present invention as shown in FIG. The DRAM cell may be formed.

도11은 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드(NAND)형 비휘발성 디램 어레이를 나타낸 도면이다. 도11에 도시된 바와 같이, 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드형 비휘발성 디램 어레이는 제1신호처리라인으로서의 반도체기둥(301), 반도체기둥(302)에서 채널이 되는 부분의 전면을 둘러싼 복수의 비휘발성 메모리부(303, 304, 305), 제2신호처리라인에 위치한 복수의 비휘발성 메모리부(303, 304, 305)를 둘러싸고 전기적으로 연결하는 게이트(306) 및 반도체기둥(302)의 채널 좌우에 형성된 소오스와 드레인을 포함한다. 여기서, 기판(300) 및 기판(300) 상에 형성된 절연층(301)을 더 포함하되, 반도체기둥(302)은 절연층(301)과 평행하도록 게이트(306)가 절연층(301) 상에 형성된다.FIG. 11 illustrates a NAND type nonvolatile DRAM array including a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention. As shown in FIG. 11, a NAND type nonvolatile DRAM array including a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention includes a semiconductor pillar 301 and a semiconductor as a first signal processing line. The plurality of nonvolatile memory units 303, 304, and 305 surrounding the front surface of the channel portion of the pillar 302 and the plurality of nonvolatile memory units 303, 304, and 305 positioned in the second signal processing line are electrically connected. And a source and a drain formed on the left and right of the channel of the gate 306 and the semiconductor pillar 302 connected to each other. The substrate 300 may further include an insulating layer 301 formed on the substrate 300, and the semiconductor pillar 302 may have a gate 306 on the insulating layer 301 so as to be parallel to the insulating layer 301. Is formed.

기판(300), 절연층(301), 반도체기둥(302), 비휘발성 메모리부(303, 304, 305) 및 게이트(306)는 도1의 본 발명의 일 실시 예에 따른 비휘발성 디램 셀의 기판(100), 절연층(101), 반도체기둥(102), 비휘발성 메모리부(103, 104, 105) 및 게이트(106)와 동일한 역할을 하므로, 이하 설명을 생략한다.The substrate 300, the insulating layer 301, the semiconductor pillar 302, the nonvolatile memory units 303, 304, and 305, and the gate 306 are formed of the nonvolatile DRAM cell of FIG. 1. Since the substrate 100, the insulating layer 101, the semiconductor pillar 102, the nonvolatile memory units 103, 104, 105, and the gate 106 play the same role, the description thereof will be omitted.

이러한 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드형 비휘발성 디램 어레이에서 절연층(301) 상에 이격되어 평행하도록 형성된 다수의 반도체기둥(302)은 다수의 제1신호처리라인으로서의 비트라인(bit line)들을 나타낸다. 다수의 반도체기둥(302)과 교차하는 다수의 게이트(306)는 제2신호처리라인으로서의 워드라인(word line)들을 나타낸다. In the NAND type nonvolatile DRAM array including the nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention, the plurality of semiconductor pillars 302 are formed to be spaced apart and parallel to the insulating layer 301. Bit lines as a plurality of first signal processing lines are shown. A plurality of gates 306 intersecting with a plurality of semiconductor pillars 302 represent word lines as second signal processing lines.

여기서, 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발 성 디램 셀을 포함하는 낸드형 비휘발성 디램 어레이는 낸드(NAND)형 어레이의 구조로 형성된다. 일반적인 낸드(NAND)형 어레이의 구조는 복수의 트랜지스터들이 직렬(serial)로 묶여 있는 구조를 의미한다. 예를 들면 제1트랜지스터의 소오스와 제2트랜지스터의 드레인이 서로 연결되고, 제2트랜지스터의 드레인과 제3트랜지스터의 소오스가 서로 연결되어 다수의 트랜지스터가 직렬로 연결되는 구조이다. Here, the NAND type nonvolatile DRAM array including the nonvolatile DRAM cell having the 3D front gate structure according to an embodiment of the present invention is formed in the structure of the NAND type array. The structure of a general NAND array refers to a structure in which a plurality of transistors are grouped in series. For example, the source of the first transistor and the drain of the second transistor are connected to each other, the drain of the second transistor and the source of the third transistor is connected to each other structure in which a plurality of transistors are connected in series.

도12는 본 발명의 다른 실시 예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드형 비휘발성 디램 어레이를 나타낸 도면이다. 도12에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드형 비휘발성 디램 어레이는 제1신호처리라인으로서의 반도체기둥(401), 반도체기둥(402)에서 채널이 되는 부분의 전면을 둘러싼 복수의 비휘발성 메모리부(403, 404, 405), 제2신호처리라인에 위치한 복수의 비휘발성 메모리부(403, 404, 405)를 둘러싸고 전기적으로 연결하는 게이트(406) 및 반도체기둥(402)의 채널 좌우에 형성된 소오스와 드레인을 포함한다. 여기서, 기판(400) 및 기판(400) 상에 형성된 절연층(401)을 더 포함하되 각 단위 셀에서 반도체기둥(402)이 절연층(401) 상에 수직으로 형성된다. FIG. 12 illustrates a NAND type nonvolatile DRAM array including a nonvolatile DRAM cell having a 3D front gate structure according to another embodiment of the present invention. As illustrated in FIG. 12, a NAND type nonvolatile DRAM array including a nonvolatile DRAM cell having a three-dimensional front gate structure according to another embodiment of the present invention may include a semiconductor pillar 401 and a semiconductor as a first signal processing line. A plurality of nonvolatile memory units 403, 404, 405 surrounding the front surface of the channel portion of the pillar 402 and a plurality of nonvolatile memory units 403, 404, 405 positioned in the second signal processing line are electrically connected to each other. And a source and a drain formed on the left and right of the channel of the gate 406 and the semiconductor pillar 402 connected to each other. Here, the substrate 400 and an insulating layer 401 formed on the substrate 400 are further included, and the semiconductor pillar 402 is vertically formed on the insulating layer 401 in each unit cell.

여기서, 기판(400), 절연층(401), 반도체기둥(402), 비휘발성 메모리부(403, 404, 405) 및 게이트(406)는 도9의 본 발명의 일 실시 예에 따른 비휘발성 디램 셀의 기판(100), 절연층(101), 반도체기둥(102), 비휘발성 메모리부(103, 104, 105) 및 게이트(106)와 동일하므로 이하 설명을 생략한다.Here, the substrate 400, the insulating layer 401, the semiconductor pillar 402, the nonvolatile memory units 403, 404, 405, and the gate 406 are nonvolatile DRAMs according to an exemplary embodiment of FIG. 9. Since the cell substrate 100, the insulating layer 101, the semiconductor pillar 102, the nonvolatile memory units 103, 104, 105, and the gate 106 are the same, the description thereof will be omitted.

이러한 본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘 발성 디램 셀을 포함하는 낸드형 비휘발성 디램 어레이에서 절연층(401) 상에 이격되어 평행하도록 형성된 다수의 반도체기둥(402)은 다수의 제1신호처리라인으로서의 비트라인(bit line)들을 나타낸다. 여기서, 반도체기둥(402)은 각 단위 셀의 절연층(401) 상에 수직으로 형성되면서, 동시에 낸드형 어레이의 구조를 만족시키기 위해 요철의 구조를 가진다. 그리고 다수의 반도체기둥(402)과 교차하는 다수의 게이트(406)는 제2신호처리라인으로서의 워드라인(word line)들을 나타낸다. In the NAND type nonvolatile DRAM array including the nonvolatile DRAM cell having the three-dimensional front gate structure according to another embodiment of the present invention, a plurality of semiconductor pillars 402 formed to be spaced apart and parallel to the insulating layer 401 may be provided. Bit lines as a plurality of first signal processing lines are shown. Here, the semiconductor pillar 402 is formed vertically on the insulating layer 401 of each unit cell, and at the same time has a concave-convex structure to satisfy the structure of the NAND array. The plurality of gates 406 crossing the plurality of semiconductor pillars 402 represent word lines as second signal processing lines.

따라서, 본 발명의 다른 실시 예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드형 비휘발성 디램 어레이는 반도체기둥(402)이 절연층(401) 상의 각 단위 셀 상에서 수직으로 형성됨으로써, 도11에 도시된 본 발명의 일 실시 예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하는 낸드형 비휘발성 디램 어레이보다 더 높은 집적도를 구현할 수 있다.Accordingly, in the NAND type nonvolatile DRAM array including the nonvolatile DRAM cell having the three-dimensional front gate structure according to another embodiment of the present invention, the semiconductor pillar 402 is vertically formed on each unit cell on the insulating layer 401. As a result, a higher degree of integration may be achieved than a NAND type nonvolatile DRAM array including a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention illustrated in FIG. 11.

또한, 도11에 도시된 낸드형 비휘발성 디램 어레이는 본 발명의 일 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하고, 도12에 도시된 낸드형 비휘발성 디램 어레이는 본 발명의 다른 실시예에 따른 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀을 포함하므로, 전원공급의 상황과 요구 동작 속도에 따라 디램 모드 또는 비휘발성 메모리 모드 중 어느 한 가지 모드로 전환되는 동작을 수행할 수 있다. In addition, the NAND type nonvolatile DRAM array shown in FIG. 11 includes a nonvolatile DRAM cell having a three-dimensional front gate structure according to an embodiment of the present invention, and the NAND type nonvolatile DRAM array shown in FIG. Since a nonvolatile DRAM cell having a three-dimensional front gate structure according to another embodiment of the present invention is included, an operation of switching to one of a DRAM mode and a nonvolatile memory mode according to a power supply situation and a required operating speed is performed. can do.

이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As described above, those skilled in the art to which the present invention pertains will understand that the present invention may be implemented in other specific forms without changing the technical spirit or essential features. Therefore, the exemplary embodiments described above are to be understood as illustrative and not restrictive in all respects, and the scope of the present invention is indicated by the following claims rather than the detailed description, and the meaning and scope of the claims and All changes or modifications derived from the equivalent concept should be interpreted as being included in the scope of the present invention.

이상에서 상세히 설명한 바와 같이 본 발명에 따르면 전원공급이 중단되더라도 단위 셀 안에 저장된 데이터를 유지할 수 있고, 전원공급시에는 디램과 같이 고속으로 동작할 수 있는 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 그 제조방법 및 그 구동방법을 제공하는 효과가 있다.As described in detail above, according to the present invention, a non-volatile DRAM cell having a three-dimensional front gate structure capable of maintaining data stored in a unit cell even when power supply is interrupted and operating at a high speed such as a DRAM during power supply; There is an effect of providing the manufacturing method and the driving method thereof.

또한, 본 발명에 따르면 캐패시터를 제거함으로써 고집적도를 실현할 수 있는 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀과 그 제조방법 및 그 구동방법을 제공하는 효과가 있다. In addition, according to the present invention, there is an effect of providing a nonvolatile DRAM cell having a three-dimensional front gate structure capable of realizing high integration by removing a capacitor, a manufacturing method thereof, and a driving method thereof.

Claims

반도체기둥;Semiconductor pillars;

상기 반도체기둥의 채널이 되는 부분의 전면을 둘러싸도록 형성되고, 상기 반도체기둥의 전면을 둘러싸는 터널링절연막, 상기 터널링절연막을 둘러싸는 부유게이트 및 상기 부유게이트를 둘러싸는 제어절연막을 포함하는 비휘발성 메모리부; A nonvolatile memory is formed to surround the entire surface of the semiconductor pillar, and includes a tunneling insulating layer surrounding the front surface of the semiconductor pillar, a floating gate surrounding the tunneling insulating layer, and a control insulating layer surrounding the floating gate. part;

상기 비휘발성 메모리부를 둘러싼 게이트; 및A gate surrounding the nonvolatile memory unit; And

상기 반도체기둥의 상기 채널 좌우에 각각 형성된 소오스와 드레인Source and drain, respectively formed on the left and right of the channel of the semiconductor pillar

를 포함하는, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀.Non-volatile DRAM cell having a three-dimensional front gate structure comprising a.

제1항에 있어서,The method of claim 1,

기판; 및Board; And

상기 기판 상에 형성된 절연층An insulating layer formed on the substrate

을 더 포함하되, 상기 반도체기둥은 상기 절연층과 평행하고, 상기 게이트가 상기 절연층 상에 형성된, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀. The nonvolatile DRAM cell of claim 3, wherein the semiconductor pillar is parallel to the insulating layer, and the gate is formed on the insulating layer.

제1항에 있어서,The method of claim 1,

기판; 및Board; And

을 더 포함하되, 상기 절연층 상에 상기 반도체기둥이 수직으로 형성된, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀.The nonvolatile DRAM cell further comprising a three-dimensional front gate structure, wherein the semiconductor pillar is vertically formed on the insulating layer.

제2항 또는 제3항에 있어서,The method according to claim 2 or 3,

상기 기판은,The substrate,

실리콘 기판, 실리콘 게르마늄, 인장 실리콘 또는 인장 실리콘 게르마늄인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀.A nonvolatile DRAM cell having a three-dimensional front gate structure, which is a silicon substrate, silicon germanium, tensile silicon, or tensile silicon germanium.

제1항에 있어서,The method of claim 1,

상기 반도체기둥은,The semiconductor pillar,

원기둥 또는 다각기둥인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀.Non-volatile DRAM cell having a three-dimensional front gate structure that is cylindrical or polygonal.

삭제delete

제1항에 있어서,The method of claim 1,

상기 터널링절연막 또는 상기 제어절연막은,The tunneling insulating film or the control insulating film,

실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 고유전율(High-k)의 금속 산화막인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀. A nonvolatile DRAM cell having a three-dimensional front gate structure, which is a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a high-k metal oxide film.

제1항에 있어서,The method of claim 1,

상기 부유게이트는,The floating gate,

폴리실리콘층, SONOS(Silicon Oxide Nitride Oxide Silicon) 또는 MNOS(Metal Nitride Oxide Silicon)구조를 형성하는 질화막층, 비정질 실리콘층, 금속 산화물층, 실리콘 질화막층, 실리콘 나노결정층, 금속 나노결정층 또는 금속산화물 나노결정층인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀.A nitride layer, an amorphous silicon layer, a metal oxide layer, a silicon nitride layer, a silicon nanocrystal layer, a metal nanocrystal layer, or a metal forming a polysilicon layer, silicon oxide nitride oxide silicon (SONOS), or metal nitride oxide silicon (MNOS) structure A nonvolatile DRAM cell having a three-dimensional front gate structure, which is an oxide nanocrystal layer.

제1신호처리라인으로서의 반도체기둥;A semiconductor pillar as a first signal processing line;

상기 각 반도체기둥에서 채널이 되는 부분의 전면을 둘러싸도록 형성되고, 상기 반도체기둥의 전면을 둘러싸는 터널링절연막, 상기 터널링절연막을 둘러싸는 부유게이트 및 상기 부유게이트를 둘러싸는 제어절연막을 포함하는 복수의 비휘발성 메모리부;The semiconductor pillar is formed to surround the entire surface of the semiconductor pillar, and includes a tunneling insulating layer surrounding the front surface of the semiconductor pillar, a floating gate surrounding the tunneling insulating layer, and a control insulating layer surrounding the floating gate. A plurality of nonvolatile memory units;

제2신호처리라인에 위치한 상기 복수의 비휘발성 메모리부를 둘러싸고, 전기적으로 연결하는 게이트; 및A gate surrounding and electrically connecting the plurality of nonvolatile memory units positioned in a second signal processing line; And

상기 반도체기둥의 상기 채널 좌우에 형성된 소오스와 드레인Source and drain formed on the left and right of the channel of the semiconductor pillar

을 포함하는, 3차원 전면 게이트 구조를 갖는 낸드(NAND)형 비휘발성 디램 어레이.A NAND type nonvolatile DRAM array having a three-dimensional front gate structure.

제9항에 있어서,The method of claim 9,

기판; 및Board; And

을 더 포함하되, 상기 복수의 반도체기둥은 상기 절연층과 평행하고, 상기 복수의 게이트가 상기 절연층 상에 형성된, 3차원 전면 게이트 구조를 갖는 낸드형 비휘발성 디램 어레이.The NAND type nonvolatile DRAM array having a three-dimensional front gate structure, wherein the plurality of semiconductor pillars are parallel to the insulating layer and the plurality of gates are formed on the insulating layer.

제9항에 있어서,The method of claim 9,

기판; 및Board; And

을 더 포함하되, 상기 절연층 상에 상기 복수의 반도체기둥이 수직으로 형성된, 3차원 전면 게이트 구조를 갖는 낸드형 비휘발성 디램 어레이.The NAND type nonvolatile DRAM array further comprising a three-dimensional front gate structure, wherein the plurality of semiconductor pillars are vertically formed on the insulating layer.

제9항에 있어서,The method of claim 9,

상기 반도체기둥은,The semiconductor pillar,

원기둥 또는 다각기둥인, 3차원 전면 게이트 구조를 갖는 낸드형 비휘발성 디램 어레이.NAND nonvolatile DRAM array with three-dimensional front gate structure, cylindrical or polygonal.

제10항 또는 제11항에 있어서,The method according to claim 10 or 11, wherein

상기 기판은,The substrate,

실리콘 기판, 실리콘 게르마늄, 인장 실리콘 또는 인장 실리콘 게르마늄인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 어레이.A nonvolatile DRAM array having a three-dimensional front gate structure, which is a silicon substrate, silicon germanium, tensile silicon, or tensile silicon germanium.

삭제delete

제9항에 있어서,The method of claim 9,

실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 고유전율(High-k)의 금속 산화막인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 어레이. A nonvolatile DRAM array having a three-dimensional front gate structure, which is a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a high-k metal oxide film.

제9항에 있어서,The method of claim 9,

상기 부유게이트는,The floating gate,

폴리실리콘층, SONOS(Silicon Oxide Nitride Oxide Silicon) 또는 MNOS(Metal Nitride Oxide Silicon)구조를 형성하는 질화막층, 비정질 실리콘층, 금속 산화물층, 실리콘 질화막층, 실리콘 나노결정층, 금속 나노결정층 또는 금속산화물 나노결정층인, 3차원 전면 게이트 구조를 갖는 낸드형 비휘발성 디램 어레이.A nitride layer, an amorphous silicon layer, a metal oxide layer, a silicon nitride layer, a silicon nanocrystal layer, a metal nanocrystal layer, or a metal forming a polysilicon layer, silicon oxide nitride oxide silicon (SONOS), or metal nitride oxide silicon (MNOS) structure A NAND type nonvolatile DRAM array having a three-dimensional front gate structure as an oxide nanocrystal layer.

기판 내에 절연층을 형성하여 에스오아이(SOI, silicon on insulator)기판을 형성하는 단계;Forming an insulating layer in the substrate to form a silicon on insulator (SOI) substrate;

상기 에스오아이 기판의 상부기판 상에 제1포토레지스트층을 형성하는 단계;Forming a first photoresist layer on the upper substrate of the SOH substrate;

패턴된 상기 제1포토레지스트층을 마스크로 하여 상기 상부기판을 식각하는 단계;Etching the upper substrate using the patterned first photoresist layer as a mask;

식각된 상기 상부기판에 옥시데이션(oxidation)공정 및 선택적인 습식식각공정을 반복적으로 수행하여 상기 절연층과 이격되어진 반도체기둥을 형성하는 단계;Repeatedly performing an oxidation process and an optional wet etching process on the etched upper substrate to form a semiconductor pillar spaced apart from the insulating layer;

상기 반도체기둥의 전면을 둘러싸도록 비휘발성 메모리부 및 게이트물질을 순차적으로 형성하는 단계;Sequentially forming a nonvolatile memory unit and a gate material to surround the entire surface of the semiconductor pillar;

상기 게이트물질 상에 제2포토레지스트층을 형성하는 단계;Forming a second photoresist layer on the gate material;

패턴된 상기 제2포토레지스트를 마스크로 하여 상기 게이트물질 및 상기 비휘발성 메모리부를 순차적으로 식각하는 단계; 및Sequentially etching the gate material and the nonvolatile memory unit using the patterned second photoresist as a mask; And

상기 반도체기둥 내에 소오스와 드레인을 형성하는 단계Forming a source and a drain in the semiconductor pillar

를 포함하는, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조방법.Method of manufacturing a non-volatile DRAM cell having a three-dimensional front gate structure comprising a.

제17항에 있어서,The method of claim 17,

상기 기판은,The substrate,

실리콘 기판, 실리콘 게르마늄, 인장 실리콘 또는 인장 실리콘 게르마늄인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조방법.A method of manufacturing a nonvolatile DRAM cell having a three-dimensional front gate structure, which is a silicon substrate, silicon germanium, tensile silicon, or tensile silicon germanium.

제17항에 있어서,The method of claim 17,

상기 반도체기둥은 원기둥 또는 다각기둥인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조방법.The semiconductor pillar is a cylindrical or polygonal pillar, a method of manufacturing a nonvolatile DRAM cell having a three-dimensional front gate structure.

제17항에 있어서,The method of claim 17,

상기 비휘발성 메모리부는,The nonvolatile memory unit,

상기 반도체기둥의 전면을 둘러싼 터널링절연막;A tunneling insulating film surrounding the entire surface of the semiconductor pillar;

상기 터널링절연막을 둘러싼 부유게이트; 및A floating gate surrounding the tunneling insulating layer; And

상기 부유게이트를 둘러싼 제어절연막Control insulating film surrounding the floating gate

을 포함하는, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조방법.Method of manufacturing a non-volatile DRAM cell having a three-dimensional front gate structure, including.

제20항에 있어서,The method of claim 20,

실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 고유전율(High-k)의 금속 산화막인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조방법.A method of manufacturing a nonvolatile DRAM cell having a three-dimensional front gate structure, which is a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a high-k metal oxide film.

제20항에 있어서,The method of claim 20,

상기 부유게이트는,The floating gate,

폴리실리콘층, SONOS(Silicon Oxide Nitride Oxide Silicon) 또는 MNOS(Metal Nitride Oxide Silicon)구조를 형성하는 질화막층, 비정질 실리콘층, 금속 산화물층, 실리콘 질화막층, 실리콘 나노결정층, 금속 나노결정층 또는 금속산화물 나노결정층인, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 셀의 제조방법.A nitride layer, an amorphous silicon layer, a metal oxide layer, a silicon nitride layer, a silicon nanocrystal layer, a metal nanocrystal layer, or a metal forming a polysilicon layer, silicon oxide nitride oxide silicon (SONOS), or metal nitride oxide silicon (MNOS) structure A method of manufacturing a nonvolatile DRAM cell having a three-dimensional front gate structure, which is an oxide nanocrystal layer.

제1항에 의한 비휘발성 디램 셀의 구동방법에 있어서,In the method of driving a nonvolatile DRAM cell according to claim 1,

상기 반도체기둥 내부에 홀(hole)을 축적하거나 축출하는 디램 모드 단계 및A DRAM mode step of accumulating or extracting holes in the semiconductor pillar;

상기 비휘발성 메모리부의 부유게이트에 전자를 주입하거나 소거하는 비휘발성 메모리 모드 단계A nonvolatile memory mode step of injecting or erasing electrons into the floating gate of the nonvolatile memory unit

를 포함하는, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 소자의 구동방법.A method of driving a nonvolatile DRAM device having a three-dimensional front gate structure comprising a.

제23항에 있어서,The method of claim 23, wherein

상기 디램 모드 단계는The DRAM mode step

게이트 유기 드레인 누수(Gate Induced Drain Leakage)효과에 의하여 상기 반도체기둥 내부에 홀을 축적하거나 축출하는, 3차원 전면 게이트 구조를 갖는 비휘발성 디램 소자의 구동방법.A method of driving a non-volatile DRAM device having a three-dimensional front gate structure, which accumulates or ejects holes in the semiconductor pillar due to a gate induced drain leakage effect.