KR100871389B1 - 반도체 소자의 퓨즈 및 그의 형성방법 - Google Patents

Abstract

본 발명은 공정 마진(Margin)을 개선하고 리페어 효율을 향상시킬 수 있는 반도체 소자의 퓨즈 및 그의 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 퓨즈는, 블로윙(Blowing) 영역을 갖는 퓨즈 라인을 포함하며, 상기 퓨즈 라인의 상기 블로윙 영역은 상기 블로윙 영역 양측의 퓨즈 라인 두께보다 얇은 두께를 갖는다.

Description

반도체 소자의 퓨즈 및 그의 형성방법{FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 소자의 퓨즈 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 공정 마진(Margin)을 개선하고 리페어 효율을 향상시킬 수 있는 반도체 소자의 퓨즈 및 그의 형성방법에 관한 것이다.

최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 커팅(Cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.

이하에서는, 종래 기술에 따른 반도체 소자의 리페어 방법을 간략하게 설명하도록 한다.

먼저, 반도체 기판의 퓨즈 영역 상에 표면이 평탄화된 층간절연막을 증착한 후, 상기 층간절연막 상에 다수의 퓨즈들을 형성한다. 상기 퓨즈들은 균일한 폭과 두께를 갖는 라인 타입으로 형성되며, 통상, 퓨즈 영역의 단차 및 공정 마진의 개선을 위해 금속막으로 형성한다.

그런 다음, 상기 퓨즈들을 덮도록 반도체 기판의 결과물 상에 절연막과 보호막을 차례로 증착한다. 이어서, 상기 보호막과 절연막의 일부 두께를 리페어 식각하여 블로윙 예정 영역에 형성된 퓨즈 상에 소정 두께의 절연막을 잔류시키는 리페어용 트렌치를 형성한다.

그리고 나서, 상기 리페어용 트렌치가 형성된 반도체 기판의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈를 커팅하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.

그러나, 전술한 종래 기술의 경우에는, 반도체 소자의 낮은 저항을 구현하기 위하여 상기 금속막으로 형성된 퓨즈를 두꺼운 두께를 형성하기 때문에 퓨즈를 커팅하는 데에 많은 에너지가 필요하며, 이로 인해, 퓨즈 불로윙 공정시 퓨즈 자체에 많은 스트레스가 가해질 뿐 아니라 그에 인접한 다른 퓨즈에까지 스트레스가 가해지는 등 페일(Fail)이 유발된다.

그러므로, 이와 같은 페일 없이 최적의 리페어 효율을 얻기 위한 퓨즈의 크기, 리페어용 트렌치 하부에 잔류된 절연막의 두께, 리페어 공정시의 레이저 스팟 크기와 에너지 조건 등을 조절하는 데에 한계가 있으며, 그 결과, 공정 마진이 감소하고 리페어 효율이 저하된다.

본 발명은 공정 마진(Margin)을 개선하고 리페어 효율을 향상시킬 수 있는 반도체 소자의 퓨즈 및 그의 형성방법을 제공한다.

본 발명에 따른 반도체 소자의 퓨즈는, 블로윙 영역을 포함한 퓨즈 영역을 갖는 반도체 기판; 상기 반도체 기판 상에 형성된 식각정지막; 상기 식각 정지막 상에 형성되며, 상기 블로윙 영역 양측의 퓨즈 영역 부분에 배치된 다수의 도전 패턴; 상기 블로윙 영역과 이에 인접한 도전 패턴 부분이 노출되도록 형성된 절연막; 및 상기 절연막 및 식각 정지막 상에 상기 노출된 도전 패턴 부분과 콘택하도록 형성되며, 상기 블로윙 영역에서 상기 블로윙 영역의 양측보다 얇은 두께를 갖는 퓨즈 라인;을 포함한다.

여기서, 상기 퓨즈 라인은 상기 블로윙 영역에서 상기 블로윙 영역의 퓨즈 라인 두께의 50∼200%의 폭을 갖는다.

상기 퓨즈 라인은 표면 상에 베리어막을 구비한다.

상기 베리어막은 Ti막, 또는, TiN막으로 이루어진다.

상기 퓨즈 라인은 금속막으로 이루어진다.

상기 금속막은 알루미늄막이다.

또한, 본 발명에 따른 반도체 소자의 퓨즈 형성방법은, 블로윙 영역을 포함한 퓨즈 영역을 갖는 반도체 기판 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 블로윙 영역을 포함한 퓨즈 영역의 식각정지막 부분을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 상기 절연막 상에 도전막을 형성하는 단계; 및 상기 도전막을 식각하여 상기 블로윙 영역이 상기 블로윙 영역 양측의 나머지 퓨즈 영역보다 얇은 두께를 갖는 퓨즈 라인을 형성하는 단계;를 포함한다.

여기서, 상기 식각정지막은 질화막으로 형성한다.

상기 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치를 매립하도록 도전막을 형성하는 단계 전, 상기 트렌치의 표면을 포함한 절연막 상에 베리어막을 형성 하는 단계;를 더 포함한다.

상기 베리어막은 Ti막, 또는, TiN막으로 형성한다.

상기 도전막은 금속막으로 형성한다.

상기 금속막은 알루미늄막이다.

상기 퓨즈 라인은 상기 블로윙 영역에서 상기 블로윙 영역의 퓨즈 라인 두께의 50∼200%의 폭을 갖도록 형성한다.

본 발명은 식각정지막 상에 금속막을 증착하고 상기 금속막의 과도 식각(Over Etch)량을 조절하여 퓨즈 라인을 형성함으로써, 퓨즈 라인의 블로윙 영역 부분이 리페어 공정에 적합한 두께를 갖도록 효과적으로 조절할 수 있으며, 이를 통해, 리페어 효율을 향상시킬 수 있다.

또한, 본 발명은 상기 퓨즈 라인을 셀 영역의 금속 배선 형성시 과도 식각량을 조절하면서 함께 형성함으로써, 공정 조건을 변화시키지 않고 추가되는 공정 없이 리페어 공정에 적합한 두께의 퓨즈 라인을 형성할 수 있으므로, 공정 마진을 개선할 수 있다.

이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

도 1은 본 발명의 실시예에 따른 반도체 소자의 퓨즈를 설명하기 위한 단면도이다.

도 1에 도시된 바와 같이, 블로윙 영역을 포함한 퓨즈 영역과 셀 영역을 가지며, 상기 셀 영역에 제1금속 배선(102)이 형성된 반도체 기판(100) 상에 상기 제1금속 배선(102)을 덮도록 제1절연막(104)이 형성된다. 상기 제1절연막 (104)상에 식각정지막(106)이 형성된다. 상기 블로윙 영역 양측 퓨즈 영역 부분의 식각정지막(106) 상에 다수개의 도전 패턴(110)이 형성됨과 아울러 상기 셀 영역의 식각정지막(106) 상에 제2금속 배선(112)이 형성된다. 그리고, 상기 제1 및 제2금속 배선(106, 112)을 콘택시키는 제1콘택 플러그(108)가 형성된다. 상기 도전 패턴(110) 및 제2금속 배선(112)이 형성된 반도체 기판(100) 상에 제2절연막(114)이 형성되며, 상기 제2절연막(114)은 블로윙 영역과 이에 인접한 도전 패턴(110) 부분이 노출되도록 형성된다.
상기 제2절연막(114) 및 식각정지막(106) 상에 상기 노출된 도전 패턴(110) 부분과 콘택함과 아울러, 블로윙 영역에서 상기 블로윙 영역 양측보다 얇은 두께를 갖는 퓨즈 라인(FL)이 형성되며, 상기 셀 영역의 제2금속 배선(112) 상에 제2콘택 플러그(122)와 제3금속배선(124)이 형성된다.

삭제

또한, 상기 퓨즈 라인(FL)은 상기 블로윙 영역 부분에서 상기 블로윙 영역의 퓨즈 라인(FL) 두께의 50∼200%의 폭을 갖도록 형성되며, 그 표면 상에 Ti막, 또는, TiN막으로 이루어진 제1 및 제2베리어막(116, 120)을 구비한다. 또한, 상기 퓨즈 라인(FL)은 상기 제3금속배선(124)과 동일한 재질의 금속막, 예컨데, 알루미늄막으로 이루어진다.

여기서, 본 발명은 상기 퓨즈 라인(FL)이 상기 블로윙 영역 부분이 블로윙 영역 양측의 나머지 퓨즈 영역 부분보다 얇은 두께로 형성되기 때문에 상기 퓨즈 라인(FL)이 리페어 공정시 적합합 형태를 가지며, 이를 통해, 리페어 효율을 개선할 수 있고 공정 마진을 향상시킬 수 있다.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 퓨즈 형성방법을 설명하기 위한 공정별 단면도이다.

도 2a를 참조하면, 블로윙 영역을 포함한 퓨즈 영역과 셀 영역을 갖는 반도체 기판(100) 상에 소정의 하부 구조물(도시 안됨)들을 형성한 후, 상기 셀 영역에 제1금속배선(102)을 형성한다. 그리고 나서, 상기 하부 구조물들과 제1금속 배선(102)을 덮도록, 예컨데, 산화막으로 제1절연막(104)을 증착한다.

그런 다음, 상기 제1절연막(104)의 표면을 평탄화함이 바람직하며, 상기 평탄화된 각 영역의 제1절연막(104) 상에 식각정지막(106)을 형성한다. 상기 식각정지막(106)은 상기 제1절연막(104)과 식각 선택비를 갖는 막, 예컨데, 질화막으로 형성한다.

도 2b를 참조하면, 상기 식각정지막(106) 상에 도전막, 바람직하게는, 금속막을 증착하고, 그리고 나서, 상기 금속막을 패터닝하여 상기 반도체 기판(100)의 셀 영역에 제2금속 배선(112)을 형성함과 아울러 퓨즈 영역에 다수의 도전 패턴(110)을 형성한다. 한편, 상기 셀 영역의 제1절연막(104)과 식각정지막(106) 내에 상기 제2금속 배선(112)과 상기 제1금속 배선(102)을 콘택시키는 제1콘택 플러그(108)를 형성함이 바람직하다.

도 2c를 참조하면, 상기 도전 패턴(110)과 제2금속배선(112)을 덮도록 반도체 기판(100) 각 영역의 식각정지막(106) 상에 제2절연막(114)을 증착한 다음, 상기 제2절연막(114)의 표면을 평탄화함이 바람직하다.

도 2d를 참조하면, 상기 제2절연막(114)을 식각하여 퓨즈 영역에 제1도전 패 턴 부분 및 그 사이의 식각정지막 부분을 노출시키는 트렌치(T)를 형성함과 아울러 셀 영역에 제2금속 배선(112)을 노출시키는 콘택홀(H)을 형성한다. 이때, 상기 트렌치(T)는 상기 블로윙 영역을 포함한 블로윙 영역 양측의 퓨즈 영역 부분에 형성한다.

도 2e를 참조하면, 상기 콘택홀(H)과 트렌치(T)의 표면을 포함한 제2절연막(114) 상에 제1베리어막(116)을 형성한 후, 상기 제1베리어막(116) 상에 콘택홀(H)과 트렌치(T)를 매립하도록 도전막, 바람직하게는, 금속막(118)을 형성한다. 이어서, 상기 금속막(118) 상에 제2베리어막(120)을 형성한다. 상기 제1 및 제2베리어막(116, 120)은 Ti막, 또는, TiN막으로 형성함이 바람직하며, 상기 금속막(118)은 알루미늄막으로 형성함이 바람직하다.

도 2f를 참조하면, 상기 제2베리어막(120)과 금속막(118) 및 제1베리어막(116)을 식각하여 퓨즈 영역에 도전 패턴(110)과 콘택하며 블로윙 영역 부분이 상기 블로윙 영역 양측 부분보다 얇은 두께를 갖는 퓨즈 라인(FL)을 형성함과 아울러 셀 영역에 제2금속 배선(112)과 콘택하는 제3금속 배선(124)을 형성한다. 이때, 상기 제2금속 배선(112)과 제3금속 배선(124)을 콘택시키는 제2콘택 플러그(122)도 함께 형성함이 바람직하다. 또한, 상기 퓨즈 라인(FL)은 상기 블로윙 영역 부분에서 상기 블로윙 영역의 퓨즈 라인(FL) 두께의 50∼200%의 폭을 갖도록 형성한다.

여기서, 본 발명은 식각정지막(106) 상에 형성된 금속막(118)의 과도 식각(Over Etch)량을 조절하여 퓨즈 라인(FL)을 형성함으로써, 상기 퓨즈 라인(FL)의 블로윙 영역 부분이 리페어 공정에 적합한 얇은 두께를 갖도록 효과적으로 조절할 수 있으며, 이를 통해, 리페어 효율을 향상시킬 수 있다.

도 2g를 참조하면, 상기 퓨즈 라인(FL)과 제3금속 배선(124)이 형성된 반도체 기판(100)의 각 영역 상에 제3절연막(126)과 보호막(128)을 차례로 형성한 다음, 퓨즈 영역의 보호막(128)과 제3절연막(126)의 일부 두께를 식각하여 퓨즈 라인(FL)의 블로윙 영역 상에 소정 두께의 제3절연막(126)을 잔류시키는 리페어용 트렌치(RT)를 형성한다.

이후, 도시하지는 않았지만 상기 리페어용 트렌치(RT)가 형성된 반도체 기판(100)의 퓨즈 영역에 레이저를 조사하여 특정 퓨즈 라인(FL)을 커팅하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.

한편, 전술한 본 발명의 실시예에서는 상기 퓨즈 라인을 셀 영역의 제2금속배선과 동일 레이어로 형성하는 방법에 대하여 도시하고 설명하였으나, 상기 퓨즈 라인은 제1금속 배선이나 제3금속 배선 등의 다른 금속 배선과 동일 레이어로 형성할 수도 있다.

또한, 전술한 본 발명의 실시예에서는 상기 퓨즈 라인과 외부 회로를 콘택시키는 역할을 하는 도전 패턴으로서 제2금속 배선과 동일 레이어로 형성되는 도전 패턴을 도시하고 설명하였으나, 상기 도전 패턴은 제1금속 배선이나 제3금속 배선 등의 다른 금속 배선과 동일 레이어로 형성하는 것도 가능하다.

여기서, 본 발명은 식각정지막 상에 형성된 금속막의 과도 식각량을 조절하면서 상기 금속막을 식각함으로써, 블로윙 영역 부분이 리페어 공정시 적합하도록 얇은 두께를 갖는 퓨즈 라인을 형성할 수 있으며, 따라서, 본 발명은 리페어 효율 을 효과적으로 개선할 수 있다.

또한, 본 발명은 상기 퓨즈 라인을 셀 영역의 금속 배선 형성시 퓨즈 영역의 금속막 과도 식각량을 조절하면서 함께 형성함으로써, 공정 조건을 변화시키지 않고 추가되는 공정 없이 리페어 공정에 적합한 두께의 퓨즈 라인을 형성할 수 있으므로, 공정 마진을 개선할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

도 1은 본 발명의 실시예에 따른 반도체 소자의 퓨즈를 설명하기 위한 단면도.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 퓨즈를 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 반도체 기판 102 : 제1금속 배선

104 : 제1절연막 106 : 식각정지막

108 : 제1콘택 플러그 110 : 도전 패턴

112 : 제2금속 배선 114 : 제2절연막

T : 트렌치 H : 콘택홀

116 : 제1베리어막 118 : 금속막

120 : 제2베리어막 122 : 제2콘택 플러그

124 : 제3금속 배선 126 : 제3절연막

128 : 보호막 RT : 리페어용 트렌치

Claims (13)

1. 블로윙 영역을 포함한 퓨즈 영역을 갖는 반도체 기판;

   상기 반도체 기판 상에 형성된 식각정지막;

   상기 식각 정지막 상에 형성되며, 상기 블로윙 영역 양측의 퓨즈 영역 부분에 배치된 다수의 도전 패턴;

   상기 블로윙 영역과 이에 인접한 도전 패턴 부분이 노출되도록 형성된 절연막; 및

   상기 절연막 및 식각 정지막 상에 상기 노출된 도전 패턴 부분과 콘택하도록 형성되며, 상기 블로윙 영역에서 상기 블로윙 영역의 양측보다 얇은 두께를 갖는 퓨즈 라인;

   을 포함하는 반도체 소자의 퓨즈.
2. 제 1 항에 있어서,

   상기 퓨즈 라인은 상기 블로윙 영역에서 상기 블로윙 영역의 퓨즈 라인 두께의 50∼200%의 폭을 갖는 것을 특징으로 하는 반도체 소자의 퓨즈.
3. 제 1 항에 있어서,

   상기 퓨즈 라인은 표면 상에 베리어막을 구비한 것을 특징으로 하는 반도체 소자의 퓨즈.
4. 제 3 항에 있어서,

   상기 베리어막은 Ti막, 또는, TiN막으로 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈.
5. 제 1 항에 있어서,

   상기 퓨즈 라인은 금속막으로 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈.
6. 제 5 항에 있어서,

   상기 금속막은 알루미늄막인 것을 특징으로 하는 반도체 소자의 퓨즈.
7. 블로윙 영역을 포함한 퓨즈 영역을 갖는 반도체 기판 상에 식각정지막을 형성하는 단계;

   상기 식각정지막 상에 절연막을 형성하는 단계;

   상기 절연막을 식각하여 상기 블로윙 영역을 포함한 퓨즈 영역의 식각정지막 부분을 노출시키는 트렌치를 형성하는 단계;

   상기 트렌치를 매립하도록 상기 절연막 상에 도전막을 형성하는 단계; 및

   상기 도전막을 식각하여 상기 블로윙 영역이 상기 블로윙 영역 양측의 나머지 퓨즈 영역보다 얇은 두께를 갖는 퓨즈 라인을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
8. 제 7 항에 있어서,

   상기 식각정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
9. 제 7 항에 있어서,

   상기 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치를 매립하도록 도전막을 형성하는 단계 전,

   상기 트렌치의 표면을 포함한 절연막 상에 베리어막을 형성하는 단계;

   를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
10. 제 9 항에 있어서,

    상기 베리어막은 Ti막, 또는, TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
11. 제 7 항에 있어서,

    상기 도전막은 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
12. 제 11 항에 있어서,

    상기 금속막은 알루미늄막인 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.
13. 제 7 항에 있어서,

    상기 퓨즈 라인은 상기 블로윙 영역에서 상기 블로윙 영역의 퓨즈 라인 두께의 50∼200%의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈 형성방법.

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