KR100870423B1 - Semiconductor memory device - Google Patents

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KR100870423B1
KR100870423B1 KR1020070063718A KR20070063718A KR100870423B1 KR 100870423 B1 KR100870423 B1 KR 100870423B1 KR 1020070063718 A KR1020070063718 A KR 1020070063718A KR 20070063718 A KR20070063718 A KR 20070063718A KR 100870423 B1 KR100870423 B1 KR 100870423B1
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강길옥
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주식회사 하이닉스반도체
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Abstract

A semiconductor memory device is provided to reduce the number of required pad, implement area and manufacturing cost by outputting a voltage through a shared pad by a selected signal of a plurality of voltages. In a semiconductor memory device, a selecting unit selects one of a plurality of internal voltages in response to the test signal and outputs the selected voltage, a monitoring pad(290) outputs the output voltage of the selected unit. A reference voltage generation unit generates a plurality of reference voltages and an internal voltage generating unit generates a plurality of internal voltages by receiving a plurality of reference voltages. The reference voltage pad includes a plurality of pads for inputting/ outputting the corresponding reference voltage.

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}Semiconductor Memory Device {SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래기술에 따른 반도체메모리소자 내 뱅크 및 패드의 배치도.1 is a layout view of a bank and a pad in a semiconductor memory device according to the prior art.

도 2는 반도체메모리소자 내 전압 생성부와, 도 1의 내부전압 패드부와 기준전압 패드부의 연결 관계를 도시한 도면.FIG. 2 is a diagram illustrating a connection relationship between a voltage generator in a semiconductor memory device, an internal voltage pad part, and a reference voltage pad part of FIG.

도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자 내 뱅크 및 패드의 배치도.3 is a layout view of a bank and a pad in a semiconductor memory device according to an embodiment of the present invention.

도 4는 반도체메모리소자 내 전압 생성부와, 도 3의 모니터용 패드와, 저전압패드와, 기준전압 패드부의 연결 관계를 도시한 도면.4 is a diagram illustrating a connection relationship between a voltage generator in a semiconductor memory device, a pad for a monitor of FIG. 3, a low voltage pad, and a reference voltage pad;

도 5는 도 4의 선택부의 내부 회로도와 모니터용 패드와의 연결관계를 도시한 도면.FIG. 5 is a diagram illustrating a connection relationship between an internal circuit diagram of the selector of FIG. 4 and a pad for a monitor; FIG.

도 6은 도3 내지 도 5에 도시된 본 발명의 시뮬레이션 파형도로서, 모니터용 패드를 통해 측정되는 전압 레벨을 도시.FIG. 6 is a simulation waveform diagram of the present invention shown in FIGS. 3 to 5, showing voltage levels measured through a monitor pad. FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

280 : 선택부280: selection unit

295 : 테스트신호 생성부295: test signal generator

290 : 모니터용 패드290: pad for monitor

본 발명은 반도체 설계 기술에 관한 것으로, 특히 외부신호의 입출력을 위한 반도체메모리소자의 패드에 관한 것이다.The present invention relates to a semiconductor design technology, and more particularly to a pad of a semiconductor memory device for input and output of an external signal.

일반적으로 반도체메모리소자는 다양한 외부신호의 입력을 받아들이거나 출력하기 위한 접점인 패드를 갖는다. 이 패드의 수는 최소한 스펙에서 규정된 각종 신호 및 외부 공급 전위의 종류만큼 구성되어야 한다. 뿐만 아니라, 반도체 장치는 테스트를 위한 별도의 패드을 추가로 구비하는 것이 일반적이다. 이와 같이, 추가로 구비되는 패드들은 반도체 장치의 내부 발생 전위를 검출(Monitoring)하거나, 내부신호를 외부에서 인가하기 위해 사용된다.In general, a semiconductor memory device has a pad as a contact point for receiving or outputting input of various external signals. The number of pads shall consist of at least the types of signals and external supply potentials specified in the specification. In addition, it is common for semiconductor devices to further include a separate pad for testing. As such, the pads additionally provided are used to monitor an internal generated potential of the semiconductor device or to apply an internal signal from the outside.

도 1은 종래기술에 따른 반도체메모리소자 내 뱅크 및 패드의 배치도이다.1 is a layout view of a bank and a pad in a semiconductor memory device according to the related art.

도 1을 참조하면, 종래기술에 따른 반도체메모리소자는 데이터를 저장하기 위한 단위메모리셀이 어레이 형태로 배치된 제0 내지 제3 뱅크(72, 74, 76, 78)와, 해당 데이터를 입출력하기 위한 복수의 패드를 포함하는 데이터 패드부(10)와, 해당 내부전압을 출력하기 위한 복수의 패드를 포함하는 내부전압 패드부(20)와, 해당 기준전압을 입출력하기 위한 복수의 패드를 포함하는 기준전압 패드부(30)와, 해당 커맨드를 입력받기 위한 복수의 패드를 포함하는 커맨드 패드부(40)와, 해당 어드레스를 입력받기 위한 복수의 패드를 포함하는 어드레스 패드부(50)와, 해당 구동전원을 인가받기 위한 복수의 패드를 포함하는 전원 패드부(60)를 구비한다.Referring to FIG. 1, in the semiconductor memory device according to the related art, the 0 to third banks 72, 74, 76, and 78 in which unit memory cells for storing data are arranged in an array form are used to input / output corresponding data. And a data pad unit 10 including a plurality of pads therein, an internal voltage pad unit 20 including a plurality of pads for outputting the corresponding internal voltages, and a plurality of pads for inputting and outputting corresponding reference voltages. A command pad section 40 including a reference voltage pad section 30, a plurality of pads for receiving a corresponding command, an address pad section 50 including a plurality of pads for receiving a corresponding address, and A power pad unit 60 including a plurality of pads for receiving driving power is provided.

이러한 패드들은 반도체메모리소자로의 커맨드, 어드레스, 데이터, 구동전원의 입출력 및 내부신호의 측정을 위한 인터페이스이다.These pads are interfaces for measuring commands, addresses, data, input / output of driving power, and internal signals to semiconductor memory devices.

여기서, 각 패드부는 뱅크의 중간에 배치된다.Here, each pad portion is arranged in the middle of the bank.

도 2는 반도체메모리소자 내 전압 생성부와, 도 1의 내부전압 패드부(20)와 기준전압 패드부(30)의 연결 관계를 도시한 도면이다.FIG. 2 is a diagram illustrating a connection relationship between a voltage generator in a semiconductor memory device, the internal voltage pad unit 20, and the reference voltage pad unit 30 of FIG. 1.

도 2를 참조하면, 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD)을 생성하기 위한 기준전압 생성부(80)와, 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD)을 인가받아 해당 내부전압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL)을 생성하기 위한 내부전압 생성부(90)와, 내부전압 생성부(90)의 출력전압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL) 중 해당 내부전압을 외부로 출력하기 위한 복수의 패드를 포함하는 내부전압 패드부(20)와, 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD) 중 해당 기준전압을 외부로 입출력하기 위한 복수의 패드를 포함하는 기준전압 패드부(30)와, 내부전압 생성부(90)의 출력전압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL)을 인가받아 구동되는 내부블록(98)을 포함한다.Referring to FIG. 2, a reference voltage generator 80 for generating first to fifth reference voltages VREFP, VREFC, VREFE, VREFB, and VREFD, and first to fifth reference voltages VREFP, VREFC, and VREFE. , VREFB, VREFD are applied to the internal voltage generator 90 for generating the corresponding internal voltage (VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL), and the output voltage of the internal voltage generator 90 An internal voltage pad unit 20 including a plurality of pads for outputting a corresponding internal voltage to the outside among VPP, VCORE, VPERI, VBLP, VCP, VBB, and VDLL, and first to fifth reference voltages VREFP and VREFC. , The reference voltage pad unit 30 including a plurality of pads for inputting and outputting the reference voltage to the outside of the VREFE, VREFB, and VREFD, and the output voltages VPP, VCORE, VPERI, and VBLP of the internal voltage generator 90. , VCP, VBB, VDLL) includes an internal block 98 driven by driving.

구동을 간략히 살펴보면, 기준전압 생성부(80)는 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD)을 생성한다. 이어, 내부전압 생성부(90)는 해당 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD)을 인가받아 해당 내부전 압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL)을 생성한다.Referring to the driving, the reference voltage generator 80 generates the first to fifth reference voltages VREFP, VREFC, VREFE, VREFB, and VREFD. Subsequently, the internal voltage generator 90 receives the corresponding reference voltages VREFP, VREFC, VREFE, VREFB, and VREFD to generate the corresponding internal voltages VPP, VCORE, VPERI, VBLP, VCP, VBB, and VDLL.

이어, 내부전압 패드부(20) 내 패드는 내부전압 생성부(90)의 출력전압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL) 중 해당 내부전압을 외부로 출력한다. 또한, 기준전압 패드부(30)는 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD) 중 해당 기준전압을 외부로 입출력한다.Subsequently, the pad in the internal voltage pad unit 20 outputs the corresponding internal voltage among the output voltages VPP, VCORE, VPERI, VBLP, VCP, VBB, and VDLL of the internal voltage generator 90 to the outside. In addition, the reference voltage pad unit 30 inputs and outputs a corresponding reference voltage from among the first to fifth reference voltages VREFP, VREFC, VREFE, VREFB, and VREFD to the outside.

또한, 내부블록(98)는 내부전압 생성부(90)의 출력전압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL)을 인가받아 구동된다.In addition, the internal block 98 is driven by receiving the output voltages VPP, VCORE, VPERI, VBLP, VCP, VBB, and VDLL of the internal voltage generator 90.

이와 같이, 종래기술에 따른 반도체메모리소자는 복수의 기준전압을 입출력하기 위한 복수의 패드와, 내부전압을 출력하기 위한 복수의 패드를 각각 구비하여, 해당 전압의 레벨을 측정한다.As described above, the semiconductor memory device according to the related art includes a plurality of pads for inputting and outputting a plurality of reference voltages and a plurality of pads for outputting an internal voltage, respectively, to measure the level of the corresponding voltage.

이러한 전원용 패드를 전압별로 각각 구비하면, 패드에 의한 칩의 면적이 커지는 문제점이 있다.If each of the power pads is provided for each voltage, there is a problem that the area of the chip due to the pad is increased.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 구현 면적을 가지며 내부전압의 측정이 가능한 반도체메모리소자를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device having a small implementation area and capable of measuring an internal voltage.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 테스트신호에 응답하여 복수의 내부전압 중 하나를 선택하여 출력하기 위한 선택수단; 상기 선택수단의 출력전압을 외부로 출력하기 위한 모니터용 패드; 복수의 기준전압을 생성하기 위한 기준전압 생성수단; 상기 복수의 기준전압을 인가받아 상기 복수의 내부전압을 생성하기 위한 내부전압 생성수단; 및 상기 복수의 기준전압 중 해당 기준전압을 외부로 입출력하기 위한 복수의 패드를 포함하는 기준전압 패드를 구비하는 반도체메모리소자가 제공된다.According to an aspect of the present invention for achieving the above technical problem, selecting means for selecting and outputting one of a plurality of internal voltage in response to a test signal; A monitor pad for outputting the output voltage of the selection means to the outside; Reference voltage generating means for generating a plurality of reference voltages; Internal voltage generation means for generating the plurality of internal voltages by receiving the plurality of reference voltages; And a reference voltage pad including a plurality of pads for inputting and outputting a corresponding reference voltage to the outside of the plurality of reference voltages.

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본 발명의 다른 측면에 따르면, 복수의 기준전압을 생성하기 위한 기준전압 생성수단; 상기 복수의 기준전압을 인가받아 복수의 내부전압을 생성하기 위한 내부전압 생성수단; 상기 복수의 기준전압 중 해당 기준전압을 외부로 입출력하기 위한 복수의 패드를 포함하는 기준전압 패드수단; 테스트신호에 응답하여 복수의 내부전압 중 하나를 선택하여 출력하기 위한 선택수단; 상기 선택수단의 출력전압을 외부로 출력하기 위한 모니터용 패드; 및 상기 복수의 내부전압 중 하나를 외부로 출력하기 위한 저전압 패드를 구비하는 반도체메모리소자가 제공된다.According to another aspect of the invention, the reference voltage generating means for generating a plurality of reference voltage; Internal voltage generating means for generating a plurality of internal voltages by receiving the plurality of reference voltages; Reference voltage pad means including a plurality of pads for inputting and outputting a corresponding reference voltage from the plurality of reference voltages to the outside; Selecting means for selecting and outputting one of a plurality of internal voltages in response to a test signal; A monitor pad for outputting the output voltage of the selection means to the outside; And a low voltage pad for outputting one of the plurality of internal voltages to the outside.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 3은 본 발명의 일 실시 예에 따른 반도체메모리소자 내 뱅크 및 패드의 배치도이다.3 is a layout view of a bank and a pad in a semiconductor memory device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명에 따른 반도체메모리소자는 데이터를 저장하기 위 한 단위메모리셀이 어레이 형태로 배치된 제0 내지 제3 뱅크(720, 740, 760, 780)와, 해당 데이터를 입출력하기 위한 복수의 패드를 포함하는 데이터 패드부(100)와, 저전압을 입출력하기 위한 저전압패드(260)와, 복수의 내부전압 중 선택된 하나를 출력하기 모니터용 패드(290)와, 해당 기준전압을 입출력하기 위한 복수의 패드를 포함하는 기준전압 패드부(300)와, 해당 커맨드를 입력받기 위한 복수의 패드를 포함하는 커맨드 패드부(400)와, 해당 어드레스를 입력받기 위한 복수의 패드를 포함하는 어드레스 패드부(500)와, 해당 구동전원을 인가받기 위한 복수의 패드를 포함하는 전원 패드부(600)를 구비한다.Referring to FIG. 3, a semiconductor memory device according to an exemplary embodiment of the present invention may include zeroth through third banks 720, 740, 760, and 780 in which unit memory cells for storing data are arranged in an array, and input / output corresponding data. A data pad unit 100 including a plurality of pads for outputting, a low voltage pad 260 for inputting and outputting low voltages, a monitor pad 290 for outputting a selected one of a plurality of internal voltages, and a corresponding reference voltage. A reference voltage pad unit 300 including a plurality of pads for input / output, a command pad unit 400 including a plurality of pads for receiving a corresponding command, and a plurality of pads for receiving a corresponding address; A power pad 600 includes an address pad 500 and a plurality of pads for receiving the driving power.

이와 같이, 본 발명에 따른 반도체메모리소자를 도 1에 도시된 종래와 비교하여 보면, 내부전압 패드부 대신 하나의 모니터용 패드(290)를 구비하는 것을 알 수 있다. 이는 테스트신호 생성부(295)와 선택부(280)를 더 포함하므로써, 테스트신호(T0, T1, T2)의 인가에 따라 선택된 전압만이 공유된 모니터용 패드(290)를 통해 출력되도록 제어하기 때문이다. 따라서, 도 3에 도시된 본 발명과 같이, 종래 내부전압 별로 구비된 전압의 출력을 위한 패드를 줄일 수 있다.As described above, it can be seen that the semiconductor memory device according to the present invention is provided with one monitor pad 290 instead of the internal voltage pad unit. This further includes a test signal generator 295 and a selector 280 to control only the voltage selected according to the application of the test signals T0, T1, and T2 to be output through the shared monitor pad 290. Because. Accordingly, as shown in FIG. 3, a pad for outputting a voltage provided for each conventional internal voltage can be reduced.

도 4는 반도체메모리소자 내 전압 생성부와, 도 3의 모니터용 패드(290)와, 저전압패드(260)와, 기준전압 패드부(300)의 연결 관계를 도시한 도면이다.4 is a diagram illustrating a connection relationship between a voltage generator in the semiconductor memory device, the monitor pad 290 of FIG. 3, the low voltage pad 260, and the reference voltage pad 300.

도 4를 참조하면, 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD)을 생성하기 위한 기준전압 생성부(800)와, 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD)을 인가받아 해당 내부전압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL)을 생성하기 위한 내부전압 생성부(900)와, 테스트신호(T0, T1, T2)를 생성하기 위한 테스트신호 생성부(295)와, 테스트신호(T0, T1, T2)에 응답하여 내부전압 생성부(900)의 출력전압(VPP, VCORE, VPERI, VBLP, VCP, VDLL) 중 하나를 선택하여 출력하기 위한 선택부(280)와, 선택부(280)의 출력전압을 외부로 출력하기 위한 모니터용 패드(290)와, 내부전압 생성부(900)의 저전압(VBB)을 외부로 입출력하기 위한 저전압 패드(260)와, 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD) 중 해당 기준전압을 외부로 입출력하기 위한 복수의 패드를 포함하는 기준전압 패드부(300)와, 내부전압 생성부(900)의 출력전압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL)을 인가받아 구동되는 내부블록(980)을 포함한다.Referring to FIG. 4, a reference voltage generator 800 for generating first to fifth reference voltages VREFP, VREFC, VREFE, VREFB, and VREFD, and first to fifth reference voltages VREFP, VREFC, and VREFE. , VREFB, VREFD are applied to generate the internal voltage generator 900 for generating the corresponding internal voltage (VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL) and the test signals (T0, T1, T2) Select one of the test signal generator 295 and the output voltages VPP, VCORE, VPERI, VBLP, VCP, VDLL of the internal voltage generator 900 in response to the test signals T0, T1, and T2. Input / output the low voltage VBB of the selector 280 for outputting the display unit, the monitor pad 290 for outputting the output voltage of the selector 280 to the outside, and the internal voltage generator 900. A reference voltage pad unit 3 including a low voltage pad 260 for the purpose and a plurality of pads for inputting and outputting a corresponding reference voltage from among the first to fifth reference voltages VREFP, VREFC, VREFE, VREFB, and VREFD to the outside. 00) and an internal block 980 which is driven by receiving the output voltages VPP, VCORE, VPERI, VBLP, VCP, VBB, and VDLL of the internal voltage generator 900.

내부전압 생성부(900)는 제1 기준전압(VREFP)을 인가받아 워드라인을 드라이빙 시 사용되는 고전압(VPP)을 생성하기 위한 고전압 생성부(910)와, 제2 기준전압(VREFC)을 인가받아 논리값 1에 대응되는 데이터 인가 시 사용되는 코어전압(VCORE)을 생성하기 위한 코어전압 생성부(920)와, 제3 기준전압(VREFE)을 인가받아 페리영역의 구동 시 사용되는 페리전압(VPERI)을 생성하기 위한 페리전압 생성부(930)와, 코어전압(VCORE)을 인가받아 비트라인의 프리차지 시 사용되는 프리차지전압(VBLP)을 생성하기 위한 프리차지전압 생성부(940)와, 코어전압(VCORE)을 인가받아 메모리셀 내 커패시터의 플레이트에 사용되는 셀플레이트전압(VCP)을 생성하기 위한 셀플레이트전압 생성부(950)와, 제4 기준전압(VREFB)을 인가받아 트랜지스터의 바디단에 인가되는 저전압(VBB)을 생성하기 위한 저전압 생성부(960)와, 제5 기준전압(VREFD)을 인가받아 지연고정루프의 구동 시 사용되는 지연고정루프전압(VDLL)을 생성하기 위한 지연고정루프전압 생성부(970)를 구비한다.The internal voltage generator 900 receives the first reference voltage VREFP and applies the high voltage generator 910 for generating the high voltage VPP used for driving the word line, and the second reference voltage VREFC. The core voltage generator 920 for generating the core voltage VCORE used to apply data corresponding to the logic value 1 and the ferry voltage used when the ferry region is driven by receiving the third reference voltage VREFE. A ferry voltage generator 930 for generating a VPERI, a precharge voltage generator 940 for generating a precharge voltage VBLP used for precharging a bit line by receiving a core voltage VCORE; And a cell plate voltage generator 950 for generating the cell plate voltage VCP used for the plate of the capacitor in the memory cell and the fourth reference voltage VREFB. To generate a low voltage (VBB) applied to the body end A low voltage generator 960 and a delayed fixed loop voltage generator 970 for generating a delayed fixed loop voltage VDLL used when the delayed fixed loop is driven by receiving the fifth reference voltage VREFD.

구동을 간략히 살펴보면, 기준전압 생성부(800)는 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD)을 생성한다. 여기서, 제1 기준전압(VREFP)은 고전압(VPP)의 생성 시 기준이 되며, 제2 기준전압(VREFC)은 코어전압(VCORE)의 생성 시 기준이 되며, 제3 기준전압(VREFE)은 페리전압(VPERI)의 생성 시 기준이 되며, 제4 기준전압(VREFB)은 저전압(VBB)의 생성 시 기준이 되며, 제5 기준전압(VREFD)은 지연고정루프전압(VDLL)의 생성 시 기준이 된다.Referring to the driving, the reference voltage generator 800 generates the first to fifth reference voltages VREFP, VREFC, VREFE, VREFB, and VREFD. Here, the first reference voltage VREFP is a reference when generating the high voltage VPP, the second reference voltage VREFC is a reference when generating the core voltage VCORE, and the third reference voltage VREFE is a ferry. The fourth reference voltage VREFB is a reference when the low voltage VBB is generated, and the fifth reference voltage VREFD is a reference when the delay locked loop voltage VDLL is generated. do.

이어, 내부전압 생성부(900)는 해당 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD)을 인가받아 해당 내부전압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL)을 생성한다. 구체적으로, 고전압 생성부(910)는 제1 기준전압(VREFP)을 인가받아 워드라인을 드라이빙 시 사용되는 고전압(VPP)을 생성하며, 코어전압 생성부(920)는 제2 기준전압(VREFC)을 인가받아 논리값 1에 대응되는 데이터 인가 시 사용되는 코어전압(VCORE)을 생성하며, 페리전압 생성부(930)는 제3 기준전압(VREFE)을 인가받아 페리영역의 구동 시 사용되는 페리전압(VPERI)을 생성하며, 프리차지전압 생성부(940)는 코어전압(VCORE)을 인가받아 비트라인의 프리차지 시 사용되는 프리차지전압(VBLP)을 생성하며, 셀플레이트전압 생성부(950)는 코어전압(VCORE)을 인가받아 메모리셀 내 커패시터의 플레이트에 사용되는 셀플레이트전압(VCP)을 생성하며, 저전압 생성부(960)는 제4 기준전압(VREFB)을 인가받아 트랜지스터의 바디단에 인가되는 저전압(VBB)을 생성하며, 지연고정루프전압 생성부(970)는 제5 기준전압(VREFD)을 인가받아 지연고정루프의 구동 시 사용되는 지연고정루프전압(VDLL)을 생성한다.Subsequently, the internal voltage generator 900 receives the corresponding reference voltages VREFP, VREFC, VREFE, VREFB, and VREFD to generate the corresponding internal voltages VPP, VCORE, VPERI, VBLP, VCP, VBB, and VDLL. In detail, the high voltage generator 910 receives the first reference voltage VREFP to generate the high voltage VPP used when driving the word line, and the core voltage generator 920 generates the second reference voltage VREFC. Is applied to generate a core voltage (VCORE) used when applying data corresponding to logic value 1, and the ferry voltage generator 930 receives a third reference voltage VREFE and is used to drive the ferry region. The precharge voltage generator 940 generates the precharge voltage VBLP used to precharge the bit line by receiving the core voltage VCORE, and generates the cell plate voltage generator 950. The core voltage VORE is applied to generate the cell plate voltage VCP used for the plate of the capacitor in the memory cell, and the low voltage generator 960 is applied to the body end of the transistor by receiving the fourth reference voltage VREFB. Generates the applied low voltage (VBB), delay locked loop voltage Part 970 generates a fifth reference voltage delay lock loop voltage (VDLL) to be used during operation of the delay lock loop is received (VREFD).

이어, 테스트신호 생성부(295)는 테스트신호(T0,T1, T2)를 생성한다. 이어, 선택부(280)는 테스트신호(T0,T1, T2)에 응답하여 내부전압 생성부(900)의 출력전압(VPP, VCORE, VPERI, VBLP, VCP, VDLL) 중 선택하여 모니터용 패드(290)로 출력한다.Subsequently, the test signal generator 295 generates the test signals T0, T1, and T2. Subsequently, the selector 280 selects among the output voltages VPP, VCORE, VPERI, VBLP, VCP, and VDLL of the internal voltage generator 900 in response to the test signals T0, T1, and T2. 290).

또한, 기준전압 패드부(300)는 제1 내지 제5 기준전압(VREFP, VREFC, VREFE, VREFB, VREFD) 중 해당 기준전압을 외부로 입출력한다.In addition, the reference voltage pad unit 300 inputs and outputs a corresponding reference voltage from among the first to fifth reference voltages VREFP, VREFC, VREFE, VREFB, and VREFD to the outside.

또한, 내부블록(980)는 내부전압 생성부(900)의 출력전압(VPP, VCORE, VPERI, VBLP, VCP, VBB, VDLL)을 인가받아 구동된다.In addition, the internal block 980 is driven by receiving the output voltages VPP, VCORE, VPERI, VBLP, VCP, VBB, and VDLL of the internal voltage generator 900.

이와 같이, 본 발명에 따른 반도체메모리소자는 내부전압을 측정하기 위한 모니터용 패드를 구비하여, 복수의 내부전압 중 하나를 선택적으로 측정한다. 따라서, 종래 복수의 내부전압 별로 각각 구비하던 패드를, 본 발명에서는 여러개의 내부전압이 공유함으로써 필요한 패드의 수를 줄인다. 패드의 공유에 관해 다음 도면을 참조하여 구체적으로 살펴보도록 한다.As described above, the semiconductor memory device according to the present invention includes a monitor pad for measuring the internal voltage, and selectively measures one of the plurality of internal voltages. Therefore, in the present invention, the pads provided for each of the plurality of internal voltages are shared by the plurality of internal voltages, thereby reducing the number of required pads. The sharing of the pad will be described in detail with reference to the following drawings.

한편, 다음에서는 선택부를 내부 도면을 참조하여 구체적으로 살펴보도록 한다.Meanwhile, the selection unit will be described in detail with reference to the internal drawings.

도 5는 도 4의 선택부(280)의 내부 회로도와 모니터용 패드(290)와의 연결관계를 도시한 도면이다.FIG. 5 is a diagram illustrating an internal circuit diagram of the selector 280 of FIG. 4 and a connection relationship with the monitor pad 290.

도 5를 참조하면, 선택부(280)는 테스트신호(T0, T1, T2)를 디코딩하여 복수의 선택신호(X0 ~ X5, XB0 ~ XB5)를 생성하기 위한 디코딩부(281)와, 해당 선택신호(X0 ~ X5, XB0 ~ XB5)에 응답하여 해당 내부전압(VPP, VCORE, VPERI, VBLP, VCP, VDLL)을 모니터용패드(290)로 출력하기 위한 전달부(286)를 포함한다.Referring to FIG. 5, the selector 280 decodes the test signals T0, T1, and T2 to generate a plurality of select signals X0 to X5, XB0 to XB5, and a corresponding selection. And a transfer unit 286 for outputting corresponding internal voltages VPP, VCORE, VPERI, VBLP, VCP, and VDLL to the monitor pad 290 in response to the signals X0 to X5 and XB0 to XB5.

디코딩부(281)는 테스트신호 T0를 반전하기 위한 인버터(I7)와, 테스트신호 T1을 반전하기 위한 인버터(I8)와, 테스트신호 T2를 반전하기 위한 인버터(I9)와, 인버터(I7, I8, I9)의 출력을 입력으로 가져 선택신호 X0를 출력하기 위한 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력을 반전하여 선택신호 XB0로 출력하기 위한 인버터(I1)와, 테스트신호 T0와 인버터(I8, I9)의 출력을 입력으로 가져 선택신호 X1를 출력하기 위한 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력을 반전하여 선택신호 XB1로 출력하기 위한 인버터(I2)와, 테스트신호 T1와, 인버터(I7, I9)의 출력을 입력으로 가져 선택신호 X2를 출력하기 위한 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력을 반전하여 선택신호 XB2로 출력하기 위한 인버터(I3)와, 테스트신호 T0, T1와, 인버터(I9)의 출력을 입력으로 가져 선택신호 X3를 출력하기 위한 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력을 반전하여 선택신호 XB3로 출력하기 위한 인버터(I4)와, 테스트신호 T2와, 인버터(I7, I8)의 출력을 입력으로 가져 선택신호 X4를 출력하기 위한 낸드게이트(ND5)와, 낸드게이트(ND5)의 출력을 반전하여 선택신호 XB4로 출력하기 위한 인버터(I5)와, 테스트신호 T0, T2와, 인버터(I8)의 출력을 입력으로 가져 선택신호 X5를 출력하기 위한 낸드게이트(ND6)와, 낸드게이트(ND6)의 출력을 반전하여 선택신호 XB5로 출력하기 위한 인버터(I6)를 구비한다.Decoder 281 includes inverter I7 for inverting test signal T0, inverter I8 for inverting test signal T1, inverter I9 for inverting test signal T2, and inverters I7, I8. , N9 gate ND1 for outputting the selection signal X0 with the output of I9) as an input, inverter I1 for inverting the output of the NAND gate ND1 and outputting as the selection signal XB0, and test signal T0 and NAND gate ND2 for outputting the selection signal X1 with the outputs of the inverters I8 and I9 as inputs, inverter I2 for inverting the output of the NAND gate ND2 and outputting the selection signal XB1, and a test NAND gate ND3 for outputting the selection signal X2 with the signal T1 and the outputs of the inverters I7 and I9 as inputs, and inverter I3 for inverting the output of the NAND gate ND3 and outputting the selection signal XB2. ), The test signals T0 and T1, and the output of the inverter I9 as inputs, and the selection signal X3 NAND gate ND4 for output, inverter I4 for inverting the output of NAND gate ND4 and outputting as selection signal XB3, test signal T2, and the outputs of inverters I7 and I8 as inputs NAND gate ND5 for outputting selection signal X4, inverter I5 for inverting output of NAND gate ND5 and outputting as selection signal XB4, test signals T0, T2, and output of inverter I8 Is provided as a NAND gate ND6 for outputting the selection signal X5, and an inverter I6 for inverting the output of the NAND gate ND6 to output the selection signal XB5.

전달부(286)는 선택신호 X0와 XB0에 응답하여 프리차지전압(VBLP)을 전달하기 위한 트랜스퍼게이트(TG1)와, 선택신호 X1와 XB1에 응답하여 셀플레이트전압(VCP)을 전달하기 위한 트랜스퍼게이트(TG2)와, 선택신호 X2와 XB2에 응답하여 코어전압(VCORE)을 전달하기 위한 트랜스퍼게이트(TG3)와, 선택신호 X3와 XB3에 응답하여 페리전압(VPERI)을 전달하기 위한 트랜스퍼게이트(TG4)와, 선택신호 X4와 XB4에 응답하여 지연고정루프전압(VDLL)을 전달하기 위한 트랜스퍼게이트(TG5)와, 선택신호 X5와 XB5에 응답하여 고전압(VPP)을 전달하기 위한 트랜스퍼게이트(TG6)를 포함한다.The transfer unit 286 includes a transfer gate TG1 for delivering the precharge voltage VBLP in response to the selection signals X0 and XB0, and a transfer for transmitting the cell plate voltage VCP in response to the selection signals X1 and XB1. The gate TG2, the transfer gate TG3 for delivering the core voltage VCORE in response to the selection signals X2 and XB2, and the transfer gate for delivering the ferry voltage VPERI in response to the selection signals X3 and XB3. TG4), a transfer gate TG5 for delivering the delayed fixed loop voltage VDLL in response to the selection signals X4 and XB4, and a transfer gate TG6 for delivering the high voltage VPP in response to the selection signals X5 and XB5. ).

선택부(280)의 구동을 간략히 살펴보도록 한다.The driving of the selector 280 will be briefly described.

먼저, 디코딩부(281)는 테스트신호(T0, T1, T2)의 조합에 따라 해당 선택신호(X0 ~ X5, XB0 ~ XB5)를 활성화하고, 전달부(286)는 선택신호(X0 ~ X5, XB0 ~ XB5)의 활성화에 따라 해당 내부전압을 선택하여 모니터용 패드로 출력한다. 예시적으로, 프리차지전압(VBLP)과 셀플레이트전압(VCP)이 선택되는 경우를 각각 살펴보도록 한다.First, the decoding unit 281 activates the corresponding selection signals X0 to X5, XB0 to XB5 according to the combination of the test signals T0, T1, and T2, and the transfer unit 286 transmits the selection signals X0 to X5, According to the activation of XB0 ~ XB5), select the corresponding internal voltage and output it to the monitor pad. For example, the case where the precharge voltage VBLP and the cell plate voltage VCP are selected will be described.

예를 들어, 테스트신호 생성부(295)가 테스트신호 T0, T1, T2가 모두 논리레벨 'L'로 출력하는 경우를 가정하자. 디코딩부(281)는 테스트신호 T0, T1, T2의 논리레벨 'L'에 응답하여 선택신호 X0를 논리레벨 'L'로, 선택신호 XB0를 논리레벨 'H'로 각각 활성화한다. 이어, 전달부(286) 내 트랜스퍼게이트(TG1)이 선택신호 XO와 XB0의 활성화에 응답하여 프리차지전압(VBLP)을 출력함으로써, 모니터용 패드(290)를 통해 외부로 출력되도록 한다.For example, suppose that the test signal generator 295 outputs all of the test signals T0, T1, and T2 at a logic level 'L'. The decoding unit 281 activates the selection signal X0 to the logic level 'L' and the selection signal XB0 to the logic level 'H', respectively, in response to the logic levels 'L' of the test signals T0, T1, and T2. Subsequently, the transfer gate TG1 in the transfer unit 286 outputs the precharge voltage VBLP in response to activation of the selection signals XO and XB0, thereby being output to the outside through the monitor pad 290.

또한, 테스트신호 T0는 논리레벨 'H'를, T1 및 T2는 논리레벨 'L'를 갖는 경우, 디코딩부(281)는 테스트신호 T0, T1, T2의 논리레벨에 응답하여 선택신호 X1를 논리레벨 'L'로, 선택신호 XB1를 논리레벨 'H'로 각각 활성화한다. 이어, 전달 부(286) 내 트랜스퍼게이트(TG2) 선택신호 X1와 XB1의 활성화에 응답하여 셀플레이트전압(VCP)을 출력함으로써, 모니터용 패드(290)를 통해 외부로 출력되도록 한다.In addition, when the test signal T0 has a logic level 'H' and T1 and T2 have a logic level 'L', the decoding unit 281 logics the selection signal X1 in response to the logic levels of the test signals T0, T1, and T2. At the level 'L', the selection signal XB1 is activated at the logic level 'H', respectively. Subsequently, the cell plate voltage VCP is output in response to the activation of the transfer gate TG2 selection signals X1 and XB1 in the transfer unit 286 to be output to the outside through the monitor pad 290.

도 6은 도3 내지 도 5에 도시된 본 발명의 시뮬레이션 파형도로서, 모니터용 패드를 통해 측정되는 전압 레벨을 도시한 것이다.FIG. 6 is a simulation waveform diagram of the present invention shown in FIGS. 3 to 5 and shows voltage levels measured through a monitor pad.

도 6을 참조하면, 선택부(280)에 의해 고전압(VPP)이 출력되는 경우, 모니터용 패드(290)에서는 3.3V의 고전압(VPP)이 측정된다. 그리고 지연고정루프전압(VDLL)이 선택된 경우에는 모니터용 패드(290)에서는 1.9V의 지연고정루프전압(VDLL)이, 페리전압(VPERI)이 선택된 경우에는 모니터용 패드(290)에서는 1.8V의 페리전압(VPERI)이, 코어전압(VCORE)이 선택된 경우에는 모니터용 패드(290)에서는 1.5V의 코어전압(VCORE)이, 셀플레이트전압(VCP)이 선택된 경우에는 모니터용 패드(290)에서는 0.85V의 셀플레이트전압(VCP)이, 프리차지전압(VBLP)이 선택된 경우에는 0.75V의 프리차지전압(VBLP)이 측정된다.Referring to FIG. 6, when the high voltage VPP is output by the selector 280, the high voltage VPP of 3.3 V is measured by the monitor pad 290. When the delayed fixed loop voltage VDLL is selected, the delayed fixed loop voltage VDLL of 1.9 V is selected in the monitor pad 290, and 1.8 V in the monitor pad 290 when the ferry voltage VPERI is selected. When the ferry voltage VPERI is selected as the core voltage VCORE, the monitor pad 290 selects 1.5 V of the core voltage VCORE, and when the cell plate voltage VCP is selected, the monitor pad 290 selects the core voltage VCORE. When the cell plate voltage VCP of 0.85V is selected and the precharge voltage VBLP is selected, the precharge voltage VBLP of 0.75V is measured.

그러므로, 전술한 본 발명에 따른 반도체메모리소자는 테스트신호 생성부(295)와 선택부(280)를 더 포함한다. 따라서, 복수의 내부전압(VPP, VCORE, VPERI, VBLP, VCP, VDLL)이 하나의 모니터용 패드(290)를 공유하고, 테스트신호(T0, T1, T2)의 인가를 통해 선택된 하나만이 모니터용 패드(290)를 통해 외부로 출력되도록 제어한다. 패드의 수를 줄일 수 있어, 패드에 의한 면적을 감소시킬 수 있어, 비용을 절감한다.Therefore, the semiconductor memory device according to the present invention described above further includes a test signal generator 295 and a selector 280. Accordingly, a plurality of internal voltages VPP, VCORE, VPERI, VBLP, VCP, and VDLL share one monitor pad 290, and only one selected through application of test signals T0, T1, and T2 is used for the monitor. Control to be output to the outside through the pad 290. Since the number of pads can be reduced, the area by the pads can be reduced, thereby reducing the cost.

한편, 전술한 본 발명에서 각 패드부 내 패드의 수는 하나의 실시 예로서, 이에 의해 본 발명의 사상이 제한받지 않는다.On the other hand, in the above-described present invention, the number of pads in each pad portion is one embodiment, whereby the spirit of the present invention is not limited thereto.

또한, 본 발명에서는 복수의 내부전압이 하나의 모니터용 패드를 공유하는 경우를 예시하였으나, 하나 이상의 모니터용 패드를 공유할 수 있으며, 이러한 경우에도 면적의 감소라는 동일한 효과를 갖는다.In addition, in the present invention, a case where a plurality of internal voltages share one monitor pad is illustrated, but one or more monitor pads may be shared, and in this case, the same effect of reducing the area is achieved.

또한, 본 발명에서는 복수의 내부전압만을 예시하였으나, 외부에서 측정이 필요한 내부신호의 경우에도 적용할 수 있다.In addition, in the present invention, only a plurality of internal voltages are illustrated, but the present invention may also be applied to an internal signal that requires external measurement.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 외부에서 측정이 필요한 복수의 전압 중 신호의 통해 선택하여 공유된 패드를 통해 출력함으로써, 필요한 패드의 수를 줄여 면적 및 비용을 감소시킨다.The present invention described above selects a signal among a plurality of voltages that need to be measured externally and outputs it through a shared pad, thereby reducing the number of pads required to reduce area and cost.

Claims (14)

삭제delete 삭제delete 삭제delete 삭제delete 테스트신호에 응답하여 복수의 내부전압 중 하나를 선택하여 출력하기 위한 선택수단;Selecting means for selecting and outputting one of a plurality of internal voltages in response to a test signal; 상기 선택수단의 출력전압을 외부로 출력하기 위한 모니터용 패드;A monitor pad for outputting the output voltage of the selection means to the outside; 복수의 기준전압을 생성하기 위한 기준전압 생성수단;Reference voltage generating means for generating a plurality of reference voltages; 상기 복수의 기준전압을 인가받아 상기 복수의 내부전압을 생성하기 위한 내부전압 생성수단; 및Internal voltage generation means for generating the plurality of internal voltages by receiving the plurality of reference voltages; And 상기 복수의 기준전압 중 해당 기준전압을 외부로 입출력하기 위한 복수의 패드를 포함하는 기준전압 패드를 구비하는 반도체메모리소자.And a reference voltage pad including a plurality of pads for inputting and outputting a corresponding reference voltage to the outside of the plurality of reference voltages. 제5항에 있어서,The method of claim 5, 상기 선택수단은,The selection means, 상기 테스트신호를 디코딩하여 복수의 선택신호를 생성하기 위한 디코딩부와,A decoding unit for generating a plurality of selection signals by decoding the test signal; 상기 복수의 선택신호 중 해당 신호에 응답하여 해당 내부전압을 상기 모니터용패드로 출력하기 위한 전달부를 포함하는 것And a transmission unit for outputting a corresponding internal voltage to the monitor pad in response to a corresponding signal among the plurality of selection signals. 을 특징으로 하는 반도체메모리소자.A semiconductor memory device characterized in that. 제6항에 있어서,The method of claim 6, 상기 전달부는,The delivery unit, 정 및 부 제1 선택신호에 응답하여 제1 내부전압을 전달하기 위한 트랜스퍼게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.And a transfer gate for transmitting a first internal voltage in response to a positive and negative first selection signal. 제7항에 있어서,The method of claim 7, wherein 상기 내부전압 생성수단은,The internal voltage generating means, 제1 기준전압을 인가받아 워드라인을 드라이빙 시 사용되는 제6 내부전압을 생성하기 위한 제1 내부전압 생성부와,A first internal voltage generator configured to receive a first reference voltage and generate a sixth internal voltage used when driving the word line; 제2 기준전압을 인가받아 논리값 1에 대응되는 데이터 인가 시 사용되는 제3 내부전압을 생성하기 위한 제2 내부전압 생성부와,A second internal voltage generator configured to receive a second reference voltage and generate a third internal voltage used when data corresponding to logic value 1 is applied; 제3 기준전압을 인가받아 페리영역의 구동 시 사용되는 제4 내부전압을 생성하기 위한 제3 내부전압 생성부와,A third internal voltage generator configured to receive a third reference voltage and generate a fourth internal voltage used when driving the ferry region; 제3 내부전압을 인가받아 비트라인의 프리차지 시 사용되는 제1 내부전압을 생성하기 위한 제4 내부전압 생성부와,A fourth internal voltage generator configured to receive a third internal voltage and generate a first internal voltage used when precharging the bit line; 제3 내부전압을 인가받아 메모리셀 내 커패시터의 플레이트에 사용되는 제2 내부전압을 생성하기 위한 제5 내부전압 생성부와,A fifth internal voltage generator configured to receive a third internal voltage and generate a second internal voltage used in the plate of the capacitor in the memory cell; 제4 기준전압을 인가받아 트랜지스터의 바디단에 인가되는 제7 내부전압을 생성하기 위한 제6 내부전압 생성부와,A sixth internal voltage generator configured to receive a fourth reference voltage and generate a seventh internal voltage applied to the body end of the transistor; 제5 기준전압을 인가받아 지연고정루프의 구동 시 사용되는 제5 내부전압을 생성하기 위한 제7 내부전압 생성부를 구비하는 것을 특징으로 하는 반도체메모리소자.And a seventh internal voltage generator configured to receive a fifth reference voltage and generate a fifth internal voltage used when driving the delay locked loop. 제8항에 있어서,The method of claim 8, 상기 디코딩부는,The decoding unit, 제1 테스트신호를 반전하기 위한 제1 인버터와,A first inverter for inverting the first test signal; 제2 테스트신호를 반전하기 위한 제2 인버터와,A second inverter for inverting the second test signal; 제3 테스트신호를 반전하기 위한 제3 인버터와,A third inverter for inverting the third test signal; 상기 제1 내지 제3 인버터의 출력을 입력으로 가져 상기 정 제1 선택신호를 출력하기 위한 제1 낸드게이트와,A first NAND gate for outputting the first select signal by taking an output of the first to third inverters as an input; 상기 제1 낸드게이트의 출력을 반전하여 상기 부 제1 선택신호로 출력하기 위한 제4 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.And a fourth inverter for inverting the output of the first NAND gate and outputting the first NAND gate as the sub-first selection signal. 복수의 기준전압을 생성하기 위한 기준전압 생성수단;Reference voltage generating means for generating a plurality of reference voltages; 상기 복수의 기준전압을 인가받아 복수의 내부전압을 생성하기 위한 내부전압 생성수단;Internal voltage generating means for generating a plurality of internal voltages by receiving the plurality of reference voltages; 상기 복수의 기준전압 중 해당 기준전압을 외부로 입출력하기 위한 복수의 패드를 포함하는 기준전압 패드수단;Reference voltage pad means including a plurality of pads for inputting and outputting a corresponding reference voltage from the plurality of reference voltages to the outside; 테스트신호에 응답하여 상기 복수의 내부전압 중 하나를 선택하여 출력하기 위한 선택수단;Selecting means for selecting and outputting one of the plurality of internal voltages in response to a test signal; 상기 선택수단의 출력전압을 외부로 출력하기 위한 모니터용 패드; 및A monitor pad for outputting the output voltage of the selection means to the outside; And 상기 복수의 내부전압 중 하나를 외부로 출력하기 위한 저전압 패드Low voltage pad for outputting one of the plurality of internal voltage to the outside 를 구비하는 반도체메모리소자.A semiconductor memory device having a. 제10항에 있어서,The method of claim 10, 상기 선택수단은,The selection means, 상기 테스트신호를 디코딩하여 복수의 선택신호를 생성하기 위한 디코딩부 와,A decoding unit for generating the plurality of selection signals by decoding the test signal; 상기 복수의 선택신호 중 해당 신호에 응답하여 해당 내부전압을 상기 모니터용패드로 출력하기 위한 전달부를 포함하는 것And a transmission unit for outputting a corresponding internal voltage to the monitor pad in response to a corresponding signal among the plurality of selection signals. 을 특징으로 하는 반도체메모리소자.A semiconductor memory device characterized in that. 제11항에 있어서,The method of claim 11, 상기 전달부는,The delivery unit, 정 및 부 제1 선택신호에 응답하여 제1 내부전압을 전달하기 위한 트랜스퍼게이트를 포함하는 것을 특징으로 하는 반도체메모리소자.And a transfer gate for transmitting a first internal voltage in response to a positive and negative first selection signal. 제12항에 있어서,The method of claim 12, 제1 내지 제3 테스트신호를 생성하기 위한 테스트신호 생성수단을 더 포함하는 것을 특징으로 하는 반도체메모리소자.And a test signal generating means for generating the first to third test signals. 제13항에 있어서,The method of claim 13, 상기 디코딩부는,The decoding unit, 상기 제1 테스트신호를 반전하기 위한 제1 인버터와,A first inverter for inverting the first test signal; 상기 제2 테스트신호를 반전하기 위한 제2 인버터와,A second inverter for inverting the second test signal; 상기 제3 테스트신호를 반전하기 위한 제3 인버터와,A third inverter for inverting the third test signal; 상기 제1 내지 제3 인버터의 출력을 입력으로 가져 상기 정 제1 선택신호를 출력하기 위한 제1 낸드게이트와,A first NAND gate for outputting the first select signal by taking an output of the first to third inverters as an input; 상기 제1 낸드게이트의 출력을 반전하여 상기 부 제1 선택신호로 출력하기 위한 제4 인버터를 구비하는 것을 특징으로 하는 반도체메모리소자.And a fourth inverter for inverting the output of the first NAND gate and outputting the first NAND gate as the sub-first selection signal.
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